JP2023515659A - 電子ディスプレイの二重メモリ駆動 - Google Patents

Abstract

ディスプレイシステムは、第１のデジタルデータ値を記憶する画素外部メモリと、第２のデジタルデータ信号を記憶する画素内部メモリと、を含むことができ、第１のデジタルデータ信号と第２のデジタルデータ信号との組み合わせは、特定の画像フレームについての画素に割り当てられた目標グレーレベルを示すことができる。画素は、第１のデジタルデータ信号に従って第１の持続時間中に駆動され得、第２のデジタルデータ信号に従って第２の持続時間中に駆動され得る。

Description

本発明は、電子ディスプレイに関する。
（関連出願の相互参照）
本出願は、２０２０年３月３１日に出願された、「ＤＵＡＬ－ＭＥＭＯＲＹ ＤＲＩＶＩＮＧ ＯＦ ＡＮ ＥＬＥＣＴＲＯＮＩＣ ＤＩＳＰＬＡＹ」と題された米国特許仮出願第６３／００３，０３９号の優先権を主張する非仮出願であり、この全体が参照により全ての目的で本明細書に組み込まれている。

本明細書に開示のある実施形態の要約を以下に記載する。これらの態様が、単にこれらのある実施形態の概要を読者に提供するために提示されていること、及びこれらの態様が、本開示の範囲を限定することは意図されていないことを理解されたい。実際に、本開示は、以下に記載されていない様々な態様を包含し得る。

電子ディスプレイの画素内メモリを実装することによって電子ディスプレイに提示するための画像を準備するために送信及び処理される画像データの帯域幅又は同時に送信される量を低減するための方法及びシステムは、莫大な価値を提供することができる。画素内メモリのこのような実装は、電子ディスプレイに関連付けられたフレームバッファの排除又は該フレームバッファのサイズにおける低減を可能にすることができる。画素内にメモリを有することは、電子ディスプレイの設計の複雑さを減らすことができ、少ない画像が、電子ディスプレイの画素アレイに同時に送信されるため、電子ディスプレイをより簡単に設計することができる。例えば、画素内メモリは、画像の提示時刻まで値を記憶するため、画素は、より小さいグループでプログラムされ得る。

本開示では、電子ディスプレイでの提示のための画像データの送信及び処理に関連付けられた帯域幅を減少させるのを助長することができる、メモリ及びドライバを含む１つ以上の画素を有する電子ディスプレイが記載されている。画素内にメモリを含めることは、画素の発光部分への出力の前に、画像データの記憶を可能にすることができる。よって、画素内メモリは、画素についての個々のフレームバッファとして機能することによって、電子ディスプレイ内のフレームバッファへの依存を低減することができ、又はいくつかの事例において、該依存を排除することができる。画素内メモリは、画素の発光部分を発光させるために、ドライバと共に使用されてもよい。

本開示の様々な態様は、以下の詳細な説明を読み以下の図面を参照すると、より良好に理解され得る。

一実施形態による、電子デバイスの概略ブロック図である。 一実施形態による、図１の電子デバイスの一実施形態を表す携帯時計の斜視図である。 一実施形態による、図１の電子デバイスの一実施形態を表すハンドタブレット装置の正面図である。 一実施形態による、図１の電子デバイスの一実施形態を表すコンピュータの正面図である。 一実施形態による、図１の電子デバイスのディスプレイシステムのブロック図である。 一実施形態による、図５のディスプレイシステムの画素アレイのブロック図である。 一実施形態による、図５のディスプレイシステムの別の例示的な画素アレイのブロック図である。 一実施形態による、単一パルス幅変調発光スキームに従って発光する図６の画素アレイの画素のブロック図である。 一実施形態による、図８の画素を動作させるためのプロセスの図である。 一実施形態による、図８で記載の単一パルス幅変調スキームを説明することを助長するために、バイナリシーケンスのそれぞれ内のビットのそれぞれについての相対重みの表現に隣接する例示的なバイナリシーケンスの図である。 一実施形態による、並べ替えの実装なしに対応するビットプレーングラフである。 一実施形態による、並べ替えの実装なしに対応する誤差グラフである。 一実施形態による、２つの並べ替えに対応するビットプレーングラフである。 一実施形態による、２つの並べ替えに対応する誤差グラフである。 一実施形態による、３つの並べ替えに対応するビットプレーングラフである。 一実施形態による、３つの並べ替えに対応する誤差グラフである。 一実施形態による、並べ替えの理想的な場合に対応するビットプレーングラフである。 一実施形態による、並べ替えの理想的な場合に対応する誤差グラフである。 一実施形態による、図５のディスプレイシステムと、電子ディスプレイのアクティブエリア外にスマートバッファを有する第１の例示的なディスプレイシステムとを比較するブロック図である。 一実施形態による、パネルの画素内部メモリと、スマートバッファの内部にあるが、パネルの画素のそれぞれに割り当てられたメモリと、を有する第２の例示的なディスプレイシステムのブロック図である。 一実施形態による、パネルの画素内部メモリと、ディスプレイシステムの外部メモリであるが、パネルの画素のそれぞれに割り当てられたメモリと、を有する第３の例示的なディスプレイシステムのブロック図である。 一実施形態による、コントローラが、図８の画素を駆動するために目標グレーレベルをどのように使用することができるかを強調する図である。 一実施形態による、グレーレベルとパルス幅制御動作との関係を示すプロットである。 一実施形態による、図８の例示的な画素の回路図である。 一実施形態による、カウントの変化と、発光制御信号の状態とを比較するタイミング図である。 一実施形態による、図１７の画素を動作させるためのプロセスである。 一実施形態による、図１７の画素の全てオン動作及び図１７の画素の変調動作を示す図である。 一実施形態による、図１７の画素の全てオフ動作を示す図である。 一実施形態による、図１９のプロセスに従って図１７の画素を動作させることに関連付けられた信号のタイミング図である。

１つ以上の具体的な実施形態について、以下に記載する。これらの実施形態の簡潔な記載を提供するために、実際の実装形態の全ての特徴が、本明細書に記載されているわけではない。工学的又は設計プロジェクトにおいてのように、このような実際の実装形態の開発において、実装形態ごとに変動し得るシステム関連及びビジネス関連の制約への準拠などの開発者の具体的な目標を達成するために、実装形態に特有の多数の決定がなされなければならないことを理解されたい。また、このような開発努力は、複雑であり得時間がかかり得るが、本開示の利益を有する当業者にとっては、設計、製作、及び製造の慣例的な仕事であることを理解されたい。

本開示の様々な実施形態の要素を導入するときに、冠詞「ａ」、「ａｎ」、及び「ｔｈｅ」は、１つ以上の要素があることを意味することが意図されている。「含む（ｉｎｃｌｕｄｉｎｇ）」及び「有する（ｈａｖｉｎｇ）」という用語は、包括的であることが意図されており、列挙された要素以外に追加の要素があり得ることを意味する。加えて、本開示の「いくつかの実施形態」、「実施形態」、「１つの実施形態」、又は「一実施形態」の言及は、列挙された特徴を組み込む追加の実施形態の存在を除外するとして解釈されることは意図されていないことを理解されたい。更に、Ｂ「に基づく」Ａという句は、ＡがＢに少なくとも部分的に基づくことを意味することが意図されている。また、「又は」という用語は、包括的であること（例えば、論理ＯＲ）が意図されており、排他的であること（例えば、論理ＸＯＲ）は意図されていない。換言すれば、Ａ「又は」Ｂという句は、Ａ、Ｂ、又はＡ及びＢの両方を意味することが意図されている。

電子ディスプレイは、携帯電話からコンピュータ、テレビ、及び自動車のダッシュボードなどにわたる多数の電子デバイスにおいて見出される。電子ディスプレイは、個々の画素サイズを低減することによって、ますますより高い解像度を達成してきた。しかし、解像度を増加させることは、例えば、増加した画像データ量を処理することから増加した電力消費加をもたらすことによって、画像を表示する前に処理回路によって処理される増加した解像度に関連付けられた増加した画像データ量を管理することに関連付けられた困難を増加させ得る。更に、より多くの画像データが、より高い電子ディスプレイ解像度で同じ画像を通信するために使用されるため、解像度を増加させることは、画像を提示するために処理回路から画素アレイに画像データを通信するために使用される帯域幅を増加させ得る。

本開示の実施形態は、画素のそれぞれについての個々のフレームバッファとして使用され得る画素内メモリ回路を実装するためのシステム及び方法に関する。画素内メモリ回路を実装するための本開示のシステム及び方法は、画素が画像データをメモリに記憶することができるため、表示のための画素アレイへの画像データの送信帯域幅を低減することができる。このようにして、画素が、画像データを表示する前に画素自体の画像データを記憶するための画素自体のメモリを有するため、画像データを画素の外部に一時的に記憶するためのフレームバッファへの依存が低減される。

メモリは、発光ダイオード（Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＬＥＤ）を含む画素回路において実装され得る。有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）は、画素内に見出され得る１つのタイプのＬＥＤを表すが、他のタイプのＬＥＤ又は発光素子がまた使用されてもよい。画素回路内に使用され得る他の発光又は光許容構成要素（ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｏｒ －ｐｅｒｍｉｓｓｉｖｅ ｃｏｍｐｏｎｅｎｔ）は、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）、プラズマディスプレイパネル、及び／又はドットマトリックスディスプレイを支持するための構成要素を含む。

いくつかの場合では、画素のそれぞれについてのあるメモリは、画素回路内に含まれてもよく、画素のそれぞれについてのあるメモリは、ディスプレイの駆動回路内に含まれてもよい。画素内に実装されたメモリが、画素に割り当てられた追加の外部メモリと組み合わせて使用されていないときに、メモリに記憶される画像データについての最大ビット深度は、画素のそれぞれについて指定された物理的な設置面積画定によって制約され得る。例えば、画素のそれぞれ内で使用されるメモリの量、よって、画像を提示するときに参照する画素のそれぞれについての目標グレーレベルを表すために使用されるビットのそれぞれの数は、画素のそれぞれの専用のディスプレイのパネル内のスペースの量によって制限され得る。

画素のそれぞれについて指定されたメモリをディスプレイの別個の部分に分離することは、画素のそれぞれについて指定されたメモリの量を増加させることができ、目標グレーレベルを表すために使用されるビットのそれぞれの数における増加を可能にすることができる。例えば、他の画素内メモリパネルと同じ数のメモリストレージユニットが画素内に含められてもよいが、理解されるように、画素についての追加のメモリをディスプレイの駆動回路内に含むことに少なくとも部分的に起因して、追加のビットが、目標グレーレベルを表すために使用されてもよい。

更に、いくつかの場合では、複数の駆動サイクルが、１つの画像フレームを提示するために使用されてもよい。これらの複数の駆動サイクルは、「サブフレーム」として考えられ得、特定の画素についての同じメモリユニットには、データが、画像フレームの提示に割り当てられた持続時間内に複数回ロードされてもよい。フレーム全体を提示するためにサブフレームを使用してディスプレイを駆動するときに、サブフレーム期間は、目標グレーレベルをサブフレームベースのチャンクに分解するために活用されてもよい。例えば、目標グレーレベルを表すビットのある部分は、第１のサブフレーム中に発光するようにディスプレイを駆動するために使用されてもよく、目標グレーレベルを表すビットの異なる部分は、第２のサブフレーム中にディスプレイを駆動するために使用されてもよく、２つのサブフレームにわたる発光は、画像フレーム全体にわたって目標グレーレベルとして出現する発光である。

画素内メモリ技法を使用するディスプレイはまた、ディスプレイのためのドライバ内に配置された画素に割り当てられたメモリを実装することができる。サブフレームは、画素内部メモリと画素外部メモリの使用とを組み合わせて及び／又は該使用により自動的に、活用され得る。例えば、画素は、画素に割り当てられた外部メモリに記憶されたデータに従って、第１のサブフレームに対応する持続時間中に発光するように駆動され得、画素内部メモリ（画素内メモリ）に記憶されたデータに従って、第２のサブフレームの少なくとも一部分中に発光するように駆動され得る。目標グレーレベルは、全発光を目標グレーレベルとして知覚可能にさせるために、画素が内部メモリから駆動されるサブフレームの数と、画素が外部メモリから駆動されるサブフレームの数とについて定義され得る。このようにして、第１のサブフレーム中の画素からの発光と第２のサブフレーム中の画素からの発光との組み合わせは、ディスプレイの観察者によって、画素についての目標グレーレベルに対応するとして知覚され得る。

目標グレーレベルでの画素の駆動を、複数のサブフレームにまたがる複数の駆動動作に分割することは、画素駆動方法を改善することができる。複数の駆動動作への分割は、電子デバイスのカウンタベースのシステムなどを自動的に使用して、電子デバイスの処理回路（例えば、ディスプレイドライバ、コントローラ）によって制御され得る。

処理回路が駆動動作を制御するときに、目標グレーレベルのそれぞれは、所望の発光を生成するための駆動動作の組み合わせを判定するために分析され得る。発光するように画素を駆動するために使用される動作は、画素を画素内部メモリ（例えば、画素内メモリ）から選択的に駆動すること、画素を、画素の外部にあるが画素に割り当てられたメモリ（例えば、割り当てられた外部メモリ）から駆動すること、又はこれらの組み合わせを含むことができる。更に、画素を画素外部メモリから駆動することはまた、サブフレームの持続時間中の未変調及び／又は連続発光命令（又は非発光命令）を含むことができることに留意されたい。例えば、画素は、発光がサブフレームの持続時間中に停止する予想なしに、サブフレームの持続時間中に発光するように、及び／又は発光がサブフレームの持続時間中に開始する予想なしに、サブフレームの持続時間中に発光しないように、駆動され得る。未変調発光命令と変調発光命令とを組み合わせることは、画素が、未変調光を発光するように、第１のサブフレーム中に駆動され、（例えば、第１のサブフレーム中に提示されたグレーレベルを微調整するために）変調光を発光するように、第２のサブフレームの少なくとも一部分中に駆動され、第１のサブフレーム及び第２のサブフレームを使用して目標グレーレベルが提示された後に発光しない（例えば、未変調ゼロ発光）ように、第３のサブフレーム中に駆動されることを意味し得る。このようにして、目標グレーレベルが閾値グレーレベルよりも大きいときに、目標グレーレベルが閾値グレーレベル未満であるときとは異なる、動作の組み合わせが、使用され得る。

カウンタベースのシステムが駆動動作を制御するときに、画素は、目標グレーレベルと現在のカウントとの比較の結果に応答して、上記の駆動動作間で自動的に切り替えられ得る。例えば、カウンタの現在のカウントを表すバイナリデータのサブセットは、カウントにおける変化のそれぞれにおいて、目標グレーレベルを表すバイナリの同じビット位置と比較され得る。目標グレーレベルを表すバイナリデータのサブセットが、カウントを表すバイナリデータのサブセットに一致するのを待つ間に、画素は、未変調光を発光するように駆動され得る。対応するビット位置に記憶されたデータが一致するときに、画素は、目標グレーレベルを表す残りのバイナリデータに従って駆動され、これにより、変調光を発光するように画素を駆動する。変調光と称させるときに、画素からの発光は、画素に割り当てられた外部メモリに記憶された画像データとは対照的に、画素のメモリに記憶された画像データに従った発光であり得ることを理解されたい。

変調光又は未変調光（又は無光）を発光するように画素を駆動するときに、データオーバーライド及び／又はメモリ無効化動作が使用され得る。画素内部メモリに記憶及び送信されたデータは、サブフレームの持続時間中に、画素の影響している出力からの制御信号によってオーバーライドされる又は無効にされ得る。制御信号は、画素内部メモリを無効にすることができ、割り当てられた外部メモリが画素を駆動することを可能にすることができる。

例えば、目標グレーレベルが０～第１の閾値の間であるときに、画素内部メモリは、サブ画素の少なくとも発光部から結合解除され得、よって、画素内部メモリは、使用されないように一時的にされてもよく、又は画素内部メモリには、このようにするために「０」値が供給されてもよい。画素内部メモリを無効にする又は使用しないことは、割り当てられた外部メモリが画素を第１のサブフレーム中に駆動することを可能にすることができ、画素内部メモリは、画素を第２のサブフレーム中に駆動することができる。いくつかの場合では、割り当てられた外部メモリからの出力と、カウンタからの出力とは、比較器によって比較され得る。比較器からの出力は、画素の発光部への画素内部メモリの結合又は結合解除を制御するために、制御信号として使用され得る。しかしながら、いくつかの場合では、制御信号は、動作を直接制御するためのコントローラ又はドライバによって生成されてもよい。

２つ以上の割り当てられたメモリの使用は、例えば、画素のパネルの物理的境界によって可能にされ得る範囲を超えて駆動範囲の可能性を延長することによって、駆動方法を改善することができる。例えば、６ビットのデータを記憶するメモリは、画素内に含められ得るが、画素は、６ビットのデータ（例えば、６４グレーレベルオプション）に制限されるのとは対照的に、画素内部メモリの８ビットの設置面積を使用することなく、８ビットのデータ（例えば、２５６グレーレベルオプション）に従って発光するように、駆動され得る。更に、画素内部メモリには、画素が、割り当てられた外部メモリに記憶されたデータに従って、第１のサブフレームリフレッシュ中に発光する間に又はこれと並列に、発光のためのデータがロードされ得る。本明細書で考察する駆動画素は、他の画素内メモリ駆動方法と比較してディスプレイの知覚可能な外観を改善するために、単一パルス幅変調駆動方法を活用してもよい。実際に、他の駆動方法は、バイナリパルス幅変調で駆動される画素の発光ダイオード（Ｌｉｇｈｔ－Ｅｍｉｔｔｅｄ Ｄｉｏｄｅ、ＬＥＤ）の低速チャージからの視覚的アーチファクトなどの視覚的アーチファクトを導入し得るため、単一パルス幅変調駆動方法の使用は、バイナリパルス幅変調（Ｂｉｎａｒｙ Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ、ＢＰＷＭ）駆動方法などの駆動方法を改善することができる。

例示を助長するために、電子デバイス１０が図１に示されている。以下により詳細に記載するように、電子デバイス１０は、コンピュータ、携帯電話、ポータブルメディアデバイス、タブレット、テレビ、仮想現実ヘッドセット、及び車両ダッシュボードなどの任意の好適な電子デバイスであることができる。よって、図１は、単に一例であり、電子デバイス１０において存在し得る構成要素のタイプを例示することが意図されていることに留意されたい。電子デバイス１０は、とりわけ、システムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ａ Ｃｈｉｐ、ＳｏＣ）及び／又は１つ以上の処理回路などの処理コア複合体１２と、１つ以上の記憶装置（例えば、記憶装置１４）と、１つ以上の通信インタフェース（例えば、通信インタフェース１６）と、１つ以上の電子ディスプレイ（例えば、電子ディスプレイ、ディスプレイ１８）と、１つ以上の入力構造（例えば、入力構造体２０）と、１つ以上の電源（例えば、電源２２）と、を含むことができる。図１に示す様々な構成要素は、ハードウェア要素（例えば、回路）、ソフトウェア要素（例えば、命令を記憶する有形的非一時的コンピュータ可読媒体）、又はハードウェア要素及びソフトウェア要素の両方の組み合わせを含んでもよい。図示の様々な構成要素は、組み合わされてより数の少ない構成要素になされてもよく、又は分離されて追加の構成要素になされてもよいことを留意されたい。

発光構成要素（例えば、ＬＥＤ、ＯＬＥＤ）を含む画素を使用して、ディスプレイ１８は、処理コア複合体１２によって生成された画像を表示することができる。処理コア複合体１２は、記憶装置１４に動作可能に結合され得る。処理コア複合体１２は、画像データを生成する及び／又は送信することなどの動作を実行するために、記憶装置１４に記憶された命令を実行することができる。よって、処理コア複合体１２は、１つ以上の汎用マイクロプロセッサ、１つ以上の特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＡＳＩＣ）、１つ以上のフィールドプログラマブルロジックアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ、ＦＰＧＡ）、又はこれらの任意の組み合わせを含むことができる。

命令に加えて、記憶装置１４は、処理コア複合体１２によって処理されるデータを記憶することができる。よって、いくつかの実施形態では、記憶装置１４は、１つ以上の有形的非一時的コンピュータ可読媒体を含むことができる。記憶装置１４は、揮発性及び／又は不揮発性であってもよい。例えば、記憶装置１４は、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＡＭ）及び／若しくは読み出し専用メモリ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、ＲＯＭ）、フラッシュメモリ、ハードドライブ、及び／若しくは光ディスクなどの書き換え可能な不揮発性メモリ、又はこれらの任意の組み合わせを含んでもよい。

図示のように、処理コア複合体１２はまた、通信インタフェース１６に動作可能に結合され得る。いくつかの実施形態では、通信インタフェース１６は、データを別の電子デバイス及び／又はネットワークと通信することを容易にすることができる。例えば、通信インタフェース１６（例えば、無線周波数システム）は、電子デバイス１０が、Ｂｌｕｅｔｏｏｔｈ（登録商標）ネットワークなどのパーソナルエリアネットワーク（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ、ＰＡＮ）、１６２２．１１ｘ Ｗｉ－Ｆｉ（登録商標）ネットワークなどのローカルエリアネットワーク（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ、ＬＡＮ）、及び／又は４Ｇ若しくは長期進化型（Ｌｏｎｇ－Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ、ＬＴＥ）セルラーネットワーク、５Ｇなどの広域ネットワーク（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ、ＷＡＮ）などに通信可能に結合することを可能にすることができる。

加えて、図示のように、処理コア複合体１２はまた、電源２２に動作可能に結合されている。いくつかの実施形態では、電源２２は、電力を処理コア複合体１２及び／又はディスプレイ１８などの電子デバイス１０における１つ以上の構成要素に提供することができる。よって、電源２２は、充電式リチウムポリマー（Ｌｉｔｈｉｕｍ ｐｏｌｙｍｅｒ、Ｌｉ－ｐｏｌｙ）バッテリ及び／又は交流（Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ、ＡＣ）電力変換器などの任意の好適なエネルギー源を含んでもよい。

図示のように、電子デバイス１０はまた、入力構造体２０に動作可能に結合されている。いくつかの実施形態では、入力構造体２０は、例えばユーザ入力を受信することによって、電子デバイス１０とのユーザ対話を容易にすることができる。よって、入力構造体２０は、ボタン、キーボード、マウス、及び／又はラックパッドなどを含んでもよい。加えて、いくつかの実施形態では、入力構造体２０は、ディスプレイ１８におけるタッチ感知構成要素を含むことができる。このような実施形態では、タッチ感知構成要素は、ディスプレイ１８の表面にタッチする物体の発生及び／又は位置を検出することによって、ユーザ入力を受信することができる。

ユーザ入力を可能にすることに加えて、ディスプレイ１８は、１つ以上の表示画素を有するディスプレイパネルを含むことができる。上記のように、ディスプレイ１８は、対応する画像データに少なくとも部分的に基づいてフレームを表示することによって、オペレーティングシステムのグラフィカルユーザインタフェース（Ｇｒａｐｈｉｃａｌ Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ、ＧＵＩ）、アプリケーションインタフェース、静止画像、又は映像コンテンツなどの情報の視覚表現を提示するように、表示画素からの発光を制御することができる。図示のように、ディスプレイ１８は、処理コア複合体１２に動作可能に結合されている。このようにして、ディスプレイ１８は、処理コア複合体１２によって生成された画像データに少なくとも部分的に基づいて、フレームを表示することができる。加えて又は代わりに、ディスプレイ１８は、通信インタフェース１６及び／又は入力構造体２０を介して受信された画像データに少なくとも部分的に基づいて、フレームを表示することができる。

理解され得るように、電子デバイス１０は、いくつかの異なる形態をとることができる。図２に示すように、電子デバイス１０は、携帯時計３０の形態をとることができる。例示の目的で、携帯時計３０は、Ａｐｐｌｅ Ｉｎｃ．から入手可能な任意のＡｐｐｌｅ Ｗａｔｃｈ（登録商標）モデルであってもよい。図示のように、携帯時計３０は、エンクロージャ３２（例えば、筐体）を含む。いくつかの実施形態では、エンクロージャ３２は、内部構成要素を物理損害から保護することができ、及び／又は内部構成要素を電磁干渉（例えば、家庭用構成要素（ｈｏｕｓｅ ｃｏｍｐｏｎｅｎｔ））から防護することができる。ストラップ３４により、携帯時計３０が腕又は手首に着用されることを可能にする。ディスプレイ１８は、携帯時計３０の動作に関する情報を表示することができる。入力構造体２０は、ユーザが、携帯時計３０を作動若しくは非作動させること、ユーザインタフェースをホーム画面にナビゲーションすること、ユーザインタフェースをユーザにより構成可能なアプリケーション画面にナビゲーションすること、音声認識機能を作動させること、音量調節を提供すること、及び／又は振動モードと鳴動モードとの間でトグルすることを可能にすることができる。図示のように、入力構造体２０は、エンクロージャ３２の開口部を介してアクセスされてもよい。いくつかの実施形態では、入力構造体２０は、例えば、外部デバイスに接続するためのオーディオジャックを含んでもよい。

電子デバイス１０はまた、図３に示すように、タブレット装置４０の形態をとることができる。例示の目的で、タブレット装置４０は、Ａｐｐｌｅ Ｉｎｃ．から入手可能な任意のｉＰａｄ（登録商標）モデルであってもよい。タブレット装置４０のサイズに依存して、タブレット装置４０は、携帯電話などのハンドヘルド装置として機能し得る。タブレット装置４０は、エンクロージャ４２を含み、入力構造体２０は、エンクロージャ４２を通って突出し得る。ある例では、入力構造体２０は、ハードウェアキーパッド（図示せず）を含んでもよい。エンクロージャ４２はまた、ディスプレイ１８を保持する。入力構造体２０は、ユーザが、タブレット装置４０のＧＵＩと対話することを可能にすることができる。例えば、入力構造体２０は、ユーザが、リッチ通信サービス（Ｒｉｃｈ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｅｒｖｉｃｅ、ＲＣＳ）テキストメッセージ、ショートメッセージサービス（Ｓｈｏｒｔ Ｍｅｓｓａｇｅ Ｓｅｒｖｉｃｅ、ＳＭＳ）テキストメッセージをタイプすること、又は電話をかけることを可能にすることができる。スピーカ４４は、受信されたオーディオ信号を出力することができ、マイクロフォン４６は、ユーザの音声を取り込むことができる。タブレット装置４０はまた、タブレット装置４０が有線接続を介して別の電子デバイスに接続することを可能にするための通信インタフェース１６を含んでもよい。

図４は、電子デバイス１０がとることができる別の形態を表すコンピュータ４８を示す。例示の目的で、コンピュータ４８は、Ａｐｐｌｅ Ｉｎｃ．から入手可能な任意のＭａｃＢｏｏｋ（登録商標）又はｉＭａｃ（登録商標）モデルであってもよい。電子デバイス１０はまた、デスクトップコンピュータを含む任意の他のコンピュータの形態をとることができることを理解されたい。図４に示すコンピュータ４８は、ディスプレイ１８と、キーボード及びトラックパッドを含む入力構造体２０と、を含む。コンピュータ４８の通信インタフェース１６は、例えば、ユニバーサルサービスバス（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ、ＵＳＢ）接続を含むことができる。

いずれの場合でも、上記のように、画像を電子デバイス１０のディスプレイ１８に表示することによって情報を通信するために電子デバイス１０を動作させることは、一般に電力を消費する。加えて、上記のように、電子デバイス１０は、しばしば、有限量の電気エネルギーを蓄積する。よって、電力消費効率の改善を容易にするために、いくつかの実施形態では、電子デバイス１０は、ディスプレイ１８を含むことができ、ディスプレイ１８は、画像を表示する際の外部フレームバッファの使用を低減若しくは排除する方法として画素内メモリを実装し、よって、画像を表示する際にフレームバッファを使用することによって及び／又はディスプレイ１８に受信される画像データの帯域幅を低減することによって消費される電力を低減する。いくつかの場合では、（例えば、ディスプレイ１８内に、例えば、ディスプレイ１８のディスプレイドライバ集積回路内に位置する）内部フレームバッファは、画素内メモリ技法に加えて又は画素内メモリ技法の代わりに使用されてもよい。画素内メモリ又は関連技法を実装することによって、ディスプレイ１８は、より小さい帯域幅の画像データでプログラムされてもよく、電力消費の節約を更に可能にする。加えて、画素内メモリ又はオンボードフレームバッファ内メモリを使用するディスプレイ１８は、画素内メモリを有さない又はオンボードフレームバッファを有さないディスプレイ１８よりも複雑でない設計を有することができる。画素は、メモリに送信されたデータを、新しい画像データがメモリに書き込まれるまで保持するため、これらの利点は実現され得る。

同様に、画像データの部分は、ディスプレイ１８に関連付けられた画素のサブセットを、サブフレーム間を含めて一度にプログラムすることができる。表示される画像は、典型的には、画像がディスプレイ１８の構成要素によって解釈可能であるように、数値データ又は画像データに変換される。このようにして、画像データ自体は、小さな「画素」部分に分割され得、該画素部分のそれぞれは、ディスプレイ１８の画素部分、又はディスプレイ１８に対応するディスプレイパネルの画素部分に対応することができる。いくつかの実施形態では、画像データは、赤色光、緑色光、青色光の組み合わせにより表され、これにより、単一の色を有するように出現する１つの画素は、実際には、３つのサブ画素であり、３つのサブ画素はそれぞれ、単一の色を作成するようにある割合の赤色光、緑色光、及び青色光を発光する。このようにして、赤色－緑色－青色光の組み合わせを定量化する数値又は画像データは、これらの特定のサブ画素についての画像データの色のルミナンスレベル（例えば、輝度）を関連付けるデジタルルミナンスレベル又はグレーレベルに対応することができる。理解されるように、画像内のグレーレベルの数は、通常、特定のディスプレイ１８においてグレーレベルを表すために使用されるいくつかのビットに依存し、画像内のグレーレベルの数は、２Ｎと表され得、Ｎは、グレーレベルを表すために使用されるビット数に対応する。例として、ディスプレイ１８がグレーレベルを表すために８ビットを使用する実施形態では、グレーレベルは、合計２５６の潜在的なグレーレベルについて、画素によって発光される黒色光又は無光についての０から、画素によって発光され得る最大光及び／又は全光についての２５５までの範囲である。同様に、６ビットを使用するディスプレイ１８は、サブ画素のそれぞれについてのルミナンス強度を表すために（例えば、サブ画素のそれぞれについての無発光と最大発光との間の値を指定するために）、６４グレーレベル増分を使用することができる。

ディスプレイ１８の画素内部メモリを有することは、画像データが、第２の色に関連付けられた追加のサブ画素に同時に送信される必要なしに、画像データが、１つの色に関連付けられたサブ画素に送信されることを可能にすることができる。本開示の目的で、サブ画素は、赤色－緑色－青色チャネルに関して考察されており、色チャネルは、単一の色についてのグレーレベルを含む画像データの層であり、追加の色チャネルと組み合わされたときに、真の又は所望の色の画像を作成し、色チャネルについての画像データは、色チャネルについてのサブ画素に送信された画像データに対応する。しかしながら、青色－緑色－赤色、シアン－マゼンタ－黄色、及び／又はシアン－マゼンタ－黄色－黒色などの色チャネル及び／又はサブ画素の任意の組み合わせが使用されてもよいことを理解されたい。

例示を助長するために、それぞれが電子デバイス１０において固有に実装され得る、画素内メモリを実装しないディスプレイ１８に関連付けられたディスプレイシステム５０と、画素内メモリを実装するディスプレイ１８に関連付けられたディスプレイシステム５２とが、図５に示されている。ディスプレイシステム５０は、画像データ５６を受信するためのタイミングコントローラ５４と、フレームバッファ５８と、通信リンク６４を介してタイミングコントローラ５４に通信可能に結合された行ドライバ６０及び列ドライバ６２と、画像をディスプレイ１８において作成するために、列ドライバ６２及び行ドライバ６０から制御信号を受信する画素アレイ６６と、を含む。更に、ディスプレイシステム５２は、画像データ５６を受信するためのタイミングコントローラ５４と、通信リンク６８を介してタイミングコントローラ５４に通信可能に結合された行ドライバ６０及び列ドライバ６２と、画像をディスプレイ１８において作成するために、列ドライバ６２及び行ドライバ６０から制御信号を受信する、画素内メモリ技法を実装する画素アレイ７０と、を含む。

画像を表示するのを準備することにおいて、ディスプレイシステム５０は、画像データ５６をタイミングコントローラ５４において受信してもよい。タイミングコントローラ５４は、列ドライバ６２及び行ドライバ６０を介する画素アレイ６６への画像データ５６の提供を制御するためにクロック信号及び／又は制御信号を判定するために、画像データ５６を受信及び使用してもよい。加えて又は代わりに、いくつかの実施形態では、画像データ５６は、フレームバッファ５８によって受信される。

いずれかの場合で、フレームバッファ５８は、タイミングコントローラ５４が列ドライバ６２及び／又は行ドライバ６０への出力前に画像データ５６を記憶するための外部ストレージとして、機能することができる。タイミングコントローラ５４は、画像データ５６を、フレームバッファ５８から列ドライバ６２及び／又は行ドライバ６０に通信リンク６４を介して送信することができる。

通信リンク６４は、全てのチャネルに関連付けられた画像データ５６、例えば、赤色チャネル、緑色チャネル、青色チャネルに関連付けられた画像データ５６を、行ドライバ６０及び／又は列ドライバ６２に同時に送信するのに十分に大きい（例えば、画像データの送信帯域幅により判定される）。このようにして、通信リンク６４は、赤色チャネル、緑色チャネル、及び青色チャネルについての画素アレイ６６の固有の画素に関連付けられた画像データ５６を同時に通信する。列ドライバ６２及び行ドライバ６０は、画像データ５６に基づく制御信号を画素アレイ６６に送信することができる。制御信号に応答して、画素アレイ６６は、画像を通信するために、例えば０～２５５の範囲のグレーレベルにより示される様々な光度又は輝度で発光する。

しかしながら、ディスプレイシステム５２は、画像データ５６をタイミングコントローラ５４において受信する。タイミングコントローラ５４は、画像データ５６を画素内メモリ画素アレイ７０に提供するために使用されるクロック信号を判定するために、画像データ５６を使用することができる。タイミングコントローラ５４は、画素アレイ７０のメモリを画像データ５６に関連付けられたデジタルデータ信号でプログラムするために、画像データ５６を行ドライバ６０及び／又は列ドライバ６２に送信し、デジタルデータ信号は、画素アレイ７０の画素についての発光輝度／グレーレベルを示す。

画素内メモリシステム及び方法を実装することによって、ディスプレイシステム５２は、例えば、通信リンク６４を介して通信される信号の帯域幅と比較したときに、通信リンク６８を介して通信される信号の帯域幅を低減することができる。いくつかの事例では、画像データ５６の単一チャネルは、全てのチャネルが画素アレイ６６（例えば、赤色－緑色－青色チャネル）に同時に送信されるのとは対照的に、通信リンク６４（例えば、赤色チャネル）を介して送信され得る。このようにして、通信リンク６８は、赤色チャネル、緑色チャネル、及び青色チャネルについての画素アレイ６６の固有の画素に関連付けられた画像データ５６を異なる時刻に通信して、画像データ５６を通信するために使用される信号の帯域幅全体における減少をもたらす。より少ないデータ（例えば、画像データの単一チャネル）を所与の時刻に処理することは、より多くのデータ（例えば、画像データの３つのチャネル）を処理するよりも少ない処理リソースを消費し得るため、通信リンク６８の帯域幅全体を減少させることは、電子デバイス１０の電力消費における減少につながり得る。

画像を表示するために、画素内メモリを有する画素アレイ７０を動作させることを詳述するために、図６は、画素内メモリを実装する例示的なディスプレイシステム５２、ディスプレイシステム５２Ａのブロック図である。ディスプレイシステム５２Ａは、１つ以上の画素７２を有するＬ行×Ｍ列の画素アレイ７０を含む。画素７２のそれぞれは、ディスプレイ１８の色チャネルに対応するサブ画素７４、例えば、赤色サブ画素７４Ｒと、緑色サブ画素７４Ｇと、青色サブ画素７４Ｂと、を含むことができる。サブ画素７４のそれぞれは、Ｎビットまでを記憶するためのメモリ７８と、発光するようにサブ画素７４を動作させるためのドライバ（ＤＲＶ）８０と、を含むことができる。図示のディスプレイシステム５２Ａは、単に例示であり限定でないことが意図されていることを理解されたい。例えば、いくつかの実施形態では、画素アレイ７０は、赤色－緑色－青色の色チャネルの代わりに又はこれらに加えて、シアン－黄色－マゼンタの色チャネルに対応する様々な量のシアン光、黄色光、及びマゼンタ光を発光するサブ画素７４を含むことができる。

ディスプレイシステム５２Ａの動作を説明すると、タイミングコントローラ５４は、画素アレイ７０を有するディスプレイ１８に表示される次の画像に対応する画像データ５６を受信する。タイミングコントローラ５４は、画像フレームがディスプレイ１８を介して提示されている間に、画像データ５６を受信することができる。タイミングコントローラ５４は、画像データ５６に応答して、制御信号及び／又はクロック信号を生成することができる。これらの生成された制御信号及び／又はクロック信号は、画素７２の動作行に関連し得、及び／又は画素７２の動作列に関し得、したがって、行ドライバ６０及び／又は列ドライバ６２にそれぞれ送信され得る。

行ドライバ６０は、タイミングコントローラ５４から送信された画像データ５６に関連付けられた信号に応答し、赤色－緑色－青色（Ｒｅｄ－Ｇｒｅｅｎ－Ｂｌｕｅ、ＲＧＢ）チャネルのそれぞれについて発光制御信号８２及び書き込み制御信号８４を生成する。列ドライバ６２はまた、タイミングコントローラ５４から送信された画像データ５６に関連付けられた信号に応答し、画素７２のそれぞれのメモリ７８に送信される画像データ８６を生成する。列ドライバ６２は、一部分の実施形態では、画像データ５６に関連付けられた信号及び／又は画像データ５６に応答して、画像データ８６を生成することができるが、いくつかの実施形態では、画像データ５６は、画像データ８６として画素７２のそれぞれに送信される。列ドライバ６２は、サイズＮビットであるメモリ７８のサイズに一致する、サブ画素７４のそれぞれについてサイズＮビットのデータを生成する。

概して、発光制御信号８２、書き込み制御信号８４、及び画像データ８６の送信により、画素７２は、ディスプレイ１８に画像を作成するために、発光するように動作する。画素７２のそれぞれは、行ドライバ６０から送信された発光制御信号８２の固有の発光制御信号８８と、書き込み制御信号８４の３つの書き込み制御信号９０のそれぞれと、画素７２のチャネルについての固有の画像データ９２、例えば、赤色チャネルについての画像データのＮビット（画像データ－Ｒ）９２ＲのＮビット、緑色チャネルについての画像データ（画像データ－Ｇ）９２ＧのＮビット、及び青色チャネルの画像データ（画像データ－Ｂ）９２ＢのＮビットと、を受信する。書き込み制御信号８４は、画素７２のメモリ７８が、列ドライバ６２によって送信された画像データ８６によってプログラムされることを可能にすることができる。加えて、発光制御信号８２の固有の発光制御信号８８は、画素７２が発光することが可能であるかどうかを制御することができる。発光制御信号８８は、列の画素７２のそれぞれに送信される。有効にされた発光制御信号８８は、メモリ７８からのデジタル画像データ９２を、画素７２の発光部、例えば、画素７２から発光させるためにアナログデータ信号を使用するサブ画素７４と関連付けられた発光ダイオード（ＬＥＤ）に送信するように、ドライバ８０を作動させることができる。図示の実施形態では、画素７２の列、例えば、第１の列内の画素７２ Ｒ１Ｃ１、Ｒ２Ｃ１、Ｒ３Ｃ１～ＲＬＣ１は、同じ発光制御信号８８を受信する。画素７２に送信された画像データ９２は、画素７２を色全体及び／又は輝度で発光させる。

画素７２から発光される知覚色は、画素７２の３つのチャネルのそれぞれから発光された光、すなわち、固有のサブ画素のそれぞれから発光された光に基づいて変化する。例えば、輝度０を出力するようにサブ画素のそれぞれを動作させることは、画素７２をオフであるように出現させ、輝度１００％を出力するように赤色サブ画素７４Ｒを動作させること、輝度５０％を出力するように緑色サブ画素７４Ｇを動作させること、及び輝度０％を出力するように青色サブ画素７４Ｂを動作させることは、画素７２を、橙色として知覚される色全体で発光させることができる。したがって、データは、画素７２の個々の色チャネルに対応するように、レンダリングされサブ画素７４のそれぞれに送信される。

メモリ７８を画素７２内に実装することは、画像の所望の提示時刻の前に、画像データ９２が画素７２にプログラムされることを可能にする。いくつかの実施形態では、有効にされた書き込み制御信号９０は、メモリ７８に、記憶された画像データ９２をクリア（又は上書き）させ、書き込み制御信号９０を有効にしないことは、メモリ７８に、プログラムされた画像データ９２を保持させることができる。例えば、新しい画像データを書き込むために、書き込み制御信号－Ｒ ９０Ｒは、赤色サブ画素７４Ｒのメモリ７８にクリアさせることができ、メモリ７８にロードされる新しい画像データ、画像データ－Ｒ ９２Ｒの書き込みを有効にする。この例では、書き込み制御信号－Ｂ ９０Ｂは有効にされておらず、よって、青色サブ画素７４Ｂのメモリ７８は、クリアされず、青色サブ画素７４Ｂのメモリ７８のプログラムされた画像データ、画像データ－Ｂ ９２Ｂを保持し続ける。メモリ７８は、データのフレーム全体ではなく画像データ８６の部分が一度に書き込まれることを可能にして、ディスプレイ１８に表示するために画像データを通信するための使用可能な帯域幅の使用の改善をもたらすため、メモリ７８を画素７２内に有することは、ディスプレイ技術及び処理技術の改善であり、また、メモリ７８を画素７２内に有することは、図５を参照して先に説明したように、画像データを処理するために使用される電力消費の改善である。

画素アレイ７０において、画像データ８６は、直接通信可能な結合、例えば、通信可能な結合９４を介して、列ドライバ６２からサブ画素７４に通信される。いくつかの実施形態では、マルチプレクサ回路は、サブ画素７４への画像データ８６の送信を制御するために使用され得、これにより、多重化制御信号は、サブ画素７４への画像データの送信を調停するために、列ドライバ６２によって使用され、例えば、このような調停において、赤色サブ画素７４Ｒは、青色サブ画素７４Ｂと同時に画像データを受信しなくてもよく、及び／又は緑色サブ画素７４Ｇは、画像データを受信する。

詳述するために、図７は、画素内メモリ技法を実装するディスプレイ１８と関連付けられた別の例示的なディスプレイシステム５２、ディスプレイシステム５２Ｂのブロック図である。図６に示すディスプレイシステム５２Ａと同様のディスプレイシステム５２Ｂは、Ｌ行×Ｍ列の画素アレイ７０を含み、１つ以上の画素７２はそれぞれ、サブ画素７４、例えば、赤色サブ画素７４Ｒと、緑色サブ画素７４Ｇと、青色サブ画素７４Ｂと、を有し、サブ画素７４のそれぞれは、Ｎビットまで記憶するためのメモリ７８と、発光するようにサブ画素７４を動作させるためのドライバ（ＤＲＶ）８０と、を含む。図示のディスプレイシステム５２Ｂは、単に例示であり限定でないことが意図されていることを理解されたい。図６及び図７の両方に共通であるディスプレイシステム５２の機能及び／又は記載は、本明細書で依存することに留意されたい。

図７のディスプレイシステム５２Ｂにおいて、画素アレイ７０は、サイズＮビットの画像データ９８を列ドライバ６２から受信するマルチプレクサ回路９６を含む。マルチプレクサ回路９６は、多重化制御信号１０１の固有の多重化制御信号（ＭＵＸ制御信号）１００に応答する。ＭＵＸ制御信号１００は、マルチプレクサ回路９６に、データを画素７２のサブ画素７４に出力させることができる。このようにして、ＭＵＸ制御信号１００の放出により、列ドライバ６２は、画素７２のサブ画素７４（例えば、１つの色チャネル）を、例えば、通信可能なカップリング９４を介して一度にプログラムするように動作することができる。画素アレイ７０については、サブ画素７４回路の様々な実施形態が使用されてもよい。

画素内メモリ技法を実装するサブ画素７４の一実施形態の例が、図８に示されている。図８は、単一のパルス幅駆動方法（例えば、単一パルス幅変調発光スキーム）を使用して駆動されるサブ画素７４のブロック図である。サブ画素７４は、メモリ７８と、ドライバ８０と、電流源１０２と、発光構成要素（例えば、回路、発光ダイオード（ＬＥＤ）１０４）と、スイッチ１０６と、カウンタ１０８と、を含む。サブ画素７４は、レンダリングされる現在のフレーム中のサブ画素７４の動作に対応する画像データ５６の一部分（例えば、画像データ５６Ａ）と、グレーレベルクロック１１０と、共通電圧１１２と、第１の基準電圧１１４と、第２の基準電圧１１６と、データクロック１１８と、を含む様々な信号を受信することができる。図示のサブ画素７４は、単に例示であり限定でないことが意図されていることを理解されたい。例えば、メモリ７８は、８ビットレジスタ、又は任意の好適な数のビットを記憶するための任意の好適なメモリ回路であってもよい。図示のサブ画素７４は、単一パルス幅変調発光スキームに従って発光することができる。更に、上記のように、画像データ５６Ａは、（例えば、図６で少なくとも部分的に記載されているように）非多重化駆動スキームに従って送信された画像データ９２に対応することができ、及び／又は（例えば、図７で少なくとも部分的に記載されているように）多重化駆動スキームに従って送信された画像データ９８に対応することができる。

サブ画素７４の動作を説明するために、画像データ５６Ａは、例えば列ドライバ６２から、メモリ７８に送信される。加えて又は代わりに、画像データ９２、画像データ５６、又は任意の好適な画像データは、記憶のためにメモリ７８に送信されてもよい。画像データ５６Ａの受信後に、メモリ７８は、データクロック１１８によってクロックインされた画像データ５６Ａを記憶する。画像データ５６Ａは、バイナリデータによって表され得る。メモリ７８は、画像データ５６Ａを比較器１２０（例えば、比較器回路）に出力することができ、これにより、カウンタ１０８の増分のそれぞれにおいて、全カウントが、全カウントが画像データ５６Ａ以上であるときを識別するために、メモリ７８に記憶された画像データ５６Ａに対してチェックされる。

比較器１２０が、カウントがメモリ７８に記憶された画像データ５６Ａ以下であると判定したときに、比較器１２０は、スイッチ１０６を動作させるために制御信号を生成して、ＬＥＤ １０４を発光させる。スイッチ１０６の動作は、ＬＥＤ １０４からの発光を変調する方法として、（例えば、画像データ５６Ａとしてメモリ７８に記憶された数字の大きさによって定義される）様々な発光期間に応答して発生して、サブ画素７４の知覚される輝度を、変調が変化するにつれて変化させる。このようにして、スイッチ１０６は、画像データ５６Ａ及び／又は比較器１２０からの出力などのデジタルデータ信号に少なくとも部分的に基づいて作動する駆動トランジスタと考えられ得る。本明細書に記載のスイッチ１０６又は任意のスイッチは、金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＯＳＦＥＴ）などの任意の好適なスイッチングデバイスであり得る。このようにして、電子デバイス１０は、１つ以上のｐ型ＭＯＳＦＥＴ及び／又はｎ型ＭＯＳＦＥＴを含むことができる。制御信号レベルは、異なるタイプのスイッチの使用に適応するように調整され得る。例えば、ｐ型ＭＯＳＦＥＴは、図のスイッチとして使用され得、このように記載され得るが、実際の実装形態では、ｎ型ＭＯＳＦＥＴであり得、したがって、画素７２を動作させるときに、反対の極性又は調整された振幅の制御信号を受信し得る。

例えば、比較器１２０からの出力とスイッチ１０６からの出力との関係により、「００００００００」に等しい画像データ５６Ａは、ＬＥＤ １０４を発光させないことができ、「１０１０１１００」又は任意の非ゼロの数字に等しい画像データ５６Ａは、ＬＥＤ １０４をより明るく知覚させることができる。サブ画素７４は、スイッチ１０６を作動させてＬＥＤ １０４から発光することを可能にする値により、論理ハイ値「１」のそれぞれに応答して、発光するように動作するため、「１０１０１１００」に等しい画像データ５６Ａは、より明るく知覚され得る。

スイッチ１０６が発光期間中に作動している持続時間が長いほど、より多くの光が経時的に発光されるため、画素がより明るく知覚される。いくつかの場合では、画像データ５６Ａは、グレーレベルの正確なバイナリ表現ではなく、例えば、割合が画素についての目標グレーレベルを表すために使用されるときに、サブ画素７４についての所望のグレーレベルから導出され得る。しかしながら、サブ画素７４についての目標グレーレベルが、画像データ５６Ａを介して送信されたバイナリ表現に実際に等しいシナリオがあり得ることに留意されたい。

画素内メモリを有する図示のサブ画素７４は、単一のパルス幅発光スキームに従って光発光することができる。サブ画素７４の動作を説明するために、画像データ５６Ａは、記憶のために、例えば列ドライバ６２から、メモリ７８に送信される。加えて又は代わりに、画像データ９２、画像データ５６、又は任意の好適な画像データは、記憶のためにメモリ７８に送信されてもよい。いくつかの実施形態では、画像データ５６Ａは、データクロック１１８によって、例えば、データクロック１１８の立ち上がりエッジ、立ち下がりエッジ、又は両方で、メモリ７８にクロックインされてもよい。サブ画素７４に通信された画像データ５６Ａは、サブ画素７４が発光する所望のグレーレベルに対応することができる。メモリ７８に記憶された画像データ５６Ａを使用して、比較器１２０は、カウンタ１０８によって表された現在の数字が、メモリ７８内の画像データ５６Ａ以下であるかどうかを判定する。換言すれば、カウンタ１０８は、画像データ５６Ａによって示された数字までカウントし、カウンタ１０８によって表された数字が、例えば、画像データ５６Ａによって示された数字以上であるという条件を満たすことに応答して、条件が満たされたときに、比較器１２０は、スイッチ１０６を開くために制御信号を出力する。条件が満たされないときに、比較器１２０は、スイッチ１０６を閉じたままにするために、したがって、ＬＥＤ １０４からの発光を連続するために、制御信号を出力し続ける。加えて又は代わりに、比較器１２０は、スイッチ１０６を開くために、非作動制御信号を有効にすることができる。例えば、メモリ７８が、数字１８１に対応する１０１１０１０１のバイナリシーケンスを記憶する場合、比較器１２０は、カウンタ１０８が数字１８１までカウントしたかどうかをチェックし、カウンタ１０８が数字１８１を超えた後に、比較器１２０は、スイッチ１０６を開くために信号を送信して、これにより、ＬＥＤ １０４からの発光を停止する。

スイッチ１０６が閉じたときに、電気的接続が、共通電圧１１２と第１の基準電圧１１４との間に作成される。これは、電流源１０２からの電流をＬＥＤ １０４に伝送させることができ、サブ画素７４から発光させる。よって、サブ画素７４の発光期間は、画像データ５６Ａによって示された数字を変化させることにより、サブ画素７４から発光された知覚光を制御するように、変更され得る。加えて又は代わりに、いくつかの実施形態では、第２の基準電圧１１６は、ＬＥＤ １０４から発光される光を制御するために使用される電流値全体を変更するために含まれている。例えば、第２の基準電圧１１６は、電流変化に対するＬＥＤ １０４の感度を増加させることができ、これにより、より低い電流値は、ＬＥＤ １０４を発光させるために使用されてもよく、又はＬＥＤ １０４を有効にするために使用されてもよい。

カウンタ１０８は、０から２５５までカウントし、グレーレベルクロック１１０、例えば、グレーレベルクロック１１０の立ち上がりエッジに基づいて増分する。グレーレベルクロック１１０の周期は、ディスプレイ１８についてのグレーレベルの増分間の時間差、例えば、グレーレベル１００の発光とグレーレベル１０１の発光との間の発光における差を表す。このようにして、カウンタ１０８は、メモリ７８に記憶された画像データ５６Ａによって表された数字までカウントし、その後に、発光を、所望のグレーレベルに対応する期間中に発生させる。カウンタ１０８は、メモリ７８に記憶された画像データ５６Ａによって表された数字を超えて、最大値、例えば、２５５までカウントし続けてもよく、最小値、例えば０でカウントを再開してもよい。よって、いくつかの実施形態では、カウンタ１０８のカウント範囲は、カウンタ１０８の設計により、例えば、カウンタ１０８に含まれたいくつかのレジスタ及び／又は論理構成要素により定義されてもよい。カウンタ１０８が０でカウントを再開する時刻までに、追加の画像データ５６Ａは、追加の画像データ５６Ａに関連付けられたグレーレベルの次の発光期間中に比較を開始するために、メモリ７８に記憶され得る。

この発光スキームに従うことにより、サブ画素７４は、単一パルス幅変調発光スキームに従うことができる。単一パルス幅変調発光スキームに従うサブ画素７４からの発光の表現が、グラフ１２２に示されている。グラフ１２２は、実際の発光期間１２４と、全発光期間１２６と、を含む。全発光期間１２６は、画像データ５６Ａとして送信される最大数、例えば２５５によって表された発光の全長さに対応し、サブ画素７４から発光される光の最大知覚輝度に対応してもよい。実際の発光期間１２４は、例えばカウンタ１０８から画像データ５６Ａとして送信される最大数未満の数字に従って、サブ画素７４が発光する期間に対応する。カウンタ１０８は、全発光期間１２６によって表された時間量をとって、０から２５５まで増分し、比較器１２０は、実際の発光期間１２４によって表された時間量中に、発光を可能にする。このようにして、サブ画素７４は、様々な知覚輝度で発光することができる。

図８に示すサブ画素７４の動作を詳述するために、比較器１２０と、メモリ回路７８と、を有するサブ画素７４を動作させるためのプロセス１３０が、図９に示されている。概して、プロセス１３０は、メモリ回路を初期化すること（ブロック１３２）、比較器からの共通出力をプリチャージすること（ブロック１３４）、カウント回路のカウントを増分すること（ブロック１３６）、メモリ回路に記憶された自動比較器判定に基づいて発光をもたらすこと（ブロック１３８）、カウント回路が最大カウントに到達したかどうかを判定すること（ブロック１４０）、を含む。カウント回路が最大カウントに到達したことに応答して、次の画像を準備する（ブロック１４２）、カウント回路が最大カウントに到達していないことに応答して、メモリ回路に記憶された自動比較器判定に基づいて発光をもたらし続ける（ブロック１３８）。いくつかの実施形態では、プロセス１３０は、処理コア複合体１２などの処理回路を使用して、記憶装置１４などの有形的非一時的コンピュータ可読媒体に記憶された命令を実行することに少なくとも部分的によって、実行されてもよい。加えて又は代わりに、プロセス１３０は、行ドライバ６０、列ドライバ６２、及び／又はタイミングコントローラ５４などのディスプレイ制御回路において形成された回路接続に少なくとも部分的に基づいて実装されてもよい。

よって、いくつかの実施形態では、タイミングコントローラ５４は、メモリ７８を初期化してもよい（ブロック１３２）。メモリ７８を初期化するために、タイミングコントローラ５４は、例えば行ドライバ６０又は列ドライバ６２への命令により、メモリ７８のノードを低電圧値に強制的にするために、制御信号を有効にしてもよい。例えば、図８を参照すると、メモリ７８を初期化するために、行ドライバ６０は、タイミングコントローラ５４から制御信号を受信することに応答して、メモリ７８のノードの電圧値をリセットするために、リセット信号を有効にすることができる。メモリ７８を初期化することは、比較器１２０が（例えば、メモリに記憶されたグレーレベルがカウンタ１０８によって到達されたことに応答して）発光を停止するために制御信号を出力するまで、サブ画素７４の発光回路（例えば、ＬＥＤ １０４）が発光することを可能にし得る。換言すれば、比較器１２０を実装する１つ以上のサブ画素７４については、サブ画素７４は、発光を一緒に同時に開始することができるが、発光を異なる時刻に停止することができ、固有の発光持続時間は、固有のサブ画素７４についての目標グレーレベルに対応する。

タイミングコントローラ５４は、メモリ７８を初期化した後に、比較器１２０からの共通出力をプリチャージすることができる（ブロック１３４）。タイミングコントローラ５４は、電圧によりサブ画素７４の回路を昇圧するために、プリチャージ信号を（例えば、行ドライバ６０を介して、列ドライバ６２を介して）有効にすることができ、これにより、比較器１２０からの出力における変化へのサブ画素７４の応答性を改善する。任意の好適な回路装置（ｃｉｒｃｕｉｔｒｙ ａｒｒａｎｇｅｍｅｎｔ）が、サブ画素７４をプリチャージするのを容易にするために使用され得ることを理解されたい。

比較器１２０をプリチャージした後に、タイミングコントローラ５４は、カウンタ１０８のカウントを増分することができる（ブロック１３６）。タイミングコントローラ５４は、グレーレベルクロック１１０を使用することによって、カウンタ１０８を増分することができる。カウンタ１０８を増分した後に、サブ画素７４は、カウンタ１０８のカウントが画像データ５６Ａによって表された値以上であるかどうかを自動的に判定することができる。これは、カウントの個々のビット及び画像データ５６Ａの個々のビットが比較器１２０にそれぞれ送信されるため、発生する。ビットのうちのいずれもが一致しないときに、比較器１２０は、論理ハイ値を出力することができ、又はビットのそれぞれが一致するときに、若しくはビットが変化して、画像データ５６Ａがカウントによって超えられたことを意味するときに、比較器１２０は、論理ロー値を出力することができる。

カウント回路のカウントを増分した後に、タイミングコントローラ５４は、比較器１２０からの出力に基づいて、発光をもたらすことができる（ブロック１３８）。比較器１２０から送信された値は、ＬＥＤドライバのスイッチング回路（例えば、スイッチ１０６）及び発光を担うＬＥＤ １０４を作動又は非作動させることができる。

タイミングコントローラ５４は、カウンタ１０８のカウントが最大カウントであるかどうかを判定することができる（ブロック１４０）。カウンタ１０８は、最小値から最大値まで、例えば０から２５５までカウントすることができる。よって、最大値又は最大カウントがカウント回路によって到達されたときに、タイミングコントローラ５４は、カウントを再開するためのある処理ステップを実行してもよい。いくつかの実施形態では、タイミングコントローラ５４は、カウントアップの代わりにカウントダウンすることができ、よって、タイミングコントローラ５４は、最小カウントが到達されたかどうかを判定することができることに留意されたい。

最大カウントが到達されていないことに応答して、タイミングコントローラ５４は、サブ画素７４からの発光をもたらし続けることができる（ブロック１３８）。しかしながら、最大カウントが到達されたことに応答して、タイミングコントローラ５４は、次の画像フレームの提示を準備することができる（ブロック１４２）。これを行うために、タイミングコントローラ５４は、次の画像フレームを通信するために使用されるサブ画素７４の目標グレーレベルに対応する新しい画像データ５６Ａを受信するのを準備することができる。

いくつかの場合では、タイミングコントローラ５４は、画像データ５６Ａによって表されたバイナリ順序に従って発光するようにサブ画素７４を動作させることができる。しばしば、行ドライバ６０は、画像データ５６Ａが熱符号化されるときに発生し得るように、サブ画素７４の駆動の効率を改善するために、画像データ５６Ａのビット順序を並べ替えることができる。例えば、画像データ５６Ａが００１０に等しい場合、行ドライバ６０は、１－０－０－０に等しい画像データに従って動作することができ、これにより、「１」についての発光時刻は、最初に発生し、「００」に対応する期間後に発光されない。この並べ替えは、並べ替えられた画像データによって表されたグレーレベル（例えば、グレーレベル＝８）とは対照的に、「００１０」によって示された同じグレーレベル（例えば、グレーレベル＝２）をサブ画素７４から依然として発光させつつ、ディスプレイ１８における視覚的アーチファクトの外観を改善することができる。行ドライバ６０が画像データ５６Ａを並べ替えるときに、ビットのそれぞれについての相対発光期間は同じままであり得ることに留意されたい。例えば、グレーレベル２０を表すデータが、サブ画素７４の効率的な駆動のために並べ替えられたときに、並べ替えは、画像データ５６Ａについてのグレーレベルにおける変化をもたらさない（例えば、並べ替え前のグレーレベル＝２０及び並べ替え後のグレーレベル＝２０）。

図１０は、バイナリシーケンス１５０のそれぞれにおけるビットのそれぞれについての相対重みの表現に隣接する例示的なバイナリシーケンス１５０の図である。バイナリシーケンスのそれぞれは、ディスプレイ１８の動作中のある時点で、画像データ５６Ａに対応し得る。相対重みは、バイナリシーケンス１５０のそれぞれの（例えば、テーブル１５２に要約された）ビット位置のそれぞれに割り当てられ得る。ビットプレーン図１５４は、発光するようにサブ画素７４を駆動するためにビットを使用するときのグレーレベル全体へのビット点のそれぞれの相対効果を示すことができる。

例えば、ビット位置０は、サブ画素７４からの発光への１影響相対単位（例えば、２⁰＝１）に対応することができ、ビット位置３は、８影響単位（例えば、２³＝８、ビット位置０よりも４倍のグレーレベル全体への影響）に対応することができる。例えば、行１５６は、バイナリシーケンス「０００１」に対応することができ、行１５８は、バイナリシーケンス「０１００」に対応することができ、行１６０は、バイナリシーケンス「１１１１」に対応することができる。ビットプレーン図１５４は、バイナリシーケンス１５０のバイナリ組み合わせのそれぞれのビットプレーン表現を視覚的に示す。いくつかの場合では、画像データ５６Ａに対応するバイナリシーケンス１５０の固有のバイナリシーケンスは、固有のバイナリシーケンスが図８の画像データ５６Ａとしてメモリ７８に記憶されているとき（例えば、メモリ７８が４ビットを記憶したときに）などに、サブ画素７４を駆動するために使用され得る。

バイナリシーケンス１５０の固有のバイナリシーケンスは、バイナリシーケンスが数字の自然数表現にどのように対応するかを示すために、熱符号化され得る。熱符号化は、２進数に基づく数値を有するシーケンス１６２Ａを、いくつかの連続値（例えば、「１」又は「０」の連続値）に基づく数値を有するシーケンス１６２Ｂに変化させることができる。この例では、シーケンス１６２Ａの熱符号化後に１１個の連続する「１」があるため、シーケンス１６２Ｂの値は、「１１」（例えば、１１（ｅｌｅｖｅｎ））に等しい数値を有するとして解釈され得る。別様に説明すると、シーケンス１６２Ａは、熱符号化されたときにシーケンス１６２Ｂ「１１１１１１１１１１１００００」によって表された２進数「１０１１」に対応する。図１０はまた、別の熱符号化例を示す。２進数「１１０１」は、「１１１１１１１１１１１１１００」に等しくなるように熱符号化され得る。

ビットプレーン図１５４から明らかであり得るように、バイナリシーケンス１５０は、パターンに従ってビットプレーン表現で表され得る。例えば、ビット位置３におけるビットは、数字０～７からバイナリシーケンスによって表されたグレーレベルを、数字８～１５についてバイナリシーケンスを表すグレーレベルに変化させることができる。このように、ビット位置３におけるビットは、サブ画素７４によって発光された光の知覚最終値グレーレベルへの比較的高い影響を有すると考えられ得る。

ビットプレーン図１５４を更に詳述すると、図１１Ａは、ビットプレーングラフ１７０を示し、図１１Ｂは、誤差グラフ１７２を示し、図１１Ｃは、ビットプレーングラフ１７４を示し、図１１Ｄは、誤差グラフ１７６を示し、図１１Ｅは、ビットプレーングラフ１７８を示し、図１１Ｆは、誤差グラフ１８０を示し、図１１Ｇは、ビットプレーングラフ１８２を示し、図１１Ｈは、誤差グラフ１８４を示し、全体としての図１１は、全誤差への並べ替え効果を示す。図１１Ａ～図１１Ｈは、サブ画素及び／又は画素についての目標グレーレベルを表す６ビットの２進数についての並べ替えを有する発光スキーム及び該並び替えを有さない発光スキームを実装するディスプレイ１８の擬似的性能を表す。

ビットプレーングラフ１７０は、６ビットで表されたグレーレベルについての並べ替えを有さない発光スキームの元のシーケンスを示し、全てについてビットプレーングラフ１７０、１７４、１７８、及び１８２は、発光に対応する明るい部分１８６と、発光なしに対応する暗い部分１８８とを有する。この第１の例では、サブ画素７４は、示された光部分１８６のそれぞれにおいて発光するように駆動され得、示された暗い部分１８８のそれぞれにおいて発光しないように駆動され得る。人間の眼は、経時的に発光された光を統合することができるため、変調非連続的に発光された光は、滑らかであるとして知覚され得る。しかしながら、並べ替えは、第１のビットプレーングラフ１７０で発生しておらず、しばしば、変調は、知覚可能であるため、示された明るい部分１８６に従った発光は、不完全であるとして及び視覚的アーチファクトを有するとして知覚され得る。加えて又は代わりに、変調は、動的偽輪郭（Ｄｙｎａｍｉｃ Ｆａｌｓｅ Ｃｏｎｔｏｕｒｉｎｇ、ＤＦＣ）アーチファクトをもたらし得、ディスプレイ１８の観察者が、視野位置を調整する（例えば、振り向く、身体を動かす）ときに、ＤＦＣアーチファクトは、悪化する又は悪化しないことがある。

サブ画素７４が、並べ替えを有さない発光スキームに従って（例えば、ビットプレーングラフ１７０に従って）発光するように動作するときに、誤差グラフ１７２に示すように、全誤差カウントは高い（例えば、誤差カウント＝３２２、ＤＦＣなどの視覚的アーチファクトとして知覚可能な誤差）。これらの誤差は、例えば、動的偽輪郭、色割れ、及び／又は１つ以上の画素から発光された光のちらつきとして、ディスプレイ１８の電子スクリーンに現れ得るため、並べ替えにより全誤差カウントを低下させることが望ましいことがある。

ビットプレーングラフ１７４及びビットプレーングラフ１７８に示すように、並べ替えが発生するときに、及び最上位ビットが、ビットプレーングラフのグレーレベルをもたらすために、最初に発光するように並べ替えられたときに、ビットプレーンパターンは、ビットプレーングラフ１８２に示す理想的なビットプレーンのような外見になる傾向がある。加えて、誤差グラフ１７２、誤差グラフ１７６、誤差グラフ１８０、及び誤差グラフ１８４で示すように、並べ替えが発生したときに、誤差は減少する。知覚画質は、ビットプレーンの並べ替えを介する誤差カウントの減少により改善され得る。

理想的な場合（例えば、ビットプレーングラフ１８２）は、グレーレベルが増加するときにビットプレーングラフ１８２が、徐々のビットプレーン変化になる傾向がどのようにあるか、及び全誤差が、いくつかの並べ替えを増加することにより、ビットプレーンによって表されたいくつかの全状態になる傾向（例えば、６ビットは、状態の数＝２ｚ（式中、ｚは、ビット数である）の関係に従って、６４の全状態に対応する）がどのようにあるかを示す。更に、単一パルス幅変調技法を使用してディスプレイ１８のサブ画素７４を駆動することは、上記の理想的な場合（例えば、ビットプレーングラフ１８２）に似ていることがあり、よって、画像フレームを提示するときに発生する知覚可能な視覚的アーチファクトの発生を低減できることに留意されたい。本明細書に記載のシステム及び方法は、これらの単一パルス幅変調技法を使用してサブ画素７４を駆動することに関して記載されていることに留意されたい。しかしながら、割り当てられた外部メモリを画素内部メモリと組み合わせて使用することは、駆動技法のそれぞれと同様の利点を提供することができることを理解されたい。例えば、いくつかのバイナリパルス幅変調ディスプレイシステムは、サブ画素に割り当てられたメモリの組み合わせからサブ画素を部分的に駆動することから利益を得ることができる。

画素内メモリアーキテクチャを更に詳述するために、画素内メモリパネルは、アクティブエリア内のメモリ及び／又はディスプレイ１８のスマートバッファを実装することができる。例えば、図１２は、画素内メモリアーキテクチャディスプレイ２１０及びスマートバッファアーキテクチャディスプレイ２１２を示すブロック図である。画素内メモリアーキテクチャディスプレイ２１０は、図示のように、ディスプレイ１８のアクティブエリア２１４内に位置するサブ画素７４のそれぞれ内にメモリ７８を含み、アクティブエリア２１４は、ディスプレイ１８の発光構成要素と、発光構成要素へのデータ送信をサポートするための通信可能な結合と、を含む。画素内メモリアーキテクチャディスプレイ２１０において、デジタルデータは、メモリ７８内の局所化バッファリングのために、メモリ２１６から固有のサブ画素７４のそれぞれに送信され得る。いくつかの実施形態では、デジタルデータは、局所化バッファリング（例えば、サブ画素７４内のバッファリング）のためにメモリ７８に送信される前に、メモリ２１６からソースエリア（Ｓｏｕｒｃｅ Ａｒｅａ、ＳＡ）２１８に送信される。しかしながら、メモリ７８と実質的に同様のメモリは、フレームバッファへの依存を排除する又は少なくとも低減するために、及びメモリ７８をアクティブエリア２１４から除去するために、スマートバッファアーキテクチャディスプレイ２１２のスマートバッファ２２０に含まれ得る。メモリ７８をスマートバッファ２２０内に移動させることにより、行ドライバ６０は、ドライバ（ＤＲＶ）８０などのアナログ出力回路を介してサブ画素７４のそれぞれからの発光を調停するために、入力ラッチ２２２及び出力ラッチ２２４を使用することができる。ここで、スマートバッファ２２０は、ディスプレイ１８の集積回路内に配置されているが、ディスプレイ１８のアクティブエリア外に配置されている任意の好適なバッファメモリを表すことができる。具体的には図示されていないが、読み出し回路は、メモリ７８からの及び／又はメモリ７８への信号の送信を可能にするために、メモリ７８とインタフェース回路との間に含まれてもよいことに留意されたい。

更に、いくつかの場合では、メモリ７８の一部は、サブ画素７４に含められてもよく、メモリ７８の一部は、スマートバッファ２２０に含められてもよい。図１３は、別の例示的な画素内メモリアーキテクチャディスプレイ２３６を示すブロック図である。画素内メモリアーキテクチャディスプレイ２３６において、サブ画素７４は、サブ画素７４に割り当てられた全メモリ７８の一部（例えば、メモリ７８Ａ）を含み、スマートバッファ２２０は、サブ画素７４に割り当てられた残りのメモリ７８（例えば、メモリ７８Ｂ）を含む。メモリ７８が、概して、２つの部分（例えば、メモリ７８Ａ及びメモリ７８Ｂ）に分割されているこれらの場合に、図８は、サブ画素７４に含まれているものを簡単にすることができることに留意されたい。例えば、図１４に示すように、メモリ７８Ａは、サブ画素７４内に含まれ得、メモリ７８Ｂは、サブ画素７４の外部に、例えば、スマートバッファ２２０又は追加のメモリ内に配置され得る。図８を再度参照すると、明確化のため、サブ画素７４のドライバ（ＤＲＶ）８０は、電流源１０２、比較器１２０、又はスイッチ１０６、処理のためにメモリ７８Ａ及び／若しくはメモリ７８Ｂからの出力をサブ画素７４に送信するための回路などを含むことができる。いくつかの場合では、比較器１２０はまた、サブ画素７４の外部に配置されてもよく、よって、スマートバッファ２２０、行ドライバ６０、列ドライバ６２、又はタイミングコントローラ５４内などに配置されてもよい。

図１４は、画素内メモリアーキテクチャディスプレイ２３８の更に別の例を示すブロック図である。画素内メモリアーキテクチャディスプレイ２３８において、サブ画素７４は、サブ画素７４に割り当てられた全メモリ７８の一部（例えば、メモリ７８Ａ）を含み、メモリ２１６（例えば、動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＤＲＡＭ）、静的ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＳＲＡＭ））は、サブ画素７４に割り当てられた残りのメモリ７８（例えば、メモリ７８Ｂ）を含む。図１３及び図１４に特に示されていないが、図１２に示すものと同様に、ソースエリア２１８は、加えて、スマートバッファ２２０とアクティブエリア２１４との間に、及び／又はメモリ２１６とアクティブエリア２１４との間に結合され得ることに留意されたい。

スマートバッファ２２０及び／又はメモリ２１６に関連付けられたコントローラは、画像データ５６Ａの一部分をメモリ７８Ａに送信する前に、受信された画像データ５６Ａに熱符号化動作を実行することができる。熱符号化動作は、目標グレーレベルを実施可能な動作に変換すること、及び／又はあるスイッチの時間作動のために制御信号を生成することを助長することができる。いくつかの場合では、メモリ７８Ａ又はメモリ７８Ｂのうちのどちらがサブ画素７４の発光に影響するかを制御するスイッチは、熱符号化されたメモリ７８Ｂのデータに基づいて生成された制御信号を受信することができる。例えば、メモリ７８Ｂが、「１０１０」の最上位ビットを記憶し、４ビットのバイナリシーケンスによって許容される第１のバイナリ状態として数字０からカウントしたときに、最上位ビットが、数字７に等しいときに、スイッチは、「１１１１ １１１０ ００００ ００００」に等しい制御信号によって制御され得る。制御信号は、カウンタが数字７に到達すると予想されるときと実質的に同様の時刻にトグルすることができる。

詳述するために、図１５は、電子デバイス１０（例えば、電子デバイス１０のコントローラ又はプロセッサ）がどのように目標グレーレベルを動作に変換することができるかを強調する図である。例えば、電子デバイス１０は、タイミングコントローラ５４、行ドライバ６０、列ドライバ６２、スマートバッファ２２０、メモリ２１６のコントローラ、又は処理コア複合体１２などによって生成された制御信号に基づいて、サブ画素７４を駆動することができる。本明細書に記載のように、タイミングコントローラ５４は、実施可能な動作への目標グレーレベルの変換を指示するとして記載されているが、電子デバイス１０の任意の好適な処理回路が、変換動作の一部分又は全てを実行し得ることを理解されたい。いくつかの場合では、熱符号化動作は、例えば、いくつのサブフレームがサブ画素７４を目標グレーレベルで発光させるために使用されるかを識別するために、サブ画素７４について目標グレーレベルを制御信号及び／又は実施可能な動作に変換することを助長することができる。

タイミングコントローラ５４は、メモリ７８Ａをオーバーライドし、メモリ７８Ａに記憶されたデータにかかわらず（例えば、メモリ７８Ｂに記憶されたデータに従って）、サブフレーム持続時間全体中に、サブ画素７４を発光させる全てオン動作、メモリ７８Ａをオーバーライドし、メモリ７８Ａに記憶されたデータにかかわらず、サブフレーム持続時間全体中に、サブ画素７４を発光させない全てオフ動作、及び／又はメモリ７８Ａをオーバーライドせず、メモリ７８Ａに記憶されたデータに従って、サブ画素７４を発光させる変調動作を、サブ画素７４を目標グレーレベルで発光させる方法として使用することができる。よって、タイミングコントローラ５４は、メモリ７８Ａをしばしばオーバーライドすることによって、及びサブ画素７４をメモリ７８Ａからしばしば駆動することによって、サブ画素７４からの発光を制御することができる。サブ画素７４のこの二重駆動（例えば、二重制御）は、到来画像フレームについての画像データを提示及び／又は処理することに関連付けられた効率を改善することができる。よって、サブ画素７４は、目標グレーレベルで発光するために、第１の持続時間中に第１のデジタルデータ信号（例えば、メモリ７８Ｂに記憶されたデータ）に従って、及び第２の持続時間中に第２のデジタルデータ信号（例えば、メモリ７８Ａに記憶されたデータ）に従って（例えば、基づいて）発光するように駆動され得る。

サブ画素７４からの発光を制御するために、画像フレーム表示持続時間のそれぞれ（例えば、フレーム持続時間のそれぞれ、フレームのそれぞれ）は、サブフレーム表示持続時間に分割されているとして考えられ得る。完全な画像フレーム表示持続時間を形成するために使用されるいくつかのサブフレームは、メモリ７８の特定の構成と、よって、メモリ７８の構成に関連付けられた２進算術とに依存し得る。例えば、メモリ７８は、メモリ７８Ａ及びメモリ７８Ｂに分割され得る。メモリ７８Ａ深さのサイズとメモリ７８の全サイズとの間の比は、サブフレームの数を定義することができる。図示の例については、メモリ７８の全サイズは、２５６ビット（２８＝２５６全ビット＝０～２５５）に対応し、メモリ７８Ａのサイズは、６４ビット（例えば、２６＝６４全ビット＝０～６３）に対応する。したがって、４つのサブフレームは、１つのフレーム（例えば、２５６／６４＝４）に等しくてもよく、サブフレームのそれぞれは、サブ画素に割り当てられた目標グレーレベルの４分の１を発光するものである。理解されるように、それぞれのサブフレームのそれぞれの持続時間は、カウント＝０からカウント＝２Ｍに増分する（式中、２Ｍは、メモリ７８Ａに記憶されたデータによって表されたいくつかのビットを表す）ためにカウンタ１０８によって使用される持続時間に対応し得ることに留意されたい。

詳述することを助長するために、タイミングコントローラ５４は、２５５に等しい目標グレーレベル（例えば、矢印２４６）についてのバイナリシーケンスを受信することができ、２５５に等しい目標グレーレベルにおいて、２５５／２５５は、自然数表現２４８によって視覚化されている。このようにして、タイミングコントローラ５４は、３つのサブフレーム中に１００％発光（例えば、全てオン動作）をもたらすように、サブ画素７４をメモリ７８Ｂから駆動することができ、１つのサブフレーム中に変調発光（例えば、変調されているが、サブ画素７４を、全オン動作と同様に発光させる）をもたらすように、サブ画素７４をメモリ７８Ａから駆動することができる。目標グレーレベルが０に等しい例（例えば、矢印２５０）については、タイミングコントローラ５４は、サブ画素７４をメモリ７８Ｂから駆動することができ、目標グレーレベル０を伝達するために、サブフレームのそれぞれ中に０％発光（例えば、全てオフ動作）をもたらすことができる。

更に、目標グレーレベルが１２０に等しい例（例えば、矢印２５２）については、タイミングコントローラ５４は、６３／６３と実質的に同様の又は等しいグレーレベルで発光するように、全てオン動作（例えば、矢印２５４）のための第１のサブフレーム中に、サブ画素をメモリ７８Ｂから駆動することができ、５５／６３と実質的に同様の又は等しいグレーレベルで発光するように、変調動作（例えば、矢印２５６）のための第２のサブフレーム中に、画素をメモリ７８Ａからサブ駆動することができ、２つのサブフレーム中に０／６３と実質的に同様の又は等しいグレーレベルで発光するように、全てオフ動作（例えば、矢印２５８Ａ、矢印２５８Ｂ）ための第３のサブフレーム及び第４のサブフレーム中に、サブ画素をメモリ７８Ｂから駆動することができる。よって、４つのサブフレームにわたる発光がディスプレイ１８のオペレータによって知覚されるときに、サブ画素７４は、目標グレーレベル１１９（例えば、自然数表現２６０によって視覚化された１１９／２５５６）に従って発光するとして知覚される。

次いで、サブフレームのそれぞれには、タイミングコントローラ５４によるサブ画素７４のそれぞれについての発光動作が割り当てられ得る。しばしば、サブ画素７４は、メモリ７８Ａに記憶されたデータ（例えば、全てオン動作、全てオフ動作）にかかわらず発光するように命令され、しばしば、サブ画素７４は、メモリ７８Ａに記憶されたデータに従って発光するように命令される。例えば、変調動作は、サブ画素７４がメモリ７８Ａに記憶されたデータ（例えば、バイナリデータ）に従って発光することを可能にし得る。

メモリ７８Ｂに記憶されたデータは、メモリ７８Ａに記憶されたデータによって表されたビット位置よりも比較的上位ビット位置に対応し得、よって、メモリ７８Ｂが、連続発光又は（無光又は未変調光の）未変調発光を駆動することを可能にする。このように、サブ画素７４は、目標グレーレベルで発光するように構築されているが、サブ画素７４は、より下位ビットを懸念することなく、最終グレーレベルへの影響のより多くを有するより上位ビットを使用して駆動されてもよい。この発光は、目標グレーレベルとして知覚されるように発光された光の全量を微調整するために発光においてより下位ビットを使用する時刻が到達されるまで、連続することができる。

図１６は、グレーレベル（例えば、ｘ軸）とパルス幅制御動作（例えば、ｙ軸）との間のガンマ関係を示すプロットである。点線２７６は、サブフレームと、メモリ７８によってサポートされたバイナリデータ範囲が二重メモリ駆動技法にどのように適合し得るかと、を示す。サブフレームのそれぞれは、グレーレベルの２^M範囲に対応し得る。このようにして、第１のサブフレーム中のグレーレベルは、０～２^M－１のグレーレベルの間に対応することができ、第２のサブフレームは、２^M－～２^*２Ｍ－１の間の数字に対応することができ、第３のサブフレームは、２^*２^M～３^*２^M－１の間の数字に対応することができ、第４のサブフレームは、３^*２^M～４^*２^M－１の間の数字に対応することができる。目標グレーレベル２７８で発光するようにサブ画素７４を駆動するときに、サブ画素７４は、第１のサブフレーム中に未変調光を発光するように動作することができ、第２のサブフレーム中に変調光を発光するように動作することができ、第３のサブフレーム及び第４のサブフレーム中に無光を発光するように動作することができる。

サブ画素７４の変調動作を制御する最上位ビットは、例えば、タイミングコントローラ５４、行ドライバ６０、若しくは列ドライバ６２などからの直接制御信号に応答して、及び／又は目標グレーレベルに等しくなるまでバイナリカウントシーケンスにより増分するカウンタに応答して、サブフレーム間で更新され得る。このようにして、サブ画素７４が未変調光、無光、又は変調光を発光するかを制御するビットが、サブフレーム間で更新され得る。サブフレーム間のビットを更新することは、サブ画素７４からの発光挙動の変化を可能にすることができる。いくつかの場合では、ディスプレイ１８は、グレーレベルとパルス幅制御動作との間の関係（例えば、発光を制御するために使用されるパルス幅は、経時的に必ずしも指数関数的に増加しないが、グレーレベルが増加するにつれて一定速度で増加し得る）を変化させることができる線形ディスプレイであってもよいことに留意されたい。

図１７は、画素内メモリ回路を含むサブ画素７４の回路図である。少なくとも図８を参照して記載されているように、画素内メモリ技法及び、比較器１２０を使用することは、行ドライバが単一パルス幅変調発光スキームを作成することを可能にすることができる。したがって、比較器１２０と、メモリ７８Ａと、メモリ回路７８Ｂと、を含むサブ画素７４の一例が、図１７に示されている。サブ画素７４は、例示であり限定でないことが意図されていることを理解されたい。例えば、比較器１２０は、ＬＥＤドライバ回路、及びサブ画素７４の発光回路に結合されているとして図示されているが、比較器１２０は、任意の好適な発光回路及び／又は駆動回路に結合されてもよい。

図示のサブ画素７４では、画像データ５６Ａは、メモリ７８Ａに記憶されるデータ２８４と、メモリ７８Ａに記憶されるデータ２８６と、を生成するために使用される。データ２８４をメモリ７８に書き込むことは、行ドライバ６０が、インバータ対２９０へのデータ２８４の送信をもたらすために、制御信号２８８（例えば、ｗｒｉｔｅ＿ｅｎ制御信号）を有効にすることを含むことができる。いくつかの実施形態では、行ドライバ６０は、インバータ対２９０へのデータ２８４に関連付けられた全てのビットの並列伝送を、制御信号２８８を同時に有効にすることによってもたらすために、列ドライバ６２と協働して（ｉｎ ｔａｎｄｅｍ ｗｉｔｈ）動作する。加えて又は代わりに、行ドライバ６０は、制御信号２８８を選択的に有効にすることにより、例えば、データ２８４の第１のビットの送信をもたらすために制御信号２８８Ａを選択的に有効にすることによって、ビットをインバータ対２９０Ａにロードすることにより、データ２８４に関連付けられたビットのビット単位伝送をもたらすことができる。

インバータ対２９２に記憶されたデータ２８６は、全てオン動作に従ってサブ画素７４を発光させるために、行ドライバ６０、列ドライバ６２、又はタイミングコントローラ５４などによって生成された制御信号に対応することができる。加えて又は代わりに、インバータ対２９２に記憶されたデータ２８６は、比較結果（ｃｏｍｐａｒｅ ｒｅｓｕｌｔ）（例えば、比較結果（ｃｏｍｐａｒｉｓｏｎ ｒｅｓｕｌｔ））に対応することができる。

行ドライバ６０、列ドライバ６２、又はタイミングコントローラ５４などは、メモリ７８Ｂに記憶された最上位ビットと、カウンタ１０８の現在のカウントの対応する最上位ビット（例えば、現在のカウントの一部分）とを比較することによって、比較結果を生成することができる。メモリ７８Ｂに記憶された最上位ビットが、カウントの現在の状態の対応する最上位ビットに一致するのを待つ間に、発光から全てオン動作に従って発光するサブ画素７４は、メモリ７８Ａに記憶されたビット値にかかわらず、実行される。メモリ７８Ｂに記憶された最上位ビットが、カウントの対応する最上位ビットと一致するときに、比較結果は、トグルすることができ、トグル後の値をインバータ対２９２に記憶させることができる。いくつかの場合では、インバータ対２９２に記憶された比較結果は、論理ハイ値（例えば、電子デバイス１０の回路によって論理ハイ値として解釈された電圧値）に等しくてもよい。比較結果は、スイッチ２９４に適用され得、スイッチ２９４に、一致後の論理ハイ値を有する比較結果に応答して比較器１２０をインバータ対２９６から結合解除させることができる。

データ２８４がインバータ対２９０に記憶されると、及びインバータ対２９２に記憶されたデータ２８６がサブ画素７４の変調駆動を可能にする（例えば、一致が発生しており、比較結果をもたらすデータ２８６が、カウントが少なくとも画像データ５６Ａの対応するビットに少なくとも一致することを示す）と、発光は、変調動作に従って連続することができる。変調出力中に、比較器１２０は、データ２８４の記憶されたビットと、現在のカウントを示すカウンタ１０８からスイッチ２９８（例えば、トランジスタ）において受信されたカウントビット（例えば、ＣＮＴ）との間の比較を実行するために、ビットの２つのセットを使用する。

単一パルス幅変調発光スキームでは、カウンタ１０８は、グレーレベルクロック１１０のようなクロック信号の遷移に応答して、最大グレーレベルまで増分することができ、発光は、カウンタ１０８が、記憶されたデータ２８４によって表された数字に等しい及び／又はこれを超える数字までカウントするまで、サブ画素７４から発生することに留意されたい。カウンタ１０８は、ノードを含むことができ、ノードの信号は、カウントの２進数として回路によって解釈されることが可能である値で送信され得る。例えば、カウントが１～１５であるときに、４ビットによって表された最大数は１５であるため、カウンタ１０８は、「０００１」を表す信号を生成することができる。スイッチ２９８のそれぞれは、カウントを表す信号、又は反対のカウント（例えば、ＣＮＴｎ＜０：４＞、逆カウント）を表す信号のいずれかを受信することができる。カウントを表す信号のそれぞれが、データ２８４を表す信号のそれぞれに一致するときに（例えば、ビットのそれぞれがビットのそれぞれに一致するときに）、比較器１２０は、論理ハイ信号（例えば、ＭＴＣＨ＝１）を出力することができる。カウントがデータ２８４と一致しないときに、信号の組み合わせのうちの少なくとも１つが、インバータ対２９０のうちの対応するインバータ対からの論理ハイ出力をスイッチ２９４に結合することなく、スイッチ２９８のうちの少なくとも１つを接地（例えば、論理ロー基準電圧、システム低電圧、０ボルトに等しい電圧、第１の基準電圧１１４）に結合させることができるため、比較器１２０は、論理ロー信号（例えば、ＭＴＣＨ＝０）を出力することができる。このようにして、比較器１２０は、データ２８４の全てのビットを、データ２８４がカウンタ１０８から送信されたカウントと同じであるかどうかを示す単一のビットに圧縮する。よって、比較器１２０は、ビット単位排他的否定論理和（Ｅｘｃｌｕｓｉｖｅ Ｎｏｔ－Ｏｒ、ＸＮＯＲ）圧縮を単一ビットに実行し、ここで、全てのビットが一致しない限り、比較器１２０からの出力は、論理ロー（例えば、「０」）値である。

比較器１２０からの出力は、インバータ対２９６に記憶され得る。インバータ対２９６は、行ドライバ６０が、インバータ対２９６によって記憶された電圧を、リセット信号３００を使用してリセットするまで、値を保持することができる。リセット信号３００は、スイッチ３０１（例えば、初期化トランジスタ）を作動させることができる。スイッチ３０１が「オン」である（例えば、作動している）ときに、インバータ対２９６は、接地に結合され得る。

更に、スイッチ３０２は、比較器１２０の共通出力（例えば、ＭＴＣＨ）ノードをプリチャージすることからの節電利益を提供するために、サブ画素７４内に含まれてもよく、これにより、回路を比較器１２０からの出力における変化により応答性にすることができる。共通出力ノードをプリチャージすることは、タイミングコントローラ５４及び／又は行ドライバ６０が、スイッチ２９４に、共通出力ノードをシステム論理ハイ基準電圧に結合させるために、プリチャージ信号３０４（ＰＣＨ）を生成及び送信することを含むことができる。サブ画素７４の駆動前にサブ画素７４の１つ以上の部分をプリチャージすることは、例えば、構成要素の電圧レベルを、システムにおける論理ローを論理ハイから分離する電圧レベルにより近づけることによって、サブ画素７４の動作を変化させるための電圧におけるより低い変化を可能にすることができる。図示の回路からの出力は、比較器１２０からの出力が発光を停止するまで（例えば、ＭＴＣＨ＝１）、サブ画素７４のＬＥＤ １０４からの発光を駆動する発光制御（ＥＭ）信号３０６としての出力であることに留意されたい。インバータ対２９６は、スイッチ３０７が作動したことに応答して、記憶のための値を受信することができ、これにより、インバータ対２９６への電気経路を完了する。よって、タイミングコントローラ５４は、カウンタ１０８のカウントが画像データ５６Ａと一致するかどうかを、判定（例えば、比較）の結果をインバータ対２９６の回路においてロックするようにスイッチ３０７を作動させる前に判定するように、サブ画素７４を駆動することができる。

様々な有効な実施形態は、記載の画素内メモリ技法に当てはまり得、よって、いくつかの実施形態では、カウント回路は減分し得ることを理解されたい。このようにして、全てのビットが一致する場合、比較器１２０は、論理ロー値を出力することができ、及び／又はスイッチ３０２は、サブ画素７４から除外され得る。

動作を更に説明するために、図１８は、カウンタ１０８のカウント３０８の変化と、ＥＭ信号３０６の状態とを比較するタイミング図である。グレーレベルクロック１１０は、単調に増加しており、これにより、カウント３０８における変化間の持続時間の増加をもたらす。サブフレームのそれぞれに対応する持続時間は、線３１０と同様の線を介して描写されている。このようにして、この例の第１のサブフレームは、全てオン動作（例えば、符号３１２）に対応し、この例の第２のサブフレームは、全てオン動作（例えば、符号３１４）に対応し、この例の第３のサブフレームは、全てオン動作（例えば、符号３１６）に対応し、この例の第４のサブフレームは、全てオン動作（例えば、符号３１８）に対応する。

第１のサブフレームと第２のサブフレームとの間に、例えば、カウント３０８における遷移間（よって、及びグレーレベルクロック１１０における遷移間）に指定された書き込み期間３２０中に、メモリ７８Ｂに記憶されたビット（例えば、最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、ＭＳＢ））は、更新されなくてもよく、よって、サブ画素７４をメモリ７８Ｂから駆動し続けることができる。第２のサブフレームと第３のサブフレームとの間に（例えば、書き込み持続時間３２２中に）、メモリ７８Ｂは、０に等しいデータを記憶するように更新され得る。これは、サブ画素７４を駆動するメモリを、メモリ７８Ｂからメモリ７８Ａに切り替える。よって、第３のサブフレーム（例えば、サブフレーム持続時間３２４）中に、メモリ７８Ａは、発光するようにサブ画素７４を駆動する。発光は、第３のサブフレーム持続時間３２４中のある時刻に停止することが予期されるため、サブ画素７４は、変調動作に従って発光する。この場合、発光は、時刻３２６で停止し、時刻３２６までにサブ画素７４によって発光された光の全量は、目標グレーレベルとして、又は目標グレーレベルと実質的に同様のグレーレベルとして知覚される。

図１９は、二重制御駆動スキームに従ってサブ画素７４を動作させるためのプロセス３４０を示す。概して、プロセス３４０は、現在のフレーム（例えば、フレーム）中にメモリ回路を初期化すること（ブロック３４２）と、比較器からの共通出力をプリチャージすること（ブロック３４４）と、二重制御動作に基づいて発光をもたらすこと（ブロック３４６）と、次のフレームを準備すること（ブロック３５０）と、を含む。いくつかの実施形態では、プロセス３４０は、処理コア複合体１２などの処理回路を使用して、記憶装置１４などの有形的非一時的コンピュータ可読媒体に記憶された命令を実行することに少なくとも部分的によって、実行され得る。加えて又は代わりに、プロセス３４０は、行ドライバ６０、列ドライバ６２、及び／又はタイミングコントローラ５４などのディスプレイ制御回路において形成された回路接続に少なくとも部分的に基づいて実装され得る。本明細書に記載のように、プロセス３４０は、タイミングコントローラ５４によって実行される。

よって、いくつかの実施形態では、タイミングコントローラ５４は、フレーム（例えば、現在のフレーム、提示される現在のフレーム）を提示するのを準備するために、メモリ７８を初期化することができる（ブロック３４２）。メモリ７８を初期化するために、タイミングコントローラ５４は、メモリ７８をリセット及び／又はクリアするためにメモリ７８の１つ以上のノードを低電圧値に強制的にするために制御信号を生成するために、行ドライバ６０及び／又は列ドライバ６２を使用することができる。タイミングコントローラ５４は、インバータ対２９６に記憶された電圧値をリセットするために、リセット信号３００を（例えば、行ドライバ６０を介して）有効にすることができる。いくつかの場合では、メモリ７８は、メモリ７８への画像データ５６Ａの書き込みを指示するタイミングコントローラ５４によって初期化される。メモリ７８を初期化することは、比較器１２０が（例えば、メモリに記憶されたグレーレベルがカウンタ１０８によって到達されたことに応答して）発光を停止するために制御信号を出力するまで、サブ画素７４の発光回路（例えば、ＬＥＤ １０４）が発光することを可能にし得る。換言すれば、比較器１２０を実装する１つ以上のサブ画素７４については、サブ画素７４は、発光を一緒に同時に開始することができるが、発光を異なる時刻に停止することができ、固有の発光持続時間は、固有のサブ画素７４についての目標グレーレベルに対応する。

行ドライバ６０は、メモリ７８を初期化した後に、サブ画素７４をプリチャージすることができる（ブロック３４４）。サブ画素７４をプリチャージするために、行ドライバ６０は、電圧により、比較器１２０からの出力をインバータ対２９６の入力に結合するノードの電圧を昇圧するために、プリチャージ信号を有効にすることができる。ノードの電圧を昇圧することは、サブ画素７４を、比較器１２０からの出力における変化により応答性にさせることができる。

サブ画素７４の１つ以上の部分をプリチャージした後に、タイミングコントローラ５４は、二重制御動作に基づいて、サブ画素７４からの発光をもたらす（ブロック３４６）。例えば、タイミングコントローラ５４は、カウンタ１０８のカウントを変化させる（例えば、増分、減分）ことができる。タイミングコントローラ５４は、グレーレベルクロック１１０を使用してカウンタ１０８を増分することができ、これにより、カウンタ１０８からの出力によって表されたカウントは、グレーレベルクロック１１０の立ち上がりエッジ又は立ち下がりエッジに応答して変化する。カウンタ１０８のカウントが画像データ５６Ａを超えると、ＬＥＤ １０４からの発光は停止することができる。カウンタ１０８のカウントを変化させた後に、サブ画素７４は、カウンタ１０８のカウントが画像データ５６Ａによって表された値以上であるかどうかを自動的に判定することができる。これは、カウントのビットのサブセット及び画像データ５６Ａのビットのサブセットが比較のために比較器１２０に送信されるため、発生する。ビットのうちのいずれもが一致しないときに、比較器１２０は、論理ハイ値を出力することができ、又はビットのそれぞれが一致するときに、若しくはビットが変化して、画像データ５６Ａがカウントによって超えられたことを意味するときに、比較器１２０は、論理ロー値を出力することができる。比較器１２０からのこの出力は、サブ画素７４からの発光を停止することができる。

サブ画素７４が、目標グレーレベルで発光すると、又はサブ画素７４が、目標グレーレベルと実質的に同様の光量を発光すると、タイミングコントローラ５４は、次のフレーム、又は（部分フレーム提示動作においてあり得るように）次のフレームの一部分を提示するのを準備することができる（ブロック３５０）。このようにして、タイミングコントローラ５４は、後続のフレームを提示するために、プロセス３４０の動作を繰り返することができ、後続のフレームは、初期フレームからの１つ以上の繰り返されたグレーレベルを含むことができる。サブ画素７４に割り当てられたグレーレベルがフレーム間で変化しないときに、メモリ７８に記憶されたデータは、変化しなくてもよく、又はオーバーライドされなくてもよい。いくつかの場合では、初期フレームの一部分が後続のフレーム中に繰り返されるかどうか、又は後続フレームの一部分が、初期フレームに対する繰り返されたグレーレベルで発光するサブ画素７４を使用して提示されるかどうかにかかわらず、サブ画素７４のそれぞれは、後続のフレーム中に画像データ５６Ａを受信する。

図１９を参照して考察された二重制御動作（例えば、ブロック３４６）を更に詳述するために、図２０は、（例えば、ブロック３６０内のように経時的に変化するとして表された）サブ画素７４の全オン動作と、（例えば、ブロック３６４内のように経時的に変化するとして表された）カウンタ１０８のカウントに応答した（例えば、ブロック３６２内のように経時的に変化するとして表された）サブ画素７４の変調動作と、を示す図であり、図２１は、（例えば、ブロック３６４内のように経時的に変化するとして表された）カウンタ１０８のカウントに応答した（例えば、ブロック３６６内のように経時的に変化するとして表された）サブ画素７４の全てオフ動作を示す図である。説明を容易にするために、図２０及び図２１は一緒に参照される。図２０及び図２１に示す例示的なメモリシステムは、全サイズが８ビットであるメモリ７８に対応し、メモリ７８Ａは、６ビットを記憶し、メモリ７８Ｂは、２ビットを記憶する。ブロック３６４は、カウンタ１０８によって維持されたカウントの経時的な表現を示す。このようにして、カウンタ１０８は、複数の直列結合フリップフロップ又は状態保持デバイスを含むことができ、複数の直列結合フリップフロップ又は状態保持デバイスは、バイナリ状態間の出力（例えば、直列結合フリップフロップ又はデバイス間のノードにおける電圧レベルを表す出力）を遷移させるように、クロック（例えば、グレーレベルクロック１１０）に応答して動作する。

メモリ７８が８ビットの全サイズを有するこの例示的なメモリ構成については、２５６グレーレベルの全範囲が存在し得る。「００００００００」は、２５６グレーレベルのうちの最低グレーレベルを表すことができ、「１１１１１１１１」は、２５６グレーレベルのうちの最高グレーレベルを表すことができる。サブ画素７４は、メモリ７８に記憶されたデータに従って発光するように駆動され得、記憶されたデータは、グレーレベルの全範囲のうちの目標グレーレベルを示すことができる。例えば、この例での目標グレーレベルは、グレーレベルについての合計２５６オプションからの１４０（例えば、最大輝度に対して５４．７％の輝度）に対応することができる。グレーレベル１４０は、バイナリデータ「１０００１１００」によって表され得る。この例では、メモリ７８Ｂは、目標グレーレベルの比較的より上位のビット（例えば、バイナリデータ「１０」）を記憶し、メモリ７８Ａは、残りのビット（例えば、バイナリデータ「００１１００」）を記憶する。

サブ画素７４からの発光を制御するときに、概して記載された比較動作は、２つの動作（例えば、二重制御）に分割され得る。第１の動作は、より上位ビットが一致するまで発光をもたらすことができ、次いで、より上位ビットが一致すると、第２の動作は、残りのビット（例えば、より下位ビット）が（例えば、グレーレベルを微調整するために）一致するまで発光をもたらすことができる。発光は、メモリ７８Ｂに記憶されたビットと、カウントの対応するビット（例えば、ビット３６８）との比較に基づいて、第１の動作中にもたらされる。カウントが増分されるごとに、この例では、カウントの対応するビットは、メモリ７８Ｂに記憶されたビットと比較される。最初のいくつかのビットが一致しないときに画像データ５６Ａがカウントに等しくなることはないため、カウントが、画像データ５６Ａの最初のいくつかのビットに一致するのを待つ間に、残りのビットが一致するかどうかを、全てオン動作（例えば、ブロック３６０）を介して懸念することなく、サブ画素７４は、発光するように駆動され得る。

全てオン動作（例えば、ブロック３６０）に従って駆動されている間に、サブ画素７４は、メモリ７８Ａに記憶されたデータを考慮せずに発光する。カウントの最初の２ビットは、メモリ７８Ｂに記憶されたデータと一致しない間に、データ２８６は、論理ハイ値（例えば、「１」）に等しく、スイッチ２９４はオフにされる。比較器１２０からの出力は、スイッチ２９４がオフである間に、発光するようにサブ画素７４を駆動することが可能であることから停止され得る。カウントの最初の２ビットがメモリ７８Ｂに記憶されたデータと一致すると、データ２８６は、論理ロー値（例えば、「０」）に等しくなるように変化することができる。書き込み制御信号２９１（ｗｒｉｔｅ＿ｅｎＸ制御信号）は、全てオン動作（例えば、ブロック３６０）中に有効にされ得、これにより、変化が発生した後に比較的にすぐに、変化は、インバータ対２９２において取り込まれる。

この変化を例示するため、表現されたカウント状態のサブセット３７０は、カウントの最初の２ビットがメモリ７８Ｂに記憶されたデータと一致しないとき（例えば、「００００００００」～「０１１１１１１１」）に対応し、表現されたカウント状態のサブセット３７２は、カウントがメモリ７８Ｂに記憶されたデータと一致するとき（例えば、「１０００００００」～「１０１１１１１１」）に対応する。データ２８６が、論理ロー値（例えば、「０」）に変化したときに、スイッチ２９４は作動し、これにより、比較器１２０からの出力（例えば、ＭＴＣＨ）が、サブ画素７４の発光を駆動することを可能にする。

データ２８６が、論理ロー値（例えば、「０」）に変化したときに、サブ画素７４は、メモリ７８Ｂに記憶されたデータに従って、変調動作（例えば、ブロック３６２）を介して、発光するように駆動され得、画像データ５６Ａの任意の残りのビットは、全てオン動作（例えば、ブロック３６０）中にサブ画素７４によって発光された光の量を微調整するために使用される。サブ画素７４は、カウントの残りのビットが画像データ５６Ａ以上になるまで発光することができる。カウントが画像データ５６Ａよりも大きいときに（例えば、カウントの最後の６ビットが、メモリ７８Ａに記憶された画像データ５６Ａの６ビットを超えると）、比較器１２０からの出力は、論理ハイレベルであり得、よって、全てオフ動作（例えば、ブロック３６６）の一部分としてサブ画素７４からの発光を停止することができる。変調動作（例えば、ブロック３６２）と全てオフ動作（例えば、ブロック３６６）との間のこの遷移は、カウント３７４からカウント３７６まで変化するカウントに応答して発生し得る。

全てオフ動作（例えば、ブロック３６６）に従って駆動されている間に、サブ画素７４は、発光しなくてもよい、及び／又は発光しないように駆動されてもよい。全てオフ動作（例えば、ブロック３６６）への遷移は、比較器１２０によって生成された論理ハイ値をインバータ対２９６にロックすることができ、及び／又はプリチャージ信号３０４を無効にすることができ、これにより、比較器１２０の出力を、インバータ対２９６に記憶された値を調整することから無効にする。このようにして、新しい画像データ５６Ａは、進行中のフレームの提示を中断することなく次のフレームを準備するために、全てオフ動作（例えば、ブロック３６６）への遷移後に、メモリ７８Ａにロードされ得る。カウントが、カウント状態のサブセット３７８に対応する残りの状態にわたる遷移（例えば、「１０００１１０１」～「１１１１１１１１」）を終了する間に、全てオフ動作（例えば、ブロック３６６）は、継続することができる。サブ画素７４は、インバータ対２９６がリセットされ、論理ロー値（例えば、「０」）を記憶するまで、再び発光するように駆動されなくてもよい。このようにして、タイミングコントローラ５４は、後続のフレームの提示を開始する準備ができたときに、（例えば、図１７から）リセット信号３００を送信することができる。インバータ対２９２は、書き込み制御信号２９１に応答して比較結果を記憶するように動作し、制御信号２９１は全てオフ動作（例えば、ブロック３６６）中に送信されないため、インバータ対２９２に記憶された値は、全てオフ動作（例えば、ブロック３６６）中に変化し得ないことに留意されたい。「全て」という用語は、「全てオン動作」又は「全てオフ動作」を記載するために使用されるが、これらの動作は、１つのサブ画素７４、１つの画素７０、画素アレイ７０の領域、サブ画素７４の領域、ディスプレイ１８全体、又はこれらの任意の組み合わせに当てはまり得ることを理解されたいことに留意されたい。

駆動回路は、サブ画素７４を駆動しないときに電源から結合解除されてもよいため、サブ画素７４を駆動するために二重制御（例えば、メモリ７８Ａ及びメモリ７８Ｂ）を使用することは、駆動回路が、発光するようにサブ画素７４を駆動している時間量を低減することによって、駆動回路（例えば、インバータ対２９０、比較器１２０）によって消費される電力を低減することを助長することができる。加えて又は代わりに、二重制御駆動は、画像データをロードするための及び／又は発光するようにサブ画素７４を駆動するためのいくつかのオプションを増加させることによって、ディスプレイ１８の駆動柔軟性を改善することができる。更に、サブ画素７４の二重制御駆動は、単一パルス幅変調駆動技法が、メモリを含む画素と共に使用されることを可能にし得る。

図２２は、プロセス３４０の様々な動作によるサブ画素７４の例示的な動作のタイミング図である。例えば、タイミングコントローラ５４は、初期化動作（例えば、ブロック３４２）と、プリチャージ動作（例えば、ブロック３４４）と、増分及び評価動作（例えば、ブロック３４６）と、書き戻し動作とに従って、最終的には、プリチャージ動作、書き込み動作、並びに／又は増分及び評価動作、次のフレームを準備するための準備動作（例えば、ブロック３５０）の１つ以上の相互作用の実行後に、サブ画素７４を駆動することができる。タイミングコントローラ５４からの命令に応答して生成された制御信号の様々な組み合わせは、図２２に示され得、本明細書に記載され得る。

例えば、サブ画素７４を初期化するために、タイミングコントローラ５４は、リセット信号３００の作動をもたらすことができる。初期化は、インバータ対２９６（例えば、信号３９２）によって記憶された値を論理ロー値（例えば、「０」）にリセットさせることができる。リセット信号３００の作動は、カウンタ１０８（例えば、信号３９４）によって維持されており比較器１２０のスイッチ２９８で受信されたカウントを遷移させるために使用されるクロックのリセットに対応することができる。初期化期間３９６及びプリチャージ期間３９８後に、信号３９４は、サブ画素７４が発光を連続する準備ができると、カウントにおける変化の第１の事例（例えば、０から１）を発生させるのに十分な論理ハイ値の信号であってもよい。

サブ画素７４をプリチャージするために、タイミングコントローラ５４は、プリチャージ信号３０４（例えば、信号４００）をトグルすることができる。画像データ５６Ａは、初期化期間３９６中に、ある又は両方メモリ７８（例えば、メモリ７８Ａ、メモリ７８Ｂ）にロードされ得る。

増分及び評価期間４０４中に、プリチャージ信号３０４は、プリチャージ信号３０４がプリチャージ期間３９８の一部分中にあった状態とは反対の状態にトグルすることができる。カウントは、クロックの状態（例えば、信号３９４）に応答して増分することができ、信号３９４の「４’ｈ０」と示された部分は、カウントにおける変化間の持続時間、例えば、カウンタ１０８のカウントを更新するようにカウンタ１０８を駆動する持続時間などに対応する。信号３９４の「４’ｈｎ．．．４’ｈ１．．．４’ｈＦ」と示された部分は、カウンタ１０８のカウントに関連付けられた持続時間に対応することができる「４’ｈｂ」、又は「４’ｈ１」などの示された数字を読み取っている。

カウントとメモリ７８に記憶された画像データ５６Ａとの間の一致は、自動的に評価され得る。カウントがメモリ７８Ｂに記憶された画像データ５６Ａと一致する場合、比較器１２０からの出力の値は変化することができる（例えば、信号４０６のトグルによって表される）。信号４０６は、比較器１２０からの出力の値をリセットし、よって、比較器１２０をスイッチ２９４に結合するノードをプリチャージするために、プリチャージ期間３９８中に一時的に駆動され得、評価は、プリチャージ期間３９８（及び後続のプリチャージ期間）の後に実行され得ることに留意されたい。比較器１２０の出力は、電圧における比較的より低い変化を可能にするために、フレームのそれぞれ中に１回以上プリチャージされ得、スイッチ２９４の状態における変化をもたらし得、これにより、プリチャージ期間３９８中に信号４０６の一時的なトグルをもたらす。

信号４０６がプリチャージ期間３９８中にハイになると、増分及び評価期間４０４中の信号４０６の後続のハイレベルは、インバータ対２９６からの出力を書き戻し期間４０８中にハイにさせることができる。スイッチ３０７は、制御信号（例えば、信号４１０）の論理ハイレベルに応答して制御され得る。書き戻し期間４０８中に、スイッチ３０７は、論理ハイレベルへの信号４１０のトグルに応答して作動することができ、これにより、比較器１２０からの出力を信号３９２としてインバータ対２９６に記憶させる。サブ画素７４からの発光は、信号３９２がハイになることに応答して停止する。信号３９２は、後続のフレームに対応する後続の初期化期間３９６まで、よって、次のフレームまでハイのままであり得る。更に、信号３９２がハイなり、ハイのままであると、信号４０６は、ハイレベルまでのチャージを停止することができ、よって、後続の初期化期間３９６まで論理ロー値に留まることができる。このようにして、信号４０６（例えば、比較器１２０からの出力）及び信号３９２（例えば、インバータ対２９６からの出力）は、初期化期間３９６中に、及び／又はリセット信号３００に応答して、実質的に同様の時刻にリセットされ得ると言うことができる。

上記に留意して、タイミングコントローラ５４は、サブフレーム間のサブ画素７４のそれぞれについてのデータをリロードすることができる。これは、しばしば、メモリ７８Ａに記憶されたデータが、サブフレーム間で変化し、これにより、メモリ７８Ａが、メモリ７８Ｂについてのロード動作とは独立してロードされ得ることを意味することができる。例えば、第１のフレーム中の第１のサブフレーム中にメモリ７８Ａに記憶されたデータは、タイミングコントローラ５４が、現在のフレーム中にメモリ７８Ａに記憶されたデータを更新するまで、以前のフレームに対応することができる。これは、並列駆動及び／又は並列画像フレーム処理動作のためのディスプレイ１８の能力を改善する（例えば、第２の画像フレームの提示を完了する間に、１つの画像フレームのロードを可能にする）ことによって、駆動動作を改善することができる。第１の画像フレームが第２の画像フレームの前に提示される場合について考える。第１の画像フレームは、４つのサブフレーム駆動期間のセットにわたって表示され得、第２の画像フレームは、４つのサブフレーム駆動期間のセットにわたって表示され得る。タイミングコントローラ５４は、第２の画像フレームの提示に対応する第１のサブフレームの提示のためにデータをメモリ７８Ｂにロードしながら、第１の画像フレームの提示に対応する最後のサブフレーム中に、発光するようにサブ画素７４をメモリ７８Ａから駆動することができる。

更に、いくつかの場合では、データは、メモリ７８Ｂと同様のロード動作中に、メモリ７８Ａに記憶され得、これにより、メモリ７８Ａは、メモリ７８Ａに従う発光動作（例えば、変調動作３６２）の前に事前ロードされる。メモリ７８Ａ及びメモリ７８Ｂについての別個のロードシーケンスを使用してディスプレイ１８を駆動するときに、メモリ７８の部分のそれぞれのロードは、ディスプレイ１８にとって比較的最適なときに、例えば、リフレッシュが既に発生するときに、発生することができ、これは、ディスプレイ１８の効率を改善することができる。

本開示全体にわたって考察されているように、画素内メモリ技法は、様々な実施形態及びディスプレイ技術に有効であることを理解されたい。また、図で考察された又は開示された基準電圧のそれぞれについて、追加又は代替の基準電圧が使用されてもよいことを理解されたい。加えて又は代わりに、フレームバッファの使用への依存を低減又は排除するものとして記載されているが、いくつかの実施形態では、画素内メモリ技法は、フレームバッファと協働して使用されてもよいことに留意されたい。更に、メモリ回路は、６ビット及び／又は８ビットを記憶するとして記載されているが、任意の好適なメモリ構造が、１２ビット又は１６ビットなどの任意の好適なビット数を記憶するために使用されてもよいことを理解されたい。また、記載のシステム又は方法のいずれもが、互いに組み合わせて使用されてもよいことに留意されたい。例えば、サブ画素間で共有されるメモリは、発光するようにサブ画素のそれぞれを駆動するときに、サブ画素に割り当てられた外部メモリを使用する駆動方法から利益を得ることができる。

したがって、本開示の技術的効果は、例えば、目標グレーレベルに対応するデータを記憶する個々のメモリによって記憶されることが可能であるビット深度よりも比較的高いビット深度を、目標グレーレベルを提示するために使用することによって、提示のための画像データの処理技法を改善するために、メモリをディスプレイの１つ以上の画素内に実装するための技法を含む。この技法は、画像データを受信し、画像データを、画素に割り当てられたメモリ（例えば、画素内部メモリ、及び割り当てられた外部メモリ）に記憶し、発光するように画素の発光素子を動作させるために画像データをドライバ回路に送信するためのシステム及び方法を含む。画素に割り当てられたメモリに記憶された画像データに従って画素を駆動することによって、例えば、画素についての画像データをロード又は記憶するために使用されるオプションの柔軟性を増加させることによって、及び／又は画素内メモリ（例えば、画素内部メモリ）によって提供された能力を超えて画像データをロード又は保存するために使用されることが可能であるビット深度を増加させることによって、駆動動作を改善することができる。例えば、画像データを画素内部メモリに記憶することは、画素に割り当てられた外部メモリにロードされる画像データよりも異なる時刻に、ロードされてもよい。更に、サブ画素の二重制御駆動を使用することは、サブ画素７４を駆動するためにサブ画素の回路（例えば、駆動回路）に電気信号が送信される時間量を低減することによって、サブ画素の駆動回路及び／又はサブ画素によって消費される電力を低減することを助長することができる。サブ画素のある回路は、サブ画素７４を駆動するために使用されていないときに、電源から結合解除されてもよいため、サブ画素の回路を使用して電気信号が送信される持続時間は、時間において低減することができ、及び／又は電力を消費するいくつかの構成要素において低減することができる。更に、サブ画素７４の二重制御は、単一パルス幅変調駆動技法が、メモリを含む画素と共に使用されることを可能にする。

本明細書に記載の技法は、様々なディスプレイ技術に適用及び統合されてもよく、本明細書に図示及び／又は記載の具体的な実施形態に限定されるべきではない。例えば、メモリを有する画素は、発光ダイオードを光変調デバイスとして有するとして図示されているが、画素内メモリ技法は、概して、様々な光変調デバイスを使用する様々なディスプレイ技術をサポートするために、異なる画素回路に適用されてもよい。このように、発光ダイオード、デジタルミラーディスプレイ、有機発光ダイオード、又は液晶ディスプレイ、プラズマディスプレイ、若しくはドットマトリックスディスプレイをサポートする回路を介する発光をサポートする好適な画素回路はそれぞれ、少なくともデータ送信帯域幅の改善及び画素のプログラミングの容易さを達成するために、画素内メモリを有することができる。

上記の具体的な実施形態は、例として示されており、これらの実施形態は、様々な修正形態及び代替形態が可能であり得ることを理解されたい。特許請求の範囲は、開示の特定の形態に限定されることは意図されておらず、むしろ、本開示の精神及び範囲内の全ての修正形態、均等物、及び代替形態を包含することが意図されていることを更に理解されたい。

本明細書に提示されており特許請求されている技法は、本技術分野を実証可能に改善する、実用的な性質の有形物（ｍａｔｅｒｉａｌ ｏｂｊｅｃｔ）及び実際の例に参照及び適用され、よって、抽象的な、無形の、又は純粋に理論的なものではない。更に、本明細書の最後に添付された特許請求の範囲のいずれかの請求項が、「～［機能］を［実行］するための手段」又は「～［機能］を［実行］するためのステップ」として示された１つ以上の要素を含む場合、このような要素は、米国特許法第１１２条（ｆ）下で解釈されることが意図されている。しかしながら、他の方法で示された要素を含む請求項については、このような要素は、米国特許法第１１２条（ｆ）下で解釈されるべきではないことが意図されている。

Claims (25)

1. ディスプレイシステムのディスプレイの一部分から目標グレーレベルで発光をもたらすためにコントローラによって生成された第１のデジタルデータ信号を記憶するように構成された第１のメモリであって、前記目標グレーレベルが、データ範囲内の値で表され、前記値が、前記第１のデジタルデータ信号により部分的に表され、前記コントローラによって生成された第２のデジタルデータ信号により部分的に表される、ように構成されている、第１のメモリ
   を備えるディスプレイドライバと、
   前記ディスプレイドライバに通信可能に結合された画素回路と、
   を備えるディスプレイシステムであって、
   前記画素回路が、
   前記コントローラから受信された前記第２のデジタルデータ信号を記憶するように構成された第２のメモリと、
   前記第１のデジタルデータ信号に従って第１の持続時間中に発光することと、
   前記第２のデジタルデータ信号に従って第２の持続時間中に発光することと、に少なくとも部分的によって、
   前記目標グレーレベルに対応する輝度で発光するように構成された発光ダイオードと、
   を備える、ディスプレイシステム。
2. 前記ディスプレイシステムが、
   カウンタと、
   前記カウンタからのバイナリ出力のビットの第１の部分が前記第１のデジタルデータ信号と一致すると判定するために、前記第１のデジタルデータ信号と、前記カウンタからの前記バイナリ出力のビットの前記第１の部分とを比較する第１の比較器と、
   を備える、請求項１に記載のディスプレイシステム。
3. 前記画素回路が、前記第１の比較器が、前記カウンタからの前記バイナリ出力が前記第１のデジタルデータ信号と一致すると判定することに応答して、前記第１のデジタルデータ信号に従って前記第１の持続時間中に発光するように、前記発光ダイオードを駆動するように構成されている、請求項２に記載のディスプレイシステム。
4. 前記第１の比較器が、前記カウンタからの前記バイナリ出力によって表されたカウントの最上位ビットと、前記第１のデジタルデータ信号とを比較することに少なくとも部分的によって、前記カウンタからの前記バイナリ出力が前記第１のデジタルデータ信号と一致すると判定し、前記第１のデジタルデータ信号が、前記データ範囲内の前記値を表す複数のビットのうちの最上位ビットを表すように構成されている、請求項２に記載のディスプレイシステム。
5. 前記画素回路が、第２の比較器を備え、前記第２の比較器が、前記カウンタからの前記バイナリ出力の第２のサブセットが前記第２のデジタルデータ信号と一致すると判定するために、前記第２のデジタルデータ信号と、前記カウンタからの前記バイナリ出力の前記第２のサブセットとを比較する、請求項４に記載のディスプレイシステム。
6. 前記画素回路が、
   前記発光ダイオードが発光する前に前記画素回路を初期化するように構成された初期化トランジスタと、
   前記第２のデジタルデータ信号に少なくとも部分的に基づいて作動するように構成された駆動トランジスタと、
   を備える、請求項１に記載のディスプレイシステム。
7. 前記駆動トランジスタが、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として構成されており、前記画素回路が、制御信号に応答して前記発光ダイオードを発光させるように構成された複数のｐ型又はｎ型ＭＯＳＦＥＴを備える、請求項６に記載のディスプレイシステム。
8. 前記第２のメモリが、前記第２のデジタルデータ信号を記憶するように構成されたレジスタと、前記第２のデジタルデータ信号と、カウンタによって生成された出力とを比較するように構成された比較器と、を備え、前記第２のメモリが、前記発光ダイオードを発光させるために、前記比較器からの出力を送信するように構成されている、請求項１に記載のディスプレイシステム。
9. 第１のデジタルデータ信号を記憶するように構成された第１のメモリと、
   第１の画素を含む複数の画素を備えるディスプレイパネルと、
   を備える電子デバイスであって、
   前記第１の画素が、第２のデジタルデータ信号を記憶するように構成された第２のメモリを備え、前記ディスプレイパネルが、フレームに対応する第１の持続時間にわたって目標グレーレベルで前記第１の画素から発光するように構成されており、前記目標グレーレベルが、前記フレームの第１のサブフレームに対応する第２の持続時間中に発光するために、前記第１のデジタルデータ信号を使用することによって、及び前記フレームの第２のサブフレームに対応する第３の持続時間中に発光するために、前記第２のデジタルデータ信号を使用することによって表される、電子デバイス。
10. 前記第１の画素が、前記第２のデジタルデータ信号が前記第２のメモリにロードされている間に、前記第１のデジタルデータ信号に従って発光するように構成されている、請求項９に記載の電子デバイス。
11. 前記複数の画素が、第２の画素を含み、前記第２の画素が、第３のメモリを備え、前記第１の画素が、前記第２のデジタルデータ信号に従って発光するように駆動されている間に、第３のデジタルデータ信号が前記第３のメモリに記憶されている、請求項９に記載の電子デバイス。
12. 前記第２のデジタルデータ信号を前記第２のメモリにロードする開始時刻と実質的に同時の開始時刻に、前記第１のデジタルデータ信号が前記第１のメモリにロードされる、請求項９に記載の電子デバイス。
13. 前記電子デバイスが、マルチプレクサ回路を制御することに少なくとも部分的によって、前記複数の画素のそれぞれに対応するデジタルデータ信号の送信を調停するように構成されたコントローラを備える、請求項１０に記載の電子デバイス。
14. 前記第１の画素が、発光ダイオード、有機発光ダイオード、若しくは液晶ディスプレイ、プラズマディスプレイパネル、ドットマトリックスディスプレイ、デジタルミラードライブディスプレイをサポートする回路、又はこれらの任意の組み合わせを含む、請求項９に記載の電子デバイス。
15. 目標グレーレベルに従って発光する第１の画素を備えるディスプレイと関連付けられたコントローラを介して、第１のバイナリ値を第１のメモリに記憶し、第２のバイナリ値を第２のメモリに記憶することであって、前記目標グレーレベルが、バイナリシーケンスによって表され、前記バイナリシーケンスが、前記第１のバイナリ値を前記第２のバイナリ値の前に前記バイナリシーケンスに含めることによって表される、記憶することと、
    前記コントローラを介して、前記ディスプレイのカウンタによって維持されたカウントを増分することと、
    前記カウントが前記第１のバイナリ値以上であると判定するために、前記コントローラを介して、前記カウンタからのバイナリ出力の第１の部分と、前記第１のバイナリ値とを比較することであって、前記カウンタからの前記バイナリ出力が、前記カウントの現在の状態を識別するように構成されている、比較することと、
    に少なくとも部分的によって、前記第１のメモリ内の前記第１のバイナリ値に少なくとも部分的に基づいて発光するように、前記コントローラを介して、前記第１の画素を駆動することと、
    前記コントローラを介して、前記カウンタによって維持された前記カウントを増分することと、
    前記カウントが前記第２のバイナリ値以上であると判定するために、前記コントローラを介して、前記バイナリ出力の第２の部分と、前記第２のバイナリ値とを比較することと、
    に少なくとも部分的によって、前記カウントが前記第２のバイナリ値以上であると判定することに応答して、前記第２のメモリ内の前記第２のバイナリ値に少なくとも部分的に基づいて発光するように、前記コントローラを介して、前記第１の画素を駆動することと、
    前記カウントが前記第２のバイナリ値以上であると判定することに応答して、画像フレームを提示するために割り当てられた残りの持続時間中に発光を停止するように、前記コントローラを介して、前記第１の画素を駆動することと、
    を含む、方法
16. 前記方法が、
    前記第１のバイナリ値に少なくとも部分的に基づいて発光するように前記第１の画素を駆動する前に、前記コントローラを介して、前記第１の画素を初期化することと、
    前記カウンタによって維持された前記カウントを増分する前に、前記コントローラを介して、前記第１の画素のノードをプリチャージすることと、
    を含む、請求項１５に記載の方法。
17. 前記バイナリ出力の前記第１の部分が、前記バイナリシーケンスの最上位ビット位置に対応し、前記バイナリ出力の前記第２の部分が、前記バイナリシーケンスの任意の残りのビット位置に対応する、請求項１５に記載の方法。
18. 前記方法が、後続の画像フレームを準備するために電圧をリセットするために、前記コントローラを介して、前記第１の画素と、前記比較を実行するために使用される比較器回路と、をリセットすることを含む、請求項１５に記載の方法。
19. 前記方法が、
    前記カウントが前記第１のバイナリ値以下であることを示すように構成された第１の比較結果に応答して、前記コントローラを介して、前記第２のメモリと前記第１の画素との間に配置されたスイッチを無効にすることと、
    前記カウントが前記第１のバイナリ値よりも大きいと判定することに応答して、前記コントローラを介して、前記スイッチを有効にすることと、
    に少なくとも部分的によって、前記第１のバイナリ値に少なくとも部分的に基づいて発光するように、前記コントローラを介して、前記第１の画素を駆動すること
    を含む、請求項１５に記載の方法。
20. 前記第２のバイナリ値に少なくとも部分的に基づいて発光するように、前記第１の画素を駆動することが、前記コントローラを介して、書き戻し期間中に、第２の比較結果を、前記第１の画素の発光回路に結合されたインバータ対にロードすることを更に含む、請求項１９に記載の方法。
21. 目標グレーレベルに対応するバイナリ値の第１の部分を第１の画素に記憶するための手段と、
    前記目標グレーレベルに対応する前記バイナリ値の第２の部分を前記第１の画素外に記憶するための手段と、
    前記バイナリ値の前記第１の部分及び前記バイナリ値の前記第２の部分に少なくとも部分的に基づいて前記目標グレーレベルで発光するように、前記第１の画素を駆動するための手段と、
    を備えるシステム。
22. 前記目標グレーレベルで発光するように、前記第１の画素を駆動するために前記手段が、
    前記バイナリ値の前記第１の部分と、時間量に対応するカウントとを比較するための手段と、
    前記比較に少なくとも部分的に基づいて発光するように、前記第１の画素を駆動するための手段と、
    を備える、請求項２１に記載のシステム。
23. 前記目標グレーレベルで発光するように、前記第１の画素を駆動するために前記手段が、
    前記バイナリ値の前記第１の部分のビット深度に対応するカウントを維持するための手段と、
    前記バイナリ値の前記第２の部分が第１の状態に対応するときに、前記カウント全体にわたって発光するように、前記第１の画素を駆動するための、及び前記バイナリ値の前記第２の部分が第２の状態に対応するときに、前記バイナリ値の前記第１の部分に少なくとも部分的に基づいて発光するように、前記第１の画素を駆動するための手段と、
    を備える、請求項２１に記載のシステム。
24. 第１の画素についての目標グレーレベルに対応するデジタルデータを生成するように構成された処理回路と、
    前記デジタルデータの少なくとも最上位ビットを保持するように構成された第１のメモリを備えるディスプレイドライバ集積回路と、
    前記第１の画素と、
    を備える電子ディスプレイと、
    を備える電子デバイスであって、
    前記第１の画素が、前記デジタルデータの少なくとも最下位ビットを保持するように構成された第２のメモリを備える、電子デバイス。
25. 第１の画素の目標グレーレベルに対応するデジタルデータの最上位ビットを記憶するように構成された第１のメモリを備えるディスプレイドライバ集積回路と、
    前記第１の画素を備えるディスプレイパネルと、
    を備えるシステムであって、
    前記ディスプレイパネルが、
    前記第１の画素の前記目標グレーレベルに対応する前記デジタルデータの複数の最下位ビットを記憶するように構成された第２のメモリと、
    前記デジタルデータの前記複数の最下位ビットに等しいビット深度を有するカウントに対応する複数のカウンタ値と、
    前記デジタルデータの前記複数の最下位ビットと、前記複数のカウンタ値とをそれぞれ比較するように構成された複数の比較器と、
    前記デジタルデータの前記最上位ビットが第１の状態を有するときに、連続的に発光するように、及び
    前記デジタルデータの前記最上位ビットが第２の状態を有するときに、前記複数の比較器による前記比較に基づいて変調して発光するように、
    前記第１の画素を駆動するように構成されたドライバ回路と、
    を備える、システム。

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