JP3170291B2 - 表示システム - Google Patents
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- JP3170291B2 JP3170291B2 JP50992997A JP50992997A JP3170291B2 JP 3170291 B2 JP3170291 B2 JP 3170291B2 JP 50992997 A JP50992997 A JP 50992997A JP 50992997 A JP50992997 A JP 50992997A JP 3170291 B2 JP3170291 B2 JP 3170291B2
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- conductor
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- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/435—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material
- B41J2/447—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources
- B41J2/4476—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material using arrays of radiation sources using cathode ray or electron beam tubes
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/20—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using multi-beam tubes
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- G—PHYSICS
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J29/00—Details of cathode-ray tubes or of electron-beam tubes of the types covered by group H01J31/00
- H01J29/46—Arrangements of electrodes and associated parts for generating or controlling the ray or beam, e.g. electron-optical arrangement
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- H01J29/64—Magnetic lenses
- H01J29/68—Magnetic lenses using permanent magnets only
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- H—ELECTRICITY
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- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
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- H01J3/00—Details of electron-optical or ion-optical arrangements or of ion traps common to two or more basic types of discharge tubes or lamps
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Description
【発明の詳細な説明】 本発明は、磁気マトリックス・ディスプレイ装置を含
む表示システムに関する。
む表示システムに関する。
磁気マトリックス・ディスプレイ装置は、特にフラッ
ト・パネル・ディスプレイの適用分野に有用であるが、
それだけに限られるものではない。そうした適用分野に
は、テレビジョン受像器、およびコンピュータ、それだ
けに限られるものではないが、特に携帯用コンピュー
タ、パーソナル・オーガナイザ、通信装置などの視覚表
示装置が含まれる。
ト・パネル・ディスプレイの適用分野に有用であるが、
それだけに限られるものではない。そうした適用分野に
は、テレビジョン受像器、およびコンピュータ、それだ
けに限られるものではないが、特に携帯用コンピュー
タ、パーソナル・オーガナイザ、通信装置などの視覚表
示装置が含まれる。
JP−Ａ−60093742号に、発光体ターゲットのマトリッ
クスを有する表示画面を含む表示システムが記載されて
いる。電子ソースは発光体ターゲットと向かい合う。永
久磁石は電子ソースと表示画面の間に配置される。この
磁石は、チャネルのマトリックスがその中に形成され
る。制御手段は、電子ソースから磁石のチャネルを通っ
てターケットまで流れる電子の流れを制御する。同様の
表示システムが、EP−Ａ−0550103号に載されている。
米国特許第3136910号および米国特許第3050635号には。
従来のカソード線管が記載されている。EP−Ａ−047146
0号には、従来の液晶ディスプレイ装置が記載されてい
る。
クスを有する表示画面を含む表示システムが記載されて
いる。電子ソースは発光体ターゲットと向かい合う。永
久磁石は電子ソースと表示画面の間に配置される。この
磁石は、チャネルのマトリックスがその中に形成され
る。制御手段は、電子ソースから磁石のチャネルを通っ
てターケットまで流れる電子の流れを制御する。同様の
表示システムが、EP−Ａ−0550103号に載されている。
米国特許第3136910号および米国特許第3050635号には。
従来のカソード線管が記載されている。EP−Ａ−047146
0号には、従来の液晶ディスプレイ装置が記載されてい
る。
本発明によれば、発光体カーゲットのマトリックスを
有する表示画面と、発光体ターゲットと向かい合う電子
ソースと、電子ソースと表示画面の間に配置され、チャ
ネルのマトリックスがその中に形成された永久磁石と、
電子ソースから磁石のチャネルを通ってターゲットまで
流れる電子の流れを制御する制御手段とを含む表示シス
テムであって、制御手段が、磁石と電子ソースの間に配
置されたグリッドを画定する直交する第１および第２導
体を有するアドレッシング手段を含むこと、磁石の各チ
ャネルが第１および第２導体の異なる対の交差点に位置
すること、各チャネルが異なる１つのターゲットに対応
すること、および各チャネルが、電子ソースからの電子
から対応するターゲットに向かう電子ビームを形成する
ことを特徴とする表示システムが提供される。
有する表示画面と、発光体ターゲットと向かい合う電子
ソースと、電子ソースと表示画面の間に配置され、チャ
ネルのマトリックスがその中に形成された永久磁石と、
電子ソースから磁石のチャネルを通ってターゲットまで
流れる電子の流れを制御する制御手段とを含む表示シス
テムであって、制御手段が、磁石と電子ソースの間に配
置されたグリッドを画定する直交する第１および第２導
体を有するアドレッシング手段を含むこと、磁石の各チ
ャネルが第１および第２導体の異なる対の交差点に位置
すること、各チャネルが異なる１つのターゲットに対応
すること、および各チャネルが、電子ソースからの電子
から対応するターゲットに向かう電子ビームを形成する
ことを特徴とする表示システムが提供される。
制御手段が、ビデオ入力に応答して表示画面上にピク
チャを生成する駆動回路を含むことが好ましく、この駆
動回路は、各チャネルごとに対応する第１導体にイネー
ブル・パルスを印加する第１ドライバ手段、およびイネ
ーブル・パルスの間にビデオ入力によって決定された駆
動信号を対応する第２導体に印加する第２ドライバ手段
を含む。
チャを生成する駆動回路を含むことが好ましく、この駆
動回路は、各チャネルごとに対応する第１導体にイネー
ブル・パルスを印加する第１ドライバ手段、およびイネ
ーブル・パルスの間にビデオ入力によって決定された駆
動信号を対応する第２導体に印加する第２ドライバ手段
を含む。
第１ドライバ手段は、連続する第１導体にそれぞれ接
続された複数の連続出力を有するパルス・シフト手段、
およびクロック信号に応答して連続出力に沿って直列に
パルスをシフトさせる手段を含むことが好ましい。
続された複数の連続出力を有するパルス・シフト手段、
およびクロック信号に応答して連続出力に沿って直列に
パルスをシフトさせる手段を含むことが好ましい。
本発明のいくつかの実施形態では、このパルス・シフ
ト手段はシフト・レジスタを含む。しかし、本発明のそ
の他の実施形態では、このパルス・シフト手段はアナロ
グ遅延線を含み、その場合、イネーブル・パルスの振幅
を変化させる輝度制御手段を、パルス・シフト手段に接
続することもできる。
ト手段はシフト・レジスタを含む。しかし、本発明のそ
の他の実施形態では、このパルス・シフト手段はアナロ
グ遅延線を含み、その場合、イネーブル・パルスの振幅
を変化させる輝度制御手段を、パルス・シフト手段に接
続することもできる。
本発明の特に好ましい実施形態では、ビデオ入力から
クロック信号を抽出する手段が設けられる。
クロック信号を抽出する手段が設けられる。
各ターゲットは、異なる色にそれぞれ対応する複数の
サブターゲットを含むことが好ましく、アドレッシング
手段は、イネーブル・パルスの間に、電子の流れを各チ
ャネルから対応するターゲットの連続するサブターゲッ
ト１つずつに順次向ける指標付け手段を含む。
サブターゲットを含むことが好ましく、アドレッシング
手段は、イネーブル・パルスの間に、電子の流れを各チ
ャネルから対応するターゲットの連続するサブターゲッ
ト１つずつに順次向ける指標付け手段を含む。
好ましくは、第２駆動手段は、ターゲットの異なるサ
ブターゲットにそれぞれ対応する複数のビデオ部分をビ
デオ入力から抽出する手段、および対応する第２導体へ
の駆動信号を各ビデオ部分に依存して順次変化させる手
段を含む。
ブターゲットにそれぞれ対応する複数のビデオ部分をビ
デオ入力から抽出する手段、および対応する第２導体へ
の駆動信号を各ビデオ部分に依存して順次変化させる手
段を含む。
第２駆動手段は、アドレス・バスと、データ・バス
と、制御バスと、制御バス、データ・バス、アドレス・
バスにそれぞれ接続され、かつ異なる第２導体に接続さ
れた出力をそれぞれに有する複数の変換器手段とを含む
ことがある。
と、制御バスと、制御バス、データ・バス、アドレス・
バスにそれぞれ接続され、かつ異なる第２導体に接続さ
れた出力をそれぞれに有する複数の変換器手段とを含む
ことがある。
本発明の好ましい実施形態では、駆動回路は、並列デ
ジタル・ビデオ・データ・ワードを表示システムに入力
されるデジタル・ビデオ・ビット・ストリームの関数と
してデータ・バス上で生成する並列化手段、および選択
した１つの変換器手段にアドレス・バスを介してデータ
・ワードをアドレスするアドレス生成プログラムを含
む。
ジタル・ビデオ・データ・ワードを表示システムに入力
されるデジタル・ビデオ・ビット・ストリームの関数と
してデータ・バス上で生成する並列化手段、および選択
した１つの変換器手段にアドレス・バスを介してデータ
・ワードをアドレスするアドレス生成プログラムを含
む。
各変換器手段は、ビデオ入力から得られるデジタル入
力に応答して、接続された第２導体上で駆動信号を生成
するデジタル・アナログ変換器を含むことが好ましい。
力に応答して、接続された第２導体上で駆動信号を生成
するデジタル・アナログ変換器を含むことが好ましい。
コントラスト制御手段は、各デジタル・アナログ変換
器に接続されることが好ましい。さらに、カラー制御手
段を各デジタル・アナログ変換器に接続することもでき
る。
器に接続されることが好ましい。さらに、カラー制御手
段を各デジタル・アナログ変換器に接続することもでき
る。
各変換器手段は、第１レジスタ、第２レジスタ、第１
レジスタおよび第２レジスタへの入力をデータ・バスに
選択的に接続するデマルチプレクサ、ならびに第１レジ
スタおよび第２レジスタの出力をデジタル・アナログ変
換器の入力に選択的に接続するマルチプレクサを含むこ
とが好ましい。
レジスタおよび第２レジスタへの入力をデータ・バスに
選択的に接続するデマルチプレクサ、ならびに第１レジ
スタおよび第２レジスタの出力をデジタル・アナログ変
換器の入力に選択的に接続するマルチプレクサを含むこ
とが好ましい。
デマルチプレクサは、マルチプレクサが第１レジスタ
および第２レジスタの一方をデジタル・アナログ変換器
の入力に接続している時に、第１レジスタおよび第２レ
ジスタのもう一方をデータ・バスに接続するように配列
することが好ましい。
および第２レジスタの一方をデジタル・アナログ変換器
の入力に接続している時に、第１レジスタおよび第２レ
ジスタのもう一方をデータ・バスに接続するように配列
することが好ましい。
本発明の特に好ましい実施形態では、第１導体は列導
体であり、第２導体は行導体である。
体であり、第２導体は行導体である。
以下に本発明の好ましい実施形態を添付の図面に関し
て例示的に説明する。
て例示的に説明する。
第１図は、本発明の表示システムの例を示す分解図で
ある。
ある。
第２図は、表示システムを示すブロック図である。
第３図は、表示システム用の行ドライバを示すブロッ
ク図である。
ク図である。
第４図は、表示システムに関連するタイミング図であ
る。
る。
第5A図は、表示システム用の行ドライバのローディン
グ論理を示すブロック図である。
グ論理を示すブロック図である。
第5B図は、表示システム用の行ドライバの出力論理を
示すブロック図である。
示すブロック図である。
第5C図は、表示システム用の偏向アノードの駆動論理
を示すブロック図である。
を示すブロック図である。
第5D図は、表示システム用の列順序づけ論理を示すブ
ロック図である。
ロック図である。
第６図は、表示システム用のマスタ論理クロックを示
すブロック図である。
すブロック図である。
第7A図は、本発明の好ましい実施形態に関連するアナ
ログ遅延線を示すブロック図である。
ログ遅延線を示すブロック図である。
第7B図は、従来のアナログ遅延線を示すブロック図で
ある。
ある。
第8A図ないし第8C図は、第7A図の遅延線を通るパルス
の進行を示すタイミング図である。
の進行を示すタイミング図である。
第9A図は、コントラストが一定なピクチャ輝度制御シ
ステムの、輝度およびコントラストと時間の関係を示す
グラフである。
ステムの、輝度およびコントラストと時間の関係を示す
グラフである。
第9B図は、黒レベルが可変のピクチャ輝度制御システ
ムの、輝度およびコントラストと時間の関係を示すグラ
フである。
ムの、輝度およびコントラストと時間の関係を示すグラ
フである。
第10図は、本発明の実施形態の、輝度制御システムを
示すブロック図である。
示すブロック図である。
第11図は、本発明の実施形態の、コントラスト制御シ
ステムの一部分を示すブロック図である。
ステムの一部分を示すブロック図である。
第12図は、もう１つのコントラスト制御システムを示
すブロック図である。
すブロック図である。
第13図は、表示システム用のビデオ・データ・ブロッ
クを示す図である。
クを示す図である。
最初に第１図を参照すると、本発明のカラー磁気マト
リックス・ディスプレイは、カソード20を担持する第１
ガラス板10と、カソード20と向かい合う赤、緑、および
青の発光体が順に配列されたストライプ80の被覆を担持
する第２ガラス板90とを含む。発光体は、高電圧発光体
であることが好ましい。最後のアノード層（図示せず）
は発光体被覆80上に配置される。永久磁石60はガラス板
90と10の間に配置される。この磁石は、２次元穴あけマ
トリックス、または「ピクセル・ウェル」70によって穴
があけられる。アノード51、52の配列は、発光体80と向
かい合う磁石60の表面上に形成される。このディスプレ
イの動作の説明では、この表面を磁石60の上面と呼ぶ。
ピクセル・ウェル70のマトリックスの各列に関連する１
対の偏向アノード51および52が存在する。各対のアノー
ド51および52はピクセル・ウェル70の対応する列の対向
する側面に沿って延びる。制御グリッド40はカソード10
と向かい合う磁石60の表面上に形成される。このディス
プレイの動作の説明では、この表面を磁石60の底面と呼
ぶ。制御グリッド40は、各ピクセル・ウェル70が異なる
組合せの行グリット導体および列グリッド導体の交点に
位置するように、磁石表面を横切って列方向に延びる第
１グループの並列制御グリッド導体および磁石表面を横
切って行方向に延びる第２グループの並列制御グリッド
導体を含む。後述するように、板10および90ならびに磁
石60は１つにまとめ、密封し、その後全体を真空にす
る。動作中に、カソードから電子が放出され、制御グリ
ッド40に引き寄せられる。制御グリッド40は、各ピクセ
ル・ウェル70に選択的に電子を入れる行／列マトリック
スのアドレッシング機構を提供する。電子はグリッド40
を通過してアドレスされたピクセル・ウェル70に入る。
各ピクセル・ウェル70には、強力な磁場が存在する。ピ
クセル・ウェル70の上部にある１対のアノード51および
52は、ピクセル・ウェル70を通る電子を加速し、出電子
ビーム30を選択的に横向きに偏向させる。その後電子ビ
ーム30は、ガラス板90上に形成されたより高い電圧のア
ノードに向かって加速され、このアノードを貫通してそ
の下にある発光体80に到達し、光を出力させるのに十分
なエネルギーを有する高速電子ビーム30となる。このよ
り高い電圧のアノードは、通常は10kVに維持することが
できる。
リックス・ディスプレイは、カソード20を担持する第１
ガラス板10と、カソード20と向かい合う赤、緑、および
青の発光体が順に配列されたストライプ80の被覆を担持
する第２ガラス板90とを含む。発光体は、高電圧発光体
であることが好ましい。最後のアノード層（図示せず）
は発光体被覆80上に配置される。永久磁石60はガラス板
90と10の間に配置される。この磁石は、２次元穴あけマ
トリックス、または「ピクセル・ウェル」70によって穴
があけられる。アノード51、52の配列は、発光体80と向
かい合う磁石60の表面上に形成される。このディスプレ
イの動作の説明では、この表面を磁石60の上面と呼ぶ。
ピクセル・ウェル70のマトリックスの各列に関連する１
対の偏向アノード51および52が存在する。各対のアノー
ド51および52はピクセル・ウェル70の対応する列の対向
する側面に沿って延びる。制御グリッド40はカソード10
と向かい合う磁石60の表面上に形成される。このディス
プレイの動作の説明では、この表面を磁石60の底面と呼
ぶ。制御グリッド40は、各ピクセル・ウェル70が異なる
組合せの行グリット導体および列グリッド導体の交点に
位置するように、磁石表面を横切って列方向に延びる第
１グループの並列制御グリッド導体および磁石表面を横
切って行方向に延びる第２グループの並列制御グリッド
導体を含む。後述するように、板10および90ならびに磁
石60は１つにまとめ、密封し、その後全体を真空にす
る。動作中に、カソードから電子が放出され、制御グリ
ッド40に引き寄せられる。制御グリッド40は、各ピクセ
ル・ウェル70に選択的に電子を入れる行／列マトリック
スのアドレッシング機構を提供する。電子はグリッド40
を通過してアドレスされたピクセル・ウェル70に入る。
各ピクセル・ウェル70には、強力な磁場が存在する。ピ
クセル・ウェル70の上部にある１対のアノード51および
52は、ピクセル・ウェル70を通る電子を加速し、出電子
ビーム30を選択的に横向きに偏向させる。その後電子ビ
ーム30は、ガラス板90上に形成されたより高い電圧のア
ノードに向かって加速され、このアノードを貫通してそ
の下にある発光体80に到達し、光を出力させるのに十分
なエネルギーを有する高速電子ビーム30となる。このよ
り高い電圧のアノードは、通常は10kVに維持することが
できる。
磁気マトリックス・ディスプレイ装置は、英国特許出
願GB9517465.2号にさらに詳細に記載されており、その
内容を参照により本明細書に組み込む。
願GB9517465.2号にさらに詳細に記載されており、その
内容を参照により本明細書に組み込む。
制御グリッド40の行導体および列導体は、それぞれそ
れ自体の駆動信号を有する。カソード20、制御グリッド
40、および偏向アノード51、52の組合せにより、ディス
プレイの各ピクセルについての４極管構造が形成され
る。制御グリッド40によるマトリックスのアドレッシン
グは、各ピクセルに関する個々の行および列を制御する
ことなく個々のピクセルを制御することを可能にする。
これにより、ドライバ要件は所与の解像度に対するＸ×
ＹからＸ＋Ｙへと減少する。さらに、制御グリッド40
（行および列）を形成する導体（行および列）が２セッ
トあるので、１つを４極管にバイアスをかけるために使
用し、もう１つを電子ビーム30の増幅を制御するために
使用することができる。
れ自体の駆動信号を有する。カソード20、制御グリッド
40、および偏向アノード51、52の組合せにより、ディス
プレイの各ピクセルについての４極管構造が形成され
る。制御グリッド40によるマトリックスのアドレッシン
グは、各ピクセルに関する個々の行および列を制御する
ことなく個々のピクセルを制御することを可能にする。
これにより、ドライバ要件は所与の解像度に対するＸ×
ＹからＸ＋Ｙへと減少する。さらに、制御グリッド40
（行および列）を形成する導体（行および列）が２セッ
トあるので、１つを４極管にバイアスをかけるために使
用し、もう１つを電子ビーム30の増幅を制御するために
使用することができる。
上述のように、このディスプレイは、各ピクセルが行
導体および列導体の交差点にあるマトリックス・アドレ
ス式装置である。交差する行および列導体における駆動
電圧が適当であれば、その交差点のピクセルは明るくな
ることになる。走査は、ラスター走査として構成するこ
とができる。ただし、これにより発光体の励起時間が短
くなり、内部周波数が高くなる可能性がある。より望ま
しい手法は、行または列全体の全てのピクセルを同時に
活動化することである。これにより内部のデータ転送率
が低下し、発光体の励起時間が長くなるが、より多くの
内部電子回路が必要となる可能性もある。
導体および列導体の交差点にあるマトリックス・アドレ
ス式装置である。交差する行および列導体における駆動
電圧が適当であれば、その交差点のピクセルは明るくな
ることになる。走査は、ラスター走査として構成するこ
とができる。ただし、これにより発光体の励起時間が短
くなり、内部周波数が高くなる可能性がある。より望ま
しい手法は、行または列全体の全てのピクセルを同時に
活動化することである。これにより内部のデータ転送率
が低下し、発光体の励起時間が長くなるが、より多くの
内部電子回路が必要となる可能性もある。
活動マトリックス液晶ディスプレイは、通常は行全体
を同時に活動化する。その後活動化された行は画面の下
に進行する。これは当技術分野では一般に「行走査」と
して知られる。行走査システムでは、各列は対応するア
ナログ・ドライバを有する。したがって640×480ピクセ
ル・ディスプレイでは、行あたり640個のピクセルがあ
るので、必要な列ドライバの数は色あたり640、総数で1
920個となる。
を同時に活動化する。その後活動化された行は画面の下
に進行する。これは当技術分野では一般に「行走査」と
して知られる。行走査システムでは、各列は対応するア
ナログ・ドライバを有する。したがって640×480ピクセ
ル・ディスプレイでは、行あたり640個のピクセルがあ
るので、必要な列ドライバの数は色あたり640、総数で1
920個となる。
本発明の好ましい実施形態では、行走査の代わりに列
走査を利用する。したがって、640×480の解像度のディ
スプレイでは、ドライバの数は１色あたり480、総数で1
520個となる。したがって、列走査では、行走査に勝る
アナログ・ドライバ要件の減少が提供されることが理解
されるであろう。
走査を利用する。したがって、640×480の解像度のディ
スプレイでは、ドライバの数は１色あたり480、総数で1
520個となる。したがって、列走査では、行走査に勝る
アナログ・ドライバ要件の減少が提供されることが理解
されるであろう。
次に第２図を参照すると、本発明の表示システムの１
例は、1024×768の磁気マトリック・ディプレイ装置を
含む。制御グリッド40（第１図）の各列導体は、列ドラ
イバ手段110の別々の出力に接続される。列ドライバ手
段110は、共通のクロック入力CLKと直列に接続された、
４つの256ビット・シフト・レジスタ111ないし114を含
む。制御グリッド40の各行導体は、行ドライバ手段120
の別々の出力に接続される。行ドライバ手段120は、256
個の行ドライバ130のブロック121ないし123に分割され
た768個の行ドライバ130を含む。行ドライバ手段120へ
の入力は、マスタ・タイミングおよび並列化機構論理10
0によって、24ビット・データ・バス101、８ビット・ア
ドレス・バス102、制御バス103、およびタイミング信号
線104を介して提供される。データ入力および列ドライ
バ手段110へのクロック入力CLK′もまた、マスタ・タイ
ミングおよび並列化機構論理100によって提供される。
クロック入力CLK′は、列ドライバ手段110のクロック入
力CLKに適用される前にカウンタ150で３で除算される。
例は、1024×768の磁気マトリック・ディプレイ装置を
含む。制御グリッド40（第１図）の各列導体は、列ドラ
イバ手段110の別々の出力に接続される。列ドライバ手
段110は、共通のクロック入力CLKと直列に接続された、
４つの256ビット・シフト・レジスタ111ないし114を含
む。制御グリッド40の各行導体は、行ドライバ手段120
の別々の出力に接続される。行ドライバ手段120は、256
個の行ドライバ130のブロック121ないし123に分割され
た768個の行ドライバ130を含む。行ドライバ手段120へ
の入力は、マスタ・タイミングおよび並列化機構論理10
0によって、24ビット・データ・バス101、８ビット・ア
ドレス・バス102、制御バス103、およびタイミング信号
線104を介して提供される。データ入力および列ドライ
バ手段110へのクロック入力CLK′もまた、マスタ・タイ
ミングおよび並列化機構論理100によって提供される。
クロック入力CLK′は、列ドライバ手段110のクロック入
力CLKに適用される前にカウンタ150で３で除算される。
次に第5A図を参照すると、論理100は行ドライバ・ロ
ード論理を含む。行ドライバ・ロード論理は、ピクセル
・クロック回復回路260を含む。クロック回復回路260の
出力は24での除算カウンタ270の入力に接続される。カ
ウンタ270の出力はデータ有効信号DVを制御バス103およ
びタイミング線104上に提供する。カウンタ270の出力は
また、アドレス・バス101に接続された８ビットの並列
出力を有する256での除算カウンタ280の入力にも接続さ
れる。カウンタ280の出力は、２ビットの並列出力を有
する３での除算カウンタ290の入力に接続される。カウ
ンタ290の並列出力は、2:3デマルチプレクサ310の入力
に接続される。デマルチプレクサ310からの出力は、制
御バス103上のチップ選択線S1ないしS3に接続される。
カウンタ290の出力は、相補的な出力を有する２での除
算カウンタ300の入力に接続される。カウンタ300の出力
は、制御バス103のLAおよびLB制御線に接続される。
ード論理を含む。行ドライバ・ロード論理は、ピクセル
・クロック回復回路260を含む。クロック回復回路260の
出力は24での除算カウンタ270の入力に接続される。カ
ウンタ270の出力はデータ有効信号DVを制御バス103およ
びタイミング線104上に提供する。カウンタ270の出力は
また、アドレス・バス101に接続された８ビットの並列
出力を有する256での除算カウンタ280の入力にも接続さ
れる。カウンタ280の出力は、２ビットの並列出力を有
する３での除算カウンタ290の入力に接続される。カウ
ンタ290の並列出力は、2:3デマルチプレクサ310の入力
に接続される。デマルチプレクサ310からの出力は、制
御バス103上のチップ選択線S1ないしS3に接続される。
カウンタ290の出力は、相補的な出力を有する２での除
算カウンタ300の入力に接続される。カウンタ300の出力
は、制御バス103のLAおよびLB制御線に接続される。
次に第5B図を参照すると、論理100はカウンタ270ない
し300、ピクセル・クロック回復回路260であるクロック
回復回路、およびデマルチプレクサ310から構成される
行ドライバ出力論理も含む。デマルチプレクサ310のチ
ップ選択出力は、制御バス103の赤、緑、および青の使
用可能線RE、GE、BEに接続される。カウンタ300の出力
はタイミング線104のSBおよびSA線に接続される。
し300、ピクセル・クロック回復回路260であるクロック
回復回路、およびデマルチプレクサ310から構成される
行ドライバ出力論理も含む。デマルチプレクサ310のチ
ップ選択出力は、制御バス103の赤、緑、および青の使
用可能線RE、GE、BEに接続される。カウンタ300の出力
はタイミング線104のSBおよびSA線に接続される。
次に第5C図を参照すると、論理100はさらに、アノー
ド駆動手段140を駆動する駆動信号A1およびA2を生成し
てアノード51および52に電圧を加えるアノード駆動回路
を含む。アノード駆動回路は第１および第２の２入力OR
ゲート320および330を含む。第10Rゲート320の１つの入
力は、デマルチプレクサ310の赤使用可能出力に接続さ
れる。ORゲート320のもう１つの入力は、デマルチレク
サ310の緑使用可能出力に接続される。デマルチプレク
サ310の緑使用可能出力は、第2ORゲート330の１つの入
力にも接続される。ORゲート330のもう１つの入力は青
使用可能出力に接続される。
ド駆動手段140を駆動する駆動信号A1およびA2を生成し
てアノード51および52に電圧を加えるアノード駆動回路
を含む。アノード駆動回路は第１および第２の２入力OR
ゲート320および330を含む。第10Rゲート320の１つの入
力は、デマルチプレクサ310の赤使用可能出力に接続さ
れる。ORゲート320のもう１つの入力は、デマルチレク
サ310の緑使用可能出力に接続される。デマルチプレク
サ310の緑使用可能出力は、第2ORゲート330の１つの入
力にも接続される。ORゲート330のもう１つの入力は青
使用可能出力に接続される。
次に第5D図を参照すると、論理100はさらに、カウン
タ270、280、および290、ならびにクロック回復回路260
を含む列順序付けクロック論理を含む。カウンタ290の
出力CLK′は、カウンタ150を介して、列駆動手段110の
レジスタ111ないし114のクロック入力CLKに接続され
る。
タ270、280、および290、ならびにクロック回復回路260
を含む列順序付けクロック論理を含む。カウンタ290の
出力CLK′は、カウンタ150を介して、列駆動手段110の
レジスタ111ないし114のクロック入力CLKに接続され
る。
第６図は、列順序付けクロック論理、アノード駆動論
理、行ドライバ・ロード論理、および行ドライバ出力論
理が組み合わされた論理100の配列を示す図であり、カ
ウンタ300の反転出力は制御バス103の信号線LA/LB上にL
AおよびLB信号を提供し、カウンタ300の非反転出力はタ
イミング線104の信号線SB/SA上にSAおよびSB信号を提供
する。
理、行ドライバ・ロード論理、および行ドライバ出力論
理が組み合わされた論理100の配列を示す図であり、カ
ウンタ300の反転出力は制御バス103の信号線LA/LB上にL
AおよびLB信号を提供し、カウンタ300の非反転出力はタ
イミング線104の信号線SB/SA上にSAおよびSB信号を提供
する。
次に第３図を参照すると、各行ドライバ130は、48:8
マルチプレクサ180を介して８ビット・デジタル・アナ
ログ変換切（DAC）190に選択的に接続可能な並列出力を
それぞれに有する第１の24ビット・レジスタ200および
第２の24ビット・レジスタを含む。DAC190はタイミング
線104のデータ有効線DVに接続された使用可能入力を有
する。24:48デマルチプレクサ160は、レジスタ200およ
び210を選択的にデータ・バス101に接続する。コントロ
ーラ170はデマルチプレクサ160に接続される。コントロ
ーラ170はアドレス・バス102および制御バス103に接続
される。マルチプレクサ180は、コントローラ170に接続
された第１制御入力（図示せず）、およびタイミング線
104の線SB/SAに接続された第２制御入力を有する。
マルチプレクサ180を介して８ビット・デジタル・アナ
ログ変換切（DAC）190に選択的に接続可能な並列出力を
それぞれに有する第１の24ビット・レジスタ200および
第２の24ビット・レジスタを含む。DAC190はタイミング
線104のデータ有効線DVに接続された使用可能入力を有
する。24:48デマルチプレクサ160は、レジスタ200およ
び210を選択的にデータ・バス101に接続する。コントロ
ーラ170はデマルチプレクサ160に接続される。コントロ
ーラ170はアドレス・バス102および制御バス103に接続
される。マルチプレクサ180は、コントローラ170に接続
された第１制御入力（図示せず）、およびタイミング線
104の線SB/SAに接続された第２制御入力を有する。
動作中に、論理100は、パーソナル・コンピュータ・
システムのディスプレイ・アダプタなどの外部ビデオ・
ソースから直列ビデオ・データ流を受信する。このデー
タ流によって画定される画像は、各列を左側から順に順
次駆動することによってディスプレイ装置上に生成され
る。各列が走査されるごとに、全ての行がそれぞれの行
ドライバによって同時に駆動される。ディスプレイ装置
中の各ピクセル・ウェル70は順次赤色、緑色、および青
色を生成し、したがって対応するピクセルに関連する全
てのカラー情報にアクセスする必要がある。
システムのディスプレイ・アダプタなどの外部ビデオ・
ソースから直列ビデオ・データ流を受信する。このデー
タ流によって画定される画像は、各列を左側から順に順
次駆動することによってディスプレイ装置上に生成され
る。各列が走査されるごとに、全ての行がそれぞれの行
ドライバによって同時に駆動される。ディスプレイ装置
中の各ピクセル・ウェル70は順次赤色、緑色、および青
色を生成し、したがって対応するピクセルに関連する全
てのカラー情報にアクセスする必要がある。
第13図を参照すると、各ピクセルはデータ流中に24ビ
ット・ワードで表されている。ピクセルの赤色、緑色、
および青色はそれぞれ、異なる８ビットのワードで画定
される。したがって各ピクセルは16777216の陰影を生じ
る総数で24ビットのカラー情報に関連付けられる。赤ビ
ット０が最初に論理100に到達し、青ビット７が最後に
到達する。このデータ流は、各列について、最上行から
最下行までの全ての行にデータが送られるように配列さ
れる。
ット・ワードで表されている。ピクセルの赤色、緑色、
および青色はそれぞれ、異なる８ビットのワードで画定
される。したがって各ピクセルは16777216の陰影を生じ
る総数で24ビットのカラー情報に関連付けられる。赤ビ
ット０が最初に論理100に到達し、青ビット７が最後に
到達する。このデータ流は、各列について、最上行から
最下行までの全ての行にデータが送られるように配列さ
れる。
クロック回復回路260は、入力データ流からピクセル
・クロック信号を再構築する。論理100はまた、入力デ
ータ流を変換して周波数の低い並列データに戻す並列化
機構（図示せず）も含む。論理100はさらに、ピクチャ
同時のためにフレームおよび列の同期（sync）パルスを
入力データ流から検出する同期検出器（図示せず）を含
む。
・クロック信号を再構築する。論理100はまた、入力デ
ータ流を変換して周波数の低い並列データに戻す並列化
機構（図示せず）も含む。論理100はさらに、ピクチャ
同時のためにフレームおよび列の同期（sync）パルスを
入力データ流から検出する同期検出器（図示せず）を含
む。
各ピクセルについての入力データ流から抽出した24ビ
ット・カラー・データは、論理100によって、データ・
バス101、アドレス・バス102、および制御バス103を介
して、制御グリッド40の各行導体に関連する行ドライバ
に経路指定される。カラー・データは、再構築ピクセル
・クロックおよび同期パルスから得られるタイミング制
御信号104によって、受信側行導体にクロックアウトさ
れる。
ット・カラー・データは、論理100によって、データ・
バス101、アドレス・バス102、および制御バス103を介
して、制御グリッド40の各行導体に関連する行ドライバ
に経路指定される。カラー・データは、再構築ピクセル
・クロックおよび同期パルスから得られるタイミング制
御信号104によって、受信側行導体にクロックアウトさ
れる。
行変換と同時に、列ドライバ手段110は、行ドライバ1
30にロードされた768個の24ビット・カラー・データ・
ワードの各グループが妥当なピクセル列を始動するよう
に、ピクセル信号の制御下で切り替わる。
30にロードされた768個の24ビット・カラー・データ・
ワードの各グループが妥当なピクセル列を始動するよう
に、ピクセル信号の制御下で切り替わる。
次に第４図を参照すると、偏向アノード51および52は
それぞれ波形A1およびA2の制御下で電圧を加えられ、各
ピクセル・ウェル70からの電子ビーム30を、図に示す順
序で赤、緑、および青の発光体ストライプ80を横切って
走査する。赤、緑、および青のビデオ信号が、A1および
A2と同期して順次行導体上にゲートされる。列ドライバ
手段110へのクロック入力CLKは、アドレスされた各ピク
セル列ごとに、赤、緑、および青の発光体ストライプが
走査されるように偏向信号A1およびA2に指標付けするビ
ームに対応するのに十分な量だけカウンタ150を介して
クロック信号CLK′の周波数を低下させることによって
生成される。論理100は、列１、列２、列３からの列Ｎ
までの波形で図示するレジスタ・チェーン111ないし114
に沿って列駆動手段110によって伝搬され、ディプレイ
の画面を横切って連続する列導体に順次電圧を加える列
駆動パルスを生成する（Ｎは列の総数とし、この例では
1024である）。したがって列駆動信号は、レジスタ・チ
ェーン111ないし114に沿って移る際に所与の行中の連続
した各ピクセルを順次選択する。前述のように、ディス
プレイ中の各ピクセルは別々の赤、緑、および青の発光
体ストライプに関連付けられている。１つの列周期の間
にこれらのそれぞれを走査するために、以下の２つの段
階をとる。ａ）それぞれの色についての８ビットのデー
タを、関連するレジスタ200または210からDAC190に経路
指定し、関連する行で量子化アナログ・レベルを生成す
るように変換する段階。ｂ）関連するピクセル・ウェル
70からの電子ビームが、DAC190で変換された８ビットの
データに対応する色つき発光体ストライプ上に向けられ
るように、偏向アノード51および52を駆動する段階。
それぞれ波形A1およびA2の制御下で電圧を加えられ、各
ピクセル・ウェル70からの電子ビーム30を、図に示す順
序で赤、緑、および青の発光体ストライプ80を横切って
走査する。赤、緑、および青のビデオ信号が、A1および
A2と同期して順次行導体上にゲートされる。列ドライバ
手段110へのクロック入力CLKは、アドレスされた各ピク
セル列ごとに、赤、緑、および青の発光体ストライプが
走査されるように偏向信号A1およびA2に指標付けするビ
ームに対応するのに十分な量だけカウンタ150を介して
クロック信号CLK′の周波数を低下させることによって
生成される。論理100は、列１、列２、列３からの列Ｎ
までの波形で図示するレジスタ・チェーン111ないし114
に沿って列駆動手段110によって伝搬され、ディプレイ
の画面を横切って連続する列導体に順次電圧を加える列
駆動パルスを生成する（Ｎは列の総数とし、この例では
1024である）。したがって列駆動信号は、レジスタ・チ
ェーン111ないし114に沿って移る際に所与の行中の連続
した各ピクセルを順次選択する。前述のように、ディス
プレイ中の各ピクセルは別々の赤、緑、および青の発光
体ストライプに関連付けられている。１つの列周期の間
にこれらのそれぞれを走査するために、以下の２つの段
階をとる。ａ）それぞれの色についての８ビットのデー
タを、関連するレジスタ200または210からDAC190に経路
指定し、関連する行で量子化アナログ・レベルを生成す
るように変換する段階。ｂ）関連するピクセル・ウェル
70からの電子ビームが、DAC190で変換された８ビットの
データに対応する色つき発光体ストライプ上に向けられ
るように、偏向アノード51および52を駆動する段階。
赤、緑、および青についての３つの別々のカラー・デ
ータのセットが各列周期の間に順次アナログ信号に変換
されることが、第４図から理解されるであろう。偏向ア
ノードの切換えはこの変換と同期する。再度第5D図を参
照すると、列ドライバ手段110に給電するクロック線CLK
にカウンタ290が設けられ、このタイミング・フォーマ
ットを容易にしている。
ータのセットが各列周期の間に順次アナログ信号に変換
されることが、第４図から理解されるであろう。偏向ア
ノードの切換えはこの変換と同期する。再度第5D図を参
照すると、列ドライバ手段110に給電するクロック線CLK
にカウンタ290が設けられ、このタイミング・フォーマ
ットを容易にしている。
前述のように、入力ビデオ流は、列同期信号およびフ
レーム同期信号を含む。各列同期パルスは、ビデオ・ソ
ースが新規のカラー・データの列を送信しようとしてい
ることを示す。列同期パルスは、新規の列それぞれにつ
いてクロック回復回路260をリセットする。各フレーム
同期パルスは次のフレームに備えて列ドライバ手段110
をリセットし、また輝度レベルのサンプリング用にゲー
ト・パルス105を提供する。ゲート・パルス105について
は後にさらに詳細に論じる。
レーム同期信号を含む。各列同期パルスは、ビデオ・ソ
ースが新規のカラー・データの列を送信しようとしてい
ることを示す。列同期パルスは、新規の列それぞれにつ
いてクロック回復回路260をリセットする。各フレーム
同期パルスは次のフレームに備えて列ドライバ手段110
をリセットし、また輝度レベルのサンプリング用にゲー
ト・パルス105を提供する。ゲート・パルス105について
は後にさらに詳細に論じる。
再度第5A図を参照すると、回復回路260によって回復
されたピクセル・クロッ信号は、最初にカウンタ270に
よって24で除算される。24での除算は、データ・バス10
1が24ビットの幅であることから選択されている。ただ
し、本発明のその他の実施形態では、各データ・ワード
の長さが24ビットを越える場合もあればこれを下回る場
合もあることは理解されるであろう。その後カウンタ27
0の出力はカウンタ280によって256で除算される。カウ
ンタ280の８つの並列出力は、アドレス・バス102を介し
てデータ・バス101上の24ビットを適当な行ドライバ130
にアドレスする。カウンタ270からの出力は、制御バス1
03を介してデータ有効信号を適当な行ドライバ130に提
供する。その後カウンタ280の出力はカウンタ290で除算
される。カウンタ290の２ビット出力は、デマルチプレ
クサ310に制御入力を提供する。デマルチプレクサ310の
出力線は、制御バス103上にチップ選択線を提供する。
アドレス・バス102は、行ドライバ手段120の３つの256
行ロック121ないし123の全てに接続される。したがっ
て、各ブロック121ないし123は、カウンタ280から同一
の８ビット・アドレスを受信する。各ブロック121ない
し123は、デマルチプレクサ310のチップ選択出力によっ
て順次選択され、データ・バス101からのデータが１度
にブロック121ないし123の中の１つにしたロードされな
いようにする。カウンタ300の相補的な出力LA/LBおよび
SB/SAは、カウンタ290の出力によってトグルされる。し
たがって制御バス103のLA/LB線は、２つの状態LAとLBの
間でトグルされる。LA/LB線がLA状態にあるときには、
コントローラ170は、データ・バス101をレジスタ200に
接続するようにデマルチプレクサ160を構成する。LA/LB
線がLB状態にあるときには、コントローラ170は、デー
タ・バス101をレジスタ210に接続するようにデマルチプ
レクサ160を構成する。制御バス103上のデータ有効信号
DVは、コントローラ170を介して、デマルチプレクサ160
を介してデータ・バス101に接続されたレジスタをトリ
ガし、24ビット・データ・ワードをデータ・バス101上
にロードする。次の列についてのカラー・データがデー
タ・バス101からレジスタ200および210の一方にロード
される間に、レジスタ200および210のもう一方に記憶さ
れたデータは、DAC190により、対応する行導体を駆動す
るアナログ・ビデオ・レベルに変換される。
されたピクセル・クロッ信号は、最初にカウンタ270に
よって24で除算される。24での除算は、データ・バス10
1が24ビットの幅であることから選択されている。ただ
し、本発明のその他の実施形態では、各データ・ワード
の長さが24ビットを越える場合もあればこれを下回る場
合もあることは理解されるであろう。その後カウンタ27
0の出力はカウンタ280によって256で除算される。カウ
ンタ280の８つの並列出力は、アドレス・バス102を介し
てデータ・バス101上の24ビットを適当な行ドライバ130
にアドレスする。カウンタ270からの出力は、制御バス1
03を介してデータ有効信号を適当な行ドライバ130に提
供する。その後カウンタ280の出力はカウンタ290で除算
される。カウンタ290の２ビット出力は、デマルチプレ
クサ310に制御入力を提供する。デマルチプレクサ310の
出力線は、制御バス103上にチップ選択線を提供する。
アドレス・バス102は、行ドライバ手段120の３つの256
行ロック121ないし123の全てに接続される。したがっ
て、各ブロック121ないし123は、カウンタ280から同一
の８ビット・アドレスを受信する。各ブロック121ない
し123は、デマルチプレクサ310のチップ選択出力によっ
て順次選択され、データ・バス101からのデータが１度
にブロック121ないし123の中の１つにしたロードされな
いようにする。カウンタ300の相補的な出力LA/LBおよび
SB/SAは、カウンタ290の出力によってトグルされる。し
たがって制御バス103のLA/LB線は、２つの状態LAとLBの
間でトグルされる。LA/LB線がLA状態にあるときには、
コントローラ170は、データ・バス101をレジスタ200に
接続するようにデマルチプレクサ160を構成する。LA/LB
線がLB状態にあるときには、コントローラ170は、デー
タ・バス101をレジスタ210に接続するようにデマルチプ
レクサ160を構成する。制御バス103上のデータ有効信号
DVは、コントローラ170を介して、デマルチプレクサ160
を介してデータ・バス101に接続されたレジスタをトリ
ガし、24ビット・データ・ワードをデータ・バス101上
にロードする。次の列についてのカラー・データがデー
タ・バス101からレジスタ200および210の一方にロード
される間に、レジスタ200および210のもう一方に記憶さ
れたデータは、DAC190により、対応する行導体を駆動す
るアナログ・ビデオ・レベルに変換される。
したがって任意の時間で、レジスタ200および210の一
方にデータをロードする間に、もう一方のレジスタがDA
C190にデータを提供するようにすることができる。これ
らのイベントは完全に同期している。しかし、レジスタ
200および210の両方に、同じ側から同時にアクセスする
ことはできない。このロード方法は、連続的に、かつ従
来の表示システムより遅いブランキング時間を必要とし
ない速度でビデオ・ソースからデータをインポートする
ことを可能にするので有利である。
方にデータをロードする間に、もう一方のレジスタがDA
C190にデータを提供するようにすることができる。これ
らのイベントは完全に同期している。しかし、レジスタ
200および210の両方に、同じ側から同時にアクセスする
ことはできない。このロード方法は、連続的に、かつ従
来の表示システムより遅いブランキング時間を必要とし
ない速度でビデオ・ソースからデータをインポートする
ことを可能にするので有利である。
前述のように、マルチプレクサ180は、48個の入力お
よび８個の出力を有する。マルチプレサ180の入力は24
個ずつの２つのグループに分割され、１つのグループは
レジスタ200の出力に接続され、もう１つのグループは
レジスタ210の出力に接続される。各グループは８個の
入力からなる３つのサブグループに細分される。各サブ
グループは、対応するレジスタ200、210の異なる８ビッ
ト部分、Ｒ、Ｇ、およびＢに接続される。各８ビット部
分は、レジスタ200、210にロードされた24ビット・ピク
セル・ワードの異なるカラー・データ値を記憶する。第
5B図に戻って参照すると、カウンタ300は、状態SBとSA
の間でタイミング線104のSB/SA線をトグルする。SB/SA
線がSA状態にあるときには、レジスタ200に接続された
マルチプレクサ180の入力グループが活動化される。SB/
SA線がSB状態にあるときには、レジスタ210に接続され
たマルチプレクサ180の入力グループが活動化される。
制御バス103の使用可能線RE、GE、およびBEは、コント
ローラ170を介して、SB/SA線によって選択された入力グ
ループの３つのサブグループの中のどの１つを、マルチ
プレクサ180の８ビット出力と、したがってDAC190の入
力とに接続するかを選択する。タイミング線104のデー
タ有効信号DVにより、DAC190は関連する行導体上で、マ
ルチプレクサ180を介して選択された８ビットをアナロ
グ・ビデオ・レベルに変換する。
よび８個の出力を有する。マルチプレサ180の入力は24
個ずつの２つのグループに分割され、１つのグループは
レジスタ200の出力に接続され、もう１つのグループは
レジスタ210の出力に接続される。各グループは８個の
入力からなる３つのサブグループに細分される。各サブ
グループは、対応するレジスタ200、210の異なる８ビッ
ト部分、Ｒ、Ｇ、およびＢに接続される。各８ビット部
分は、レジスタ200、210にロードされた24ビット・ピク
セル・ワードの異なるカラー・データ値を記憶する。第
5B図に戻って参照すると、カウンタ300は、状態SBとSA
の間でタイミング線104のSB/SA線をトグルする。SB/SA
線がSA状態にあるときには、レジスタ200に接続された
マルチプレクサ180の入力グループが活動化される。SB/
SA線がSB状態にあるときには、レジスタ210に接続され
たマルチプレクサ180の入力グループが活動化される。
制御バス103の使用可能線RE、GE、およびBEは、コント
ローラ170を介して、SB/SA線によって選択された入力グ
ループの３つのサブグループの中のどの１つを、マルチ
プレクサ180の８ビット出力と、したがってDAC190の入
力とに接続するかを選択する。タイミング線104のデー
タ有効信号DVにより、DAC190は関連する行導体上で、マ
ルチプレクサ180を介して選択された８ビットをアナロ
グ・ビデオ・レベルに変換する。
着信ビデオ流のデータ転送速度は、毎秒1.51ギガバイ
ト程度にすることができる。したがって回復回路で生成
されるピクセル・クロックの周波数は、1.51GHz程度に
することができる。したがってデータ有効信号DVは63MH
zの周波数を有することができる。したがってカウンタ2
80の出力は250kHzの周波数を有することができる。した
がってカウンタ290の出力は82kHzの周波数を有すること
ができる。したがって、入力データ転送速度が比較的高
いにも関わらず、ほとんどの論理100は比較的低い周波
数、したがって比較的低コストの半導体技術で実施でき
ることが理解されるであろう。
ト程度にすることができる。したがって回復回路で生成
されるピクセル・クロックの周波数は、1.51GHz程度に
することができる。したがってデータ有効信号DVは63MH
zの周波数を有することができる。したがってカウンタ2
80の出力は250kHzの周波数を有することができる。した
がってカウンタ290の出力は82kHzの周波数を有すること
ができる。したがって、入力データ転送速度が比較的高
いにも関わらず、ほとんどの論理100は比較的低い周波
数、したがって比較的低コストの半導体技術で実施でき
ることが理解されるであろう。
前述の本発明の好ましい実施形態の修正形態では、輝
度を調節する輝度制御手段、および表示画像のコントラ
ストを調節するコントラスト制御手段が設けられる。輝
度制御手段およびコントラスト制御手段はともに、前述
の各ピクセルの４極管構造の動作点にバイアスをかける
ことによって動作する。具体的に言うと、本発明の特に
好ましい実施形態では、輝度制御は、カソード20とディ
スプレイ装置の全てのピクセルについての最後のアノー
ドとの間を流れる零入力動作電流に、ある程度の調節を
導入することによって実施される。本発明の特に好まし
い実施形態では、コントラスト制御は、各行ドライバ13
0中のDAC190の伝達関数に可変倍率を導入することによ
って実施される。例えば、Vout＝kVref×データであ
り、VoutはDAC190からの出力電圧、VrefはDACの基準電
圧、データはDACへの８ビット入力、ｋは可変倍率であ
る。ｋを、DAC190によってアドレスされたピクセルの赤
色、緑色、および青色構成部分のそれぞれについて同一
にし、コントラスト制御のみを与えるようにすることが
できることは理解されるであろう。あるいは、各色構成
部分について別々の変数ｋ、kred、kgreen、およびk
blueが存在し、色制御を提供するようにすることもでき
る。
度を調節する輝度制御手段、および表示画像のコントラ
ストを調節するコントラスト制御手段が設けられる。輝
度制御手段およびコントラスト制御手段はともに、前述
の各ピクセルの４極管構造の動作点にバイアスをかける
ことによって動作する。具体的に言うと、本発明の特に
好ましい実施形態では、輝度制御は、カソード20とディ
スプレイ装置の全てのピクセルについての最後のアノー
ドとの間を流れる零入力動作電流に、ある程度の調節を
導入することによって実施される。本発明の特に好まし
い実施形態では、コントラスト制御は、各行ドライバ13
0中のDAC190の伝達関数に可変倍率を導入することによ
って実施される。例えば、Vout＝kVref×データであ
り、VoutはDAC190からの出力電圧、VrefはDACの基準電
圧、データはDACへの８ビット入力、ｋは可変倍率であ
る。ｋを、DAC190によってアドレスされたピクセルの赤
色、緑色、および青色構成部分のそれぞれについて同一
にし、コントラスト制御のみを与えるようにすることが
できることは理解されるであろう。あるいは、各色構成
部分について別々の変数ｋ、kred、kgreen、およびk
blueが存在し、色制御を提供するようにすることもでき
る。
第２図に関連して前述した本発明の好ましい実施形態
では、列駆動手段110の出力は、行ドライバ手段120がピ
クセル強度を設定できる高電圧状態、または行ドライバ
手段120が最大出力であっても電子流を妨げることによ
って対応するピクセルの列を効果的に使用不能にする低
電圧状態のいずれかを有する２値であった。
では、列駆動手段110の出力は、行ドライバ手段120がピ
クセル強度を設定できる高電圧状態、または行ドライバ
手段120が最大出力であっても電子流を妨げることによ
って対応するピクセルの列を効果的に使用不能にする低
電圧状態のいずれかを有する２値であった。
前述の本発明の好ましい実施形態の修正形態では、レ
ジスタ・チェーン111ないし114の各出力は、個別のトラ
ンジスタ・バッファ回路に接続される。これらのバッフ
ァ回路は全て、共通の各変輝度基準電圧によって給電さ
れる。動作中に、バッファ回路の１つが列ドライバ手段
110からの対応する出力によってオンにされ、基準電圧
が対応するピクセルの列に効果的にゲートされる。この
配列に関する問題は、多数のより離散的電子構成部品
（1024個のバッファ回路）が表示システムに導入される
ことである。
ジスタ・チェーン111ないし114の各出力は、個別のトラ
ンジスタ・バッファ回路に接続される。これらのバッフ
ァ回路は全て、共通の各変輝度基準電圧によって給電さ
れる。動作中に、バッファ回路の１つが列ドライバ手段
110からの対応する出力によってオンにされ、基準電圧
が対応するピクセルの列に効果的にゲートされる。この
配列に関する問題は、多数のより離散的電子構成部品
（1024個のバッファ回路）が表示システムに導入される
ことである。
次に第7B図を参照すると、前述の本発明の好ましい実
施形態の代替の修正形態では、レジスタ・チェーン111
ないし114はアナログ「バケット・ブリゲード」遅延線4
00′で置き換えられる。
施形態の代替の修正形態では、レジスタ・チェーン111
ないし114はアナログ「バケット・ブリゲード」遅延線4
00′で置き換えられる。
次に第7A図を参照すると、従来のバケット・ブリゲー
ド遅延線400は、使用中に入力信号Vinの増分遅延を一般
にそこから得ることができるタップ430をそれぞれに有
する電荷結合素子のチェーン420を含む。タップ430は、
アプリケーションに従ってユーザが所望の遅延を遅延線
にプログラムできるようにする選択論理410に接続され
る。
ド遅延線400は、使用中に入力信号Vinの増分遅延を一般
にそこから得ることができるタップ430をそれぞれに有
する電荷結合素子のチェーン420を含む。タップ430は、
アプリケーションに従ってユーザが所望の遅延を遅延線
にプログラムできるようにする選択論理410に接続され
る。
第7B図の、前述の本発明の好ましい実施形態の代替の
修正形態に戻って参照すると、遅延線400′は、選択論
理410を除去することにより従来の設計から修正されて
いる。これは、全てのタップを利用可能にする必要があ
るためである。制御グリッド40の異なる１つの列導体に
それぞれに接続されたタップが1024個存在する。列クロ
ック信号CLKは、遅延線400′のクロック入力に接続され
る。
修正形態に戻って参照すると、遅延線400′は、選択論
理410を除去することにより従来の設計から修正されて
いる。これは、全てのタップを利用可能にする必要があ
るためである。制御グリッド40の異なる１つの列導体に
それぞれに接続されたタップが1024個存在する。列クロ
ック信号CLKは、遅延線400′のクロック入力に接続され
る。
動作中、各フレームの開始点で、調節可能な電圧Vin
がチェーン420の第１タップ430によってサンプリングさ
れる。チェーン420中の各電荷結合素子は、カウンタ150
から列クロック信号に応答して、サンプリングした電圧
を次に転送する。サンリングした電圧は、表示されるピ
クチャの輝度を決定する。パルスを搬送するタップを除
いて、遅延線400′の全てのタップは、スプリアスのピ
クチャの歪みを防止するために、ピクセル４極管構造の
カットオフまたは「黒」レベルより下の電圧に維持され
る。サンプリングした電圧は、列クロック信号CLKによ
ってチェーン420に沿ってシフトされるパルスを効果的
に生成する。第8A図ないし第8C図は、遅延線400′を通
るパルスの進行を実演する図である。
がチェーン420の第１タップ430によってサンプリングさ
れる。チェーン420中の各電荷結合素子は、カウンタ150
から列クロック信号に応答して、サンプリングした電圧
を次に転送する。サンリングした電圧は、表示されるピ
クチャの輝度を決定する。パルスを搬送するタップを除
いて、遅延線400′の全てのタップは、スプリアスのピ
クチャの歪みを防止するために、ピクセル４極管構造の
カットオフまたは「黒」レベルより下の電圧に維持され
る。サンプリングした電圧は、列クロック信号CLKによ
ってチェーン420に沿ってシフトされるパルスを効果的
に生成する。第8A図ないし第8C図は、遅延線400′を通
るパルスの進行を実演する図である。
第9A図を参照すると、輝度制御の１つの方法は、可変
黒レベル上に課せられた一定の振幅コントラスト範囲を
維持することを含む。次に第9B図を参照すると、輝度制
御のもう１つの方法は、コントラストのピーク出力レベ
ルを維持し、コントラスト範囲を減少させて黒レベルを
変化させることを含む。これらの方法はどちらも、本発
明の実施形態で利用することができる。
黒レベル上に課せられた一定の振幅コントラスト範囲を
維持することを含む。次に第9B図を参照すると、輝度制
御のもう１つの方法は、コントラストのピーク出力レベ
ルを維持し、コントラスト範囲を減少させて黒レベルを
変化させることを含む。これらの方法はどちらも、本発
明の実施形態で利用することができる。
次に第10図を参照すると、本発明の好ましい実施形態
で、遅延線400′によってサンプリングされた電圧レベ
ルVinは、一端で最大輝度電圧レベルVmaxに接続され、
他端で最小輝度電圧レベルVminに接続されたポテンショ
メータ440を含む輝度制御回路から提供されており、こ
こでVminはピクセル４極管構造の黒レベルにある。ポテ
ンショメータ440のワイパは２入力アナログ・マルチプ
レクサ450の１つの入力に接続される。マルチプレクサ4
50のもう１つの入力はVminに接続される。マルチプレク
サ450への制御入力は、論理100からのフレーム同期信号
FSに接続される。マルチプレクサ450からの出力は遅延
線400′の入力に接続される。動作中に、各フレーム同
期パルスはマルチプレクサ450をトリガして、遅延線40
0′への入力をVminからポテンショメータ440のワイパの
電圧レベルにシフトさせる。フレーム同期パルスがない
場合には、遅延線400′の入力はVminに維持される。
で、遅延線400′によってサンプリングされた電圧レベ
ルVinは、一端で最大輝度電圧レベルVmaxに接続され、
他端で最小輝度電圧レベルVminに接続されたポテンショ
メータ440を含む輝度制御回路から提供されており、こ
こでVminはピクセル４極管構造の黒レベルにある。ポテ
ンショメータ440のワイパは２入力アナログ・マルチプ
レクサ450の１つの入力に接続される。マルチプレクサ4
50のもう１つの入力はVminに接続される。マルチプレク
サ450への制御入力は、論理100からのフレーム同期信号
FSに接続される。マルチプレクサ450からの出力は遅延
線400′の入力に接続される。動作中に、各フレーム同
期パルスはマルチプレクサ450をトリガして、遅延線40
0′への入力をVminからポテンショメータ440のワイパの
電圧レベルにシフトさせる。フレーム同期パルスがない
場合には、遅延線400′の入力はVminに維持される。
次に第11図を参照すると、本発明の特に好ましい実施
形態で、各行ドライバ130のDAC190は、比例する電流シ
ンク490のバンクを含む８ビット電流モードDACである。
シンク490は、スイッチ配列480を介してマルチプレクサ
180から送られた８ビット入力データに依存して、選択
的に並列接続可能である。相互コンダクタンス増幅器46
0はスイッチ配列480に接続される。可変電流基準470は
シンク490に接続される。
形態で、各行ドライバ130のDAC190は、比例する電流シ
ンク490のバンクを含む８ビット電流モードDACである。
シンク490は、スイッチ配列480を介してマルチプレクサ
180から送られた８ビット入力データに依存して、選択
的に並列接続可能である。相互コンダクタンス増幅器46
0はスイッチ配列480に接続される。可変電流基準470は
シンク490に接続される。
動作中に、シンク490を通って流れる電流の合計Iout
は、スイッチ配列480を通って引き出される。シンク490
は、８ビット入力データに従ってスイッチ配列480を介
して選択的に並列接続可能である。合計電流は、相互コ
ンダクタンス・ステージ460で行導体を駆動する出力電
圧Voutに変換される。シンク480を通過する合計電流は
適当な基準電源レールにダンプされる。電流シンク480
の比率は固定されているが、各シンクについての絶対電
流は電流基準470によって決定される。電流基準470は外
部電圧入力Vrefによって設定される。したがって、Vref
を変化させる手段を導入することによって可変コントラ
スト制御が提供されることが理解できるであろう。Vref
は、DAc190の出力にわたって、量子化制御ではなく真ア
ナログ制御を可能にする。
は、スイッチ配列480を通って引き出される。シンク490
は、８ビット入力データに従ってスイッチ配列480を介
して選択的に並列接続可能である。合計電流は、相互コ
ンダクタンス・ステージ460で行導体を駆動する出力電
圧Voutに変換される。シンク480を通過する合計電流は
適当な基準電源レールにダンプされる。電流シンク480
の比率は固定されているが、各シンクについての絶対電
流は電流基準470によって決定される。電流基準470は外
部電圧入力Vrefによって設定される。したがって、Vref
を変化させる手段を導入することによって可変コントラ
スト制御が提供されることが理解できるであろう。Vref
は、DAc190の出力にわたって、量子化制御ではなく真ア
ナログ制御を可能にする。
次に第12図を参照すると、本発明の特に好ましい実施
形態は、DAc190への基準電圧Vrefを変化させる、組み合
わせたコントラストおよび色制御手段を含む。コントラ
ストおよび色制御手段は、その一端で高レベル電圧供給
Ｖ＋に接続され、他端で低レベル電圧供給に接続された
トラックを有する、ポテンショメータ500を含む。ポテ
ンショメータ500のワイパはバッファ増幅器390の入力に
接続される。バッファ390の出力は３つのポテンショメ
ータ501ないし503のトラックの一端に接続される。ポテ
ンショメータ501ないし503のトラックの他端は低電圧供
給に接続される。ポテンショメータ501ないし503のワイ
パはアナログ・マルチプレクサ400の入力に接続され
る。マルチプレクサ400は２つの制御入力を有し、その
それぞれはビーム指標付け信号A1およびA2の異なる一方
に接続される。マルチプレクサ400の出力はDAC190のV
ref入力に接続される。
形態は、DAc190への基準電圧Vrefを変化させる、組み合
わせたコントラストおよび色制御手段を含む。コントラ
ストおよび色制御手段は、その一端で高レベル電圧供給
Ｖ＋に接続され、他端で低レベル電圧供給に接続された
トラックを有する、ポテンショメータ500を含む。ポテ
ンショメータ500のワイパはバッファ増幅器390の入力に
接続される。バッファ390の出力は３つのポテンショメ
ータ501ないし503のトラックの一端に接続される。ポテ
ンショメータ501ないし503のトラックの他端は低電圧供
給に接続される。ポテンショメータ501ないし503のワイ
パはアナログ・マルチプレクサ400の入力に接続され
る。マルチプレクサ400は２つの制御入力を有し、その
それぞれはビーム指標付け信号A1およびA2の異なる一方
に接続される。マルチプレクサ400の出力はDAC190のV
ref入力に接続される。
動作中に、ポテンショメータ500を調節することによ
って、ユーザはディスプレイのコントラストを調節する
ことができる。その後ポテンショメータ500によって選
択した電圧は、バッファ390を介してポテンショメータ5
01ないし503に提供される。各色強度は、ポテンショメ
ータ501ないし503の対応する１つを調節することによっ
てその他の色強度に関して調節することができる。前述
のように、各行ドライバは、Ｒ、Ｇ、およびＢデータ
を、対応する行のピクセルごとに行駆動電圧に順次変換
する。連続する変換と同期して、各ピクセルに対応する
電子ビームは、信号A1およびA2に指標付けすることによ
ってピクセルの各色サブピクセルに順次指標付けされ
る。指標付け信号は指標付けされたサブピクセルに対応
するマルチプレクサ400を介して色制御電圧を選択し、
それにより色に従ってVrefを設定する。各色が変換され
るにつれて基準電圧Vrefを変化させることにより、相対
的な色強度の変化が導入される可能性がある。色制御の
入力にコントラスト制御電圧を印加することによって、
色制御値は互いにトラックし、それによりコントラスト
設定が変化してもディスクプレイの定カラーの点が維持
される。
って、ユーザはディスプレイのコントラストを調節する
ことができる。その後ポテンショメータ500によって選
択した電圧は、バッファ390を介してポテンショメータ5
01ないし503に提供される。各色強度は、ポテンショメ
ータ501ないし503の対応する１つを調節することによっ
てその他の色強度に関して調節することができる。前述
のように、各行ドライバは、Ｒ、Ｇ、およびＢデータ
を、対応する行のピクセルごとに行駆動電圧に順次変換
する。連続する変換と同期して、各ピクセルに対応する
電子ビームは、信号A1およびA2に指標付けすることによ
ってピクセルの各色サブピクセルに順次指標付けされ
る。指標付け信号は指標付けされたサブピクセルに対応
するマルチプレクサ400を介して色制御電圧を選択し、
それにより色に従ってVrefを設定する。各色が変換され
るにつれて基準電圧Vrefを変化させることにより、相対
的な色強度の変化が導入される可能性がある。色制御の
入力にコントラスト制御電圧を印加することによって、
色制御値は互いにトラックし、それによりコントラスト
設定が変化してもディスクプレイの定カラーの点が維持
される。
前記では、本発明の好ましい実施形態について磁気マ
トリックス・ディスプレイに関連して説明した。しか
し、記載した少なくともいくつかの特徴は、例えば電界
放出表示技術などのその他の表示技術にも適用可能であ
ることが理解されるであろう。
トリックス・ディスプレイに関連して説明した。しか
し、記載した少なくともいくつかの特徴は、例えば電界
放出表示技術などのその他の表示技術にも適用可能であ
ることが理解されるであろう。
要約すると、１つの態様から見た本発明は一般に、表
示素子のマトリックスと、発光体ターゲット、電子ソー
ス、およびソースから磁石中の対応するチャネルを通っ
てターゲットまで流れる電子の流れを制御する手段をそ
れぞれに含む異なる表示素子にそれぞれ対応するチャネ
ルの配列がその中に形成された永久磁石とを含む表示画
面を含む、表示システムに関する。
示素子のマトリックスと、発光体ターゲット、電子ソー
ス、およびソースから磁石中の対応するチャネルを通っ
てターゲットまで流れる電子の流れを制御する手段をそ
れぞれに含む異なる表示素子にそれぞれ対応するチャネ
ルの配列がその中に形成された永久磁石とを含む表示画
面を含む、表示システムに関する。
詳細には、前記に説明した本発明は、表示素子のマト
リックスと、発光体ターゲット、電子ソース、およびソ
ースから磁石中の対応するチャネルを通ってターゲット
まで流れる電子の流れを制御する手段をそれぞれに含む
異なる表示素子にそれぞれ対応するチャネルの配列がそ
の中に形成された永久磁石とを含む表示画面、ならびに
グリッドを画定する直交する第１および第２導体を含
み、各表示素子が第１および第２導体の異なる対の交差
点に位置し、各第１導体が対応する表示素子ライン中の
各表示素子の４極管手段の第１制御電極に接続され、各
第２導体が対応する表示素子ライン中の各表示素子の４
極管手段の第２制御電極に接続されるアドレッシング手
段を含む、表示システムに関する。
リックスと、発光体ターゲット、電子ソース、およびソ
ースから磁石中の対応するチャネルを通ってターゲット
まで流れる電子の流れを制御する手段をそれぞれに含む
異なる表示素子にそれぞれ対応するチャネルの配列がそ
の中に形成された永久磁石とを含む表示画面、ならびに
グリッドを画定する直交する第１および第２導体を含
み、各表示素子が第１および第２導体の異なる対の交差
点に位置し、各第１導体が対応する表示素子ライン中の
各表示素子の４極管手段の第１制御電極に接続され、各
第２導体が対応する表示素子ライン中の各表示素子の４
極管手段の第２制御電極に接続されるアドレッシング手
段を含む、表示システムに関する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケリガン、、ジョン イギリス国レンフルシャー、キルマルコ ム、ラングバンク・ドライブ、ザ・スト アー（番地なし) (56)参考文献 特開 平３−226949（ＪＰ，Ａ) 特開 昭60−93742（ＪＰ，Ａ) 特開 平２−172146（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 31/12 G09G 1/20 G09G 3/22 H01J 29/46
Claims (17)
- 【請求項１】発光体ターゲットのマトリックスを有する
表示画面と、 前記表示画面に向い合う位置に配置された電子ソース
と、 前記電子ソースと前記表示画面との間に配置され、内部
にチャネルのマトリックスが形成され、前記チャネルの
内部には前記チャネルの方向に沿って磁場が形成されて
いる永久磁石と、 前記電子ソースから前記発光体ターゲットまで前記チャ
ネルを通過して流れる電子を制御する制御手段とを含
み、 前記制御手段が、グリッドを画定するように前記永久磁
石と前記電子ソースとの間に直交して配置された第１お
よび第２の導体を備えるアドレッシング手段を含み、前
記各チャネルが前記第１および第２の導体の異なる対の
交差点に位置してかつ異なる１つの前記発光体ターゲッ
トに対応し、前記電子ソースで発生した電子から対応す
る前記発光体ターゲットに向かう電子ビームを形成する 表示システム。 - 【請求項２】前記制御手段がビデオ入力に応答して前記
表示画面上にピクチャを生成する駆動回路を含み、該駆
動回路が、前記各チャネルについて、対応する前記第１
の導体に使用可能パルスを印加する第１のドライバ手段
とイネーブル・パルスの間にビデオ入力から決定した駆
動信号を対応する前記第２の導体に印加する第２のドラ
イバ手段を含む 請求項１に記載の表示システム。 - 【請求項３】前記第１のドライバ手段が、連続した前記
第１の導体にそれぞれ接続された複数の連続出力を有す
るパルス・シフト手段、およびクロック信号に応答して
連続出力に沿って直列にパルスをシフトさせる手段を含
む、請求項２に記載の表示システム。 - 【請求項４】前記パルス・シフト手段がシフト・レジス
タを含む、請求項３に記載の表示システム。 - 【請求項５】前記パルス・シフト手段がアナログ遅延線
を含む、請求項３に記載の表示システム。 - 【請求項６】前記駆動回路が、イネーブル・パルスの振
幅を変化させる輝度制御手段を含む、請求項５に記載の
表示システム。 - 【請求項７】ビデオ入力からクロック信号を抽出する手
段を含む、請求項３に記載の表示システム。 - 【請求項８】前記各発光体ターゲットが、異なる色にそ
れぞれ対応する複数のサブターゲットを含み、前記アド
レッシング手段が、イネーブル・パルスの間に、電子の
流れを前記各チャネルから対応する前記発光体ターゲッ
トの連続するサブターゲットそれぞれに順次向ける指標
付け手段を含む、請求項２に記載の表示システム。 - 【請求項９】前記第２のドライバ手段が、前記発光体タ
ーゲットの異なるサブターゲットにそれぞれ対応する複
数のビデオ部分をビデオ入力から抽出する手段、および
対応する前記第２の導体への駆動信号を各ビデオ部分に
依存して順次変化させる手段を含む、請求項８に記載の
表示システム。 - 【請求項１０】前記第２のドライバ手段が、アドレス・
バスと、データ・バスと、制御バスと、前記制御バス前
記データ・バス前記アドレス・バスにそれぞれ接続され
かつ異なる前記第２の導体に接続された出力をそれぞれ
有する複数の変換器手段とを含む、請求項２に記載の表
示システム。 - 【請求項１１】前記駆動回路が、並列デジタル・ビデオ
・データ・ワードを前記表示システムに入力されるデジ
タル・ビデオ・ビット・ストリームの関数として前記デ
ータ・バス上で生成する並列化手段、および選択した１
つの前記変換器手段に前記アドレス・バスを介してデー
タ・ワードをアドレスするアドレス生成プログラムを含
む、請求項10に記載の表示システム。 - 【請求項１２】前記各変換器手段が、ビデオ入力から得
られるデジタル入力に応答して、接続された前記第２導
体上で駆動信号を生成するデジタル・アナログ変換器を
含む、請求項11に記載の表示システム。 - 【請求項１３】前記各デジタル・アナログ変換器に接続
されたコントラスト制御手段を含む、請求項12に記載の
表示システム。 - 【請求項１４】前記各デジタル・アナログ変換器に接続
された色制御手段を含む、請求項13に記載の表示システ
ム。 - 【請求項１５】前記各変換器手段が、第１レジスタ、第
２レジスタ、該第１レジスタおよび第２レジスタへの入
力を前記データ・バスに選択的に接続するデマルチプレ
クサ、ならびに前記第１レジスタおよび前記第２レジス
タの出力を前記デジタル・アナログ変換器の入力に選択
的に接続するマルチプレクサを含む、請求項15に記載の
表示システム。 - 【請求項１６】前記デマルチプレクサが、前記マルチプ
レクサが前記第１レジスタおよび前記第２レジスタの一
方を前記デジタル・アナログ変換器の入力に接続してい
る時に、前記第１レジスタおよび前記第２レジスタのも
う一方を前記データ・バスに接続するように配列され
る、請求項15に記載の表示システム。 - 【請求項１７】前記第１の導体が列導体であり、前記第
２の導体が行導体である、請求項１に記載の表示システ
ム。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9517465A GB2304981A (en) | 1995-08-25 | 1995-08-25 | Electron source eg for a display |
| GB9517465.2 | 1995-08-25 | ||
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