JPH0732204B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JPH0732204B2 JPH0732204B2 JP59100475A JP10047584A JPH0732204B2 JP H0732204 B2 JPH0732204 B2 JP H0732204B2 JP 59100475 A JP59100475 A JP 59100475A JP 10047584 A JP10047584 A JP 10047584A JP H0732204 B2 JPH0732204 B2 JP H0732204B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- sio
- polysilicon
- cvd
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置における絶縁膜の改良に係り、特に
層間絶縁膜として利用されるシリコン酸化膜の電界強度
の向上や膜質の向上を図った不揮発性半導体記憶装置及
びその製造方法に関するものである。
層間絶縁膜として利用されるシリコン酸化膜の電界強度
の向上や膜質の向上を図った不揮発性半導体記憶装置及
びその製造方法に関するものである。
例えば電荷を蓄積するフローティングゲートを有するFA
MOS構造の不揮発性記憶装置においては、フローティン
グゲートとコントロールゲートの間の絶縁膜としてシリ
コン酸化膜（SiO2膜）を使用している。また、この外に
もダイナミックRAM（Ｄ−RAM）や電荷結合素子（CCD）
等における層間絶縁膜としてもSiO2膜を使用することが
多い。そして、この種のSiO2膜は、夫々絶縁分離する導
体層が多結晶シリコン（ポリシリコン）で形成されてい
ることから、このポリシリコンの表面部を熱酸化するこ
とによって得られるSiO2膜で構成することが殆んどであ
る。
MOS構造の不揮発性記憶装置においては、フローティン
グゲートとコントロールゲートの間の絶縁膜としてシリ
コン酸化膜（SiO2膜）を使用している。また、この外に
もダイナミックRAM（Ｄ−RAM）や電荷結合素子（CCD）
等における層間絶縁膜としてもSiO2膜を使用することが
多い。そして、この種のSiO2膜は、夫々絶縁分離する導
体層が多結晶シリコン（ポリシリコン）で形成されてい
ることから、このポリシリコンの表面部を熱酸化するこ
とによって得られるSiO2膜で構成することが殆んどであ
る。
ところで、この種の絶縁膜では集積度の向上のために薄
膜化が要求される。特に前述のFAMOS構造の記憶素子で
は書込み効率の向上、読出し電流の増加のために薄型化
の要求は大きくなる。また一方では、素子の信頼性の向
上のために、膜厚の均一性や制御性の向上、絶縁破壊の
電界強度の向上、膜中や界面における電荷捕獲領域が少
ないこと等の特性が要求されることになる。
膜化が要求される。特に前述のFAMOS構造の記憶素子で
は書込み効率の向上、読出し電流の増加のために薄型化
の要求は大きくなる。また一方では、素子の信頼性の向
上のために、膜厚の均一性や制御性の向上、絶縁破壊の
電界強度の向上、膜中や界面における電荷捕獲領域が少
ないこと等の特性が要求されることになる。
しかしながら、前述のようなポリシリコンを熱酸化させ
たSiO2膜は、単結晶シリコンの熱酸化膜に比較して膜質
が悪く、特に薄膜化したときには絶縁破壊の電界強度が
著しく低下する。このことは、例えばR.M,Anderson and
D.R.Kerr:J.A.P,Vol.48.NO.11,Nov.1977 P4834〜4836
に述べられている。
たSiO2膜は、単結晶シリコンの熱酸化膜に比較して膜質
が悪く、特に薄膜化したときには絶縁破壊の電界強度が
著しく低下する。このことは、例えばR.M,Anderson and
D.R.Kerr:J.A.P,Vol.48.NO.11,Nov.1977 P4834〜4836
に述べられている。
この原因は、通常半導体装置に使用されるポリシリコン
は不純物濃度の非常に低い非晶質あるいはポリシリコン
状態で堆積した後、低抵抗化するためにＰ（りん）等の
不純物原子をドープするが、この不純物のドープ時の熱
処理によってポリシリコンの表面に凹凸が形成されると
ともに、この状態のポリシリコンを熱酸化すると、ポリ
シリコン表面の結晶方位の違いや結晶粒界の存在のため
にポリシリコン表面での酸化速度に差が生じ、ポリシリ
コンとSiO2膜の界面の凹凸が著しくなる。このため、電
圧を印加した場合に局所的な電界集中が起り易くなり電
界強度が低下されることになる。
は不純物濃度の非常に低い非晶質あるいはポリシリコン
状態で堆積した後、低抵抗化するためにＰ（りん）等の
不純物原子をドープするが、この不純物のドープ時の熱
処理によってポリシリコンの表面に凹凸が形成されると
ともに、この状態のポリシリコンを熱酸化すると、ポリ
シリコン表面の結晶方位の違いや結晶粒界の存在のため
にポリシリコン表面での酸化速度に差が生じ、ポリシリ
コンとSiO2膜の界面の凹凸が著しくなる。このため、電
圧を印加した場合に局所的な電界集中が起り易くなり電
界強度が低下されることになる。
また、第１図に示すように単結晶シリコンからなる半導
体基板１の表面SiO2膜２上にポリシリコン膜３を形成し
てこれを表面酸化するような場合、単結晶シリコンのSi
O2膜２とポリシリコン表面に形成されるSiO2膜４とでは
ポリシリコンのSiO2膜４の酸化速度の方が速いために同
図のようにポリシリコンのSiO2膜４が基板１のSiO2膜２
に接する下側の部分よりも厚くなり不均一な膜厚とな
る。このため、SiO2膜４上に第２の導電膜５を形成する
とこの段差部で導通不良を起こす原因となる。また、パ
ターン寸法に対する寸法変換量の低減および寸法精度の
向上のために比較的サイドエッチング量の少ない異方性
ドライエッチング技術を用いて第２の導電膜５をエッチ
ングすると、同図のように前記段差部に第２の導電膜5a
が残ってしまい半導体装置間あるいは配線間の短絡の原
因となる。このために、高集積化に有利な異方性ドライ
エッチング技術を使用することが困難になるという問題
もある。
体基板１の表面SiO2膜２上にポリシリコン膜３を形成し
てこれを表面酸化するような場合、単結晶シリコンのSi
O2膜２とポリシリコン表面に形成されるSiO2膜４とでは
ポリシリコンのSiO2膜４の酸化速度の方が速いために同
図のようにポリシリコンのSiO2膜４が基板１のSiO2膜２
に接する下側の部分よりも厚くなり不均一な膜厚とな
る。このため、SiO2膜４上に第２の導電膜５を形成する
とこの段差部で導通不良を起こす原因となる。また、パ
ターン寸法に対する寸法変換量の低減および寸法精度の
向上のために比較的サイドエッチング量の少ない異方性
ドライエッチング技術を用いて第２の導電膜５をエッチ
ングすると、同図のように前記段差部に第２の導電膜5a
が残ってしまい半導体装置間あるいは配線間の短絡の原
因となる。このために、高集積化に有利な異方性ドライ
エッチング技術を使用することが困難になるという問題
もある。
一方、SiO2膜をCVD法により形成することもあり、テト
ラエトキシラン（Si(OC2H5)4）等の有機シランを低圧下
で700〜800℃で加熱分解して形成するものと、モノシラ
ン（SiH4）をO2と共に大気圧下で400℃程度に加熱して
形成するものとが提案されている。しかしながら、この
種のCVDSiO2膜は熱酸化形成したSiO2膜に比較して密度
が小さいため、後工程における熱処理によって膜収縮を
起こし易い。したがって、第１図に示したような段差部
にこのCVDSiO2膜を形成すると段差部における膜質が著
しく悪くなり、かつ絶縁破壊の電界強度も悪化されるこ
とになる。
ラエトキシラン（Si(OC2H5)4）等の有機シランを低圧下
で700〜800℃で加熱分解して形成するものと、モノシラ
ン（SiH4）をO2と共に大気圧下で400℃程度に加熱して
形成するものとが提案されている。しかしながら、この
種のCVDSiO2膜は熱酸化形成したSiO2膜に比較して密度
が小さいため、後工程における熱処理によって膜収縮を
起こし易い。したがって、第１図に示したような段差部
にこのCVDSiO2膜を形成すると段差部における膜質が著
しく悪くなり、かつ絶縁破壊の電界強度も悪化されるこ
とになる。
本発明の目的は前記絶縁破壊の電界強度が高くかつ膜厚
の均一性、制御性の良好なSiO2膜を主体とする絶縁膜な
いしこれを有する不揮発性半導体記憶装置を製造する方
法を提供することにある。
の均一性、制御性の良好なSiO2膜を主体とする絶縁膜な
いしこれを有する不揮発性半導体記憶装置を製造する方
法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、絶縁膜を無機シランを用いたCVDSiO2膜と、
熱酸化したSiO2膜とで少なくとも二層に構成することに
より、無機シランCVDSiO2膜による高電界強度特性およ
び膜厚均一特性と熱酸化SiO2膜による良界面特性とで、
絶縁膜の薄膜化によっても電界強度の向上、膜厚均一化
等を図り、その信頼性の向上を図ることができる。
熱酸化したSiO2膜とで少なくとも二層に構成することに
より、無機シランCVDSiO2膜による高電界強度特性およ
び膜厚均一特性と熱酸化SiO2膜による良界面特性とで、
絶縁膜の薄膜化によっても電界強度の向上、膜厚均一化
等を図り、その信頼性の向上を図ることができる。
また、特にポリシリコンで形成した導電体膜の表面上に
無機シランを使用したCVDSiO2膜を形成すると共に、こ
のCVDSiO2膜の形成前又は後に熱処理を施すことにより
ポリシリコンとCVDSiO2膜の界面に熱酸化SiO2膜を形成
でき、これによりCVDSiO2膜と熱酸化SiO2膜とからなる
絶縁膜を容易に形成することができる。
無機シランを使用したCVDSiO2膜を形成すると共に、こ
のCVDSiO2膜の形成前又は後に熱処理を施すことにより
ポリシリコンとCVDSiO2膜の界面に熱酸化SiO2膜を形成
でき、これによりCVDSiO2膜と熱酸化SiO2膜とからなる
絶縁膜を容易に形成することができる。
第２図（Ａ）〜（Ｆ）は本発明をFAMOS構造の不揮発性
記憶装置に適用した実施例をその製造工程順に示す図で
ある。
記憶装置に適用した実施例をその製造工程順に示す図で
ある。
先ず、同図（Ａ）のように第１の導伝型（例えばＰ型）
の半導体（シリコン）基板10を熱酸化することによりフ
ィールド絶縁膜11とゲート絶縁膜12（いずれも熱酸化Si
O2膜）を形成する。
の半導体（シリコン）基板10を熱酸化することによりフ
ィールド絶縁膜11とゲート絶縁膜12（いずれも熱酸化Si
O2膜）を形成する。
そして、全面にポリシリコン膜13をCVD法等により所定
の厚さに形成した上、フォトリソグラフィ技術等の選択
エッチング法を用いて同図（Ｂ）のように記憶素子（メ
モリセル）の形成位置にのみポリシリコン膜13を残すよ
うにパターニングを行なう。このポリシリコン膜13は電
荷を蓄積するためのフローティングゲートとして構成さ
れるものである。このポリシリコン膜13は低抵抗化のた
めにＰ（りん）等の不純物原子をドープしてある。な
お、ポリシリコン膜13のパターニングに続いて周辺回路
用のMOSFET形成位置ではゲート絶縁膜12が除去される。
の厚さに形成した上、フォトリソグラフィ技術等の選択
エッチング法を用いて同図（Ｂ）のように記憶素子（メ
モリセル）の形成位置にのみポリシリコン膜13を残すよ
うにパターニングを行なう。このポリシリコン膜13は電
荷を蓄積するためのフローティングゲートとして構成さ
れるものである。このポリシリコン膜13は低抵抗化のた
めにＰ（りん）等の不純物原子をドープしてある。な
お、ポリシリコン膜13のパターニングに続いて周辺回路
用のMOSFET形成位置ではゲート絶縁膜12が除去される。
次に、無機シランを用いたCVDシリコン酸化膜（CVDSiO2
膜）を全面に堆積した後、熱酸化を行なうことにより、
同図（Ｃ）のように絶縁膜14を形成する。即ち、無機シ
ランを用いたCVDSiO2膜15はモノシラン（SiH4）又はジ
クロルシラン（SiH2Cl2）等の無機シランとN2Oとを用
い、これを1Torr程度の圧力下で900℃程度に加熱するこ
とにより、次式の反応によって得ることができる。
膜）を全面に堆積した後、熱酸化を行なうことにより、
同図（Ｃ）のように絶縁膜14を形成する。即ち、無機シ
ランを用いたCVDSiO2膜15はモノシラン（SiH4）又はジ
クロルシラン（SiH2Cl2）等の無機シランとN2Oとを用
い、これを1Torr程度の圧力下で900℃程度に加熱するこ
とにより、次式の反応によって得ることができる。
SiH2＋2N2O→SiO2＋2N2＋2H2 SiH2Cl2＋2N2O→SiO2＋2H2＋2HCl ここで、N2Oの代りにCO2を使用してもよく、この場合加
熱温度は1000℃程度にする必要がある。
熱温度は1000℃程度にする必要がある。
そして、このようにしてCVDSiO2膜15を形成した後に、
前述の熱酸化を施すことにより、第３図に一部を拡大図
示するように、CVDSiO2膜15とポリシリコン膜13の界
面、更に本例の場合にはCVDSiO2膜15とシリコン基板10
の界面、正確にはポリシリコン膜13とシリコン基板10の
各主面に熱酸化によるSiO2膜16a,16bが形成される。こ
の結果、前記絶縁膜14は無機シランを用いたCVDSiO2膜1
5と、熱酸化によるSiO2膜16a又は16bの２層構造として
形成されることになる。
前述の熱酸化を施すことにより、第３図に一部を拡大図
示するように、CVDSiO2膜15とポリシリコン膜13の界
面、更に本例の場合にはCVDSiO2膜15とシリコン基板10
の界面、正確にはポリシリコン膜13とシリコン基板10の
各主面に熱酸化によるSiO2膜16a,16bが形成される。こ
の結果、前記絶縁膜14は無機シランを用いたCVDSiO2膜1
5と、熱酸化によるSiO2膜16a又は16bの２層構造として
形成されることになる。
次いで、前記絶縁膜14上の全面にCVD法によりポリシリ
コン膜17を第２図（Ｄ）のように全面に形成し、しかる
上でこれを前記絶縁膜14およびポリシリコン膜13と共に
順序的にエッチングすることにより、同図（Ｅ）のよう
に記憶素子QMの部位にフローティングゲート13aとコン
トロールゲート17aをパターニングし、周辺MOSFETQS部
位にゲート17bをパターニングする。その上で熱酸化処
理しSiO2膜18を全面に薄く形成する。
コン膜17を第２図（Ｄ）のように全面に形成し、しかる
上でこれを前記絶縁膜14およびポリシリコン膜13と共に
順序的にエッチングすることにより、同図（Ｅ）のよう
に記憶素子QMの部位にフローティングゲート13aとコン
トロールゲート17aをパターニングし、周辺MOSFETQS部
位にゲート17bをパターニングする。その上で熱酸化処
理しSiO2膜18を全面に薄く形成する。
次に、同図（Ｆ）のように前記各ゲート13a,17a,17bを
利用したセルフアライン法により、Ｐ（りん）やAS（ひ
素）等の第２の導電型（Ｎ型）の不純物をイオン打込み
し又は拡散させ、基板10上にソース・ドレイン層19,20
を形成する。そして、全面にPSG等の層間絶縁膜21を形
成し、コンタクトホール22およびAl配線23を常法により
形成し、更にパッシベーション膜24を全面に形成するこ
とにより、FAMOS構造の不揮発性記憶装置を完成するこ
とができる。
利用したセルフアライン法により、Ｐ（りん）やAS（ひ
素）等の第２の導電型（Ｎ型）の不純物をイオン打込み
し又は拡散させ、基板10上にソース・ドレイン層19,20
を形成する。そして、全面にPSG等の層間絶縁膜21を形
成し、コンタクトホール22およびAl配線23を常法により
形成し、更にパッシベーション膜24を全面に形成するこ
とにより、FAMOS構造の不揮発性記憶装置を完成するこ
とができる。
なお、前記した無機シランのCVDSiO2堆積については、
例えばK.Watanabe et.al:J.Electrochem.Soc.Solid−St
ate Science and Technology Vol.128,NO.12Dec.1981P.
2630〜2635に記載がある。
例えばK.Watanabe et.al:J.Electrochem.Soc.Solid−St
ate Science and Technology Vol.128,NO.12Dec.1981P.
2630〜2635に記載がある。
したがって、このように構成された装置によれば、特に
FAMOS構造FETのフローティングゲート13aとコントロー
ルゲート17aとの間の絶縁膜14を無機シランのCVDSiO2膜
15と熱酸化のSiO2膜16aとで構成しているので、無機シ
ランのCVDSiO2膜の電気的特性が単結晶シリコン熱酸化S
iO2膜に近くかつ従来の有機シランCVDSiO2膜よりも高い
絶縁破壊の電界強度を有していることから、絶縁膜14を
薄型化しても充分な電界強度を得ることができる。即
ち、無機シランを用いたCVDSiO2膜15は、下地のフロー
ティングゲート13a、つまりポリシリコン膜13の結晶方
位，結晶粒界の影響を受けなくなり、したがって電界集
中が生じ難くなり膜の絶縁破壊の電界強度が向上でき
る。また、これと同時に下地のポリシリコン膜13との界
面に熱酸化のSiO2膜16aが存在しているので界面特性が
向上され、これにより同一膜厚の絶縁物を形成するに際
して熱酸化によるSiO2膜の寄与分を少なくすることがで
きるので熱酸化SiO2膜の凹凸を小さくでき、電界集中の
低減による電界強度の向上を助長できる。
FAMOS構造FETのフローティングゲート13aとコントロー
ルゲート17aとの間の絶縁膜14を無機シランのCVDSiO2膜
15と熱酸化のSiO2膜16aとで構成しているので、無機シ
ランのCVDSiO2膜の電気的特性が単結晶シリコン熱酸化S
iO2膜に近くかつ従来の有機シランCVDSiO2膜よりも高い
絶縁破壊の電界強度を有していることから、絶縁膜14を
薄型化しても充分な電界強度を得ることができる。即
ち、無機シランを用いたCVDSiO2膜15は、下地のフロー
ティングゲート13a、つまりポリシリコン膜13の結晶方
位，結晶粒界の影響を受けなくなり、したがって電界集
中が生じ難くなり膜の絶縁破壊の電界強度が向上でき
る。また、これと同時に下地のポリシリコン膜13との界
面に熱酸化のSiO2膜16aが存在しているので界面特性が
向上され、これにより同一膜厚の絶縁物を形成するに際
して熱酸化によるSiO2膜の寄与分を少なくすることがで
きるので熱酸化SiO2膜の凹凸を小さくでき、電界集中の
低減による電界強度の向上を助長できる。
更に、無機シランのCVDSiO2膜は膜収縮が極めて小さい
ので段差部における膜質の低下も小さくなり、後工程に
おける熱処理によっても不具合は生じない。
ので段差部における膜質の低下も小さくなり、後工程に
おける熱処理によっても不具合は生じない。
また、絶縁膜14の薄型化により高集積化が有利になると
共に熱酸化SiO2膜を薄くできるので、前述した第１図の
段差構造はできにくく、段差部における導通不良が防止
できると共に、サイドエッチング量の少ない高集積化に
有利な異方性ドライエッチング技術を利用できる。
共に熱酸化SiO2膜を薄くできるので、前述した第１図の
段差構造はできにくく、段差部における導通不良が防止
できると共に、サイドエッチング量の少ない高集積化に
有利な異方性ドライエッチング技術を利用できる。
（１）絶縁膜、特にポリシリコンを導電体膜とする絶縁
膜を無機シランのCVDSiO2膜と熱酸化SiO2膜とで構成し
ているので、CVDSiO2膜の有する絶縁破壊の高電界強度
により絶縁膜全体の電界強度を向上することができる。
膜を無機シランのCVDSiO2膜と熱酸化SiO2膜とで構成し
ているので、CVDSiO2膜の有する絶縁破壊の高電界強度
により絶縁膜全体の電界強度を向上することができる。
（２）無機シランのCVDSiO2膜の膜収縮が非常に小さい
ので段差部における膜質の低下も極めて小さくできる。
ので段差部における膜質の低下も極めて小さくできる。
（３）電界強度や膜質を向上できるので、絶縁膜の薄型
化を実現して高集積化に有利になると共に、段差部にお
ける上層膜の不具合を解消して異方性エッチング技術の
使用を可能にし、高集積化を助長できる。
化を実現して高集積化に有利になると共に、段差部にお
ける上層膜の不具合を解消して異方性エッチング技術の
使用を可能にし、高集積化を助長できる。
（４）無機シランCVDSiO2膜とポリシリコン膜との間に
熱酸化SiO2膜が介在しているので両者の界面特性を向上
できる。
熱酸化SiO2膜が介在しているので両者の界面特性を向上
できる。
（５）無機シランCVDSiO2膜の形成後に熱処理して熱酸
化SiO2膜を形成しているので、界面特性のよい熱酸化Si
O2膜形成とともにCVDSiO2膜のち密化を図ることがで
き、絶縁膜全体の電界強度を向上させることができる。
化SiO2膜を形成しているので、界面特性のよい熱酸化Si
O2膜形成とともにCVDSiO2膜のち密化を図ることがで
き、絶縁膜全体の電界強度を向上させることができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で変更が可能
である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で変更が可能
である。
たとえば、ポリシリコンへの不純物をドープすることに
よる（熱処理による）表面の凹凸を低減するために、不
純物を殆んど含まない状態でポリシリコン膜を堆積形成
し、かつその上に無機シランのCVDSiO2膜を通して不純
物をポリシリコン膜中にイオン注入し、熱酸化SiO2の形
成時に不純物原出願しの活性化を行なうようにしてもよ
い。又は、先に無機シランCVDSiO2膜と熱酸化SiO2膜の
両者を形成した後に不純物のイオン注入、熱処理による
活性化を行なってもよい。
よる（熱処理による）表面の凹凸を低減するために、不
純物を殆んど含まない状態でポリシリコン膜を堆積形成
し、かつその上に無機シランのCVDSiO2膜を通して不純
物をポリシリコン膜中にイオン注入し、熱酸化SiO2の形
成時に不純物原出願しの活性化を行なうようにしてもよ
い。又は、先に無機シランCVDSiO2膜と熱酸化SiO2膜の
両者を形成した後に不純物のイオン注入、熱処理による
活性化を行なってもよい。
以上の説明の如く本発明者によってなされた発明はその
背景となった利用分野であるFAMOS構造の不揮発性記憶
装置に適用した場合に有用である。
背景となった利用分野であるFAMOS構造の不揮発性記憶
装置に適用した場合に有用である。
第１図は従来の不具合を説明するための一部断面図、 第２図（Ａ）〜（Ｆ）は本発明装置の製造方法の工程断
面図、 第３図は要部の拡大断面図である。 10…半導体（シリコン）基板、11…フィールド絶縁膜、
12…ゲート絶縁膜、13…ポリシリコン膜、13a…フロー
ティングゲート、14…絶縁膜、15…CVDSiO2膜、16a,16b
…熱酸化SiO2膜、17a…コントロールゲート、17b…ゲー
ト、18…SiO2膜、19,20…ソース・ドレィン層、21…PS
G、24…パッシベーション。
面図、 第３図は要部の拡大断面図である。 10…半導体（シリコン）基板、11…フィールド絶縁膜、
12…ゲート絶縁膜、13…ポリシリコン膜、13a…フロー
ティングゲート、14…絶縁膜、15…CVDSiO2膜、16a,16b
…熱酸化SiO2膜、17a…コントロールゲート、17b…ゲー
ト、18…SiO2膜、19,20…ソース・ドレィン層、21…PS
G、24…パッシベーション。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】半導体基体主面の一部にゲート酸化膜を形
成する工程と、そのゲート酸化膜上に電荷を蓄積するた
めのフローテイングゲートとして作用するポリシリコン
膜を形成する工程と、そのポリシリコン膜表面に無機シ
ランとN2OまたはCO2との反応によるCVDSiO2膜を堆積形
成する工程と、前記CVDSiO2の形成の後に前記ポリシリ
コン膜の表面を熱酸化し、そのポリシリコン膜と前記CV
DSiO2膜との界面に熱酸化によるSiO2膜を形成する工程
と、前記CVDSiO2膜が形成されたポリシリコン膜上にコ
ントロールゲートとして作用する導体層を形成する工程
とを有することを特徴とする不揮発性半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100475A JPH0732204B2 (ja) | 1984-05-21 | 1984-05-21 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100475A JPH0732204B2 (ja) | 1984-05-21 | 1984-05-21 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245253A JPS60245253A (ja) | 1985-12-05 |
| JPH0732204B2 true JPH0732204B2 (ja) | 1995-04-10 |
Family
ID=14274935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100475A Expired - Lifetime JPH0732204B2 (ja) | 1984-05-21 | 1984-05-21 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732204B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110071A (ja) * | 2005-09-16 | 2007-04-26 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135291A (en) * | 1974-09-20 | 1976-03-25 | Matsushita Electric Ind Co Ltd | Handotaisochi no seizohoho |
| JPS5750077B2 (ja) * | 1974-10-18 | 1982-10-25 | ||
| JPS588578B2 (ja) * | 1974-11-27 | 1983-02-16 | 富士通株式会社 | ハンドウタイソウチノ セイゾウホウホウ |
| JPS603779B2 (ja) * | 1978-06-07 | 1985-01-30 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPS5624939A (en) * | 1979-08-06 | 1981-03-10 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1984
- 1984-05-21 JP JP59100475A patent/JPH0732204B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110071A (ja) * | 2005-09-16 | 2007-04-26 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60245253A (ja) | 1985-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3600326B2 (ja) | 不揮発性半導体メモリ装置およびその製造方法 | |
| JPH0451071B2 (ja) | ||
| JP2689038B2 (ja) | 半導体装置およびその製造方法 | |
| KR100202975B1 (ko) | 반도체 장치의 제조방법 | |
| JPS6235268B2 (ja) | ||
| EP0287031B1 (en) | High breakdown voltage insulating film provided between polysilicon layers | |
| JPH0732204B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0371768B2 (ja) | ||
| JPH1098009A (ja) | 半導体素子の配線構造及び製造方法 | |
| JP2867782B2 (ja) | 半導体不揮発性記憶装置の製造方法 | |
| JP3140023B2 (ja) | 半導体装置及びその製造方法 | |
| TWI239598B (en) | Semiconductor memory device and manufacturing method thereof | |
| EP0456319B1 (en) | Floating gate field effect transistor structure and method for manufacturing the same | |
| JPH0454390B2 (ja) | ||
| JP2874062B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2000058684A (ja) | 電界効果型半導体メモリ装置およびその製造方法 | |
| JPS61123181A (ja) | 半導体装置の製造方法 | |
| KR100260520B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
| JP3141492B2 (ja) | 不揮発性記憶素子の製造方法 | |
| JP2685493B2 (ja) | 半導体装置の製造方法 | |
| JP2961388B2 (ja) | 不揮発性半導体メモリの製造方法 | |
| JPH09129756A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0582071B2 (ja) | ||
| JP2556155B2 (ja) | 半導体装置の製造方法 | |
| JPS6118340B2 (ja) |