JPH07319692A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【目的】第１種命令と第２種命令とからなるシーケンス
制御プログラムの第１種、第２種命令のそれぞれを、第
１制御演算手段と第２制御演算手段とによって処理する
形式のプログラマブルコントローラの実行速度を上げ
る。 【構成】データ入力手段としてのバスドライバ22と分配
回路40、データ出力回路としてのバスドライバ21と選択
回路30、レジスタRA,RB 、先頭番地生成回路IA、ビット
プロセッサ（ＢＰ）21とからなるＢＰＵ120 を第１制御
演算手段として使用し、ＢＰ21はシーケンス制御命令を
入力すると第１種命令と第２種命令に区分し、第２種命
令の場合は、この命令に含まれる情報から先頭番地生成
回路IA内のメモリを検索して第２種命令の実行プログラ
ムを格納するプログラムの先頭番地を得、レジスタRA,R
B にオペランドをシーケンス制御プログラムから読み出
して格納後、制御を第２制御演算手段に渡して第２種命
令を実行させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主としてビットと単位
の演算処理を行う第１の制御演算手段（以下の説明では
ＢＰＵの略語を使う）と、汎用のデータ処理を行う第２
の制御演算手段（以下の説明ではＣＰＵの略語を使う）
とによってシーケンス制御命令を実行するプログラマブ
ルコントローラに関する。

【０００２】

【従来の技術】プログラマブルコントローラは一般に制
御演算手段を有し、プログラマブルコントローラによる
シーケンス制御は、この制御演算手段がシーケンス制御
の内容を現すプログラムを実行することによって行われ
る。シーケンス制御は自動扉の前に人が検出されたこと
を条件に扉を開くといった条件制御や、扉を開き人の通
過後に閉じるといった順序制御が大部分を占め、これら
の制御は論理演算などのビット単位のデータ処理を主と
する制御である。従って、プログラマブルコントローラ
を構成する制御演算手段が１個の場合は、この制御演算
手段が実行するプログラムの大部分がアンド、オア、ノ
ットなどの論理演算命令やビット単位のデータ転送など
のビット単位の処理（以下の説明ではビットデータ処理
と略記する）であるといえる。ところが制御演算手段の
発達にともないプログラマブルコントローラは単に条件
制御や順序制御にとどまらず、位置決め制御や、環境の
温度制御など等簡単な論理演算に比較すると複雑でデー
タ量が多い演算を必要とする制御をも実行できるように
なった。しかし大きいデータを扱い複雑な処理を行う命
令を有する制御演算手段はビットデータ処理も勿論実行
可能ではあるが、ビットデータ処理の処理速度に関して
は、ビットデータ処理専用に作られた制御演算手段には
遠く及ばない。そこで、プログラマブルコントローラが
実行する命令の内、ビットデータ処理はこの処理専用に
作られた第１の制御演算手段としての、ビットプロセッ
サ（以下の説明ではＢＰと略称する）を有するビット演
算処理手段（ＢＰＵ）を使用してシーケンス制御全体と
しての実行速度を上げ、大きいデータを扱う命令には、
大きいデータの処理に適した第２の制御演算手段として
のＣＰＵを使用して高度のデータ処理をも行える形式の
プログラマブルコントローラが製作されるようになっ
た。以下の説明ではＢＰＵが実行するシーケンス制御命
令を第１種命令、ＣＰＵが実行するシーケンス制御命令
を第２種命令と記して区別する。

【０００３】ＢＰＵとＣＰＵの両方を有するプログラマ
ブルコントローラの一例を、図７により説明する。図に
おいて、１はプログラマブルコントローラである。10は
ＣＰＵ、20はＢＰＵ、30はシステムＲＯＭ、40はシステ
ムＲＡＭ、50はユーザーＲＡＭであり、これらはプログ
ラマブルコントローラ１の主要部を構成する要素であ
る。システムＲＯＭ30は、このプログラマブルコントロ
ーラの主要機能を決定するシステムプログラムと、ＣＰ
Ｕが実行すべき第２種命令用のプログラム（第２種命令
はＣＰＵが固有にもつ機械語の一つのみで処理できない
場合が多く、この場合は第２種命令の名称に代表される
サブルーチンプログラムにより処理される）が格納され
た読み出し専用のメモリである。システムＲＡＭ40は、
シーケンス制御プログラムの実行に当たって必要とされ
るデータが格納される記憶手段としてのＲＡＭ（Random
Access Memory）であり、ユーザーＲＡＭ50は、シーケ
ンス制御プログラムが格納されるＲＡＭである。ABはア
ドレスバスであって、ＣＰＵ10またはＢＰＵ20の制御の
もとに出力される番地信号を伝送する信号母線であり、
DBはデータバスであって、このプログラマブルコントロ
ーラを構成する各部分のデータを伝送する信号母線であ
り、CBはコントロールバスであって、ＣＰＵ10あるいは
ＢＰＵ20から出力される制御信号や、制御信号を入力さ
れた構成要素の応答信号を伝送する信号母線である。60
はユーザーＲＡＭ50に格納されたシーケンス制御プログ
ラムを構成する命令の格納番地を記憶するプログラムカ
ウンタ（以下の説明ではＰＣと略記する）であって、Ｐ
Ｃ60はＣＰＵ10またはＢＰＵ20からコントロールバスCB
を介して端子OEに入力される信号が０になることを条件
に、このカウンタが記憶するデータを番地信号としてア
ドレスバスABに出力し、ＣＰＵ10からコントロールバス
CBを介して端子WEに入力される信号が０になることを条
件に、この時点にデータバスDBを経由して伝送されてい
るデータを記憶し、また端子CKに０，１，０と変化する
パルスが、１回入力されるごとに、このカウンタが記憶
するデータに１を加算する。

【０００４】図８の(a) は、プログラマブルコントロー
ラ１によって処理される命令の一般的な形式を示した図
であって、命令は命令の主要機能を現す命令コードIC
と、命令の処理の対象となるデータの所在場所を示すメ
モリの番地、などのオペランドOPi(i は番号1 〜3)とか
らなる。命令のメモリへの格納順序は、ＣＰＵの命令の
実行順序に合わせて、例えば本例の様にオペランドが３
個ある場合は、番地n 〜n+3 番地のメモリに命令コード
IC、第 1オペランドOP1 、第２オペランドOP2 、第３オ
ペランドOP3 の順序にする。図８の(b) は命令コードIC
の構成例を示す図であって、本例では命令コードICを構
成する各ビット単位の記憶要素の最上位のビットB0の内
容が０か１かによって、第１種命令と第２種命令とを区
分し、ビットB0に続く複数ビット群B1によって命令の種
類を現し、ビット群B1に続くビット群B2によってオペラ
ンドの数などを現す。図８の(c) はオペランドOPi の構
成例を示す図であって、本例では最上位からの複数ビッ
トOB0 でオペランドの種類別、例えばこのオペランドが
即値として直接処理されるデータか、データの所在を示
す番地かを表し、OB0 に続く複数ビットOB1 で即値や番
地などを表す。

【０００５】図７に示した構成要素を有するプログラマ
ブルコントローラ１の動作を図９に示すフローチャート
により説明する。なお処理する命令は、図８に示したオ
ペランドに番地を含む形式のものとする。図９に戻り、
プログラマブルコントローラの電源が投入されるとＣＰ
Ｕ10（図７）がシステムＲＯＭ30に格納されたシステム
プログラムに従って、初期設定CS0 を実行する。初期設
定CS0 にはシーケンス制御プログラムの最初に実行すべ
き命令が格納されているメモリの番地をＰＣ60に設定す
る動作が含まれる。初期設定CS0 が終了した段階でＣＰ
Ｕ10はＢＰＵ20を起動させる信号をコントロールバスCB
を介してＢＰＵ20に送信して、シーケンス制御を実行す
るための制御をＢＰＵ20に渡し、ＣＰＵ10に課せられた
他の仕事があればこれを実行する。ＢＰＵ20はプログラ
マブルコントローラ１への起動信号を処理BS1 において
待ち、起動信号が入力されるとＢＰＵ20は処理BS2 にお
いて、ＰＣ60を制御し、ＰＣ60が記憶するデータを番地
信号として、ユーザーＲＡＭ50に格納されたシーケンス
制御プログラムの命令を読み込み、処理BS3 において第
１種命令か否かを判断する。第１種命令の場合は処理BS
4 においてＢＰＵ20内部の回路によって処理する。第２
種命令の場合は、ＣＰＵ10にシーケンス制御の実行を再
開する指令信号を送信して、制御をＣＰＵ10に渡し、Ｃ
ＰＵ10からの処理完了の信号を図のフローチャートの符
号SW2 に示す命令実行上の位置で待機する。ＣＰＵ10は
ＢＰ20からの信号を入力されると、その時実行中の他の
プログラムがあれば、そのプログラムの実行は一時中断
してフローチャートに符号SW1で示す命令実行上の位置
からシーケンス制御の命令を実行する。即ち、ＢＰＵ20
から渡された制御に従って、ＰＣ60が示す番地からシー
ケンス制御プログラムの命令を処理CS1 によって読み出
し、この命令を構成する命令コードIC( 図８の(b) 参
照）から処理CS2 において命令の種類を判別し、さらに
この処理で実行内容を格納したプログラムの先頭番地を
生成し、生成した先頭番地を処理CS3 においてＣＰＵ中
のレジスタに格納する。ついで処理CS4 において先に読
み込まれた命令コードICから、オペランドの数を生成
し、処理CS5 においてこの生成された数をＣＰＵ内のレ
ジスタに格納する。処理CS6 においては処理CS5 におい
て判明したオペランドの数だけ、オペランドを順次ユー
ザーＲＡＭ50から読み出し、CS6までの処理によって得
られた情報を使用して処理CS７において最終のデータ処
理を行い、完了後シーケンス制御をＢＰＵ20に渡す。

【０００６】ＢＰＵ20はフローチャートの符号SW2 で示
した位置からシーケンス制御の実行を再開し、処理BS5
においてＰＣ60が保持するデータに１を加算して、処理
済のシーケンス制御命令の次の番地にＰＣの内容を歩進
させる。その後処理BS2 の実行に戻り、以後処理BS2 〜
BS5 の処理を繰り返す。以上に述べた処理BS2 〜BS5 の
一巡のサイクルは、実行サイクルと称され、１実行サイ
クルの所要時間はプログラマブルコントローラのプログ
ラム処理速度の指標となる時間である。例えばシーケン
ス制御においてあるスイッチの開閉状態を検出するプロ
グラムがあったとするとこのスイッチの開閉状態が検出
できる機会は、１サイクル中に１度であるから、１実行
サイクルの所要時間が短い程、リアルタイムに近い処理
が行われる。シーケンス制御はリアルタイムの処理を基
本とするから実行サイクルはできるだけ短いことが望ま
しい。特に高速の機械の制御などにおいては、実行サイ
クルの長短がＰＣの性能を判断する基準になる。

【０００７】

【発明が解決しようとする課題】前述したとおり、ＢＰ
ＵとＣＰＵとを構成要素とするプログラマブルコントロ
ーラにおいては、シーケンス制御プログラムのなかで多
数をしめるビットデータ処理を、ビットデータ処理専用
に作られたＢＰＵに実行させることによって、実行サイ
クルの短縮を行っている。ところがシーケンス制御に要
求される制御の内容が次第に高度化し、プログラムの量
も増えるに及んで第２種命令が占める割合や、実行回数
が増大し、実行サイクルの短縮のためには、第２種命令
自体の処理時間の短縮が強く要請されるようになってい
る。

【０００８】本発明の目的は、上述した要請に答えるた
めにプログラマブルコントローラにおけるシーケンス制
御プログラムを構成する第２命令の実行時間を短縮する
ことである。

【０００９】

【課題を解決するための手段】前述の目的を達成するた
め、本発明によれば、第１種の命令と第２種の命令とか
らなるシーケンス制御用プログラムの内の第１種命令を
実行する第１の制御演算手段と、第２種命令を実行する
第２の制御演算手段と、シーケンス制御プログラムとこ
のプログラムの実行に必要なデータとを格納する記憶手
段とを有するプログラマブルコントローラにおいて、第
１制御演算手段は、先頭番地生成回路とレジスタ群とデ
ータ入力手段とデータ出力手段とを有し、シーケンス制
御用プログラムの命令の形式から第１種命令と第２種命
令の区分をし、第２種命令の場合は、この命令の実行プ
ログラムの先頭番地を先頭番地生成回路内部で生成して
記憶し、さらにデータ入力手段を介して第１種命令のオ
ペランドをレジスタ群に格納し、第２制御演算手段は第
１制御演算手段からの信号を受けて、先頭番地生成回路
が記憶する内容とレジスタ群が記憶する内容とを、デー
タ出力手段を介して入力し、この入力した内容に基づい
て第２種命令を実行するものであることを特徴とする。

【００１０】また、第１制御演算手段は番地出力手段を
有し、レジスタ群に格納した第２種命令のオペランドが
第２制御演算手段の演算処理の対象となるデータの所在
番地を表す場合は、この番地を番地出力手段を介して記
憶手段に出力し、この記憶手段から番地の内容をデータ
入力手段を介してレジスタ群に格納するものであること
を特徴とする。

【００１１】さらに、第１制御演算手段は、第２種命令
の内の特定の命令用の演算手段と判別手段とを有し、第
２種命令の演算処理の対象となるデータと演算処理の処
理結果を格納すべき記憶手段の番地とをレジスタ群に格
納した場合に、このデータを使って行う演算処理が演算
手段によって処理可能か否かを判別手段によって判別
し、処理可能の場合は、記憶手段に番地出力回路を介し
て番地信号を出力し、演算手段による処理結果をデータ
出力回路を介して記憶手段の番地信号によって指定され
た番地に格納するものであることを特徴とする。

【００１２】

【作用】第１種命令と第２種命令とからなるシーケンス
制御用プログラムの内の第１種命令を実行する第１の制
御演算手段と、シーケンス制御プログラムの内の第２種
命令を実行する第２の制御演算手段と、シーケンス制御
プログラムとこのプログラムの実行に必要なデータとを
格納する記憶手段とを有するプログラマブルコントロー
ラにおいて、第１の制御演算手段は、シーケンス制御命
令を読み込むと、この命令の形式から第１種命令と第２
種命令の区分をし、第２種命令の場合は、先頭番地生成
回路にこの命令の実行プログラムの先頭番地を記憶し、
さらにデータ入力手段を介して、この命令のオペランド
を入力し、レジスタ群に記憶する。第２の制御演算手段
は第１の制御演算手段からシーケンス制御命令の実行を
促す信号を受けると、第１の制御演算手段が有するデー
タ出力手段を介して第２種命令の実行プログラムの先頭
番地を先頭番地生成回路から入力し、この命令のオペラ
ンドをレジスタ群から入力して、第２種命令の実行プロ
グラムを実行する。

【００１３】さらに、第１制御演算手段に番地出力手段
を付加したものにおいては、レジスタ群に格納した応用
命令のオペランドが第２の制御演算手段の演算処理の対
象となるデータの所在番地を表す場合は、この番地を番
地出力手段を介して記憶手段に出力し、記憶手段から番
地の内容をデータ入力手段を介してレジスタ群に格納
し、第２の制御演算手段は第１の制御演算手段が有する
データ出力手段を介して第２種命令プログラムの先頭番
地を先頭番地生成回路から入力し、この命令の実行に必
要なオペランドをレジスタ群から入力し、入力したオペ
ランドを直接処理の対象とするデータとして扱い、第２
種命令プログラムを実行する。

【００１４】さらにまた、第１制御演算手段に演算処理
手段を付加したものにおいては、第１制御演算手段は、
第２種命令の演算処理の対象となるデータと演算処理の
処理結果を格納すべき記憶手段の番地とをレジスタ群に
格納した場合に、このデータを使って行う演算処理が自
己が有する演算手段によって処理可能であることを、自
己が有する判別回路の出力信号が示す場合は、自己のレ
ジスタに格納している処理結果を格納すべき記憶手段の
番地を番地出力回路を介して出力し、この番地に演算手
段の処理結果を直接格納する。

【００１５】

【実施例】

（実施例１）図１に請求項１に記載のプログラマブルコ
ントローラの一実施例の内、第１の演算手段としてのＢ
ＰＵ120 のブロック図を示す。このＢＰＵを構成要素と
するプログラマブルコントローラ（以下の説明ではプロ
グラマブルコントローラ100と称する）は、図７に示し
たプログラマブルコントローラとＢＰＵの部分を除いて
同一であり、同一のものは同一の符号を付して説明を省
略する。なお図１において、ＰＣ60、アドレスバスAB、
データバスDB、コントロールバスCBは、図７の同符号で
示されたものと同一であり、ＢＰＵ120 の動作に直接関
係する部分であるので、ＢＰＵ120 のブロック図ととも
に示されている。

【００１６】ＢＰＵ120 は、ビットプロセッサ（以下の
説明ではＢＰの略号を使用する）21、データ入力手段と
してのバスドライバ 22 と分配回路40、データ出力手段
としてのバスドライバ 21 と選択回路30とからなる。Ｂ
Ｐ21は、ビットデータ処理とＢＰＵ全体の制御とを行う
回路である。バスドライバ2i(iは番号を示す二桁目の数
1 または2 ）は二値の制御信号Si(iは1 または2 の番
号）を入力されて、この信号が能動の値を示すときは、
このバスドライバのデータバスに接続する入力側の端子
への入力データを出力側の端子に出力し、非能動の値を
示すときはデータの通過を遮断する回路であり、選択回
路30は選択信号として二値の制御信号Ao0とAo1 とを入
力され、この信号の組み合わせで作られる数値に対応し
て、データ入力端子に入力される複数組のデータの中か
ら一組のデータを選択して出力側の端子に出力する回路
であり、分配回路40は分配信号として二値の制御信号Ai
0 とAi1 とを入力され、この信号の組み合わせで作られ
る数値に対応して、データ入力端子への一組のデータ
を、複数組ある出力データ端子群の中の一組に出力する
回路である。RA,RB は分配回路40が出力するデータを入
力されて、このデータを信号ENが能動の値になった時点
で記憶し、この記憶したデータを選択回路30に出力する
レジスタであり、IAは分配回路40を介して命令コードを
入力されて、基本命令と応用命令の区分をし、応用命令
の場合はその応用命令が格納されているメモリの先頭番
地をレジスタに格納し、この格納した先頭番地を選択回
路30に出力する命令先頭番地生成回路である。

【００１７】図２に命令先頭番地生成回路IAのブロック
図を示す。図において、71はレジスタであり、このレジ
スタを構成する最高位のビット72の内容によって第１種
命令と第２種命令とが区分される。例えばこのビットの
内容が０の場合は、このビットから出力される信号によ
って、図外のビット処理回路が能動となって論理演算等
のビット処理が行われ、１ならば以下に説明する第２種
命令に関する処理が行われる。レジスタ71の内73で示さ
れる部分は第２種命令の先頭番地を格納したＲＡＭ75中
の番地を指定するデータが格納された命令部であり、例
えばこの命令部が８ビット構成の場合は256 個の異なる
第２種命令の先頭番地の格納場所を指定することができ
る。この命令部で選択されたＲＡＭ75の内容は命令先頭
番地レジスタ76に格納されこのレジスタの内容が選択回
路30（図１参照）に出力される。74はレジスタ71の中の
オペランド部であり、この命令の場合はオペランドの個
数を示す数値が格納されている。以下の説明では、先頭
番地レジスタ76に記憶されているデータを先頭番地生成
回路IAが記憶するデータとして説明する。

【００１８】図１のを参照して、プログラマブルコント
ローラ100 の動作を図８に示した形式の命令を実行する
場合を例にして説明する。ＢＰＵ120 に命令の実行が移
ると、ＢＰ21はＰＣ60の端子OEへの信号を０にしてＰＣ
60が保持するシーケンス制御命令が格納されているユー
ザーＲＡＭ50( 図６参照）への番地信号を出力して、こ
の番地にある命令コードIC（この番地には図７に示した
命令形式の命令例えば四則演算命令が格納されているも
のとする）を出力させ、同時に信号S2を能動にし、命令
コードICを分配回路40に入力し、さらに同時に分配回路
への入力データが先頭番地生成回路IAに入力されるよう
に、信号Ai0 とAi1 とを分配回路に入力し、先頭番地生
成回路IAに入力されされた命令コードICがデータとして
確立する時点に合わせて、第２種命令の先頭番地を先頭
番地生成回路IAに記憶させる。以上に説明したとおり、
命令コードICの読み込みから命令先頭番地生成回路IAに
記憶されるまでの処理は、ユーザーＲＡＭ50に番地信号
が到達し、この番地の内容が先頭番地生成回路IAに記憶
されるまでの回路を構成する、各回路要素の同時に進行
する動作によるので、ＢＰＵの１命令の処理時間として
は最短の処理時間である１マシーンサイクルの間に行わ
れる。また先頭番地生成回路IAのオペランド部74（図２
参照）から発せられるオペランドの個数を示す信号によ
り、ＢＰ21はＰＣ60の端子CKに１つのパルス信号を送信
してＰＣの内容に１を加算し、以上に説明した命令コー
ドICの入力動作と同様にして、命令コードICの次の番地
に格納されているオペランドOP1 を読み出し、同時に分
配回路への信号Ai0,Ai1 が示す数を歩進させて分配回路
の出力がレジスタRAに入力される様に制御してオペラン
ドOP1 をレジスタRAに格納する。さらに同様にしてＰＣ
60の内容を歩進させ、オペランドOP1 の格納番地に続く
番地に格納されているオペランドOP2 をレジスタRBに格
納する。一つのオペランドを読み出してレジスタに格納
するまでの処理も同時に進行する回路素子の動作によっ
て行われるので、ＢＰＵ21の１マシーンサイクル内に完
了する。

【００１９】次いでＢＰＵ120 は図外のＣＰＵにシーケ
ンス制御命令の実行を促す信号を送信する。この信号を
受けてＣＰＵは選択回路30とバスドライバ21とにコント
ロールバスCBを介して信号を送り命令先頭番地生成回路
IAの内容で示される第２種命令プログラムの先頭番地を
入力し、オペランドOP1,OP2 をレジスタRA,RB から入力
して、第２種読命令プログラムを実行する。

【００２０】図３は以上に説明したＢＰＵ120 を有する
プログラマブルコントローラの初期設定プログラムを除
く動作を示すフローチャートであり、この図を参照して
図９のフローチャートによって説明した従来の技術によ
るプログラマブルコントローラの動作との差異を説明す
る。ＢＰＵ120 （図１）は上述のとおりに一つの命令の
実行時間としては最短の１マシンサイクルの間に、処理
BS20を完了する。処理BS20の内容は命令コード読み込み
処理BS2 と、ＢＰＵでの処理の可否を判断する処理BS3
と、第２種命令用プログラムの先頭番地読み出しとこの
先頭番地のレジスタへの書き込み処理BS31である。図９
に示したとおり従来のプログラマブルコントローラにお
いては、ここまでに相当する処理をＢＰＵ20による処理
BS2 と処理BS3 および、ＣＰＵ10による処理CS1 〜処理
CS3 によって実行する。従って従来のプログラマブルコ
ントローラ１（図７参照）においてはＣＰＵ10による処
理CS1 〜処理CS3 を余計に必要とし、これを処理時間で
比較すると、本実施例のプログラマブルコントローラ10
0 においては１マシーンサイクルで完了する処理が、従
来のプログラマブルコントローラ１においては、ＣＰＵ
10による処理CS1 〜処理CS3 はそれぞれ１マシーンサイ
クル以上の処理時間を必要とするので、ＢＰＵ20による
処理部分の処理時間を１マシーンサイクルとしてこれを
加え、合計少なくとも４マシーンサイクルを要する。ま
た図３に示す処理BS32においても、プログラマブルコン
トローラ100 においては一つのオペランドあたり、命令
コード読み込みの場合と同様にして１マシーンサイクル
で完了するが、従来のプログラマブルコントローラ１の
場合は、図９に示す処理CS4 と処理CS5 の２個の処理を
必要としデータ読み込みにはデータ読み込みが終了した
か否かの判断をする処理が含まれるので、少なくとも２
マシーンサイクルを必要とする。

【００２１】なお本実施例のシーケンス制御プログラム
実行開始時の図外のＣＰＵによる初期設定においては、
応用命令プログラムの先頭番地を、図外の外部の記憶装
置から読み出してデータバスDBを経由し、図１に示した
先頭番地生成回路IAのＲＡＭ75（図２参照）に格納する
処理が含まれる。 （実施例２）図４に請求項２に記載のプログラマブルコ
ントローラの一実施例の内、第１の制御演算手段として
のＢＰＵ220 のブロック図を示す。このＢＰＵ220 を構
成要素とするプログラマブルコントローラは、図７に示
したプログラマブルコントローラとＢＰＵの部分を除い
て同一であり、同一のものは同一の符号を付して説明を
省略する。

【００２２】ＢＰＵ220 は、ＢＰ21A 、データ入力手段
としてのバスドライバ22と分配回路40、データ出力手段
としてのバスドライバ21と選択回路30、レジスタRA,RB
、命令先頭番地生成回路IA、番地生出力手段としての
バスドライバ23と選択回路31と番地生成回路80とレジス
タRT、を構成要素とする。これらの構成要素のうち、図
１に示したものと同一のものは、同一の符号を付して説
明を省略する。ＢＰ21Aは選択回路31を、この回路への
選択信号Ai2,Ai3 を出力して制御する点を除き、図１に
示したＢＰ21と同一の機能を有するビットプロセッサで
あり、番地生成回路80は、この回路の入力データ端子に
入力されるデータの中の番地に関する部分からＰＣ60が
出力する番地信号と同一の形式の番地信号を生成する回
路であり、例えば、図８の(c) に示した形式のオペラン
ドの場合は、番地部分OB1 の各ビットには１、他のビッ
トには０との論理積演算を施して番地部分を残して上位
のビットを０にする。

【００２３】ＢＰＵ220 を構成要素とするプログラマブ
ルコントローラの命令の実行を図８に示した形式の命令
を実行する場合を例にし、オペランドOP1 〜OP3 は演算
に使用されるデータを格納する記憶手段の番地を表すも
のとして、図４を参照して説明する。シーケンス制御プ
ログラムの実行がＢＰＵ220 に移ると、ＢＰ21A は先
ず、図１により説明のＢＰ21と同様にして命令コードIC
（図８）を読み込み命令先頭番地生成回路IAに格納し、
次いでバスドライバ22と分配回路40とを介して、オペラ
ンドOP1 をレジスタRAに、オペランドOP2 をレジスタRB
に格納する。

【００２４】次いで、ＢＰ21A は、次に述べる動作を開
始する。先ず、選択回路31を制御して、レジスタRAの内
容、即ちオペランドOP1 を番地生成回路80に出力し、番
地生成回路80によってオペランドOP1 から生成された番
地信号をレジスタRTに格納する。次いで、バスドライバ
23を制御してアドレスバスABに出力し、オペランドOP1
が示すメモリ番地に格納されているデータを図外のユー
ザーＲＡＭからデータバスDB上に出力させ、このデータ
がデータバス上で安定する時点においてバスドライバ22
と分配回路40を制御してレジスタRAに格納する。以上に
説明したオペランドOP1 から生成される番地によって指
定されるメモリの内容をレジスタに格納するまでの動作
は、番地信号をレジスタRTに格納するまでの１マシーン
サイクルと、番地出力からこの番地で指定された記憶手
段の内容をレジスタRAに格納するまでの１マシーンサイ
クル、計２マシーンサイクルで行われる。ＢＰＵ220 は
上述のとおりにして、直接演算されるデータをオペラン
ドとして生成し、応用プログラムの先頭番地とともにＣ
ＰＵに渡す。

【００２５】ＢＰＵ220 を有するプログラマブルコント
ローラの動作は、図３のフローチャートによって説明し
た実施例１のプログラマブルコントローラの動作と同様
であるが、図３に示す処理CS11において、本実施例にお
いては、オペランドとしてＢＰＵ220 によって既に作成
されているデータが直接演算の対象とされる点が異な
る。実施例１のプログラマブルコントローラの場合は処
理CS11において直接演算の対象とするデータを得るまで
の動作が、データの所在番地の生成と、生成された所在
番地によるデータの読み出しの準備と、データの読み込
みの、それぞれ異なるマシーンサイクルに分けてＣＰＵ
により行われので、３マシーンサイクル以上の時間を必
要とするが、これに相当する処理を本実施例でば前述の
とおりに２マシンサイクルで完了するので、実行サイク
ルがさらに短縮される。 （実施例３）図５に請求項３に記載のプログラマブルコ
ントローラの一実施例の内、第１の制御演算手段として
のＢＰＵ320 のブロック図を示す。このＢＰＵ320 を構
成要素とするプログラマブルコントローラは、図７に示
したプログラマブルコントローラ１とＢＰＵの部分を除
いて同一であり、同一のものは同一の符号を付して説明
を省略する。

【００２６】ＢＰＵ320 は、ＢＰ21B 、データ入力手段
としてのバスドライバ22と分配回路40、データ出力手段
としてのバスドライバ21と選択回路30、レジスタRA,RB,
RC、命令先頭番地生成回路IA、番地出力手段としてのバ
スドライバ23と選択回路31と番地生成回路80とレジスタ
RT、演算手段としての選択回路32と演算器90を構成要素
とする。これらの構成要素のうち、図４に示したものと
同一のものは、同一の符号を付して説明を省略する。

【００２７】ＢＰ21B は、選択信号Aij(j は番号1 〜2)
がAi3 までの３個の出力信号を有し、この信号によって
選択回路30への８組のデータ群の内から一つのデータ群
が選択できる機能をもち、判別回路100 からの信号SEの
入力値を条件とする動作機能が付加されている点を除
き、図４に示したＢＰ21A と同一の機能を有する。演算
器90は、レジスタRAとレジスタRBとからのデータを入力
されて、この二つのデータの演算、例えば二つのデータ
の積を算出て選択回路32に出力する回路であり、演算結
果の他にこの演算器の実在を示す信号SA10を判別回路10
0 に出力する。91はＢＰＵ320 に実装が予定されている
演算器であるが実在しない。判別回路100は命令先頭番
地生成回路IAからの先頭番地信号IA1 を入力されて、そ
の番地信号から、ＢＰＵ320 内で処理可能な命令か否か
を判断し、処理可能と判断した場合は、演算器の存否を
示す信号SA1i(iは２桁目の番号）を参照し、演算器が実
在するならば、信号SEを能動の値にし、ＢＰＵ320 内で
処理不能または演算器が存在しない場合は信号SEを非能
動の値にする。

【００２８】ＢＰＵ320 を有するプログラマブルコント
ローラの動作を図５により、またこのプログラマブルコ
ントローラの初期設定完了後の動作を示すフローチャー
ト図６を参照して説明する。なお図のに示すフローチャ
ートは図３に示したフローチャートと同一の処理を表す
部分は同一の符号を付して説明を省略する。初期設定が
完了しＢＰＵ320 に制御が渡されると、ＢＰ21B は処理
BS2 〜処理BS32までを実行する。ここまでの処理により
命令先頭番地生成回路IAには応用命令の先頭番地が、レ
ジスタRA,RB それぞれデータの所在を表す番地を含むオ
ペランドOP1,OP2 が格納され、またレジスタRCには演算
結果を格納すべき番地を含むオペランドOP3 が格納され
る。

【００２９】さらにオペランドの形式からＢＰ21B によ
ってこのオペランドがデータの所在を表す番地と判断さ
れる場合は、ＢＰ21B は選択回路31によって先ずレジス
タRAを選択して番地生成回路80を介して生成された番地
をレジスタRTに格納し、続けてバスドライバ23を制御し
て番地をアドレスバスABに出力し、この番地で指定され
たメモリの内容をデータバスDBに出力させ、データが安
定した時点でバスドライバ22を制御してこのデータをレ
ジスタRAに格納する。同様にしてレジスタRBにオペラン
ドOP2 から生成されるメモリ番地の内容を、レジスタRC
にオペランドOP3 から生成されるメモリ番地の内容を格
納する。

【００３０】同時に判別回路100 は、命令先頭番地生成
回路IAの出力IA1 と、演算器からの信号SA1iを入力し、
処理可能な命令であって、かつこの命令の演算器が存在
するならばＢＰ21B への信号SEを能動にする。ＢＰ21B
は、信号SEが非能動の場合は図６に示す処理BS33におい
て、制御をＣＰＵに渡し、ＣＰＵによる処理の完了をフ
ローチャート上SW2 で示される位置で待機し、ＣＰＵに
よる処理の完了を待って処理BS5 以下を実行する。信号
SEが能動の場合は、図６に処理BS34として示す処理を次
のとおりに実行する。即ち、ＢＰ21B （図５参照）は選
択回路31を制御してレジスタRCの内容を番地生成回路80
とレジスタRTを介して番地信号をアドレスバスABに出力
し、選択回路32と選択回路30とを介して演算器90の出力
データをデータバスDBに出力する。データバスDB上での
データが安定する時点に図外のＲＡＭにデータ書き込み
を促す信号を送信し、データバスDB上のデータをそのＲ
ＡＭに書き込む。

【００３１】演算は以上に説明したとおり、レジスタRA
とレジスタRBにデータが入力されると直ちに引き続き演
算器90によって行われるので、ＣＰＵにそれぞれのデー
タを読み込んで処理する方法に比較して早い処理が行わ
れる。

【００３２】

【発明の効果】以上に説明したとおり、本発明は、第１
種命令と第２種命令とからなるシーケンス制御用プログ
ラムの内の第１種命令を実行する第１の制御演算手段
と、シーケンス制御プログラムの内の第２種命令を実行
する第２の制御演算手段と、シーケンス制御プログラム
とこのプログラムの実行に必要なデータとを格納する記
憶手段とを有するプログラマブルコントローラにおい
て、第１制御演算手段は、先頭番地生成回路とレジスタ
群とデータ格納手段とデータ出力手段とを有し、シーケ
ンス制御用プログラムの命令の形式から第１種命令と第
２種命令の区分けをし、第２種命令の場合は、この命令
の実行プログラムの先頭番地を先頭番地生成回路の内部
で生成して記憶し、さらにデータ入力手段を介してオペ
ランドをレジスタ群に格納し、第２制御演算手段は第１
の制御演算手段からの信号を入力して、先頭番地生成回
路が記憶する内容とレジスタ群が記憶する内容とを、デ
ータ出力手段を介して入力し、この入力した内容に基づ
いて応用命令を実行するものであるので、本発明によれ
ば、前述のとおりに従来のプログラマブルコントローラ
においては、第２種命令の実行プログラムの先頭番地の
確定までを第２の制御演算手段によって行うために数マ
シーンサイクル以上を要たものを、第１の制御演算手段
によって行い１マシーンサイクルで処理可能とするの
で、高速な実行サイクルを有するプログラマブルコント
ローラが提供される。

【００３３】また、第１の制御演算手段は番地出力手段
を有し、レジスタ群に格納した第２種命令のオペランド
が第２の制御演算手段の演算処理の対象となるデータの
所在番地を表す場合は、この番地を番地出力手段を介し
て記憶手段に出力し、この記憶手段から番地の内容をデ
ータ入力手段を介してレジスタ群に格納するので、第２
の制御演算手段は、自体でオペランドに含まれる番地を
示すデータを使用してデータを読み出す必要がなく、デ
ータ読み出しの動作は、データ読み出し速度の早い第１
制御演算手段によるから、さらに高速のプログラマブル
コントローラが提供される。

【００３４】さらにまた、 第１制御演算手段は、第２
種命令の内の特定の命令用の演算手段と判別手段とを有
し、第２種命令の演算処理の対象となるデータと演算処
理の処理結果を格納すべき記憶手段の番地とをレジスタ
群に格納した場合に、このデータを使って行う演算処理
が演算手段によって処理可能か否かを判別手段によって
判別し、処理可能の場合は、直接記憶手段の指定された
番地に格納するので、さらに高速に動作するプログラマ
ブルコントローラが提供される。

【図面の簡単な説明】

【図１】請求項１記載の発明による一実施例のプログラ
マブルコントローラの第１の制御演算手段としてのＢＰ
Ｕ120 のブロック図と周辺の回路を示す図

【図２】請求項１記載の発明による一実施例のプログラ
マブルコントローラの第１の制御演算手段としてのＢＰ
Ｕが有する先頭番地生成回路IAのブロック図

【図３】請求項１記載の発明による一実施例のプログラ
マブルコントローラの動作を説明するフローチャート

【図４】請求項２記載の発明による一実施例のプログラ
マブルコントローラの第１の制御演算手段としてのＢＰ
Ｕ220 のブロック図と周辺回路を示す図

【図５】請求項３記載の発明による一実施例のプログラ
マブルコントローラの第１の制御演算手段としてのＢＰ
Ｕ320 のブロック図と周辺の回路を示す図

【図６】請求項３記載の発明による一実施例のプログラ
マブルコントローラの動作を説明するフローチャート

【図７】従来の第１の制御演算手段と第２の制御演算手
段とを有するプログラマブルコントローラの主要部を示
すブロック図

【図８】シーケンス制御プログラムの命令の形式の一例
の説明図であって、(a) は一つの命令の全体を現す図、
(b) は命令コードICを現す図、(c) はオペランドOPを現
す図

【図９】従来の第１の制御演算手段と第２の制御演算手
段とを有するプログラマブルコントローラの一例の動作
を示すフローチャート

【符号の説明】

１ プログラマブルコントローラ 120,220,320,20 第１の制御演算手段（ＢＰＵ） ＢＰ ビットデータ処理プロセッサ 21,22,23 バスドライバ S1,S2,S3 バスドライバ制御信号 30 選択回路 40 分配回路 Ao0,Ao1 出力制御信号 IA 先頭番地生成回路 RA,RB,RC,RT レジスタ EN 記憶時点を与える信号 ＰＣ シーケンス制御プログラム用プログラ
ムカウンタ AB アドレスバス DB データバス CB コントロールバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１種の命令と第２種の命令とからなるシ
   ーケンス制御用プログラムの内の前記第１種命令を実行
   する第１の制御演算手段と、前記第２種命令を実行する
   第２の制御演算手段と、前記シーケンス制御プログラム
   とこのプログラムの実行に必要なデータとを格納する記
   憶手段とを有するプログラマブルコントローラにおい
   て、 前記第１制御演算手段は、先頭番地生成回路とレジスタ
   群とデータ入力手段とデータ出力手段とを有し、前記シ
   ーケンス制御用プログラムの命令の形式から第１種命令
   と第２種命令の区分をし、第２種命令の場合は、この命
   令の実行プログラムの先頭番地を前記先頭番地生成回路
   の内部で生成して記憶し、さらに前記データ入力手段を
   介して前記第１種命令のオペランドを前記レジスタ群に
   格納し、前記第２制御演算手段は前記第１制御演算手段
   からの信号を受けて、前記先頭番地生成回路が記憶する
   内容と前記レジスタ群が記憶する内容とを、前記データ
   出力手段を介して入力し、この入力した内容に基づいて
   前記第２種命令を実行するものであることを特徴とする
   プログラマブルコントローラ。
2. 【請求項２】請求項１に記載のプログラマブルコントロ
   ーラにおいて、 第１制御演算手段は番地出力手段を有し、レジスタ群に
   格納した第２種命令のオペランドが第２制御演算手段の
   演算処理の対象となるデータの所在番地を表す場合は、
   この番地を番地出力手段を介して記憶手段に出力し、こ
   の記憶手段から前期番地の内容をデータ入力手段を介し
   て前記レジスタ群に格納するものであることを特徴とす
   るプログラマブルコントローラ。
3. 【請求項３】請求項２に記載のプログラマブルコントロ
   ーラにおいて、 第１制御演算手段は、第２種命令の内の特定の命令用の
   演算手段と判別手段とを有し、第２種命令の演算処理の
   対象となるデータと演算処理の処理結果を格納すべき記
   憶手段の番地とをレジスタ群に格納した場合に、このデ
   ータを使って行う演算処理が前記演算手段によって処理
   可能か否かを前記判別手段によって判別し、処理可能の
   場合は、前記記憶手段に番地出力回路を介して番地信号
   を出力し、前記演算手段による処理結果をデータ出力回
   路を介して前記記憶手段の前記番地信号によって指定さ
   れた番地に格納するものであることを特徴とするプログ
   ラマブルコントローラ。