JPH0728057B2

JPH0728057B2 - 集積回路に集積可能なホール素子

Info

Publication number: JPH0728057B2
Application number: JP61502209A
Authority: JP
Inventors: ポポヴィック・ラディフォエ
Original assignee: エルゲ−ツェット・ランディス・ウント・ギ−ル・ツ−ク・アクチエンゲゼルシャフト
Priority date: 1985-05-22
Filing date: 1986-04-25
Publication date: 1995-03-29
Anticipated expiration: 2010-03-29
Also published as: HU202680B; YU86186A; KR940001298B1; IE861353L; US4929993A; EP0204135A1; CN86103454A; AU5694786A; IN167116B; DE3664245D1; EP0204135B1; DK36187D0; MX168025B; KR880700476A; HUT44364A; RO96967B; CH668146A5; WO1986007195A1; IE57475B1; CA1254668A

Description

【発明の詳細な説明】本発明は請求の範囲第１項の前文に記載の集積回路に集
積可能なホール素子に関する。

このようなホール素子は、例えば電力計あるいは電気計
器などにおいて、電流iNあるいは電圧と電流の積uN・iN
を求めるのに用いられる。ここでuNは電源供給装置の電
源電圧を、iNは電気エネルギーの使用者により消費され
た電流を示す。電流iNは電流により発生した磁場HNに比
例するので、ホール素子により磁場HNを求める時にはホ
ール素子により間接的に電流iNを測定する。ｉをホール
素子に供給される電流を表すものとすると、ホール素子
の出力電圧VHはｉ・HNの積に比例するので、ホール素子
の供給電流ｉが抵抗を用いることによって電源電圧uNに
比例することが保証される場合には、ホール素子により
電圧と電流の積uN・iNも形成することができる。この場
合uNおよびiNないしｉおよびHNは正弦波形であり、正と
負の値をもつので、ホール素子は２乗掛算器として動作
しなければならない。

請求の範囲第１項の前文に記載された集積可能な垂直ホ
ール素子は、文献「垂直ホール効果素子」アール・エス
・ポポヴィック（R.S.Popovic）、IEEE エレクトロン
・デバイス・レターズ、第EDL−５巻、第９号、1984年
９月、第357〜358頁に記載されている。集積可能な垂直
ホール素子とは、集積ホール素子の表面に平行に作用す
る磁場HNを測定するホール素子のことである。

請求の範囲第１項の前文に記載した集積可能な水平ホー
ル素子は米国特許第4253107号から知られている。集積
可能な水平ホール素子とは集積ホール素子の表面に垂直
に作用する磁場HNを測定するホール素子のことである。

ホール素子の安定性、特に長期的な安定性に関しては、
例えば文献「ホール効果素子とその全自動磁気測定装置
における使用」、エム・ダブリュー・プール（M.W.Pool
e）及びアール・ピー・ウォーカー（R.P.Walker）IEEE
トランザクッション・オン・マグネティクス、第MAG
−17巻、第５号、1981年９月、第2132頁にわずか記載さ
れているだけであり、原理的なものしか知られていな
い。

本発明の課題は、同時に集積可能なホール素子並びに集
積可能なトランジスタを作る技術を用いて、集積可能な
ホール素子を長期間安定させることである。

本発明によれば、この課題は請求の範囲第１項の特徴部
分に記載された特徴により解決される。

従属請求項の特徴部分によって解決される他の課題は、
集積可能なホール素子を温度に関し安定化させ、一定の
供給電流ｉが与えられた場合、特性VH＝ｆ（Ｂ）を線形
化させることである。ここでVHはホール素子の出力電圧
を、またＢ＝μHNは測定すべき磁場HNの磁束密度を示
す。

本発明の実施例が図面に図示されており、以下に詳細に
説明する。

第１図はCMOS技術を用いた集積可能な安定な垂直ホール
素子の平面図、第２図は第１図に図示したホール素子の
垂直断面図、第３図は変形CMOS技術による集積可能な安
定な垂直ホール素子の平面図、第４図は第３図並びに第
５図に図示したホール素子の垂直断面図、第５図は変形
CMOS技術による「サンドイッチ」構造を有する集積可能
な安定な垂直ホール素子の水平断面図、第６図は変形Bi
MOS技術による集積可能な安定な垂直ホール素子の第１
の実施例を示す平面図、第７図は第６図に図示したホー
ル素子の垂直断面図、第８図は変形BiMOS技術による集
積可能な安定な垂直ホール素子の第２の実施例を示す平
面図、第９図は第８図に図示したホール素子の垂直断面
図、第10図は変形BiMOS技術によるバイポーラートラン
ジスタの平面図、第11図は第10図に図示したバイポーラ
ートランジスタの垂直断面図、第12図はBiMOS技術によ
る集積可能な安定な水平ホール素子の平面図、第13図は
第12図に図示したホール素子の垂直断面図、第14図は変
形BiMOS技術による集積可能な安定な水平ホール素子の
平面図、第15図は第14図に図示したホール素子の垂直断
面図、第16図は５個の端子を有する集積可能な垂直ホー
ル素子の端子回路図、第17図はホール素子を有する装置
のブロック回路図、第18図は供給電流ｉが与えられた場
合の測定された磁束密度Ｂを関数とするホール素子の出
力電圧特性VH＝ｆ（Ｂ）の特性図、第19図は同対型の非
線形特性ε（Ｂ）を示す特性図、第20図は非同対型の非
線形特性ε（Ｂ）を示す特性図、第21図は第１図及び第
２図に図示したホール素子の改良例を示す平面図、第22
図は第21図に図示したホール素子の垂直断面図、第23図
は第３図及び第４図に図示したホール素子の改良例を示
す平面図、第24図は第23図に属するホール素子の垂直断
面図、第25図は第21図から第24図に図示したホール素子
の回路を示す等価回路図である。

各図において同一の参照符号は同一部分を示すものとす
る。図示されたホール素子はすべて表面回路素子、即ち
半導体材料の表面あるいはその直下に位置する。

第１図〜第15図に図示されたホール素子ないしトランジ
スタは、シリコンあるいはガリウムひ素（GaAs）の材料
から作られ、通常これらの２つの材料のうちの１つの材
料の層から構成される。これらの層は導電型材料Ｐある
いは逆の導電型材料Ｎから作られる。符号N⁺およびP⁺は
対応するＮないしＰの材料が不純物原子と濃くドーピン
グされること、すなわち少なくともcm³につきほぼ10²⁰
のイオン濃度を有することを意味し、逆にN^-並びにP^-は
対応するＮないしＰの材料が不純物原子と薄くドーピン
グされることを意味する。

第１図〜第15図に図示したホール素子ないしトランジス
タの能動領域は、Ｐ材料でもＮ材料でも作ることがで
き、供給電圧ないし供給電流の極性を正しく選べば、そ
の機能に何ら影響を与えないようにすることができる。
図では簡単のためにホール素子は常にＮ材料で作られる
ものとして図示されているが、これは本発明に何ら制限
を加えるものではない。

また、第１図〜第15図には簡単のためにホール素子の電
気端子C1,C2,C′2,C″2,S1,S2,R,SUBないしトランジス
タのB,E,Cは線として図示されているが、通常これらは
集積ホール素子ないし関連する集積回路の表面に導体路
として形成される金属化された形状を有するものであ
る。

第12図〜第15図に図示した全てのホール素子は、２つの
電流端子C1,C2並びに２つのセンサ端子S1,S2を有する。
また、第１図〜第９図に図示したホール素子は、３つの
電流端子C1,C′2,C″２並びに２つのセンサ端子S1,S2を
有し、この場合ホール素子には第16図に図示したような
５個の電流ないしセンサ端子接点C1,C′2,C″2,S1,S2が
外部に接続される。第17図には簡単のために４つの電流
ないしセンサ端子C1,C2,S1,S2を有するホール素子が図
示されているが、これは「４端子の変形例」に何ら限定
を加えるものではない。

各例において、例えば両センサ端子S1,S2の一方はアー
スに接続され、他のセンサ端子S2,S1がホール素子の出
力端子となっている。図では第１のセンサ端子S1がホー
ル素子の出力端子を、また第２のセンサ端子S2がアース
に接続されている。

ホール素子の電気端子C1,C2ないしＣ′2,C″2,S1,S2は
それぞれ端子接点1,2,3,4,5を有する。

第１図から第９図において５個の端子接点1,2,3,4,5が
垂直ホール素子の表面に配置される。端子接点１〜５は
全てほぼ直線上に配置され、第１の電流端子接点１が中
央に、また両センサ端子接点4,5並びに他の電流端子接
点2,3は、第１の電流端子接点１とそれぞれ対称にほぼ
直線上に配置される。その場合、各センサ端子接点4,5
は、それぞれ第１の電流端子接点１と他の両電流端子接
点2,3の間に配置される。

第12図から第15図には、垂直ホール素子の３つの電流端
子C1,C′2,C″２の代わりに、２つの電流端子C1,C2のみ
を設けた水平ホール素子が図示されている。この場合、
両センサ端子接点S1,S2並びに両電流端子C1,C2が互いに
十字となるように配置されている。すなわち、センサ端
子S1,S2に属する両端子接点4,5の中心点を結ぶ接続線
と、電流端子C1,C2に属する端子接点1,2の中心点を結ぶ
接続線は互いにほぼ垂直になっている（第12図及び第14
図参照）。

全ての場合、端子接点１〜５ないし1,2,4,5は全て同じ
大きさであり、例えばエッジが丸められた同じ矩形形状
を有している。ホール素子の表面に配置された５個ない
し４個の端子接点１〜５ないし1,2,4,5の下方部にそれ
ぞれホール素子の基板６、能動領域７が配置される。す
なわち、集積可能なホール素子はホール素子の表面に配
置される２つのセンサ端子接点4,5並びに、少なくとも
２つの電流端子接点1,2を有するホール素子の全ての端
子接点１〜５並びに能動領域７は、ホール素子が作られ
る基本材料と同じ導電型材料から作られる。さらに端子
接点１〜５は不純物原子と濃くドーピングされる。ホー
ル素子はＮ材料から作られているので、全ての電流並び
に端子接点１〜５はN⁺材料から、またホール素子の能動
領域７はＮないしN^-材料から構成される。

ホール素子の能動領域７の側方がリング８によりとり囲
まれる。このリングはそれぞれリング端子Ｒを有する。
全ての場合、リング８はホール素子の能動領域７、並び
にセンサ、電流端子接点１〜５と逆の導電型材料からな
り、本実施例ではＰ材料から構成される。

第１図及び第２図はCMOS技術を用いて作られた垂直ホー
ル素子の平面図及び垂直断面図を示す。端子接点１〜５
は基板６の表面に配置される。端子接点１〜５並びに基
板６は同じ材料、例えばＮ材料から作られる。基板６の
５個の端子接点１〜５の下方部にホール素子の能動領域
７が配置される。基板６内部で能動領域７は基板６の表
面に配置され、かつ端子接点１〜５の深さよりも深い、
例えば矩形状のリング８によりその側方が取り囲まれ
る。リング８はすでに述べたように基板６と逆の導電型
材料からなり、例えばＰ材料から作られる。基板６の表
面にはSiO₂材料からなる酸化層９が設けられ、この酸化
層は部分的に電気導体、例えばアルミニムやポリシリコ
ンからなるゲート層10で被覆される。リング８はリング
端子Ｒを有し、ゲート層10はゲート端子Ｇを有する。

端子C1,C′2,C″2,S1,S2の通過分を除き、ゲート層10は
ホール素子の能動領域７を完全に上方から覆う。今ゲー
ト端子Ｇに負の電圧が印加されると、静電作用により基
板６の表面で端子接点１〜５の周囲に、図面で＋の符号
で図示されたＰ溝が発生し、その下方部並びに基板６と
リング８の遷移面に沿って空乏層が発生する。第２図で
点線で図示した空乏層は接合層を意味する。すなわち接
合層11は電気的に導体であるゲート層10のゲート端子Ｇ
に印加される電圧によって静電作用を介して形成される
空乏層により作られる。その場合、ゲート層10は酸化層
９により分離されてホール素子の表面に配置され、ゲー
ト層10、従って空乏層もホール素子の能動領域７を上方
からほぼ完全に覆うようになる。

第３図及び第４図は、第１図及び第２図に図示した垂直
ホール素子と同様な構造の変形CMOS技術を用いて作られ
る垂直ホール素子の平面図及び垂直断面図を示す。この
場合、ゲート層10とそのゲート端子Ｇ並びに酸化層９が
欠けている。基板表面の端子接点１〜５の周囲に層12が
配置される。この層は端子接点１から５の通過分を除
き、ホール素子の能動領域７を上方から完全に覆う。層
12はホール素子の能動領域７と逆の導電型材料、すなわ
ちＰ材料からなっている。ホール素子の能動領域７と層
12の境界層によって接合層12,7が形成される。この接合
層は同様にホール素子の能動領域７をほぼ完全に上方か
ら被覆する。製造を簡単に行なう理由から層12はリング
８の上部も覆うが、これは欠点とはならない。というの
は、層12並びにリング８は同じ導電型材料Ｐからできて
いるからである。それにより、層12とリング８、並びに
そのリング端子Ｒとの電気的な接触が行なわれる。リン
グ８が設けられない場合には層12自体にリング端子Ｒを
設けるようにする。

変形CMOS技術を用いた第５図の垂直ホール素子は、第３
図及び第４図に図示した垂直ホール素子の改良例であ
る。第４図は、第５図の第２の図面ともなっている。第
５図は層12の直下に延びるホール素子の表面に沿ったホ
ール素子の断面を示している（第４図参照）。

第５図及び第４図は「サンドイッチ」構造で作られる垂
直ホール素子の水平及び垂直断面図を示す。第５図に図
示されたホール素子は、第３図に図示されたものと次の
点で、すなわちホール素子の全ての電流およびセンサ端
子接点１〜５が同じ方向に長くなっており、リング８が
電流及びセンサ端子接点１〜５の長手方向に垂直に延び
る中間部13,14によって、互いに隣接した小リングI,II,
IIIに細分されるところが異なる。これらの小リング
は、全て電流並びにセンサ端子接点１〜５の長手方向に
垂直に、ほぼ等しい幅を有し、またこの長手方向に相互
にずれることなく互いに重ねられて配置されている。隣
接する２つの小リングはそれぞれ共通の中間部13ないし
14を有する。従ってｍ個の中間部を設けると（ｍ＋１）
個の小リングが形成されるｍ＝１の場合、２つの小リン
グからなる矩形状の８の字形が形成される。小リングの
数（ｍ＋１）は任意の値に設定することができる。第５
図では３つの小リング（I,II,III）が設けられている。
このようにして第５図では上から下方部へ電流並びにセ
ンサ端子接点１〜５の領域でＰ層とＮ層が交互になって
いるので、ホール素子の「サンドイッチ」構造が得られ
る。全ての電流並びにセンサ端子接点１〜５を十分長く
し、小リングによって取り囲まれる全てのＮ層を橋渡し
するようにしなくてはならない。第５図では、このＮ層
の厚さがt1,t2,t3で図示されている。ただし、これらの
厚さは互いにほぼ等しいものである。この全てのＮ層は
電気的に並列に接続される。この「サンドイッチ」構造
により、リング端子Ｒに印加される電圧に関係した能動
領域７の厚さの感度は、中間部が設けられないリング８
を有するホール素子を用いた場合よりもｍ倍だけ大きな
ものとなるという利点が得られる。

第６図及び第７図は、変形BiMOS技術を用いて作られた
垂直ホール素子の第１の変形例を示す平面図及び垂直断
面図である。このホール素子は第３図及び第４図に図示
されたホール素子と同様に構成されているが、重要な違
いはリング８が本来のリング８と同じ材料Ｐからなる下
部プレート15を有するところである。

このリング８と下部プレート15の組み合わせによって、
能動領域７は側部からだけではなく、下方部からも取り
囲まれる。さらにホール素子の下部プレート15と能動領
域７の境界面に基板６と同じ導電型材料Ｎからなる、不
純物原子と濃くドーピングされた材料の埋め込み層16が
形成される。基板６は、基板６内のホール素子の表面に
組み込まれ、かつ外部端子SUBと接続される不純物原子
と濃くドーピングされた材料からなる端子接点17を有す
る。この端子接点17は基板６と同じ導電型材料Ｎからな
る。

第８図及び第９図は変形BiMOS技術を用いて作られた垂
直ホール素子の第２の変形例を示す平面図及び垂直断面
図である。このホール素子は第６図及び第７図に図示し
たホール素子の同様に構成されているが、リング８に属
する下部プレート15が同時にホール素子の機械的な担体
となっており、基板６と置きかわっているところと、ま
た両外部電流端子接点2,3が深く延長され、埋め込み層1
6と接触しているところが異なる。また基板６とそれに
属する端子接点17が除かれている。図示を簡単にするた
めに、リング８は第７図に図示されたものと異なり、第
９図では矩形状の断面として図示されているが、これは
機能に何ら影響を与えるものではない。またリング８は
不純物原子で濃くドーピングされる。

第10図及び第11図は変形BiMOS技術を用いて作られるバ
イポーラトランジスタの平面図及び垂直断面図である。
その構造は、基板６、リング８、下部プレート15、埋め
込み層16並びに端子接点17に関しては、第６図及び第７
図に図示したホール素子と同様な構造である。バイポー
ラトランジスタでは５個ではなく３個の端子、すなわち
コレクター端子Ｃ、エミッター端子Ｅ及びベース端子Ｂ
が設けられる。ベース端子Ｂは基板６と逆の導電型材
料、すなわちＰ材料からなるベース層18と接続されてい
る。コレクター端子Ｃ、エミッター端子Ｅにはそれぞれ
不純物原子と濃くドーピングされた材料からなる端子接
点19,20が設けられる。端子接点19は基板６の表面に、
また端子接点20はベース層18の表面に配置される。両端
子接点19,20は基板６と同じ導電型材料、すなわちＮ材
料からなる。リング８は端子接点19並びにベース層18の
側部を第７図で端子接点１〜５を取り囲むのと同じよう
に取り囲む。Ｐ材料からなる層12はここでは設けられて
いない。第６図と第７図、並びに第10図と第11図を比較
してみると、各回路素子は同様に構成されているので、
両回路素子を同じ技術を用いて単一の集積回路に組み込
み、第17図に図示した回路を実現することができる。

５個の電流ないしセンサ端子C1,C′2,C″2,S1,S2を有す
る、第１図から第９図に図示されたホール素子は、すべ
に述べたように、外部的に第16図に図示したように接続
される。測定すべき磁場HNは、ホール素子を有する集積
回路の表面に平行に作用する。供給電圧V_DD,V_SSの一方
の極V_DDは、電流発生器21を介してホール素子22の中央
の電流端子C1と接続され、また他方の極V_SSは抵抗R1な
いしR2を介してホール素子22の他の電流端子Ｃ′２ない
しＣ″２と接続される（第16図参照）。電流発生器21に
より供給されたホール素子22の供給電流ｉは、ホール素
子22内で1/2にされ、それぞれ電流i/2として両抵抗R1な
いしR2を経て、ホール素子22から流れ出る。

第12図及び第13図はBiMOS技術を用いて作られる水平ホ
ール素子の平面図及び垂直断面図である。このホール素
子は端子接点1,2,4,5が十字形に配置されるのを除き、
第１図及び第２図に図示した垂直ホール素子と同様に構
成されるが、リング８と同じ導電型材料、すなわちＰ材
料からなる下部プレート15を有するところが異なる。下
部プレート15が存在することにより、空乏層11はホール
素子の能動領域７を側方並びに上方からだけでなく、下
方部からも取り囲む。第13図では、下部プレート15は全
体のホール素子の機械的な担体として機能するように設
けられている。

第14図及び第15図は変形BiMOS技術を用いて作られる水
平ホール素子の平面図及び垂直断面図であり、このホー
ル素子は端子接点1,2,4,5が十字形に配置されるのを除
き、第６図及び第７図に図示した垂直ホール素子と同様
の構成であるが、水平ホール素子の場合には埋め込み層
16が欠けている。第14図及び第15図から明らかなよう
に、ここに図示されたホール素子において、センサ端子
S1,S2を有する両端子接点4,5が除去されると、そのホー
ル素子と同一技術で作られる電界効果トランジスタが形
成される。従って電界効果トランジスタ、例えば第17図
に図示された電界効果トランジスタ32並びにホール素子
は、同一の技術を用いて単一の集積回路に組み込むこと
ができる。

第17図に図示した装置は、ホール素子22、電流発生器21
の他に、さらに制御回路24,25,26,27を有する。第17図
ではホール素子22は第12図から第15図に図示したホール
素子であり、リング端子Ｒの他に４つの電流端子ないし
センサ端子C1,C2,S1,S2を有する。この場合、両電流端
子C1,C2は電流発生器21のそれぞれの極と接続される。
これに対し、第17図に用いられるホール素子22が第１図
〜第９図に図示されたホール素子22で、リング端子Ｒの
他に、さらに５つの電流端子ないしセンサ端子C1,C′2,
C″2,S1,S2を持つものである場合には、すでに述べたよ
うに、第16図に図示したホール素子の回路を利用する。
両側において、両センサ端子の一方、例えば第２のセン
サ端子S2はアースに接続され、また他方のセンサ端子S1
がホール素子22の出力端子S1となる。

ゲート層10を有するゲート端子Ｇは、第１図及び第２
図、あるいは第12図及び第13図で図示したホール素子を
用いた場合のみ設けられる。この場合、ゲート端子Ｇに
は所定の電圧が印加される。全ての場合、すなわち第１
図〜第９図、あるいは第12図〜第15図に図示したホール
素子を用いる場合には、リング端子Ｒがホール素子22の
制御入力端子Ｍとなる。全ての場合において、接合層1
1,12,7は少なくともホール素子22の能動領域７と表面間
に配置され、すでに述べたように、ホール素子22の能動
領域７を可能なかぎり上方から覆う。

接合層11,12,7はホール素子22の能動領域７を絶縁し完
全に保護するので、ホール素子22の能動領域７と直接接
触する酸化シリコンからなる絶縁層はよけいなものとな
る。酸化シリコンからなるこのような絶縁層に常に含ま
れる可変数の電荷担体は、この場合存在しなくなり、従
ってホール素子22の長期間の安全性に積極的な寄与をす
る。第１図，第２図，第12図，第13図に図示されたSiO₂
からなる酸化層９は、２次的な機能しか持たず、ホール
素子22の能動領域７と直接接触するのではなく、接合層
11によってこの能動領域７から分離される。接合層11,1
2,7の保護的な作用は、ホール素子の能動領域７をでき
るだけ全ての方向から完全に取り囲むようにすればする
ほどそれだけ大きくなり、さらにその深さに関係してい
る。この深さは外乱、例えば可変な温度の影響があった
場合でも、常に一定になるようにしなくてはならない。
これを達成するために、ホール素子22は第17図に図示さ
れたように接合層11,12,7の深さを一定の値に制御する
制御回路24,25,26,27に接続される。

第17図において、ホール素子22の出力端子S1が制御回路
24,25,26,27を介してホール素子22の制御入力端子Ｍに
接続される。制御回路24,25,26,27は少なくとも実際値
形成器24、目標値発生器25、目標値と実際値の差形成器
26,27から構成される。ホール素子22の出力端子S1は、
実際値形成器24を介して目標値と実際値の差形成器26,2
7の一方の入力端子E1に接続され、また目標値発生器25
の出力は、その第２の入力端子E2に直接接続される。目
標値と実際値の差形成器26,27の出力は、ホール素子22
の制御入力端子Ｍに入力される。実際値形成器24はもっ
とも簡単な例の場合は、絶対値形成器であり、例えばそ
出力電圧が常に入力電圧の絶対値に等しい整流器であ
る。

第17図では絶対値形成器、従って実際値形成器24は少く
とも制御装置28によって制御される切り換えスイッチ29
と、反転増幅器30から構成される。第17図において実際
値形成器24は、さらに減結合させるために、任意に設け
られる電圧フォロアー31を有する。実際値形成器24の入
力は、切り換えスイッチ29のそれぞれの位置に応じて直
接、あるいは電圧フォロアー31を介して反転増幅器30の
入力端子、あるいは出力端子と接続される。反転増幅器
30の出力は実際値形成器24の出力となっており、目標値
と実際値の差形成器26,27の第１の入力端子E1に入力さ
れる。さらに実際値形成器24の入力端子は、直接あるい
は電圧フォロアー31を介して制御装置28の入力端子と接
続されており、制御装置28の出力端子は切り換えスイッ
チ29の制御入力端子に入力される。制御装置28は、例え
ばコンパレータから成り、実際値形成器24の入力電圧の
極性、従ってホール素子22の出力電圧VHの極性を検出す
る。この出力電圧VHの極性に従い、切り換えスイッチ29
は反転増幅器30をバイパスさせるか駆動させる。すなわ
ち、ホール素子22の出力電圧VHが正の時には符号を反転
することなく直接、また負の時には反転増幅器30により
その符号を反転させて、それぞれ目標値と実際値の差形
成器26,27の入力端子E1に入力させる。

目標値発生器25は、例えば前置抵抗器Ｒ′と電界効果ト
ランジスタ32の（ソースドレイン）回路の直列回路から
構成され、その共通の極が目標値発生器25の出力となっ
ており、従って目標値、実際値の差形成器26,27の第２
の入力端子E2と接続される。前置増幅器Ｒ′の他の極に
は第１の基準電圧VRef 1がまた電界効果トランジスタ32
の「ゲート」端子には第２の基準電圧VRef 2が、また電
界効果トランジスタ32の（ソースドレイン）回路の他方
の端子には第３の基準電圧VRef 3がそれぞれ入力され
る。

目標値と実際値の差形成器26,27は、例えばよく知られ
ているように演算増幅器33よりなる差動増幅器26から構
成される。この場合、演算増幅器33の反転入力端子は、
第１の入力抵抗R3を介して第１の入力端子E1と、また第
２の抵抗R4を介して第２の入力端子E2と、またフィード
バック抵抗R5を介して差動増幅器26の出力端子Ｆとそれ
ぞれ接続されている。出力端子Ｆは同時に演算増幅器33
の出力端子となっている。演算増幅器33の非反転入力端
子は差動増幅器26の第３の入力端子E3を介して第４の基
準電圧VRef 4と接続されている。差動増幅器26は、例え
ば反転増幅器として接続されている。この場合、さらに
もう１つの増幅器27がカスケードに接続されており、例
えば差動増幅器26によって起された反転を元に戻すよう
にしている。両増幅器27,30は例えばそれぞれ利得比−
１を有し、それぞれ同様によく知られているように演算
増幅器から構成される。

電界効果トランジスタ32は、感温素子として機能し、そ
の飽和（ピンチオフ）電流は電界効果トランジスタ32、
並びにホール素子22の周囲温度の２乗に逆比例する。と
いうのは、これらの両回路素子はこれらが集積回路に組
み込まれているので、空間的に極めて近くに隣接して配
置されるからである。このことは重要なことであり、ホ
ール素子22並びに電界効果トランジスタ32のようなトラ
ンジスタも同じ技術を用いて同じ半導体結晶中に集積可
能であることを示すものである。制御回路24,25,26,27
は実際値として得られるホール素子22の出力電圧を、目
標値発生器25から得られる目標値と比較し、その目標値
と実際値の差を増幅してホール素子22の制御入力端子Ｍ
に戻すことにより、接合層11,12,7の厚さを制御する。
電界効果トランジスタ32は温度に感度を有する素子であ
るので、またその目標値も温度に依存している。これに
よって制御回路24,25,26,27は、この場合整合層11,12,7
の厚さを所定の値に制御することができ、それによって
ホール素子22の磁場の感度を温度に無関係にさせること
が可能になる。ホール素子22自体が十分温度に安定性が
ある場合には、電界効果トランジスタ32はよけいなもの
となり、省略することができる。

切り換えスイッチ29は、第17図ではリレー接点として図
示されているが、通常、例えばCMOS技術を用いて作られ
る制御可能な半導体スイッチである。

さらに、第17図に図示した回路は、与えられた供給電流
ｉでホール素子１の特性VH＝ｆ（Ｂ）を線形化させるこ
とができるという利点をも持っている。すなわち、同対
の非線形特性並びに非同対の非線形特性を除去すること
ができる。非線形性の定義は、所定の供給電流ｉに対し
て描かれた非線形特性VH＝ｆ（Ｂ）を示した第18図から
明らかである。線形化された特性が、第18図で点線で図
示されている。磁束密度Ｂが所定の値Ｂ＝B1となると、
ホール素子VHの非線形特性は縦座標がVH（B1）である動
作点Ｘを有し、一方線形特性での対応する動作点Ｙは座
標を有する。

の係数は０点Ｂ＝０における非線形特性並びに線形特性
の傾斜を示す。Ｂ＝B1の値での非線形特性ε（B1）は、
両動作点Y,Xの縦座標での差として、すなわちとして定義される。

ε（B1）＝ε（−B1）の時は、同対型の非線形特性とな
り（第19図参照）、またε（B1）＝−ε（−B1）の時は
非同対型の非線形特性となる（第20図参照）。第18図に
図示した非線形特性は非同対型のものである。

与えられたホール素子22の非線形特性が同対型か、ある
いは非同対型かを知るために、ホール素子22を第17図に
図示した回路に組み込む前に、測定によって調べなけれ
ばならない。以下の説明は、ホール素子22の出力電圧VH
の正の値が磁束密度Ｂの正の値に対応し、また出力電圧
VHの負の値は磁束密度Ｂの負の値に対応する（第18図参
照）との前提にたって行なわれている。

同対型のホール素子の場合には、通常第19図で実線で示
したように、磁束密度Ｂの関数として非線形特性ε
（Ｂ）は常に正であるか、また第19図で点線で図示した
ように、常に負である。

一方、非同対型のホール素子の場合には、通常磁束密度
Ｂを関数とする非線形特性ε（Ｂ）は、第20図で実線で
示したように、Ｂの値が正の時には正となり、また負の
時には負の値となるか、あるいは逆に第20図で点線で示
したように、Ｂの値が正である時には負となり、またＢ
が負の値である時には正となる。

ホール素子22が理想的に同対型の場合には、差動増幅器
26の第４の入力端子E4は用いられない。すなわち、第17
図に点線で図示した必要に応じて設けられる電圧フォロ
アー31の出力端子と、差動増幅器26の第４の入力端子E4
間の接続は取り除かれ、ホール素子22の出力電圧VHの絶
対値のみが、実際値形成器24を介して差動増幅器26の第
１の入力端子E1に達する。

この場合、ホール素子22が第19図に実線で図示したのと
同様な特性であり、また電圧フォロアー31が正の利得比
プラス１を有するとの前提のもとに、増幅器27は反転増
幅器でなければならないので、カスケード回路24,26,27
によって電圧の反転は起されない。それに対し、ホール
素子22が第19図で点線で図示したような特性を持つもの
とすると、増幅器27は同じ仮定のもとに非反転増幅器で
なければならないので、カスケード回路24,26,27より電
圧の反転が行なわれる。ホール素子22が理想的に非同対
型の場合には、制御装置28、切り換えスイッチ29、反転
増幅器30を省略することができる。すなわち、ホール素
子22の出力電圧VHの絶対値は形成されず、出力電圧VHは
電圧フォロアー31、並びに必要に応じて設けられる第17
図で点線で図示した接続線を介して差動増幅器26の第４
の入力端子E4に入力される。この場合、第４の力端子E4
は第３の入力抵抗R6を介して、演算増幅器33の反転入力
端子に接続される。

この場合、ホール素子22は第20図に実線で図示されたの
と同様な特性であり、また、電圧フォロアー31が正の利
得比プラス１を有しているものとすると、増幅器27は反
転増幅器でなければならないので、カスケード回路31,2
6,27によって電圧反転は起されない。これに対し、ホー
ル素子22が第20図で点線で図示したような特性を持って
いるものとすると、増幅器27は同じ条件のもとで非反転
増幅器でなければならないので、カスケード回路31,26,
27によって電圧反転が行なわれる。

第19図及び第20図に図示した特性は理想的な特性である
が、実際にはこれらの特性はε（Ｅ）軸ないし０点に対
称に配置されていない。すなわち、通常は同対性と非同
対性が、混合して存在する。この場合、ホール素子22の
出力電圧VHが実際値形成器24を介して、第１の入力端子
E1に、また電圧フォロアー31を介して第４の入力端子E4
に入力されなければならない。同対の非線形特性と非同
対の非線形特性の非対称性は必ずしも同じ大きさでない
ので、入力抵抗R3,R6を異なる値に選ぶことにより、異
なって補正することができる。このようにして差動増幅
器26の第１と第４の入力端子E1,E4は、それぞれ２つの
実際値入力端子の１つを形成する。第４の入力端子E4に
は、常にホール素子22の出力電圧VHがその実際の符号で
現れ、一方差動増幅器26の第１の入力端子E1は、これら
の出力電圧の絶対値が常に存在する。差動増幅器26の両
入力端子E1,E4に印加される両電圧の合計は、制御回路2
4,25,26,27の実際値を形成する。

要約すると、第17図に図示した回路の動作は以下の如く
である。基準電圧VRef 1,VRef 2,VRef 3,VRef 4は増幅
器27が反転型の場合には増幅器27の入力に正の目標値が
発生するように、逆に増幅器27が非反転型の場合には負
の目標値が発生するように選ばれているので、いずれの
場合もホール素子22の制御入力端子Ｍには負の基本電圧
が目標値として発生する。ホール素子22によって測定さ
れる磁場が、例えば正弦波の交流磁場であると、ホール
素子22の出力電圧VHも正弦波の交流電圧となる。理想的
な非同対の非線形特性を有するホール素子22の場合、こ
の正弦波形の交流電圧VHは変化なしで差動増幅器26の第
４の入力端子E4に実際値として供給され、続いて増幅器
27の利得比が正あるいは負であるかに従い、反転して、
あるいは反転なしで、一定の目標値に重畳され、ホール
素子22の制御入力端子Ｍに印加される負の電圧はいずれ
にしても正しい方向に負になる。この場合、制御入力端
子Ｍの全電圧はいずれにしても負でなければならない。

理想的な同対型の非線形特性を有するホール素子22の場
合にも、同じことがあてはまるが、この場合はホール素
子22の出力電圧VHの負の半波は切り換えスイッチ29並び
に反転増幅器30により整流され、整流された出力電圧VH
が実際値として差動増幅器26の第１の入力端子E1に入力
される。反転増幅器30の利得比が−１に等しい場合に
は、整流された負の半波は正の半波と等しい大きさにな
り、また場合によっては大きさが異なるようになる。非
対称な非線形特性を有するホール素子22の場合、すなわ
ち同対の非線形特性と非同対の非線形特性が組み合わさ
って存在する時には、上述した両実際値の組み合わせと
ならなければならず、不変化の出力電圧VHは入力端子E4
に、また整流された出力電圧VHは同時に入力端子E1に入
力されなければならない。この場合、重みをつけた出力
電圧VHと重みをつけた整流された出力電圧VHの合計が、
全体の実際値となる。入力抵抗R6,R3の値がそれぞれ重
み係数を形成する。

磁場が与えられた場合、ホール素子22の感度、従って出
力電圧VHが接合層の厚さにほぼ逆比例し、この厚さが制
御入力端子Ｍに入力される電圧に比例するので、ホール
素子22の制御入力端子Ｍに入力される電圧を、正しい方
向に制御技術的に変化させれば、出力電圧VHの非線形特
性を補正することができる。

第21図はほぼ第１図に、また第22図はほぼ第２図に対応
するが、唯一異なるところでは第21図及び第22図では電
気導体のゲート層10は互いに隣接して配置されかつ互い
に分離された平行な３つのゲート層10a,10b,10cにより
置き換えられていることである。中央のゲート層10b
は、端子接点1,4,5が含まれる能動領域７のところを完
全に上方から覆い、ゲート端子Ｇを有する。また図面で
左側のゲート層10aは、端子接点２が含まれる能動領域
７の部分を上方から完全に覆い、ゲート端子OLが設けら
れる。また、図面で右に図示したゲート層10cは、端子
接点３が含まれる能動領域７の部分を上方から完全に覆
い、ゲート端子ORが設けられる。

第23図はほぼ第３図に、また第24図にほぼ第４図に対応
するが、外部の両電流端子接点2,3が矩形でリング状で
あり、それぞれゲート端子OLないしORの接点領域2aない
し3aの側方から包囲するところが異なる。この場合、ゲ
ート端子OL,ORの接点領域2a,3aが不純物で濃くドーピン
グされ、端子接点2,3と逆の導電型材料EPから構成さ
れ、例えば端子接点2,3がN⁺材料からなると、P⁺材料か
ら構成される。

第21図，第22図ないし第23図，第24図に図示されたホー
ル素子は、第16図のホール素子22と同様に外部的に接続
されるが、ホール素子の０電圧（オフセット電圧）を補
償するために、さらに２つのゲート端子OL,ORが設けら
れる。第25図に図示したホール素子の等価回路図は、４
つの抵抗R7,R8,R9,R10並びにゲート端子がそれぞれホー
ル素子のゲート端子OL,ORである２つの電界効果トラン
ジスタ34,35から構成される。抵抗R7、電界効果トラン
ジスタ34のソースドレイン回路、抵抗R9が図示した順序
で直列に接続され、同様に抵抗R8、電界効果トランジス
タ35のソースドレイン回路、抵抗R10がそのように接続
される。抵抗R7,抵抗R8の両自由端部は互いに接続さ
れ、第16図と同様に外部の電流発生器21から電流ｉが供
給されるホール素子の端子接点１を形成する。抵抗R9の
自由端子は端子接点２を、また抵抗R10の自由端子はホ
ール素子の端子接点３を形成する。両端子接点2,3は第1
6図と同様にそれぞれ抵抗R1,R2を介して外部の供給電圧
V_DD,V_SSの極V_SSと接続され、一方電流発生器21の他方の
極はその供給電圧極V_DDに導かれる。抵抗R7と電界効果
トランジスタ34の共通端子は、第１のセンサ端子S1を、
また抵抗R8と電界効果トランジスタ35の共通端子はホー
ル素子の第２のセンサ端子S2を形成する。この場合、R1
＝R2でR7＝R8である。さらに０電圧（オフセット電圧）
のない理想的なホール素子では、R9＝R10,R10＝R7が成
立する。同様に電界効果トランジスタ34,35の「ソース
ドレイン」抵抗は、両ゲート端子OL,ORに同じ電圧が印
加されると、等しい値となり、RTで図示されている。

０電圧（オフセット電圧）が存在する理想的でないホー
ル素子の場合には、例えばR9＝R10＋ΔＲとなる。すな
わち、測定ブリッジR7,34,R9,R1,R2,R10,35,R8は非対称
となり、磁場がない場合、ホール素子の出力端子S1,S2
に０と異なる出力電圧が発生する。これは、電界効果ト
ランジスタ35のゲート端子ORの電圧を、その「ソースド
レイン」回路が抵抗RT＋ΔＲをとるようにすることによ
って補償することができる。それにより、抵抗R9のΔ９
は、電界効果トランジスタ35の「ソースドレイン」回路
のΔＲにより補償されるので、測定ブリッジを再び対称
的にすることができる。このように、ホール素子の出力
端子S1,S2の電圧は、磁場が無い場合でも補正により０
となる。すなわち、ホール素子の０電圧はホール素子の
ゲート端子OR,OLに印加される電圧により補償すること
ができる。

Claims

【特許請求の範囲】

【請求項１】表面下に配置された所与の導電型材料から
なる能動領域（７）を有する、集積回路に集積可能なホ
ール素子において、ホール素子の表面に配置され、能動領域と電気的に接触
する能動領域と同じ導電型材料の２つのホール電圧取り
出し用センサ端子接点（４、５）と、ホール素子の表面に配置され、能動領域と電気的に接触
する能動領域と同じ導電型材料の少なくとも２つの電流
供給用電流端子接点（１、２、３）と、ホール素子の表面に配置された層（11、12）と、少なくともホール素子の能動領域（７）とホール素子の
表面に配置された前記層（11、12）との間に形成されて
ホール素子の能動領域を上方から覆う接合層（11;7、1
2;7）とを有することを特徴とする集積回路に集積可能
なホール素子。
【請求項２】前記接合層の厚さを制御するためのリング
端子（Ｒ）が設けられることを特徴とする請求の範囲第
１項に記載の集積回路に集積可能なホール素子。
【請求項３】接合層（12;7）が、ホール素子（22）の能
動領域（７）とホール素子（22）の表面に配置された前
記層（12）間の境界層によって形成され、前記層（12）
がホール素子（22）の能動領域（７）を上方から覆って
おり、かつ能動領域と逆の導電型材料からなることを特
徴とする請求の範囲第１項に記載の集積回路に集積可能
なホール素子。
【請求項４】接合層（11）が、ゲート端子（Ｇ）を介し
て電気導体のゲート層（10）に印加される電圧による静
電作用で発生する空乏層によって形成されており、かつ
ゲート層（10）は、ホール素子の表面に形成された酸化
層（９）上に形成されてホール素子の表面から分離され
ており、またゲート層（10）並びに空乏層がホール素子
（22）の能動領域（７）を上方から覆うようにホール素
子（22）の表面に配置されており、リング端子と電気的
に接触する層（８）が形成され、この層（８）がホール
素子（22）の能動領域（７）を少なくとも側方から取り
囲こむリング（８）を形成することを特徴とする請求の
範囲第２項に記載の集積回路に集積可能なホール素子。
【請求項５】ホール素子（22）のすべての電流端子接点
並びにセンサ端子接点（１〜５）が同じ方向に長くなっ
ており、リング端子と電気的に接触する層（８）が形成
され、この層（８）が、ホール素子（22）の能動領域
（７）を少なくとも側方から取り囲こむ能動領域と逆の
導電型材料のリング（８）を形成し、またこのリングは
電流及びセンサ端子接点（１〜５）の長手方向にほぼ垂
直に延びる中間部（13、14）によって小リング（Ｉ、I
I、III）に細分されており、これらの小リングはすべて
電流及びセンサ端子接点（１〜５）の長手方向に対して
垂直方向にほぼ等しい幅を有しかつこの長手方向に相互
にずれることなく互いに重ねて配置されており、隣接す
る２つの小リング（Ｉ、IIないしII、III）はそれぞれ
共通の中間部（13ないし14）を有し、すべての電流及び
センサ端子接点（１〜５）は小リング（Ｉ、II、III）
によって取り囲まれるすべての層を橋渡しするだけの十
分な長さを有することを特徴とする請求の範囲第３項に
記載の集積回路に集積可能なホール素子。
【請求項６】前記電気導体のゲート層（10）は隣接して
配置され互いに分離した平行な３つのゲート層（10a、1
0b、10c）により形成されており、中央のゲート層（10
b）は、ホール素子の中央の３つの端子接点（１、４、
５）を含む能動領域（７）部分を上方から覆い、また他
の両ゲート層（10a、10c）はそれぞれホール素子の他の
端子接点（２、３）が含まれる能動領域（７）部分をそ
れぞれ上方から覆い、また全ての３つのゲート層（10
a、10b、10c）がそれぞれゲート端子（Ｇ、OL、OR）を
有することを特徴とする請求の範囲第４項に記載の集積
回路に集積可能なホール素子。
【請求項７】外方の両端子接点（２、３）は、リング状
で、それぞれゲート端子（OLないしOR）の接点領域（2
a、3a）を側方から取り囲み、前記ゲート端子（OL、O
R）の接点領域（2a、3a）は濃く不純物原子でドーピン
グされ外方の両端子接点（２、３）と逆の導電型材料
（Ｐ）からなることを特徴とする請求の範囲第６項に記
載の集積回路に集積可能なホール素子。
【請求項８】電力計あるいは電気計器において電流の測
定あるいは電圧と電流の積を形成するのに用いられるこ
とを特徴とする請求の範囲第１項から第７項までのいず
れか１項に記載の集積回路に集積可能なホール素子。