JPS6312175A - 電流検出機能付半導体装置 - Google Patents
電流検出機能付半導体装置Info
- Publication number
- JPS6312175A JPS6312175A JP2696987A JP2696987A JPS6312175A JP S6312175 A JPS6312175 A JP S6312175A JP 2696987 A JP2696987 A JP 2696987A JP 2696987 A JP2696987 A JP 2696987A JP S6312175 A JPS6312175 A JP S6312175A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- probe
- conductivity type
- semiconductor substrate
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 239000000523 sample Substances 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 238000001514 detection method Methods 0.000 claims description 31
- 238000009792 diffusion process Methods 0.000 claims description 19
- 230000000694 effects Effects 0.000 abstract description 10
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 description 27
- 239000010703 silicon Substances 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 26
- 238000010586 diagram Methods 0.000 description 17
- 239000010410 layer Substances 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 210000003128 head Anatomy 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、通電電流を検出する電流検出機能を有する半
導体装置に関する。
導体装置に関する。
従来の例えば二重拡散型と呼ばれる縦型のＭＯ３Ｆ Ｅ
Ｔ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ ）を第３図に示す。図において、その構造は不純
物濃度が高濃度であるＮ゛゛シリコン基体１ｂの上面に
、不純物濃度が低濃度であるＮ−型シリコン基体１ａを
積層し、両者をドレインとしている。そしてＮ−型シリ
コン基体ｌａ中の所定領域に所定間隔でＰ壁領域２を拡
散し、このＰ型頭域２内にソース電極７に電気接続し、
その不純物濃度が比較的高濃度であるＮ゛型領領域３拡
散する。Ｎ°型領領域３形成されないＰ壁領域２表面付
近の一部をチャネル部４として、少なくともその上にＳ
ｉＯ□等からなる絶縁膜５を介して多結晶シリコン等か
らなるゲート電極６を形成し、ゲート電極６を酸化する
事によって形成される絶縁膜１）で覆い、さらにその全
体を眉間絶縁膜９で覆うとともに、Ｎ゛型領領域３Ｐ壁
領域２及び層間絶縁膜９の表面にアルミニウム膜等から
なるソース電極７を形成している。
Ｔ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ ）を第３図に示す。図において、その構造は不純
物濃度が高濃度であるＮ゛゛シリコン基体１ｂの上面に
、不純物濃度が低濃度であるＮ−型シリコン基体１ａを
積層し、両者をドレインとしている。そしてＮ−型シリ
コン基体ｌａ中の所定領域に所定間隔でＰ壁領域２を拡
散し、このＰ型頭域２内にソース電極７に電気接続し、
その不純物濃度が比較的高濃度であるＮ゛型領領域３拡
散する。Ｎ°型領領域３形成されないＰ壁領域２表面付
近の一部をチャネル部４として、少なくともその上にＳ
ｉＯ□等からなる絶縁膜５を介して多結晶シリコン等か
らなるゲート電極６を形成し、ゲート電極６を酸化する
事によって形成される絶縁膜１）で覆い、さらにその全
体を眉間絶縁膜９で覆うとともに、Ｎ゛型領領域３Ｐ壁
領域２及び層間絶縁膜９の表面にアルミニウム膜等から
なるソース電極７を形成している。
ここで、このＭＯＳ Ｆ ＥＴのドレイン電流、又はソ
ース電流（通電電流を意味しており、以下では「ドレイ
ンを流」に統一する）を検出するのに、従来では、電流
検出用の抵抗をソース電極７に接続してこの抵抗による
降下電圧からドレイン電流を検知している。その様子を
第４図および第５図を用いて説明する。第４図に示すよ
うなＭＯＳＦＥＴを用いた一例としての電気回路におい
て、ソース端子Ｓは電流検出用抵抗５７を介してグラン
ドｇに接続され、この電流検出用抵抗５７にてドレイン
電流ＩＤを降下電圧ｖｓ、で検知することができる。す
なわち、 （ただし、Ｒ５７は電流検出用抵抗５７の抵抗値、）の
関係によりドレイン電流■。を求めるのである。
ース電流（通電電流を意味しており、以下では「ドレイ
ンを流」に統一する）を検出するのに、従来では、電流
検出用の抵抗をソース電極７に接続してこの抵抗による
降下電圧からドレイン電流を検知している。その様子を
第４図および第５図を用いて説明する。第４図に示すよ
うなＭＯＳＦＥＴを用いた一例としての電気回路におい
て、ソース端子Ｓは電流検出用抵抗５７を介してグラン
ドｇに接続され、この電流検出用抵抗５７にてドレイン
電流ＩＤを降下電圧ｖｓ、で検知することができる。す
なわち、 （ただし、Ｒ５７は電流検出用抵抗５７の抵抗値、）の
関係によりドレイン電流■。を求めるのである。
次に、第４図の作動を第５図に示す波形図により説明す
る。スイッチ５１をある周期でＯＮ、ＯＦＦすると、ゲ
ート印加電圧Ｖ、はＯとＶｌ。の値を交互にとり（第５
図ｆｔ、） 、ＶＧ ＝ ０のときＭＯ３ＦＥＴ５Ｂは
０ＦＦＬ、Ｖｃ ＝ Ｖ ｔｏ（７）ときチャネル部４
に導電路が形成されてＯＮする。このＯＮ、ＯＦＦによ
り第５図（２）に示すように、ドレイン電流■。が負荷
としてのインダクタンス５４と電流検出用抵抗５７に流
れる。電流検出用抵抗５７の降下電圧ｖ１９の波形（第
５図（４））とドレイン電流１．の波形は、（１）式で
関連づけられた比例関係に示されるごと（、第５図（２
１，（４１は相似になっており、ドレイン電流１＋＋が
検知できることが理解される。尚、第４図において５０
は直流電源、５２はスイッチ５１が開のときゲート印加
電圧ＶＧを０に低下させる抵抗である。
る。スイッチ５１をある周期でＯＮ、ＯＦＦすると、ゲ
ート印加電圧Ｖ、はＯとＶｌ。の値を交互にとり（第５
図ｆｔ、） 、ＶＧ ＝ ０のときＭＯ３ＦＥＴ５Ｂは
０ＦＦＬ、Ｖｃ ＝ Ｖ ｔｏ（７）ときチャネル部４
に導電路が形成されてＯＮする。このＯＮ、ＯＦＦによ
り第５図（２）に示すように、ドレイン電流■。が負荷
としてのインダクタンス５４と電流検出用抵抗５７に流
れる。電流検出用抵抗５７の降下電圧ｖ１９の波形（第
５図（４））とドレイン電流１．の波形は、（１）式で
関連づけられた比例関係に示されるごと（、第５図（２
１，（４１は相似になっており、ドレイン電流１＋＋が
検知できることが理解される。尚、第４図において５０
は直流電源、５２はスイッチ５１が開のときゲート印加
電圧ＶＧを０に低下させる抵抗である。
しかしながら、第４図に示すような電流検出用抵抗５７
を使用する従来の技術では次の問題点があった・ ■電流検出のために抵抗５７が必要であり、電子装置の
体格がその分大きくなり、部品点数が増え、コストアッ
プになる。
を使用する従来の技術では次の問題点があった・ ■電流検出のために抵抗５７が必要であり、電子装置の
体格がその分大きくなり、部品点数が増え、コストアッ
プになる。
■電流検出用抵抗５７はジュール熱が発生するため冷却
する必要がある。
する必要がある。
■電流検出用抵抗５７による電圧降下のために’Ｑ’ｌ
ＪＸ電圧の有効利用が妨げられる。
ＪＸ電圧の有効利用が妨げられる。
上記問題点を避けるために、従来では電流検出用抵抗を
使用せずに、ＭＯＳＦＥＴのオン抵抗を利用して、ドレ
イン・ソース間電圧■。、からドレイン電流１．を検出
している。すなわち、ＶＤＳ ただし、Ｒｏｓはオン抵抗（Ｍ、！−５ＦＥＴオン時
ｌのドレイン・ソース間ｔｌＥ ｂＣ）。
使用せずに、ＭＯＳＦＥＴのオン抵抗を利用して、ドレ
イン・ソース間電圧■。、からドレイン電流１．を検出
している。すなわち、ＶＤＳ ただし、Ｒｏｓはオン抵抗（Ｍ、！−５ＦＥＴオン時
ｌのドレイン・ソース間ｔｌＥ ｂＣ）。
の関係を利用してドレイン電流Ｉ０を求めるのである。
第５図において、ドレイン・ソース間がオンの期間（例
えばｔ０〜１＋）は、ドレイン・ソース間電圧Ｖ０の波
形（第５図（３））とドレイン電流Ｉ０の波形は、（２
）式で関連づけられた比例関係に示される如く、第５図
！２１． （３）は相似になっており、ドレイン電流■
９が検知できることが理解される。
えばｔ０〜１＋）は、ドレイン・ソース間電圧Ｖ０の波
形（第５図（３））とドレイン電流Ｉ０の波形は、（２
）式で関連づけられた比例関係に示される如く、第５図
！２１． （３）は相似になっており、ドレイン電流■
９が検知できることが理解される。
しかしながら、上記従来技術のうち、オン抵抗を利用す
るものにおいても、次の問題点があった。
るものにおいても、次の問題点があった。
■第５図（３）に示すように、ＭＯ３ＦＥＴ５８がＯＮ
→ＯＦＦに変化する時（例えば時刻ｔ、）に、インダク
タンス５４による高電圧のフライバンクパルスＶ、が発
生する。
→ＯＦＦに変化する時（例えば時刻ｔ、）に、インダク
タンス５４による高電圧のフライバンクパルスＶ、が発
生する。
■第５図（３）に示すように、Ｍ ＯＳ Ｆ Ｅ Ｔ
５８のＯＦＦ時（例えばｔ１〜ｔｚ）に、ドレイン・ソ
ース間電圧■。、の値に直流電源５５の電圧Ｖ ２ （
が印加されてしまう。
５８のＯＦＦ時（例えばｔ１〜ｔｚ）に、ドレイン・ソ
ース間電圧■。、の値に直流電源５５の電圧Ｖ ２ （
が印加されてしまう。
上記問題点より、ドレイン電流１．が０の時に、ドレイ
ン・ソース間電圧■。、がＯにならないため、正確な検
出ができなかった。しかも、高電圧のフライバックパル
スＶ、が発生するため、最悪の場合には■。、を検出す
る電気回路が破損するといった問題点が生じている。
ン・ソース間電圧■。、がＯにならないため、正確な検
出ができなかった。しかも、高電圧のフライバックパル
スＶ、が発生するため、最悪の場合には■。、を検出す
る電気回路が破損するといった問題点が生じている。
そこで本発明は、上記のような問題点に鑑みて創案され
たもので、電流検出用抵抗を外付けする事なく、通電時
は通電電流に応じた検出信号を、又、非通電時は検出信
号が０になるような電流検出機能を備えた半導体装置を
提供することを目的としている。
たもので、電流検出用抵抗を外付けする事なく、通電時
は通電電流に応じた検出信号を、又、非通電時は検出信
号が０になるような電流検出機能を備えた半導体装置を
提供することを目的としている。
上記の目的を達成する為に、本発明の電／！ｉＬ検出機
能付半導体装置は、第１電極に電気接続され、第１導電
型を有する半導体基板と、該半導体基板中の主表面側の
所定領域に形成される第２導電型拡散層と、該第２導電
型拡散層中に形成され、第２電極に電気接続する第１導
電型拡散層と、前記半導体基板の主表面上で、前記第２
導電型拡散層に離間して形成され、該半導体基板と電気
接続し、通電電流に応じた信号を検出するプローブ電極
とを備えた構成である。
能付半導体装置は、第１電極に電気接続され、第１導電
型を有する半導体基板と、該半導体基板中の主表面側の
所定領域に形成される第２導電型拡散層と、該第２導電
型拡散層中に形成され、第２電極に電気接続する第１導
電型拡散層と、前記半導体基板の主表面上で、前記第２
導電型拡散層に離間して形成され、該半導体基板と電気
接続し、通電電流に応じた信号を検出するプローブ電極
とを備えた構成である。
以下、本発明を図面に示す実施例により詳細に説明する
。第１図に本発明を縦型のＭＯＳ Ｆ ＥＴに採用した
第１実施例の断面図を示す０図において、第３図に示し
たＭＯＳＦＥＴと同一構成部分には同一符号を付してそ
の説明は省略する。そうでない符号において、１０はＮ
−型シリコン基体１ａの不純物濃度より高４度の不純物
濃度を有し、Ｐ型頭域２間のＮ゛型シリコン基板ｌａ内
、又は、素子周辺部のＮ−型シリコン基板ｌａ内（図は
前者）に所定の拡散深さで拡散されるプローブ領域であ
る。そして、このプローブ領域１０と電気接続乙てアル
ミニウム膜等から成るプローブ電極８が形成されている
。したがって、この両者が形成されている為に主表面上
の構成が第３図とは異なっており、ゲート電極６ａは少
なくともチャネル部４の上でプローブ領域１０の上にか
からない部分に絶縁膜５ａを介して形成されており、絶
縁膜１）ａ及び層間絶縁膜９ａもその部分のみを覆って
いる。そして、ソース電極７ａはプローブ電極８と電気
的に絶縁されるように形成されている。
。第１図に本発明を縦型のＭＯＳ Ｆ ＥＴに採用した
第１実施例の断面図を示す０図において、第３図に示し
たＭＯＳＦＥＴと同一構成部分には同一符号を付してそ
の説明は省略する。そうでない符号において、１０はＮ
−型シリコン基体１ａの不純物濃度より高４度の不純物
濃度を有し、Ｐ型頭域２間のＮ゛型シリコン基板ｌａ内
、又は、素子周辺部のＮ−型シリコン基板ｌａ内（図は
前者）に所定の拡散深さで拡散されるプローブ領域であ
る。そして、このプローブ領域１０と電気接続乙てアル
ミニウム膜等から成るプローブ電極８が形成されている
。したがって、この両者が形成されている為に主表面上
の構成が第３図とは異なっており、ゲート電極６ａは少
なくともチャネル部４の上でプローブ領域１０の上にか
からない部分に絶縁膜５ａを介して形成されており、絶
縁膜１）ａ及び層間絶縁膜９ａもその部分のみを覆って
いる。そして、ソース電極７ａはプローブ電極８と電気
的に絶縁されるように形成されている。
尚、本発明はプローブ領域１０が形成されていなくても
、プローブ電極８が形成されておれば効果のあるもので
あるが、プローブ領域１０を形成する事によってプロー
ブ電極８の接触性が向上する。
、プローブ電極８が形成されておれば効果のあるもので
あるが、プローブ領域１０を形成する事によってプロー
ブ電極８の接触性が向上する。
次に、上記構成のＭＯＳ Ｆ ＥＴによりドレイン電流
を検出する様子を第６図及び第７図を用いて説明する。
を検出する様子を第６図及び第７図を用いて説明する。
第６図に上記のＭＯＳＦＥＴを用いた電気回路図を示す
。図において、第４図に示した電気回路図と同一構成部
分には同一符号を付してその説明は省略する。５９は本
実施例のＭＯＳＦＥＴを示すシンボルであり、ドレイン
Ｄ、ゲートＧ、ソースＳに新たにプローブＰを追加した
４端子となっており、このプローブＰは前記プローブ電
極８を意味する。
。図において、第４図に示した電気回路図と同一構成部
分には同一符号を付してその説明は省略する。５９は本
実施例のＭＯＳＦＥＴを示すシンボルであり、ドレイン
Ｄ、ゲートＧ、ソースＳに新たにプローブＰを追加した
４端子となっており、このプローブＰは前記プローブ電
極８を意味する。
次に、第６図における電気回路の作動を第７図に示す波
形図により説明する。時刻ｔ０においてスイッチ５１が
０ＦＦ−ＯＮに変化すると、第７図＋ｌ）に示すゲート
印加電圧Ｖ、は０−Ｖ ＋。に変化する。ここで、■、
。はＭＯ５ＦＥＴ５９をＯＮさせるのに充分に高く設定
された電圧であり、時刻ｔ０においてＭＯ３ＦＥＴ５９
はＯＦＦ→ＯＮに変化する。第７図（２）に示すドレイ
ン電流１ｏは時刻ｔ０以降、時間の経過とともに０から
単調増加する。本実施例において、ＭＯ３ＦＥＴ５９は
Ｎチャネル型であるから、該ドレイン電流１０のキャリ
アは電子であり、電子はソース端子Ｓからドレイン端子
りの方向に流れる。この電子の流れに注目すると、第１
間において、Ｎ゛型領領域３らチャネル部４に流入した
電子はプローブ領域１０の近傍を通過してＮ−型シリコ
ン基体１ａ、Ｎ”シリコン基体Ｘｂ−ｔ−通りドレイン
Ｄに達する。ここで、チャネル部４を電子が通過する時
に生じる電圧降下がプローブ領域１０とＮ゛型領領域３
電位差ＶＦ５として現われる。すなわち、チャネル抵抗
Ｒｃい ドレイン電流■。を用いてプローブ・ソース間
電圧ＶＰＳは次式で表される。
形図により説明する。時刻ｔ０においてスイッチ５１が
０ＦＦ−ＯＮに変化すると、第７図＋ｌ）に示すゲート
印加電圧Ｖ、は０−Ｖ ＋。に変化する。ここで、■、
。はＭＯ５ＦＥＴ５９をＯＮさせるのに充分に高く設定
された電圧であり、時刻ｔ０においてＭＯ３ＦＥＴ５９
はＯＦＦ→ＯＮに変化する。第７図（２）に示すドレイ
ン電流１ｏは時刻ｔ０以降、時間の経過とともに０から
単調増加する。本実施例において、ＭＯ３ＦＥＴ５９は
Ｎチャネル型であるから、該ドレイン電流１０のキャリ
アは電子であり、電子はソース端子Ｓからドレイン端子
りの方向に流れる。この電子の流れに注目すると、第１
間において、Ｎ゛型領領域３らチャネル部４に流入した
電子はプローブ領域１０の近傍を通過してＮ−型シリコ
ン基体１ａ、Ｎ”シリコン基体Ｘｂ−ｔ−通りドレイン
Ｄに達する。ここで、チャネル部４を電子が通過する時
に生じる電圧降下がプローブ領域１０とＮ゛型領領域３
電位差ＶＦ５として現われる。すなわち、チャネル抵抗
Ｒｃい ドレイン電流■。を用いてプローブ・ソース間
電圧ＶＰＳは次式で表される。
ＶＰＳ＝ １０ ＸＲｃｈ ・・・・・・（３
）チャネル抵抗Ｒｃｈは一定なので、（３）式よりＶＰ
Ｓは■、に比例し、第７図Ｆ２＋、 ＋４１に示すよう
に、ＭＯ３ＦＥＴ５９のオン（例えば、ｔ０〜１＋）の
期間はｖｐｓとＩＩ、の波形は相似形になる。従って、
プローブ・ソース間電圧■。を計測すれば（３）式を用
いてドレイン電流■。を検知することができる。
）チャネル抵抗Ｒｃｈは一定なので、（３）式よりＶＰ
Ｓは■、に比例し、第７図Ｆ２＋、 ＋４１に示すよう
に、ＭＯ３ＦＥＴ５９のオン（例えば、ｔ０〜１＋）の
期間はｖｐｓとＩＩ、の波形は相似形になる。従って、
プローブ・ソース間電圧■。を計測すれば（３）式を用
いてドレイン電流■。を検知することができる。
時刻ｔ１においてスイッチ５１が０Ｎ−ＯＦＦに変化す
ると、第７図（１）に示すゲート印加電圧■。
ると、第７図（１）に示すゲート印加電圧■。
はＶｌ。−〇に変化する。本実施例ではＭＯ５ＦＥＴ５
９はエンハンスメント型に設定されており、Ｖａ”Ｏの
時はＯＦＦするため、時刻ｔ、においてＭＯ３ＦＥＴ５
９はＯＮ→ＯＦＦに変化する。
９はエンハンスメント型に設定されており、Ｖａ”Ｏの
時はＯＦＦするため、時刻ｔ、においてＭＯ３ＦＥＴ５
９はＯＮ→ＯＦＦに変化する。
この結果、第７図（２）に示すドレイン電流Ｉ、は時刻
ｔ１において最大値Ｉ、。をとった後、０まで２゜激減
少する。またこの時第７図（３）に示すドレイン・ソー
ス間電圧ＶＯＳは■２゜から急上昇し、フライバックパ
ルス■２が発生した後、直流電源５５の電圧Ｖ２１まで
低下して安定する。すなわち、時刻１、以降はドレイン
・ソース間電圧■。、は高い電圧値になっているが、こ
の時第１図に示すように、Ｎ−型シリコン基体１ａとＰ
壁領域２との間のＰＮ接合に生しる空乏層１２がＮ−型
シリコン基体ｌａ内に主に広がっており、この空乏層１
２によりプローブ領域１０が周囲から電気的に絶縁され
る。従って、例えばｔ１〜Ｌ２の期間は第７図（４）に
示すプローブ・ソース間電圧ＶＰＳは０になる。
ｔ１において最大値Ｉ、。をとった後、０まで２゜激減
少する。またこの時第７図（３）に示すドレイン・ソー
ス間電圧ＶＯＳは■２゜から急上昇し、フライバックパ
ルス■２が発生した後、直流電源５５の電圧Ｖ２１まで
低下して安定する。すなわち、時刻１、以降はドレイン
・ソース間電圧■。、は高い電圧値になっているが、こ
の時第１図に示すように、Ｎ−型シリコン基体１ａとＰ
壁領域２との間のＰＮ接合に生しる空乏層１２がＮ−型
シリコン基体ｌａ内に主に広がっており、この空乏層１
２によりプローブ領域１０が周囲から電気的に絶縁され
る。従って、例えばｔ１〜Ｌ２の期間は第７図（４）に
示すプローブ・ソース間電圧ＶＰＳは０になる。
ここで、空乏層１２がプローブ領域１０を完全に覆う事
ができるように、Ｎ−型シリコン基体１ａの不純物は十
分像７４度にした方がよく、又、他の配慮として、Ｐ壁
領域２の間隔を狭くしてもよい。
ができるように、Ｎ−型シリコン基体１ａの不純物は十
分像７４度にした方がよく、又、他の配慮として、Ｐ壁
領域２の間隔を狭くしてもよい。
以上説明した如く、第１実施例によれば、プローブ・ソ
ース間電圧ＶＰＳは忠実にドレイン電流Ｉ０に比例した
電圧になり、ドレイン電流Ｉ、が○の時はドレイン・ソ
ース間電圧ＶＤＳが０でない時でも空乏層１２の絶縁効
果によりプローブ・ソース間電圧ＶＰＳが０になり、正
確なドレイン電流■。
ース間電圧ＶＰＳは忠実にドレイン電流Ｉ０に比例した
電圧になり、ドレイン電流Ｉ、が○の時はドレイン・ソ
ース間電圧ＶＤＳが０でない時でも空乏層１２の絶縁効
果によりプローブ・ソース間電圧ＶＰＳが０になり、正
確なドレイン電流■。
の検出ができるという効果がある。
次に、第１実施例の応用としての第２実施例の断面図を
第８図に示す。図において、第１図と対応する部分には
第１図と同一符号を付して、対応しない部分は新たな符
号で指示されている。すなわち、対応しない部分は第８
図においてＮ−型シリコン基体１ａの表面上でＰ型頭域
２間に離間した位置にＰ型シールド領域１３を拡散し、
このＰ型シールド領域１３内にプローブ領域１０を形成
する。そして、プローブ領域１０の形成されないＰ型シ
ールド領域１３表面付近の一部をプローブチャネル部１
４として、その上にＳｉＯ□等からなる絶縁膜５ａを介
して多結晶シリコン等からなるゲート７４極６ａをチャ
ネル部４上からプローブチャネル部１４上まで延長する
とともに、Ｐ型シールド領域１３の表面上にアルミニウ
ム膜等からなるシールド電極１５を設け、プローブ領域
１００表面上にアルミニウム膜等からなるプローブ電ｉ
８ａをその両者の電極が電気的に絶縁されるように設け
た構造をしており、シールド電極１５はソース電極７ａ
に電気接続されている。尚、Ｐ型シールド領域１３はＰ
型領域２と同時に、同じ拡散工程で形成可能である。
第８図に示す。図において、第１図と対応する部分には
第１図と同一符号を付して、対応しない部分は新たな符
号で指示されている。すなわち、対応しない部分は第８
図においてＮ−型シリコン基体１ａの表面上でＰ型頭域
２間に離間した位置にＰ型シールド領域１３を拡散し、
このＰ型シールド領域１３内にプローブ領域１０を形成
する。そして、プローブ領域１０の形成されないＰ型シ
ールド領域１３表面付近の一部をプローブチャネル部１
４として、その上にＳｉＯ□等からなる絶縁膜５ａを介
して多結晶シリコン等からなるゲート７４極６ａをチャ
ネル部４上からプローブチャネル部１４上まで延長する
とともに、Ｐ型シールド領域１３の表面上にアルミニウ
ム膜等からなるシールド電極１５を設け、プローブ領域
１００表面上にアルミニウム膜等からなるプローブ電ｉ
８ａをその両者の電極が電気的に絶縁されるように設け
た構造をしており、シールド電極１５はソース電極７ａ
に電気接続されている。尚、Ｐ型シールド領域１３はＰ
型領域２と同時に、同じ拡散工程で形成可能である。
この第２実施例によっても、上記の第１実施例と同様の
効果が得られる。その内容を第６図乃至第８図を用いて
説明する。ただし、第６図図示のＭＯ３ＦＥＴ５９は第
８図図示の第２実施例のＭＯＳＦＥＴとする。また、第
６図、第７図の説明において、前述した第一実施例と重
複する部分は省略して説明する。
効果が得られる。その内容を第６図乃至第８図を用いて
説明する。ただし、第６図図示のＭＯ３ＦＥＴ５９は第
８図図示の第２実施例のＭＯＳＦＥＴとする。また、第
６図、第７図の説明において、前述した第一実施例と重
複する部分は省略して説明する。
第１実施例と同様に、時刻ｔ０でスイッチ５１が０ＦＦ
−ＯＮに変化すると、ゲート電極６ａに電圧ＶＩＯが印
加され７Ｍ０３ＦＥＴ５９はＯＮＬ、チャネル部４に導
電路が形成されてドレイン電流ｌｌ１ｌが流れ始める。
−ＯＮに変化すると、ゲート電極６ａに電圧ＶＩＯが印
加され７Ｍ０３ＦＥＴ５９はＯＮＬ、チャネル部４に導
電路が形成されてドレイン電流ｌｌ１ｌが流れ始める。
第８図に示すＭＯ３ＦＥＴ５９においてドレイン電流■
ゎのキャリアは電子であり、この電子はＮ′″型領域３
からチャネル部４に流入し、このチャネル部４を通過し
てＮ−型シリヨン基体１ａに達すると、ゲート電極６ａ
直下で流れの向きをＮ゛゛シリコン基体１ｂの方向へ変
えて、Ｎ−型シリコン基体１ａ、、Ｎ”型シリコン基体
１ｂを順次通過してドレインＤに達する。
ゎのキャリアは電子であり、この電子はＮ′″型領域３
からチャネル部４に流入し、このチャネル部４を通過し
てＮ−型シリヨン基体１ａに達すると、ゲート電極６ａ
直下で流れの向きをＮ゛゛シリコン基体１ｂの方向へ変
えて、Ｎ−型シリコン基体１ａ、、Ｎ”型シリコン基体
１ｂを順次通過してドレインＤに達する。
ここで、ゲート電極６ａに電圧Ｖｌ（１が印加されると
、ゲート電極６ａはチャネル４だけでなく、プローブチ
ャネル１４もＯＮさせ、Ｎ−型シリコン基体１ａのゲー
ト電極６ａ直下の部分の電位をプローブチャネル１４を
経由してプローブ領域１０が検知することができる。す
なわち、チャネル４からＮ−型シリコン基体１ａに流入
した電子の電位がプローブ領域１０で検知できるのであ
り、前述した第１実施例と同様に、チャネル４を電子が
通過する時に生じる電圧降下がプローブ領域１０とＮ゛
型領領域３電位差Ｖｐ５として現われ、ｖｐｓからドレ
イン電流！。が検知できる。
、ゲート電極６ａはチャネル４だけでなく、プローブチ
ャネル１４もＯＮさせ、Ｎ−型シリコン基体１ａのゲー
ト電極６ａ直下の部分の電位をプローブチャネル１４を
経由してプローブ領域１０が検知することができる。す
なわち、チャネル４からＮ−型シリコン基体１ａに流入
した電子の電位がプローブ領域１０で検知できるのであ
り、前述した第１実施例と同様に、チャネル４を電子が
通過する時に生じる電圧降下がプローブ領域１０とＮ゛
型領領域３電位差Ｖｐ５として現われ、ｖｐｓからドレ
イン電流！。が検知できる。
次に、時刻１．においてスイッチ５１が０Ｎ−ＯＦＦに
変化すると、ゲート電極６ａに印加される電圧がＯにな
り、ＭＯ３ＦＥＴ５９は０ＦＦＬ、チャネル部４の導電
路を消滅させて通電しなくするので、ドレイン電流Ｉ９
は急減少しＯに至る。
変化すると、ゲート電極６ａに印加される電圧がＯにな
り、ＭＯ３ＦＥＴ５９は０ＦＦＬ、チャネル部４の導電
路を消滅させて通電しなくするので、ドレイン電流Ｉ９
は急減少しＯに至る。
そして時刻ｔ１以降（１＋〜もえ）はドレイン電流Ｉｎ
は０である。ここで、ゲート電極６ａの印加電圧がＯに
なるとゲート電極６ａはチャネル部４のみならず、プロ
ーブチャネル１４も共に導電路を消滅させて通電しなく
する。すなわち、ｔ１〜ｔ、の期間はプローブ領域１０
はＮ−型シリコン基体ｌａと電気的に接続する導電路を
失い、ソース電極７ａ（Ｎ”型領域３）に電気的接続さ
れたシールド電極１５（Ｐ型シールド領域１３）により
周囲から電気的に絶縁される。この結果、ｔ１〜ｔ、の
期間においてプローブ領域１０とＮ”型領域３の電位差
ｖｐｓは、第７図（４）に示すよう０になる。ここで、
プローブ領域１０は空乏層１２とＰ型シールド領域１３
にてドレインＤに対して二重に絶縁されており、前述し
た第１実施例における空乏層１２のみによる絶縁に比較
して第２実施例の方がより確実に絶縁することができ、
１．〜ｔ２における■、を正確に０にすることができる
。
は０である。ここで、ゲート電極６ａの印加電圧がＯに
なるとゲート電極６ａはチャネル部４のみならず、プロ
ーブチャネル１４も共に導電路を消滅させて通電しなく
する。すなわち、ｔ１〜ｔ、の期間はプローブ領域１０
はＮ−型シリコン基体ｌａと電気的に接続する導電路を
失い、ソース電極７ａ（Ｎ”型領域３）に電気的接続さ
れたシールド電極１５（Ｐ型シールド領域１３）により
周囲から電気的に絶縁される。この結果、ｔ１〜ｔ、の
期間においてプローブ領域１０とＮ”型領域３の電位差
ｖｐｓは、第７図（４）に示すよう０になる。ここで、
プローブ領域１０は空乏層１２とＰ型シールド領域１３
にてドレインＤに対して二重に絶縁されており、前述し
た第１実施例における空乏層１２のみによる絶縁に比較
して第２実施例の方がより確実に絶縁することができ、
１．〜ｔ２における■、を正確に０にすることができる
。
以上説明した如く、第２実施例によれば、プローブ・ソ
ース間電圧■門は忠実にドレイン電流１゜に比例した電
圧になり、ドレイン電流ＩＤが０の時はドレイン・ソー
ス間電圧■。、が０でない時でも空乏層１２とＰ型シー
ルド領域１３の絶縁効果によりＶＦ６がＯになり、より
正確なドレイン電流１、の検出ができるという効果があ
る。
ース間電圧■門は忠実にドレイン電流１゜に比例した電
圧になり、ドレイン電流ＩＤが０の時はドレイン・ソー
ス間電圧■。、が０でない時でも空乏層１２とＰ型シー
ルド領域１３の絶縁効果によりＶＦ６がＯになり、より
正確なドレイン電流１、の検出ができるという効果があ
る。
又、第２実施例ではシールド電極１５は接地電位である
ソース電極７ａに電気接続されているので、リーク電流
、Ｐ型シールド領域１３とドレイ７Ｄとの間に存在する
漂遊容量（Ｓｔｒａｙ Ｃａｐａｃｉｔｏｒ）によるド
レイン電位の影響はその電気的経路によりバイパスされ
、プローグ電極８ａには影響を及ぼさない。従ってハイ
・インピーダンス（旧ｇｈ−Ｉｍｐｅｄａｎｃｅ）にお
ける使用も良好であり高悪魔の検出ができる。尚、第２
実施例において、Ｐ型シールド領域１３はＰ型領域２と
同じ拡散工程にて形成すれば同一寸法に形成可能である
が、その寸法は何ら限定される事はない。
ソース電極７ａに電気接続されているので、リーク電流
、Ｐ型シールド領域１３とドレイ７Ｄとの間に存在する
漂遊容量（Ｓｔｒａｙ Ｃａｐａｃｉｔｏｒ）によるド
レイン電位の影響はその電気的経路によりバイパスされ
、プローグ電極８ａには影響を及ぼさない。従ってハイ
・インピーダンス（旧ｇｈ−Ｉｍｐｅｄａｎｃｅ）にお
ける使用も良好であり高悪魔の検出ができる。尚、第２
実施例において、Ｐ型シールド領域１３はＰ型領域２と
同じ拡散工程にて形成すれば同一寸法に形成可能である
が、その寸法は何ら限定される事はない。
第２図に本発明を縦型のバイポーラトランジスタ（以下
ｒＢＰＴ、という）に採用した第３実施例の断面口を示
す。図において、本実施例ではＮ−型及びＮ゛゛シリコ
ン基体１ａ、ｌｂをコレクタとしており、Ｎ−シリコン
基体ｌ日中の所定領域に所定間隔で、ベース電極６ｂに
電気接続するＰ壁領域２ａを拡散してベースとし、この
Ｐ壁領域２内にエミッタ電極７ｂに電気接続し、その不
純物濃度が比較的高濃度であるＮ゛型領領域３ａ拡散し
てエミッタとしている。ここでＰ壁領域２ａの表面付近
４ａの厚さｄ′は後述する理由から底部付近の厚さｄ以
下となっている。そして、Ｐ型頭域２ａ間Ｎ−型シリコ
ン基体ｌａ内、又は素子周辺部のＮ−型シリコン基体ｌ
ａ内（図は前者）（以下余白） に所定の拡散深さで拡散され、Ｎ〜型シリコン基体１ａ
の不純物濃度より高濃度の不純物４度でプローブ領域１
０を形成する。又、アルミニウム膜等からなるプローブ
電極８をそのプローブ領域１０に電気接続する。尚、５
ｂはＳｉ酸化膜等の絶縁膜である。
ｒＢＰＴ、という）に採用した第３実施例の断面口を示
す。図において、本実施例ではＮ−型及びＮ゛゛シリコ
ン基体１ａ、ｌｂをコレクタとしており、Ｎ−シリコン
基体ｌ日中の所定領域に所定間隔で、ベース電極６ｂに
電気接続するＰ壁領域２ａを拡散してベースとし、この
Ｐ壁領域２内にエミッタ電極７ｂに電気接続し、その不
純物濃度が比較的高濃度であるＮ゛型領領域３ａ拡散し
てエミッタとしている。ここでＰ壁領域２ａの表面付近
４ａの厚さｄ′は後述する理由から底部付近の厚さｄ以
下となっている。そして、Ｐ型頭域２ａ間Ｎ−型シリコ
ン基体ｌａ内、又は素子周辺部のＮ−型シリコン基体ｌ
ａ内（図は前者）（以下余白） に所定の拡散深さで拡散され、Ｎ〜型シリコン基体１ａ
の不純物濃度より高濃度の不純物４度でプローブ領域１
０を形成する。又、アルミニウム膜等からなるプローブ
電極８をそのプローブ領域１０に電気接続する。尚、５
ｂはＳｉ酸化膜等の絶縁膜である。
次に、本実施例によりコレクタ電流（本発明でいう通電
電流）を検出する様子を第９図および第１０図を用いて
説明する。第９図は第３実施例のＢＰＴを適用した電気
回路図であり、ＢＰＴを６０で示すシンボルで表す。す
なわち、コレクタＣ、ベースＢ、エミッタＥと新たにプ
ローブＰが追加された４端子を備えた半導体装置のシン
ボルであり、このプローブＰは前記プローブ電極８を意
味する。第９図に示す電気回路の構成は、前述した第６
図図示の第１実施例の電気回路の構成とほとんど同じで
あり、第６図と対応する部分：よ第６図と同一符号を付
してあり、その説明は省略する。
電流）を検出する様子を第９図および第１０図を用いて
説明する。第９図は第３実施例のＢＰＴを適用した電気
回路図であり、ＢＰＴを６０で示すシンボルで表す。す
なわち、コレクタＣ、ベースＢ、エミッタＥと新たにプ
ローブＰが追加された４端子を備えた半導体装置のシン
ボルであり、このプローブＰは前記プローブ電極８を意
味する。第９図に示す電気回路の構成は、前述した第６
図図示の第１実施例の電気回路の構成とほとんど同じで
あり、第６図と対応する部分：よ第６図と同一符号を付
してあり、その説明は省略する。
対応しない部分は第１実施例のＭＯ５ＦＥＴ５９が第３
実施例のＢＰＴ６０に変更されたことと、ベース入力抵
抗６１が追加されたことのみである。
実施例のＢＰＴ６０に変更されたことと、ベース入力抵
抗６１が追加されたことのみである。
上記構成における各部波形図を第１０図に示す。
第１０図も前述した第１実施例の各部波形図第７図と同
様であり、異なる点は半導体装置がＭＯ３ＦＥＴ５９か
らＢＰＴ６０に変更になったことに伴って、端子名称が
変更になったことと、ＭＯ３ＦＥＴ５９においてはゲー
ト印加電圧■、で制御するのに対してＢＰＴ６０におい
てはベース；流Ｉ、で制御することが異なる点である。
様であり、異なる点は半導体装置がＭＯ３ＦＥＴ５９か
らＢＰＴ６０に変更になったことに伴って、端子名称が
変更になったことと、ＭＯ３ＦＥＴ５９においてはゲー
ト印加電圧■、で制御するのに対してＢＰＴ６０におい
てはベース；流Ｉ、で制御することが異なる点である。
第９図、第１０Ｉ２Ｉの説明において、前述した第１実
施例と重視する部分は省略し、とくにＢＰＴ６０のプロ
ーブ・エミッタ間電圧ＶＰＥが第１０図（４）に示す波
形になり、第１０図（２）に示すコレクタ電流Ｉ、の波
形と相似であり、プローブ・エミッタ間電圧ＶＰｔより
コレクタ電７ｆｆｉ ｌ ｃが検知できることを次に説
明する。
施例と重視する部分は省略し、とくにＢＰＴ６０のプロ
ーブ・エミッタ間電圧ＶＰＥが第１０図（４）に示す波
形になり、第１０図（２）に示すコレクタ電流Ｉ、の波
形と相似であり、プローブ・エミッタ間電圧ＶＰｔより
コレクタ電７ｆｆｉ ｌ ｃが検知できることを次に説
明する。
第２図図示のＢＰＴ６０において、キャリアである電子
はＮ°型領領域３ａらＰ壁領域２ａに注入し、そしてＮ
−型およびＮ゛゛シリコン基体１ａ、１ｂに達する。こ
こで、Ｐ壁領域２ａの表面付近４ａの厚さｄ′は電流が
表面付近４ａを流れ易くする為に底部付近の厚さｄ以下
となっている。
はＮ°型領領域３ａらＰ壁領域２ａに注入し、そしてＮ
−型およびＮ゛゛シリコン基体１ａ、１ｂに達する。こ
こで、Ｐ壁領域２ａの表面付近４ａの厚さｄ′は電流が
表面付近４ａを流れ易くする為に底部付近の厚さｄ以下
となっている。
又、底部付近の厚さｄはＢＰＴの特性を良くする為に薄
く設計されている。これは表面付近４ａを流れた電子が
プローブ領域１０の近傍を通過するようにする為である
。そして、表面付近４ａの導電抵抗Ｒｃ（前記第１実施
例におけるチャネル抵抗ＲＣｈに相当）による電圧降下
をプローブ・エミッタ間電圧ＶＦＥとして検出する事に
よって、このプローブ・エミッタ間電圧ｖＰ！が第１実
施例の（３）式と同様の関係（本実施例の場合、Ｖｒｔ
＝Ｉ（ｘＲｃ）に従うため、プローブ・エミッタ間電圧
■□からコレクタ電流ＩＣが検出できる。また、ＢＰＴ
６０がＯＦＦ時は第１実施例と同様に第２図に示すよう
に空乏層１２が成長してプローブ領域１０を周囲から電
気的に絶縁するため、プローブ・エミッタ間電圧Ｖ、！
は０になる。
く設計されている。これは表面付近４ａを流れた電子が
プローブ領域１０の近傍を通過するようにする為である
。そして、表面付近４ａの導電抵抗Ｒｃ（前記第１実施
例におけるチャネル抵抗ＲＣｈに相当）による電圧降下
をプローブ・エミッタ間電圧ＶＦＥとして検出する事に
よって、このプローブ・エミッタ間電圧ｖＰ！が第１実
施例の（３）式と同様の関係（本実施例の場合、Ｖｒｔ
＝Ｉ（ｘＲｃ）に従うため、プローブ・エミッタ間電圧
■□からコレクタ電流ＩＣが検出できる。また、ＢＰＴ
６０がＯＦＦ時は第１実施例と同様に第２図に示すよう
に空乏層１２が成長してプローブ領域１０を周囲から電
気的に絶縁するため、プローブ・エミッタ間電圧Ｖ、！
は０になる。
以上説明した如く、第３実施例によれば、プローブ・エ
ミッタ間電圧ｖｒｔはコレクタ電流Ｉ、に比例した電圧
になり、コレクタ電流１゜がＯのときはコレクタ・エミ
ッタ間電圧ＶＣ□がＯでない時でも空乏層１２の絶縁効
果によりＶＰＥがＯになり、正確なコレクタ電流Ｉｃが
検出できるという効果がある。
ミッタ間電圧ｖｒｔはコレクタ電流Ｉ、に比例した電圧
になり、コレクタ電流１゜がＯのときはコレクタ・エミ
ッタ間電圧ＶＣ□がＯでない時でも空乏層１２の絶縁効
果によりＶＰＥがＯになり、正確なコレクタ電流Ｉｃが
検出できるという効果がある。
尚、上記第３実施例において、プローブ領域１０を第２
実施例で示したようなＰ型シールド領域で周囲から電気
的に絶縁すれば、さらにより正確なコレクタ電流検出が
可能になる。
実施例で示したようなＰ型シールド領域で周囲から電気
的に絶縁すれば、さらにより正確なコレクタ電流検出が
可能になる。
次に、本発明の電流検出機能付半導体装置を採用したパ
ワートランジスタ（例えば、パワーＭＯ３ＦＥＴ）と、
その信号処理回路の具体的な構成を第１）図乃至第１４
図を用いて説明する。
ワートランジスタ（例えば、パワーＭＯ３ＦＥＴ）と、
その信号処理回路の具体的な構成を第１）図乃至第１４
図を用いて説明する。
゛ 第１）図及び第１２図はその一例であり、電
流検出した信号をオペアンプにて増幅して出力する機能
を組込んだ例である。そして、第１）図は本例の各々の
素子の具体的な配置を表わす上面図、第１２図はその等
価回路図である。
流検出した信号をオペアンプにて増幅して出力する機能
を組込んだ例である。そして、第１）図は本例の各々の
素子の具体的な配置を表わす上面図、第１２図はその等
価回路図である。
図に示すように、同一半導体基板１００上にパワーＭＯ
Ｓ Ｆ ＥＴが形成される電力制御部１）０と、その信
号を増幅処理する信号処理部１２０が配置される。そし
て、前述の第１図あるいは第８図に示すような構成のプ
ローブ電極１）３と、ソース電極１）１との間に発生し
た電気信号は負荷抵抗１２２を経て、オペアンプ１２１
に人力され、抵抗１２７．１２８により決定される増幅
率で増幅されて出力端子１２９から出力される。
Ｓ Ｆ ＥＴが形成される電力制御部１）０と、その信
号を増幅処理する信号処理部１２０が配置される。そし
て、前述の第１図あるいは第８図に示すような構成のプ
ローブ電極１）３と、ソース電極１）１との間に発生し
た電気信号は負荷抵抗１２２を経て、オペアンプ１２１
に人力され、抵抗１２７．１２８により決定される増幅
率で増幅されて出力端子１２９から出力される。
第１３図及び第１４図は他の例であり、電流検出した信
号をオペアンプで増幅して出力すると同時に、コンパレ
ータで設定値と比較し、その信号が設定値より大きい時
は素子の破壊防止のために自己遮断する機能を組込んだ
例である。そして、第１３図は本例の各々の素子の具体
的な配置を表わす平面図、第１４図はその等価回路であ
る。
号をオペアンプで増幅して出力すると同時に、コンパレ
ータで設定値と比較し、その信号が設定値より大きい時
は素子の破壊防止のために自己遮断する機能を組込んだ
例である。そして、第１３図は本例の各々の素子の具体
的な配置を表わす平面図、第１４図はその等価回路であ
る。
図に示すように、同一半導体基板２００上に電力制御部
２１０と、その信号を増幅、比較等の処理を行なう信号
処理部２２０が配置される。
２１０と、その信号を増幅、比較等の処理を行なう信号
処理部２２０が配置される。
そして、プローブ電極２１３とソース電極２１）との間
に発生した電気信号は負荷抵抗２２４を経て、オペアン
プ２２１とコンパレータ２２２にそれぞれ人力される。
に発生した電気信号は負荷抵抗２２４を経て、オペアン
プ２２１とコンパレータ２２２にそれぞれ人力される。
オペアンプ２２１では上記の例と同様に抵抗２２７．２
２８により決定される増幅率で増幅され、出力端子２２
９から出力される。一方、コンパレータ２２２では比較
電圧■１゜、により設定された電流値よりも大きいと判
断したときはそのコンパレータ２２２の出力がローレベ
ルからハイレベルに変化してＭＯＳ）ランリスタ２２３
がＯＮ状態となり、電力制御部２１０のゲート電極２１
２を接地電位にしてその作動を強制的に停止させ、破壊
防止を行なう。尚、第１）図乃至第１４図において、１
）２はゲート電極、１）４，２１４は半導体基板の裏面
に形成されるドレイン電極である。
２８により決定される増幅率で増幅され、出力端子２２
９から出力される。一方、コンパレータ２２２では比較
電圧■１゜、により設定された電流値よりも大きいと判
断したときはそのコンパレータ２２２の出力がローレベ
ルからハイレベルに変化してＭＯＳ）ランリスタ２２３
がＯＮ状態となり、電力制御部２１０のゲート電極２１
２を接地電位にしてその作動を強制的に停止させ、破壊
防止を行なう。尚、第１）図乃至第１４図において、１
）２はゲート電極、１）４，２１４は半導体基板の裏面
に形成されるドレイン電極である。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は上記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。例えば、第１実施例、第２実施例においては
Ｎチャネル型であるが、Ｐチャネル型にも適用可能であ
り、又、絶縁膜５ａは酸化物（Ｏｗｉｄｅ）でなくとも
５ｔｓＮａ等の他の絶縁物（Ｉｎｓｕｌａｔｏｒ）から
成る膜であってもよい。第３実施例においてはＮＰＮ型
であるが、ＰＮＰ型にも適用可能である。又、Ｎ゛型シ
リコン基体１ｂをＰ型のシリコン基体に変更した導電変
調型ＭＯ３ＦＥＴ （特開昭６０−１９６９７４号公報
）等にも本発明は適用可能である。
本発明は上記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。例えば、第１実施例、第２実施例においては
Ｎチャネル型であるが、Ｐチャネル型にも適用可能であ
り、又、絶縁膜５ａは酸化物（Ｏｗｉｄｅ）でなくとも
５ｔｓＮａ等の他の絶縁物（Ｉｎｓｕｌａｔｏｒ）から
成る膜であってもよい。第３実施例においてはＮＰＮ型
であるが、ＰＮＰ型にも適用可能である。又、Ｎ゛型シ
リコン基体１ｂをＰ型のシリコン基体に変更した導電変
調型ＭＯ３ＦＥＴ （特開昭６０−１９６９７４号公報
）等にも本発明は適用可能である。
〔発明の効果〕
以上述べた如く本発明によれば、第１電極とプローブ電
極との間の電圧から通電電流を検出しているので、何ら
電流検出用抵抗を外付けする事なく、通電時には通電電
流に比例した検出信号を出力する事ができ、また非通電
時には検出信号が正確にＯになるような電流検出機能を
備えた半導体装置が堤供できるため、正確な電流検出が
可能となり、部品点数が減少でき、コストダウンが可能
となり、半導体装置の体格も比較的小さくできるという
効果がある。
極との間の電圧から通電電流を検出しているので、何ら
電流検出用抵抗を外付けする事なく、通電時には通電電
流に比例した検出信号を出力する事ができ、また非通電
時には検出信号が正確にＯになるような電流検出機能を
備えた半導体装置が堤供できるため、正確な電流検出が
可能となり、部品点数が減少でき、コストダウンが可能
となり、半導体装置の体格も比較的小さくできるという
効果がある。
さらに、電流検出用抵抗によるジュール熱の発生を無く
することができるので、放熱装置が簡単化でき、電流検
出用抵抗による電圧降下が無くなるため、電源電圧の有
効利用がはかれるという優れた効果が得られる。
することができるので、放熱装置が簡単化でき、電流検
出用抵抗による電圧降下が無くなるため、電源電圧の有
効利用がはかれるという優れた効果が得られる。
第１図は本発明を縦型のＭＯＳＦＥＴに採用した第１実
施例の断面図、第２図は本発明を縦型のバイポーラトラ
ンジスタに採用した第３実施例の断面図、第３図は従来
の縦型のＭＯＳ Ｆ ＥＴの断面図、第４図は第３図に
おけるＭＯＳ Ｆ ＥＴを用いた電気回路図、第５図は
第４図における電気回路の作動を説明する波形図、第６
図は第１図および第８図におけるＭＯＳ Ｆ ＥＴを用
いる電気回路図、第７図は第６図における電気回路の作
動を説明する波形図、第８図は第１実施例の応用として
の第２実施例の断面図、第９図は第２図におけるバイポ
ーラトランジスタを用いた電気回路図、第１０図は第９
図における電気回路の作動を説明する波形図、第１）図
はパワートランジスタとその信号処理回路の具体的な構
成の一例の上面図、第１２図は第１）図における等価回
路図、第１３図はパワートランジスタとその信号処理回
路の具体的な構成の他の例の上面図、第１４図は第１３
図における等価回路図である。 １ａ・・・Ｎ−型シリコン基体、ｌｂ・・・Ｎ゛゛シリ
コン基体、２・・・Ｐ型頭域、３・・・Ｎ゛型領領域４
・・・チャネル部、５・・・絶縁膜、６ａ・・・ゲート
電極、６ｂ・・・ベース電極、７ａ・・・ソース電極、
７ｂ・・・エミンタ電極、８・・・プローブ電極、１０
・・・プローブ領域、１２・・・空乏層、１３・・・Ｐ
型シールド領域、１４・・・プローブチャネル部、１５
・・・シールド電極。
施例の断面図、第２図は本発明を縦型のバイポーラトラ
ンジスタに採用した第３実施例の断面図、第３図は従来
の縦型のＭＯＳ Ｆ ＥＴの断面図、第４図は第３図に
おけるＭＯＳ Ｆ ＥＴを用いた電気回路図、第５図は
第４図における電気回路の作動を説明する波形図、第６
図は第１図および第８図におけるＭＯＳ Ｆ ＥＴを用
いる電気回路図、第７図は第６図における電気回路の作
動を説明する波形図、第８図は第１実施例の応用として
の第２実施例の断面図、第９図は第２図におけるバイポ
ーラトランジスタを用いた電気回路図、第１０図は第９
図における電気回路の作動を説明する波形図、第１）図
はパワートランジスタとその信号処理回路の具体的な構
成の一例の上面図、第１２図は第１）図における等価回
路図、第１３図はパワートランジスタとその信号処理回
路の具体的な構成の他の例の上面図、第１４図は第１３
図における等価回路図である。 １ａ・・・Ｎ−型シリコン基体、ｌｂ・・・Ｎ゛゛シリ
コン基体、２・・・Ｐ型頭域、３・・・Ｎ゛型領領域４
・・・チャネル部、５・・・絶縁膜、６ａ・・・ゲート
電極、６ｂ・・・ベース電極、７ａ・・・ソース電極、
７ｂ・・・エミンタ電極、８・・・プローブ電極、１０
・・・プローブ領域、１２・・・空乏層、１３・・・Ｐ
型シールド領域、１４・・・プローブチャネル部、１５
・・・シールド電極。
Claims (6)
- （１）第１電極に電気接続され、第１導電型を有する半
導体基板と、 該半導体基板中の主表面側の所定領域に形成される第２
導電型拡散層と、 該第２導電型拡散層中に形成され、第２電極に電気接続
する第１導電型拡散層と、 前記半導体基板の主表面上で、前記第２導電型拡散層に
離間して形成され、該半導体基板と電気接続し、通電電
流に応じた信号を検出するプローブ電極とを備える事を
特徴とする電流検出機能付半導体装置。 - （２）上記第１電極が、ドレイン電極であり、上記第２
電極がソース電極である。さらに、少なくとも上記半導
体基板と上記第１導電型拡散層との間の上記第２導電型
拡散層上に、絶縁膜を介してゲート電極を有しており、
全体として縦型のＭＩＳＦＥＴを構成している事を特徴
とする特許請求の範囲第１項記載の電流検出機能付半導
体装置。 - （３）上記第１電極がコレクタ電極であり、上記第２電
極がエミッタ電極である。さらに、上記第２導電型拡散
層にベース電極を電気接続しており、全体として縦型の
バイポーラトランジスタを構成している事を特徴とする
特許請求の範囲第１項記載の電流検出機能付半導体装置
。 - （４）上記半導体基板が、高濃度の不純物濃度を有し、
上記第１電極に電気接続する高濃度基底層と、該高濃度
基底層上に積層され、少なくとも一層から成り低濃度の
不純物濃度を有する低濃度基底層とから構成されている
特許請求の範囲第１項乃至第３項のいずれかに記載の電
流検出機能付半導体装置。 - （５）上記プローブ電極下部の上記半導体基板中に所定
の拡散深さで形成され、該半導体基板の接する部分の不
純物濃度より高濃度の不純物濃度を有するプローブ領域
を備える特許請求の範囲第１項乃至第４項のいずれかに
記載の電流検出機能付半導体装置。 - （６）上記プローブ領域が、上記半導体基板の主表面上
で、上記第２導電型拡散層に離間して形成され、上記第
２電極に電気接続している第２導電型のシールド領域内
に形成される特許請求の範囲第５項記載の電流検出機能
付半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/307,177 US4962411A (en) | 1986-03-21 | 1989-02-03 | Semiconductor device with current detecting function |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6451186 | 1986-03-21 | ||
| JP61-64511 | 1986-03-21 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10159997A Division JP2917960B2 (ja) | 1986-03-21 | 1997-04-18 | 電流検出機能付半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6312175A true JPS6312175A (ja) | 1988-01-19 |
| JPH0834221B2 JPH0834221B2 (ja) | 1996-03-29 |
Family
ID=13260301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62026969A Expired - Lifetime JPH0834221B2 (ja) | 1986-03-21 | 1987-02-06 | 電流検出機能付半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834221B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229660A (ja) * | 1990-05-09 | 1992-08-19 | Internatl Rectifier Corp | 非常に深い濃度増加領域を備えたパワートランジスタデバイス |
| WO1993007645A1 (en) * | 1991-10-01 | 1993-04-15 | Nippondenso Co., Ltd. | Insulated-gate bipolar transistor |
| US5654560A (en) * | 1992-03-30 | 1997-08-05 | Nippondenso Co., Ltd. | Semiconductor device with current detecting function and method of producing the same |
| US5766966A (en) * | 1996-02-09 | 1998-06-16 | International Rectifier Corporation | Power transistor device having ultra deep increased concentration region |
| JP2008172199A (ja) * | 2006-12-13 | 2008-07-24 | Renesas Technology Corp | オンチップ電流測定方法及び半導体集積回路 |
| CN109411382A (zh) * | 2018-10-25 | 2019-03-01 | 江苏彩虹永能新能源有限公司 | 一种扩散后硅片电压检测装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394186A (en) * | 1977-01-28 | 1978-08-17 | Nec Corp | Semiconductor device |
| JPS58223369A (ja) * | 1982-06-21 | 1983-12-24 | Nec Corp | 電界効果トランジスタ |
-
1987
- 1987-02-06 JP JP62026969A patent/JPH0834221B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394186A (en) * | 1977-01-28 | 1978-08-17 | Nec Corp | Semiconductor device |
| JPS58223369A (ja) * | 1982-06-21 | 1983-12-24 | Nec Corp | 電界効果トランジスタ |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229660A (ja) * | 1990-05-09 | 1992-08-19 | Internatl Rectifier Corp | 非常に深い濃度増加領域を備えたパワートランジスタデバイス |
| WO1993007645A1 (en) * | 1991-10-01 | 1993-04-15 | Nippondenso Co., Ltd. | Insulated-gate bipolar transistor |
| US5448092A (en) * | 1991-10-01 | 1995-09-05 | Nippondenso Co., Ltd. | Insulated gate bipolar transistor with current detection function |
| US5654560A (en) * | 1992-03-30 | 1997-08-05 | Nippondenso Co., Ltd. | Semiconductor device with current detecting function and method of producing the same |
| US5766966A (en) * | 1996-02-09 | 1998-06-16 | International Rectifier Corporation | Power transistor device having ultra deep increased concentration region |
| JP2008172199A (ja) * | 2006-12-13 | 2008-07-24 | Renesas Technology Corp | オンチップ電流測定方法及び半導体集積回路 |
| CN109411382A (zh) * | 2018-10-25 | 2019-03-01 | 江苏彩虹永能新能源有限公司 | 一种扩散后硅片电压检测装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834221B2 (ja) | 1996-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6144085A (en) | Power transistor device having hot-location and cool-location temperature sensors | |
| JP2973588B2 (ja) | Ｍｏｓ型半導体装置 | |
| US4962411A (en) | Semiconductor device with current detecting function | |
| EP0561461A2 (en) | A semiconductor switch and a temperature sensing circuit for such a switch | |
| JPH07506941A (ja) | 多数キャリアパワーダイオード | |
| JPH07245394A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| US11901355B2 (en) | Semiconductor device having a main transistor, a sense transistor, and a bypass diode structure | |
| JPH073854B2 (ja) | 複合半導体装置 | |
| US6914297B2 (en) | Configuration for generating a voltage sense signal in a power semiconductor component | |
| JPH06201735A (ja) | 電流検出回路 | |
| JPS6312175A (ja) | 電流検出機能付半導体装置 | |
| JP2004356622A (ja) | 接合型電子部品および前記電子部品を含む集積された電力装置 | |
| IE55753B1 (en) | Power semiconductor device with main current section and emulation current section | |
| EP0534627A1 (en) | Semiconductor element with determination of the switching timing | |
| CN109742139B (zh) | 一种基于ligbt的单栅控制电压电流采样器件 | |
| US4969024A (en) | Metal-oxide-semiconductor device | |
| JP2552880B2 (ja) | 垂直ｄｍｏｓセル構造 | |
| Robb et al. | Current sensing in IGBTs for short-circuit protection | |
| JP3196746B2 (ja) | 半導体装置 | |
| JP2917960B2 (ja) | 電流検出機能付半導体装置 | |
| Liang et al. | Design of integrated current sensor for lateral IGBT power devices | |
| CN220253242U (zh) | 一种sgt电路以及电子设备 | |
| JPH01102963A (ja) | 半導体装置 | |
| JP3534082B2 (ja) | オンチップ温度検出装置 | |
| JPH0422163A (ja) | 半導体回路の保護装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |