JPH0727685B2 - ディジタル信号記録再生装置の非同期検出回路 - Google Patents
ディジタル信号記録再生装置の非同期検出回路Info
- Publication number
- JPH0727685B2 JPH0727685B2 JP1108834A JP10883489A JPH0727685B2 JP H0727685 B2 JPH0727685 B2 JP H0727685B2 JP 1108834 A JP1108834 A JP 1108834A JP 10883489 A JP10883489 A JP 10883489A JP H0727685 B2 JPH0727685 B2 JP H0727685B2
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- Japan
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- signal
- circuit
- digital
- output
- asynchronous detection
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はビデオテープレコーダ（以下VTRという）に音
声信号をディジタル信号で記録再生する装置の非同期検
出回路に関するものである。
声信号をディジタル信号で記録再生する装置の非同期検
出回路に関するものである。
従来の技術 VTRに音声のディジタル信号を記録再生する場合、VTR側
の回路で使用されるクロック信号と音声のディジタル信
号処理回路で使用されるクロック信号との間では、周波
数の同期をとる必要がある。一般にはVTR側の映像信号
の垂直同期信号あるいは水平同期信号を基準信号とし
て、これに同期したディジタル信号処理回路側の基準ク
ロック信号を生成している。
の回路で使用されるクロック信号と音声のディジタル信
号処理回路で使用されるクロック信号との間では、周波
数の同期をとる必要がある。一般にはVTR側の映像信号
の垂直同期信号あるいは水平同期信号を基準信号とし
て、これに同期したディジタル信号処理回路側の基準ク
ロック信号を生成している。
次に２つの記録再生装置間で音声信号をディジタルダビ
ングする場合について、第４図に一例を示す。41の記録
再生装置から42の記録再生装置に音声信号をダビングす
る。両方のVTR43,44からはディジタル信号処理回路45と
46にそれぞれ基準となる信号が出力され、ディジタル信
号処理回路45と46はVTR43と44にそれぞれ同期して動作
する。そして、ディジタル信号処理回路45からは音声の
ディジタル信号が出力され、ディジタル信号処理回路46
に入力することにより、ディジタルダビングが行われ
る。このとき、ディジタル信号処理回路46においては、
VTR44からの基準信号とディジタル信号処理回路45から
入力されるディジタルダビング信号との間で同期がとれ
ている必要があり、同期がとれていないと正しい信号処
理ができなくなり、VTR44に誤ったディジタル信号を記
録することになる。第４図に示すようにVTR43と44に同
じ映像信号をリファレンス信号とし入力することにより
VTR43と44は同期がとれ、その結果、ディタル信号処理
回路45と46も同期がとれることになり、正しいダビング
動作が行われる。
ングする場合について、第４図に一例を示す。41の記録
再生装置から42の記録再生装置に音声信号をダビングす
る。両方のVTR43,44からはディジタル信号処理回路45と
46にそれぞれ基準となる信号が出力され、ディジタル信
号処理回路45と46はVTR43と44にそれぞれ同期して動作
する。そして、ディジタル信号処理回路45からは音声の
ディジタル信号が出力され、ディジタル信号処理回路46
に入力することにより、ディジタルダビングが行われ
る。このとき、ディジタル信号処理回路46においては、
VTR44からの基準信号とディジタル信号処理回路45から
入力されるディジタルダビング信号との間で同期がとれ
ている必要があり、同期がとれていないと正しい信号処
理ができなくなり、VTR44に誤ったディジタル信号を記
録することになる。第４図に示すようにVTR43と44に同
じ映像信号をリファレンス信号とし入力することにより
VTR43と44は同期がとれ、その結果、ディタル信号処理
回路45と46も同期がとれることになり、正しいダビング
動作が行われる。
発明が解決しようとする課題 しかしながら、上記において、VTR43,44に同じ映像信号
が入力されていない場合、VTR43,44は同期がとれていな
いことになり、その結果ディジタル信号処理回路46に入
力されるディジタルダビング信号とVTR44からの基準信
号との間も同期がとれていないことになり、正しいダビ
ング動作が行われない。
が入力されていない場合、VTR43,44は同期がとれていな
いことになり、その結果ディジタル信号処理回路46に入
力されるディジタルダビング信号とVTR44からの基準信
号との間も同期がとれていないことになり、正しいダビ
ング動作が行われない。
本発明は簡単な回路構成で同期がとれているかいないか
を検出する非同期検出回路を提供することを目的とす
る。
を検出する非同期検出回路を提供することを目的とす
る。
課題を解決するための手段 この目的を達成するために、本発明の非同期検出回路
は、ディジタルダビング信号からクロック信号を生成す
る回路と、このクロック信号をカウントする回路と、こ
のカウンタ回路の出力信号より所定の値をデコードする
回路と、このデコード回路の出力信号によりVTRから基
準信号を微分した信号をゲートする回路を備えたもので
ある。
は、ディジタルダビング信号からクロック信号を生成す
る回路と、このクロック信号をカウントする回路と、こ
のカウンタ回路の出力信号より所定の値をデコードする
回路と、このデコード回路の出力信号によりVTRから基
準信号を微分した信号をゲートする回路を備えたもので
ある。
作用 この構成によって、ゲート回路の出力信号をカウンタ回
路のリセット信号とし、そしてカウンタ回路のカウント
数をVTRからの基準信号の周波数と同じになるように設
定することにより、ディジタルダビング信号とVTRから
の基準信号とが同期していない場合、ゲート回路から信
号が出力されることになり、この出力信号により非同期
の検出を行うことができる。
路のリセット信号とし、そしてカウンタ回路のカウント
数をVTRからの基準信号の周波数と同じになるように設
定することにより、ディジタルダビング信号とVTRから
の基準信号とが同期していない場合、ゲート回路から信
号が出力されることになり、この出力信号により非同期
の検出を行うことができる。
実施例 以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における非同期検出回路のブ
ロック図を示すものである。第１図において、11はクロ
ック信号生成回路、12はカウンタ回路、13は所定の値で
デコードするデコード回路、14は微分回路、15はゲート
回路である。
ロック図を示すものである。第１図において、11はクロ
ック信号生成回路、12はカウンタ回路、13は所定の値で
デコードするデコード回路、14は微分回路、15はゲート
回路である。
以上のように構成された非同期検出回路について、以下
その動作を説明する。
その動作を説明する。
ディジタルダビング信号はクロック信号生成回路11に入
力され、ディジタルダビング信号に同期したクロック信
号が生成される。このクロック信号はカウンタ回路12に
入力され、所定のカウント数をカウントする。そしてこ
のカウンタ回路12の出力信号はデコード回路13に入力さ
れ、デコード回路13ではあらかじめ設定した値を検出
し、出力する。一方、VTRからの基準信号は微分回路14
に入力され、基準信号の立ち上がり、立ち下がり点にパ
ルス信号を出力する。このパルス信号とデコード回路13
の出力信号はゲート回路15に入力され、ゲート回路15の
出力信号はカウンタ回路12にリセット信号とし入力され
ると共に、非同期検出信号となる。
力され、ディジタルダビング信号に同期したクロック信
号が生成される。このクロック信号はカウンタ回路12に
入力され、所定のカウント数をカウントする。そしてこ
のカウンタ回路12の出力信号はデコード回路13に入力さ
れ、デコード回路13ではあらかじめ設定した値を検出
し、出力する。一方、VTRからの基準信号は微分回路14
に入力され、基準信号の立ち上がり、立ち下がり点にパ
ルス信号を出力する。このパルス信号とデコード回路13
の出力信号はゲート回路15に入力され、ゲート回路15の
出力信号はカウンタ回路12にリセット信号とし入力され
ると共に、非同期検出信号となる。
次に、ディジタルダビング信号とVTRからの基準信号と
が同期がとれている場合について、第２図に示すタイミ
ング図をもとに説明する。クロック信号生成回路11で生
成されたクロック信号の周波数がVTRからの基準信号の
周波数の２（ｎ＋１）倍だとすると、カウンタ回路12の
カウント数を（ｎ＋１）にすることにより、第２図に示
すタイミングで同期がとれることになる。デコード回路
13においては、第２図に示すようにカウント数の０とｎ
の近くの値をデコードするように設定し、その出力信号
の幅はVTRからの基準信号の時間変動量よりも少し大き
めにする。その結果、ゲート回路15の出力信号は第２図
に示すようになにも出力されないことになる。
が同期がとれている場合について、第２図に示すタイミ
ング図をもとに説明する。クロック信号生成回路11で生
成されたクロック信号の周波数がVTRからの基準信号の
周波数の２（ｎ＋１）倍だとすると、カウンタ回路12の
カウント数を（ｎ＋１）にすることにより、第２図に示
すタイミングで同期がとれることになる。デコード回路
13においては、第２図に示すようにカウント数の０とｎ
の近くの値をデコードするように設定し、その出力信号
の幅はVTRからの基準信号の時間変動量よりも少し大き
めにする。その結果、ゲート回路15の出力信号は第２図
に示すようになにも出力されないことになる。
次にディジタルダビング信号とVTRからの基準信号とが
同期がとれていない場合について、第３図に示すタイミ
ング図をもとに説明する。クロック信号生成回路11で生
成されたクロック信号の周波数の方が高い場合であり、
カウンタ回路12の出力信号をデコードしたデコード回路
13からの出力信号は、第３図に示すように第２図に比べ
て早いタイミングで出力される。その結果、ゲート回路
15の出力信号は微分回路14からの出力信号が出力され、
カウンタ回路12のリセット信号として入力される。カウ
ンタ回路12はリセット信号が入力されると再度０からカ
ウントを開始するため、同様の動作が繰り返されること
になり、ゲート回路15から常時信号が出力されることに
なる。そこで、このゲート回路15からの出力信号を非同
期検出信号とすることにより、同期・非同期の識別が可
能となる。
同期がとれていない場合について、第３図に示すタイミ
ング図をもとに説明する。クロック信号生成回路11で生
成されたクロック信号の周波数の方が高い場合であり、
カウンタ回路12の出力信号をデコードしたデコード回路
13からの出力信号は、第３図に示すように第２図に比べ
て早いタイミングで出力される。その結果、ゲート回路
15の出力信号は微分回路14からの出力信号が出力され、
カウンタ回路12のリセット信号として入力される。カウ
ンタ回路12はリセット信号が入力されると再度０からカ
ウントを開始するため、同様の動作が繰り返されること
になり、ゲート回路15から常時信号が出力されることに
なる。そこで、このゲート回路15からの出力信号を非同
期検出信号とすることにより、同期・非同期の識別が可
能となる。
発明の効果 以上のように本発明は、ディジタルダビング信号から生
成したクロック信号をカウントするカウンタ回路の出力
信号をデコード回路によりデコードした出力と、VTRか
らの基準信号を微分した出力とをゲート回路によりゲー
トすることにより、ディジタルダビング信号とVTRから
の基準信号との同期・非同期を検出することができると
共に、全ての回路を簡易なディジタル回路で構成するこ
とが可能になりLSI化にあたりその実用的効果は大き
い。
成したクロック信号をカウントするカウンタ回路の出力
信号をデコード回路によりデコードした出力と、VTRか
らの基準信号を微分した出力とをゲート回路によりゲー
トすることにより、ディジタルダビング信号とVTRから
の基準信号との同期・非同期を検出することができると
共に、全ての回路を簡易なディジタル回路で構成するこ
とが可能になりLSI化にあたりその実用的効果は大き
い。
第１図は本発明の一実施例における非同期検出回路のブ
ロック図、第２図は同実施例における同期している場合
のタイミング図、第３図は同実施例における同期してい
ない場合のタイミング図、第４図はディジタルダビング
装置のブロック図である。 11……クロック信号生成回路、12……カウンタ回路、13
……デコード回路、14……微分回路、15……ゲート回
路。
ロック図、第２図は同実施例における同期している場合
のタイミング図、第３図は同実施例における同期してい
ない場合のタイミング図、第４図はディジタルダビング
装置のブロック図である。 11……クロック信号生成回路、12……カウンタ回路、13
……デコード回路、14……微分回路、15……ゲート回
路。
Claims (1)
- 【請求項１】入力されるディジタルダビング信号からク
ロック信号を生成するクロック信号生成回路と、 前記クロック信号生成回路からのクロック信号をカウン
トするカウンタ回路と、 前記カウンタ回路の出力信号より所定の値をデコードし
て出力するデコード回路と、 VTRからの基準信号を微分する微分回路と、 前記デコード回路の出力信号により前記微分回路の出力
信号をゲートするゲート回路とを備えたことを特徴とす
るディジタル信号記録再生装置の非同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108834A JPH0727685B2 (ja) | 1989-04-27 | 1989-04-27 | ディジタル信号記録再生装置の非同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108834A JPH0727685B2 (ja) | 1989-04-27 | 1989-04-27 | ディジタル信号記録再生装置の非同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02287975A JPH02287975A (ja) | 1990-11-28 |
| JPH0727685B2 true JPH0727685B2 (ja) | 1995-03-29 |
Family
ID=14494736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1108834A Expired - Fee Related JPH0727685B2 (ja) | 1989-04-27 | 1989-04-27 | ディジタル信号記録再生装置の非同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727685B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449168A (en) * | 1987-08-19 | 1989-02-23 | Mitsubishi Electric Corp | Display circuit for digital magnetic recording and reproducing machine |
-
1989
- 1989-04-27 JP JP1108834A patent/JPH0727685B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02287975A (ja) | 1990-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |