JPH07254300A

JPH07254300A - 半導体メモリー装置

Info

Publication number: JPH07254300A
Application number: JP7032569A
Authority: JP
Inventors: Oliver Kiehl; キールオリヴァー
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1994-02-22
Filing date: 1995-02-21
Publication date: 1995-10-03
Also published as: KR950033822A; KR100382255B1; DE69526279D1; EP0668561A3; US5966389A; ATE216096T1; EP0668561A2; DE69526279T2; EP0668561B1; TW399169B

Abstract

(57)【要約】【目的】それぞれが前もって決められたビットの数を
持つデータワードを受け取るための入力端子およびデー
タワードを発生するための出力端子とを含む、半導体メ
モリー装置を開示する。【構成】内部メモリーアレーは、各々が１つ以上のデ
ータワードを符号化している複数のエラー補正用符号化
されたコードワードを蓄積する。エラー補正用エンコー
ダは、エラー補正用符号化されたコードワードを発生
し、受け取られたデータワードを符号化し、そしてコー
ドワードを内部メモリーアレー内に蓄積するために、入
力端子とメモリーアレーとの間に結合される。エラー補
正用デコーダは、内部メモリーアレーからエラー補正用
符号化されたコードワードを引き出し、どのような検出
されたエラーをも補正し、そして出力端子において引き
出されたコードワードにおける１つ以上の符号化された
データワードの１つを発生させるために、内部メモリー
アレーと出力端子との間に結合される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はエラー検出および補正半
導体メモリー装置に関する。

【０００２】

【従来の技術】現在利用できるコンピュータ装置は、コ
ンピュータ装置における伝送路を通る伝送のためのエラ
ー検出の何らかの形態を含んでいる。例えばシステムメ
モリーと中央処理装置との間の伝送路は標準的に、幾つ
かのデータのバイト（その各々はデータの８ビットを含
む）及び各バイトに関するパリティービットを並列に伝
送することのできるバスを含んでいる。データの各バイ
トのバス上に置かれるとき、（偶数または奇数の）前も
って決められたパリティを持つ９ビットコードワードを
生じさせる値を持つパリティービットが発生される。デ
ータがバスから受け取られるとき、この９ビットワード
パリティがチェックされる。受け取られたコードワード
のパリティが正しくなければ、エラーが検出され、そし
て診断モードが引き起こされる。

【０００３】ハミングコードのような、エラー補正コー
ディング技術もまた知られている。そのようなコーディ
ング技術を用いることによってコードワードを発生させ
るために複数のデータビットが付加的な複数のコードビ
ット、またはチャックビットと結合される。コードワー
ドはエラーを検出することだけでなく、補正することが
できるようにも発生される。そのような技術はコンピュ
ータ装置にいかなる診断モードを発生させる必要もなく
エラーを補正する利点を提供する。実際、コンピュータ
装置はどのようなエラーが発生したかを知らないままで
ある。そのようなエラー補正技術は特に、メモリー装置
の永久的な欠陥を表示するのではない、一時的なデータ
損失（ソフトエラー）にさらされるメモリー装置におい
て有益である。

【０００４】しかしながら、エラー補正のために必要な
余分なコードビットの数は、パリティーエラー検出のた
めに必要な単独ビットよりも大きい。８ビットのデータ
ワードのために、単独エラー補正／ダブルエラー検出を
提供するのに５コードビットが必要となる。しかし、デ
ータビットあたりの余分なコードビットの数はデータビ
ットの数が増加するのに従って減少する。例えば、６４
データビットに関するシングルエラー補正／ダブルエラ
ー検出を提供するために、８コードビットが必要とな
る。こうして、６４データビット（８バイト）のため
に、シングルエラー補正／ダブルエラー検出のために、
バイトあたり１コードビットが必要とされ−これは各バ
イトごとの標準的なパリティーエラー検出と同じ数であ
る。

【０００５】カーター他による、１９７２年３月７日に
交付された米国特許第３，６４８，２３９号及び、デュ
ゥク他による、１９７４年９月１７日に交付された米国
特許第３，８３６，９５７号のそれぞれは、７２ビット
幅のシステムデータバスが、８バイト（６４ビット）の
データと８パリティービット、すなわちデータバイトあ
たり１、を運ぶような装置を説明している。メモリー装
置は、データバスから受け取られた７２データとパリテ
ィビットに関する書き込み回路を含んでいるが、しかし
シングルエラー補正／ダブルエラー検出ハミングコード
によって符号化された７２ビットコードワードを蓄積す
るのみである。このメモリー装置はさらに、７２ビット
ハミング符号かコードワードを読みとり、シングルビッ
トエラーを補正し、もし検出されたならばデータバス上
に伝送のための８パリティー符号化されたコードワード
を発生するための、読みとり回路をも含んでいる。多重
ビットエラーが検出されたときのみ、プロセッサはエラ
ーを認識し、診断ルーチンが開始される。

【０００６】近年では、パリティー符号化されたバスを
最も効果的にコンピュータ装置に集約するために、例え
ばバイ９（ｘ９）またはバイ１８（ｘ１８）装置として
公に知られている９ビットまたは１８ビットの、９ビッ
トワードの正数バイの、並列に外部回路と交換するため
の標準化された半導体メモリー装置が開発されている。
そのようなチップは、コンピュータ装置に、単独のメモ
リーチップを含むメモリーへの、そしてメモリーからの
パリティ符号化されたデータ移転を提供する。

【０００７】図１は、バイ１８半導体メモリー装置１０
の一例を示す回路ブック図である。図１においては、入
力端子５は半導体メモリー装置１０のアドレス入力端子
に結合している。標準的にアドレス入力端子に供給され
るアドレスは、時分割多重化されており、アドレスビッ
トの半分が第１サイクルで伝送され、そして後半は第２
サイクルの間に伝送される。アドレスビットの数はメモ
リーの容量に依存する。６４メガバイト（６４Ｍｂ）メ
モリー装置の標準的な例においては、２つの１１ビット
アドレスサイクルに時間多重化された２２のアドレスビ
ットが存在する。

【０００８】データ入力端子１５は半導体メリー装置１
０のデータ入力端子に結合し、そして半導体メモリー装
置１０のデータ出力端子はデータ出力端子３５に結合し
ている。それらのデータ入力及び出力端子は１６ビット
幅である。加えて、パリティー入力端子２５は半導体メ
モリー装置１０のパリティー入力端子に結合し、そして
半導体メモリー装置１０のパリティー出力端子はパリテ
ィー出力端子５５に結合している。データ入力及び出力
端子の各バイトに関して１つのパリティビットがあり、
そのためここには２つのパリティービットが存在する。
１６データビット及び２つのパリティービットの組み合
わせは１８ビットとなり、これをバイ１８メモリ装置と
称する。

【０００９】最後に、制御信号入力端子４５は半導体メ
モリー装置１０の制御入力端子に結合する。制御入力端
子における信号は、半導体メモリー装置１０の動作を制
御する。制御入力端子における信号は、アドレス信号の
時間多重を制御するのに用いられるローアドレスストロ
ーブ（ＲＡＳ）及びカラムアドレスストローブ（ＣＡ
Ｓ）のようなアドレスシーケンス信号を含んでいる。制
御入力端子における信号は、さらにデータが書き込まれ
ることを表すライト制御信号（ＷＲ）、及びデータがメ
モリー装置から読み出されることを表す出力イネーブル
信号（ＯＥ）を含んでいる。他の制御信号もまた制御入
力端子における信号の中に含めることができる。

【００１０】書き込み動作においては、時間多重化され
たアドレスが（示されていない）アドレスバスを通して
メモリー装置１０に送られる。ＲＡＳおよびＣＡＳ制御
の下に、このアドレスはメモリー装置１０に受け入れら
れる。加えて、１８ビットパリティ符号化されたコード
ワードが（これもまた示されていない）データバスを通
してメモリー装置１０のデータ入力およびパリティー入
力端子に送られる。ＷＲ信号に応答して、メモリー装置
１０はアドレスされたロケーションにおける１８ビット
コードワードメモリー装置におけるメモリーアレーに蓄
積する。読み出し動作においては、同様にアドレスがメ
モリー装置１０に伝送される。ＯＥ信号仁王等して、メ
モリー装置１０は内部メモリーアレー内におけるアドレ
スされたロケーション内に以前に蓄積されていた１８ビ
ットコードワードを引き出し、そしてこれをデータバス
を通してリクエスタに伝送する。リクエスタは受け取っ
たコードワードのパリティをチェックし、そしてコード
ワードのいずれかが不正であれば診断ルーチンを要求す
る。半導体メモリー装置１０自身の中では何のエラー検
出または補正も実行されない。

【００１１】

【発明の目的】システムデータバスからの８または１６
ビットデータワード、または９または１８ビットパリテ
ィー符号化されたコードワードを受け取りそして蓄積す
ることができ、そしてそれらのデータワードまたはパリ
ティー符号化されたコードワードを引き出し、そしてシ
ステムデータバスに供給することができ、一方エラー補
正用符号化されたコードワードを内部的に蓄積し、そし
て蓄積されたコードワードが引き出されるときにエラー
検出および補正を実行する、半導体メモリー装置を提供
することが望まれる。

【００１２】

【発明の構成】本発明によれば、半導体メモリー装置
は、前もって決められたビットの数を持つデータワード
を受け取るための入力端子と、そしてそのデータワード
を発生させるための出力端子とを含んでいる。内部メモ
リーアレーは各々が１データワードよりも多く符号化さ
れた複数のエラー補正用符号化されたコードワードを蓄
積する。エラー補正用エンコーダはエラー補正用符号化
されたコードワードを発生し、受け取られたデータワー
ドを符号化するために、そして内部メモリーアレーに蓄
積するために入力端子とメモリーアレーとの間に結合さ
れる。エラー補正用デコーダは、内部メモリーアレーか
らのエラーアレー用符号化されたコードワードを引き出
し、引き出されたコードワードにおけるいかなる検出さ
れたエラーも補正し、そして出力端子に引き出されたコ
ードワードに符号化されたデータワードの１つを発生さ
せるために、内部メモリーアレーと出力端子との間に結
合される。

【００１３】

【実施例】図２は、本発明の原理による半導体メモリー
装置２０のブロック図である。図２においては、図１に
おけると同様の素子に相当する素子は、同じ参照数字に
よって表されており、そして詳細には説明されない。図
２においては、多重信号を運ぶ信号線は、信号線を横切
る斜線によって表され、次の数字はその信号線における
ビットの数を表している。

【００１４】半導体メモリー装置２０は、４００万（ま
たはより正確には２²²＝４，１９４，３０４）の１６ビ
ットデータワードを蓄積する、６４メガビットダイナミ
ックＲＡＭアレーとして動作する。しかし、実際の配置
においては、半導体メモリー装置２０は１００万（また
は、より正確には２²⁰＝１，０４８，５７６）の７２ビ
ットエラー補正用符号化コードワード、各コードワード
は６４データビット（８データバイトまたは４つの１６
ビットデータワード）および８コードビット（各データ
バイトごとに１）からなる、を蓄積する。半導体メモリ
ー装置２０における特定の１６ビットデータワードをア
ドレスするために、２２アドレスビットのうちの２０が
内部メモリーアレーにおける望ましい７２ビットコード
ワードを選択し、そして残りの２アドレスビットは、選
択された７２ビットコードワードにおける望ましいデー
タワードを選択するのに用いられる。

【００１５】図２においては、制御入力端子４５はシス
テム制御バスのような、半導体メモリー装置２０の動作
を制御するための信号の（示されていない）源に結合さ
れる。それらの制御信号は標準的なメモリー制御信号、
例えばＲＡＳ、ＣＡＳ、ＷＲ、ＯＥを含んでいる。制御
入力端子４５は制御回路４０の入力端子に結合してい
る。制御回路４０は、半導体メモリー装置２０の一般的
な制御用回路であり、そして半導体メモリー装置２０の
各素子に結合されている制御用出力端子を含んでいる。
制御回路４０からの制御用信号はまた、内部用メモリー
アレーに関するリフレッシュ回路をも制御する。上記機
能を実行するための制御回路４０における回路の詳細は
よく知られており、そしてさらに説明される必要はな
い。図面を単純化するために、それらの制御用信号のい
ずれの接続も示されていないが、半導体メモリー設計に
関する当業技術者は、半導体メモリー装置２０の中のど
の素子が何の制御用信号を必要としているかを、そして
どのようにしてそれらの制御用信号が発生され、そして
それらを必要とするロケーションにどのように分配され
るかを理解できるであろう。

【００１６】１１ビットアドレス入力端子５は、システ
ムアドレスバスのような、（示されていない）アドレス
信号の源に結合される。アドレス入力端子５は、アドレ
スデコーダ回路８０の入力端子に結合される。アドレス
デコーダ回路８０は、２２ビットアドレス出力端子を含
んでいる。２０ビットを含む、アドレスデコーダ８０の
アドレス出力端子の第１部分は、内部メモリーアレー３
０のアドレス入力端子に結合している。残りの２ビット
を含むアドレスデコーダ回路８０の後ドレス出力端子の
第２部分は、データコンバイナ５０およびデータセレク
タ６０のそれぞれのアドレス入力端子に結合している。

【００１７】１６ビット（２バイト）データ入力端子１
５は、システムデータバスのような、（示されていな
い）データ信号の源に結合している。データ入力端子１
５は制御回路４０の入力端子、およびデータコンバイナ
５０の第１データ入力端子に結合している。２ビットの
補助入力端子２５’は、補助データの（これもまた示さ
れていない）源に結合される。例えば、上で説明された
データ処理用装置においては、補助入力端子はパリティ
ー入力信号の源に結合され、システムパリティバスのよ
うな、データ入力端子１５における入力データの２バイ
トの各々に関して１パリティビットが割り当てられる。
補助入力端子２５’はデータコンバイナ５０の補助入力
端子に結合される。

【００１８】データコンバイナ５０の６４ビットデータ
出力端子は、エラー検出および補正エンコーダ／デコー
ダ回路（ＥＣＣ）７０のデータ入力端子ＤＩに結合さ
れ、そしてデータコンバイナ５０の８ビットパリティ出
力端子はＥＣＣ７０のパリティ入力端ＰＩに結合されて
いる。ＥＣＣ７０の７２ビット両方向データ端子ＣＷ
は、内部メモリーアレー３０の両方向データ端子に結合
される。ＥＣＣ７０の６４ビットデータ出力端子ＤＯ
は、データコンバイナ５０の第２データ入力端子、およ
びデータセレクタ６０のデータ入力端子に結合されてい
る。ＥＣＣ７０の８ビットパリティ出力端子ＰＯは、デ
ータコンバイナ５０およびデータセレクタ６０のそれぞ
れのパリティ入力端子に結合されている。加えて、２つ
の単独ビット信号線は、ＥＣＣ７０からデータセレクタ
６０に結合されている。それらの信号線の最初のもの
（ＳＢＥ）は、単独ビットエラーが検出されたことを表
現し、そして第２の（ＵＥ）は回復不能なエラー（多重
ビットエラー）がＥＣＣ７０によって検出されたことを
表現する。

【００１９】データセレクタ６０の１６ビットデータ出
力端子は、半導体メモリー装置２０のデータ出力端子３
５に結合されている。半導体メモリー装置２０のデータ
出力端子３５は、半導体メモリー装置２０から引き出さ
れた以前に蓄積されていたデータを受け取るために、シ
ステムデータバスのような（示されていない）利用可能
回路に結合されている。加えて、データセレクタ６０の
２ビットステータス出力端子は、半導体メモリー装置２
０のステータス出力端子５５’に結合されている。半導
体メモリー装置２０のステータス出力端子５５’は、半
導体メモリー装置２０のデータ出力端子３５において備
えられたデータに相当するパリティを運ぶために、シス
テムパリティーバスのような、（示されていない）利用
可能な回路に結合されている。

【００２０】動作においては、メモリー動作は、アドレ
ス信号がアドレス入力端子をに、適切な制御信号（ＲＡ
Ｓ、ＣＡＳ、ＷＲおよびＯＥ）が制御入力端子４５に、
そしてもし必要であれば、データワードがデータ入力端
子１５に、供給されることによって開始される。図６お
よび７は図２の半導体メモリー装置２０に供給される、
そしてメモリー装置２０によって発生される、動作用信
号のタイミングを描いた波形図である。半導体メモリー
装置２０の動作は、図６および図７に描かれたタイミン
グ図を参照することによってよりよく理解することがで
き、そしてそれらは以下に示されている。

【００２１】制御回路４０は、制御入力端子４５からの
制御信号に応答し、そして半導体メモリー装置２０の他
の素子に関して必要な内部制御用信号を発生する。それ
らの信号は、クロック信号、および半導体メモリー装置
２０における回路および信号路を制御するためのゲート
信号を含むことができる。

【００２２】図６は、書き込み動作の間の外部信号のタ
イミングを描いた波形図である。書き込み動作において
は、ＲＡＳおよびＣＡＳ信号の下で、時間多重化された
アドレスがアドレスデコーダ８０によって受け取られ
る。図６においては、アドレス信号は、Ａ０−Ａ１０．
で示される波形によって表されている。ローアドレスＲ
ＯＷがそれらの信号線上に供給され、そしてＲＡＳ信号
が現れる。次ぎにローアドレスが取り除かれ、そしてカ
ラムアドレス（ＣＯＬ）がアドレス信号上に供給され、
そしてＣＡＳ信号が現れる。

【００２３】アドレスデコーダも、時間多重化されたロ
ーおよびカラムアドレス信号を結合し、２２ビットのア
ドレス信号にする。加えて、波形ＤスペレスＩＮは、デ
ータ入力端子１５および補助入力端子２５’それぞれに
供給された１６ビットのデータワードの、および関連す
るパリティビット（ＤＡＴＡスペースＩＮ）を表してい
る。それらの信号線は、オープン回路、またはそうでな
ければハイインピーダンス条件となっている。ＷＲとし
て示されている波形によって表されるライト制御信号の
出現に応じて、前に蓄積されていたコードワードが内部
メモリーアレー３０におけるアドレスロケーションから
引き出され、そしてＥＣＣ７０に供給される。この７２
ビットコードワードは、データ入力端子１５から新しく
受け取られたデータワードに含まれるものである。

【００２４】ＥＣＣ７０は引き出されたコードワードを
デコードする。引き出された７２ビットコードワードの
デコードの間に、エラーが検出され、そしてもし補正が
必要であれば補正される。もしエラーが検出されそして
補正されたならば、このことは信号ビットエラー（ＳＢ
Ｅ）出力端子において発生される信号によって表され
る。もし補正不能な（多重ビット）エラーが検出される
ならば、このことは回復不能なエラー（ＵＥ）出力端子
に発生する信号によって表示される。もし何のエラーも
検出されなければ、それら信号のなにも出現しない。そ
れらの信号はデータセレクタ６０に供給される。データ
セレクタ６０はそれらの信号を半導体メモリー装置２０
のステータス出力端子に結合することができる。それら
の信号は次ぎに、もし望むならば診断ルーチンを開始さ
せるために（示されていない）システムプロセッサによ
って使用される。

【００２５】ＥＣＣ７０による７２ビットコードワード
のデコードは、そのコードワードに含まれる４つのエラ
ー補正された１６ビットデータワードを引き出す。それ
らのデータワードはＥＣＣ７０のデータ出力端子ＤＯか
らデータコンバイナ５０に供給される。データコンバイ
ナ５０は、新しく構成された６４ビットデータワードを
発生させるため、アドレスによって表されるように、デ
ータ入力端子１５からの新しく受け取られた１６ビット
データワードを、ＥＣＣ７０から供給された６４ビット
データワードにおける適切なロケーションに挿入する。
この新しく構成された６４ビットデータワードは、新し
い７２ビットエラー補正用符号化されたコードワードを
発生するＥＣＣ７０に供給される。ＥＣＣ７０は、この
新しい７２ビットコードワードを、これをアドレスされ
たロケーション内に書き直す内部メモリーアレー３０に
供給する。

【００２６】読み込み／組み合わせ／書き込み動作は、
カラムアドレスがアドレス入力端子上に現れたら直ち
に、すなわち図６上の時間ｔ１において、開始すること
ができる。図６の時間ｔ２において、読み込み／組み合
わせ／書き込み動作が完了すると、半導体メモリー装置
２０は次のメモリーリクエストを処理する準備ができて
いるが、これはＲＡＳ信号の消失によって開始される。
読み込み／組み合わせ／書き込み動作を実行するのに必
要な時間は図６上の波形ＣＡＳおよびＡ０ーＡ１０の間
に描かれている時間ｔ_RALによって表されている。

【００２７】図７は、読み込み動作の間の外部信号のタ
イミングを描いた波形図である。読み込み動作において
は、前に説明された書き込み動作におけると同様の方法
で、アドレスデコーダ８０は２２ビットアドレス信号を
発生する。出力イネーブル信号ＯＥの出現に応答して、
望ましいデータワードに含まれる前に蓄積されたコード
ワードが内部メモリーアレー３０内のアドレスされたロ
ケーションから引き出され、そしてＥＣＣ７０に供給さ
れる。

【００２８】ＥＣＣ７０は、引き出されたコードワード
をデコードし、エラーを検出し、そして補正し、そして
（もしあれば）ＳＢＥまたはＵＥ信号線上にそのような
エラーの存在を報告する。ＥＣＣ７０によるデコード
は、そのコードワードに含まれる４つのエラー補正され
た１６ビットデータワードを引き出す。これらの４つの
データワードはデータセレクタ８０に供給される。デー
タセレクタ８０はアドレス信号によって表されている適
切なデータワードを選択し、そして図７におけるＤＯ
ＵＴで表される波形によって示されるように、そのデー
タワードを半導体メモリー装置２０のデータ出力端子３
５に供給する。内部メモリーアレー３０からの前に蓄積
されていたデータワードの引き出しは、図７上の時間ｔ
３として描かれているように、カラムアドレスがアドレ
ス入力端子に現れると直ちに開始することができる。前
に蓄積されていた７２ビットコードワードを内部メモリ
ーアレーから取りだし、コードワードにおける検出され
たエラーを補正し、そして４つのエラー補正されたデー
タワードの中から適切な１６ビットワードを選択するの
に必要な時間は、図７におけるｔ_AAで示されており、そ
して時間ｔ４において終了する。

【００２９】ＥＣＣ７０はまた、コードワードがデコー
ドされ、そしてエラーチェックがされている間に、引き
出されたコードワード内に含まれるデータの各バイトに
関するパリティが発生する。８つのパリティーワードは
またデータセレクタ８０に供給される。次ぎにデータセ
レクタは、選択されたデータワードにおける２０データ
の２バイトに相当する２つのパリティビットを選択す
る。それらのパリティビットは半導体メモリー装置２０
のステータス出力端子５５’に供給される。この方法に
おいて、パリティー符号化されたコードワードは、デー
タ処理装置の残りの部分にって用いられるようにシステ
ムデータバスに供給される。このことは以下により詳細
に説明される。

【００３０】標準的なメモリー制御信号（ＲＡＳ、ＣＡ
ＳおよびＷＲ）の順番はまた、半導体メモリー装置２０
にデータ入力端子１５からのデータを制御データとして
受け取るよう合図する。例えば、書き込み動作のための
標準的なメモリー制御信号の標準的な順序は、最初にＲ
ＡＳが現れ、次ぎにＷＲが現れ、そして最後にＣＡＳが
現れる。しかし、もしそれらのメモリー制御信号が以下
の順序であるならば、即ちＣＡＳが現れ、次ぎにＷＲが
現れ、そして最後にＲＡＳが現れるならば、この順序は
ＣＷＢＲシーケンス（ＲＡＳ以前にＣＡＳ、ＷＲがく
る）と呼ばれる。ＣＷＢＲシーケンスは、データ入力端
子１５からのデータの８ビットが制御データを含んでい
ることを半導体メモリー装置２０によって合図するため
に用いられている。この制御データは、半導体メモリー
装置２０をテストモードにいれるために用いられる。逆
に、異なるどーさもーどにするために、制御回路４０か
らの制御用信号に応じて、半導体メモリー装置２０にお
ける内部データ路が制御され、そして異なる内部処理用
回路が活性化され、そして不活性化される。

【００３１】例えば、上に説明した動作モードにおいて
は１６ビット、１６ビットのデータワードがデータ入力
端子１５から受け取られ、前に蓄積されていたデータワ
ードと併合し、エラー補正用符号化され、そして７２ビ
ットコードワードとして内部メモリーアレー３０内に蓄
積される。（補助入力端子２５’からのデータは、この
モードでは無視される。）前に蓄積されていた７２ビッ
トコードワードは、内部メモリーアレー３０から引き出
され、そしてアドレスされた１６ビットデータワードが
選択され、そして半導体メモリー装置２０のデータ出力
端子３５に供給される。それぞれが選択されたデータワ
ードにおける２バイトに相当している、２つのパリティ
ビットが発生され、そして半導体メモリー装置２０のス
テータス出力端子５５’に供給される。別のそのような
動作モードはＥＣＣモードである。この動作モードにに
おいては、１６ビットデートワードがデータ入力端子１
５から受け取られ、前に蓄積されていたデータワードと
併合され、エラー補正用符号化され、そして前に説明し
たのと同様に７２ビットコードワードとして内部メモリ
ーアレー３０内に蓄積される。前に蓄積されていた７２
ビットコードワードは、内部メモリーアレー３０から引
き出され、そしてアドレスされた１６ビットワーデータ
ワード選択され、そして半導体メモリー装置２０のデー
タ出力端子３５に供給される。しかし、この動作モード
においてはシングルビットエラーおよび回復不能カラー
それぞそれを表すＥＣＣ７０からの２つのステータス信
号ＳＢＥおよびＵＥが、半導体メモリー装置２０のステ
ータス出力端子５５’に供給される。

【００３２】動作のパリティモードは、標準的なバイ１
８メモリー装置のそれと同様である。この動作モードに
おいては、ＥＣＣ符号化およびデコードは不活性であ
る。代わりに、内部メモリーアレー３０内に蓄積された
７２ビット内部メモリーワードが４つの１８ビットパリ
ティー符号化されたコードワードからなり、それぞれは
１６ビットデータワードと２つの関連するパリティービ
ットの組み合わせからなっている。１６ビット（２バイ
ト）データワードが、半導体メモリー装置２０のデータ
入力端子１５によって受け取られ、そしてそれぞれ２つ
の受け取られたデータバイト（またはどのような他の型
の補助データ）と関連している２ビットのパリティーデ
ータが補助入力端子２５によって受け取られる。新しく
受け取られた１６ビットデータワードは関連する２つの
パリティービットと組み合わせられて、１８ビットパリ
ティー符号化されたコードワードを形成し、これは前に
蓄積されていたコードワードと併合され、そして内部メ
モリーアレー３０内に蓄積される。前に蓄積されていた
７２ビットパリティー符号化されたコードワードは内部
メモリーアレー３０から引き出され、そして１６ビット
データワードとその関連する２パリティービットからな
るアドレスされた１８ビットコードワードが選択され、
そして半導体メモリー装置２０のデータ出力端子３５お
よびステータス端子５５’それぞれに供給される。

【００３３】動作の他のモードも可能である。半導体メ
モリー装置設計者は、いかなる他のそのような動作モー
ドをも実行させるために、メモリー装置２０におけるデ
ータ路に関する制御を設計し、そして構築する事が可能
である。

【００３４】図３は、図２の半導体メモリー装置２０内
で用いることのできるデータコンバイナ５０のブロック
図である。図３においては、６４ビットデータ入力端子
５１が（図２の）ＥＣＣ７０のデータ出力端子ＤＯに結
合している。データの６４ビットは、前に説明されたよ
うに４つの１６ビットデータワードからなっている。デ
ータ入力端子５１からの４つの１６ビットデータワード
は、４つの２入力１６ビットマルチプレクサ５２ａ−５
２ｄのそれぞれの第１データ入力端子に結合されてい
る。１６ビットマルチプレクサ５２ａ−５２ｄの各々
は、１６ビット出力データワードを発生する出力端子を
持っている。１６ビットマルチプレクサ５２ａ−５２ｄ
の出力端子における１６ビットデータワードは、組み合
わせられた６４ビット出力データワードを発生するため
に組み合わせられる。この組み合わせられた６４ビット
出力データワードは、データ出力端子５３に結合され
る。データ出力端子５３は（図２の）ＥＣＣ７０のデー
タ入力端子ＤＩに結合される。１６ビットデータ入力端
子は、（図２の）半導体メモリー装置２０のデータ入力
端子１５に結合される。データ入力端子１５は、１６ビ
ット入力端子マルチプレクサ５２ａ−５２ｄのそれぞれ
の第２データ入力端子に共通的に結合される。

【００３５】８ビットパリティー入力端子５５は、（図
２の）ＥＣＣ７０のパリティー出力端子ＰＯに結合され
る。パリティー入力端子５５における８つのパリティー
ビットは、４対のパリティービットを含んでおり、それ
ぞれの対は前に説明されたように、データ入力端子５１
における１つのデータワードに（データワードにおける
各バイトごとに１つのパリティービット）相当してい
る。パリティー入力端子５５からの４対のパリティビッ
トは、４つの２入力２ビットマルチプレクサ５４ａ−５
４ｄのそれぞれの第１入力端子に結合している。２ビッ
トマルチプレクサ５４ａ−５４ｄの各々は、２ビットパ
リティー出力ワードを発生する出力端子を持っている。
２ビットマルチプレクサ５４ａ−５４ｄのそれぞれの出
力端子からの４つの２ビットパリティー出力ワードは、
８ビットパリティー出力ワードを発生させるために組み
合わせられる。この組み合わせられた８ビットパリティ
ー出力ワードは、パリティー出力端子５７に結合され
る。パリティー出力端子５７は、ＥＣＣ７０のパリティ
ー入力端子ＰＩに結合される。２ビットパリティー入力
端子は、（図２の）半導体メリー装置２０の補助入力端
子２５’に結合される。パリティー入力端子２５’は２
ビットマルチプレクサ５４ａ−５４ｄのそれぞれの第２
データ入力端子に共通的に結合される。

【００３６】２ビットアドレス入力端子５９は、（図２
の）アドレスデコーダ８０のアドレス出力端子に結合し
ている。アドレス入力端子５９は２−４デコーダ５６の
入力端子に結合している。２−４デーコーダ５６の第１
出力端子ハ、１６ビットマルチプレクサ５２ａおよび２
ビットマルチプレクサ５４ａのそれぞれの制御入力端子
に結合している。２−４デコーダ５４の第２出力端子
は、１６ビットマルチプレクサ５２ｂおよび２ビットマ
ルチプレクサ５４ｂのそれぞれの入力端子に結合してい
る。２−４デコーダ５６の第３出力端子は、１６ビット
マルチプレクサ５２ｃおよび２ビットマルチプレクサ５
４ｃのそれぞれの制御入力端子に結合されている。そし
て２−４デコーダ５６の第４出力端子は、１６ビットマ
ルチプレクサ５２ｄおよび２ビットマルチプレクサ５４
ｄのそれぞれの制御入力端子に結合されている。

【００３７】動作においては、アドレス入力端子５９に
供給された２ビットアドレスが、内部メモリーアレー３
０内に前に蓄積されていた４つのデータワードのいずれ
がデータ入力端子１５から新しく受け取られたデータで
置換されるべきであるかを示している。２−４デコーダ
５６は、アドレス入力端子５９からの２ビットアドレス
信号に応答して、単に１つの出力端子上に論理「１」信
号を、そして他のすべての出力端子上に論理「０」信号
を発生するため、公知の方法で動作する。論理「１」信
号を発生している２−４デコーダ５６の出力端子に結合
されている１６ビット（５２）および２ビット（５４）
マルチプレクサが、アドレスされたマルチプレクサとな
る。

【００３８】公知の方法によって、１６ビットマルチプ
レクサ５２ａ−５２ｄおよび２ビットマルチプレクサ５
４ａから５４ｄの各々は、論理「０」信号がその制御入
力端子に存在しているときにそのデータ出力端子におい
てその第１データ入力端子における信号を発生し、そし
て論理「１」信号がその制御入力端子に存在していると
きに、そのデータ出力端子にその第２データ入力端子に
おける信号を発生する。こうしてアドレスされた１６ビ
ットビットマルチプレクサは、その出力端子においてデ
ータ入力多端し１５から新しく受け取られたデータを発
生し、そしてアドレスされた２ビットマルチプレクサは
その出力端子において補助入力端子２５’から新しく受
け取られたパリティーデータを発生させる。アドレスさ
れていないすべてのマルチプレクサは、それらの出力端
子において、前に蓄積されたデータワードおよび相応す
るパリティービットを発生する。こうして、データ出力
端子５３において発生される新しく生じた６４ビットメ
ータワードはもとり足せされた前に蓄積されていた６４
ビットデータワードからなり、ここにおいて新しく受け
取られた１６ビットのデータワードがアドレスされたロ
ケーション内に挿入され、そしてパリティー出力端子５
７に発生される新しく生じた８ビットパリティー出力ワ
ードは、引き出された６４ビットデータワードに相当す
る引き出される前に蓄積された８パリティービットから
なり、ここで２つの新しく受け取られたパリティービッ
トは新しく受け取られたデータワードが挿入されるデー
タワードにおけるロケーションに相当するアドレスされ
たロケーションに挿入される。

【００３９】図４は図２の半導体メモリー装置２０にお
いて用いられるデータセレクタ６０のブロック図であ
る。図４においては、６４ビットデータ入力端子６１
が、（図２の）ＥＣＣ７０のデータ出力端子ＤＯに結合
される。前に説明されたように、データの６４ビットは
４つの１６ビットデータワードからなる。データ入力端
子５１からの４つの１６ビットデータワードは、４つの
１６ビットＡＮＤゲート６２ａ−６２ｄのそれぞれの入
力端子に結合される。１６ビットのＡＮＤゲート６２ａ
−６２ｄの各々は、１６ビット出力データワードを発生
する出力端子を持っている。１６ビットＡＮＤゲート６
２ａ−６２ｄの出力端子は、半導体メモリー装置２０の
１６ビットデータ出力端子３５に共通的に結合されてい
る。

【００４０】８ビットパリティー入力端子６５は、（図
２の）ＥＣＣ７０のパリティー出力端子ＰＯに結合され
ている。パリティー入力端子５５における８パリティー
ビットは、４対のパリティービットを含んでおり、それ
ぞれの対は前に説明されたようにデータ入力端子６１に
おける１データワードに相当（デートワードにおける各
バイトごとに１つのパリティービット）している。パリ
ティー入力端子６５からの４対のパリティービットは、
４つの２ビットＡＮＤゲート６４ａ−６５ｄのそれぞれ
の第１入力端子に結合されている。２ビットＡＮＤゲー
ト６４ａ−６４ｄの各々は、２ビットパリティー出力ワ
ードを発生する１つの出力端子を持っている。２ビット
ＡＮＤ６４ａ−６４ｄのそれぞれの出力端子からの２ビ
ットパリティー出力ワードは、ステータスセレクタ回路
６８の第１入力端子に共通的に結合される。２つの付加
的な入力端子、ＳＢＥおよびＵＥは、（図２の）ＥＣＣ
７０のそれぞれＳＢＥおよびＵＥ出力端子に結合され
る。入力端子ＳＢＥおよびＵＥは、ステータスセレクタ
６８の第２および第３入力端子に結合される。ステータ
スセレクタ６８の２ビット出力端子は、（図２の）半導
体メモリー装置２０のステータス出力端子５５’に結合
される。

【００４１】２ビットアドレス入力端子６９は、（図２
の）アドレス８０のアドレス出力端子に結合される。ア
ドレス入力端子６９は、２−４デコーダ６６の入力端子
に結合される。２−４デコーダＡＮＤゲート６２ａおよ
び２ビットＡＮＤゲート６４ａそれぞれの制御入力端子
に結合される。２−４デコーダ６６の第２出力端子は、
１６ビットＡＮＤゲート６２ｂおよび２ビットＡＮＤゲ
ート６４ｂそれぞれの制御入力端子に結合される。２−
４デコーダ６６の第３出力端子は、１６ビットＡＮＤゲ
ート６２ｃおよび２ビットＡＮＤゲート６４ｃそれぞれ
の制御入力端子に結合される。２−４デコーダ６４の第
４出力端子は、１６ビットＡＮＤゲート６２ｄおよび２
ビットＡＮＤゲート６４ｄそれぞれの制御入力端子に結
合される。

【００４２】動作においては、アドレス入力端子６９に
供給される２ビットアドレスは、内部メモリーアレー３
０から引き出されたコードワードにおける符号化された
４つのデータワードのいずれが、半導体メモリー装置の
２０のデータ出力端子３５に供給されるべきあるかを示
している。２−４デコーダ６６は、（図３の）２−４デ
コーダ５６と同じ方法で動作し、そしてこれ以上の説明
を要しない。論理「１」信号を発生している２デコーダ
６６の出力端子に結合されている１６ビット（６２）お
よび２ビット（６４）ＡＮＤゲートがアドレスされたＡ
ＮＤゲートとなる。

【００４３】この動作においては、公知の方法によって
１６ビットＡＮＤゲート６２ａ−６２ｄおよび２ビット
ＡＮＤゲート６４ａから６４ｄの各々は、制御入力端子
が論理「１」の時にだけそのデート入力端子における信
号をそのデータ出力端子に通過させる。４つの１６ビッ
トＡＮＤゲート６２ａ−６２ｄは、１６の並列な２入力
ＡＮＤゲートの４つの組の出力に結合それたそれらそれ
ぞれの入力端子を持つ１６の並列な４入力ＯＲゲートを
持つ１６の並列な２入力ＡＮＤゲートの４つの組として
構成することができる。あるいはＡＮＤゲートは、１６
のオープンコレクタＡＮＤゲートの４つの組として構成
することもでき、またはそれらは制御入力端子における
信号によって共通的に制御される１６の制御されるスイ
ッチで構成することもできる。半導体メモリー装置設計
の技術者は、どのようにして理想的な方法でＡＮＤゲー
トを構成するかを理解できるであろう。

【００４４】半導体メモリー装置２０のデータ出力端子
３５における１６ビット信号は、（図２の）内部メモリ
ーアレー３０から引き出された６４ビットデータワード
における４つのデートワードの中からアドレスされた１
６ビットデータワードで構成される。２入力ＡＮＤゲー
ト６４ａ−６４ｄの出力における２ビット信号は、デー
タ出力端子３５において発生されるアドレスされた１６
ビットワードに相当する（図２の）ＥＣＣ７０において
発生された対のパリティビットで構成される。これらの
パリティ人は、ＥＣＣ７０から示される単独ビットエラ
ーおよび回復不能なエラーに従って、ステータスセレク
タ６８に供給される。ステータスセレクタは、前に説明
されたように、（図２の）制御回路４０に結合されてい
る（示されていない）さらに別の制御入力端子を持って
いる。それらの制御入力端子における信号に応答して、
ステータスセレクタ６８は、半導体メモリー装置２０の
ステータス出力端子５５’に、前に説明したように、選
択された動作モードに従って、ＡＮＤゲート６４ａ−６
４ｄからの２つのパリティービットをまたは、ステータ
ス出力端子５５’にＥＣＣ７０からの単独ビットエラー
ＳＢＥおよび回復不能なエラーＵＥ表示を、またはそれ
ら４つの信号のうちの２のどのような組み合わせも、結
合することができる。

【００４５】図５は、（図２の）ＥＣＣ７０において用
いることのできるハミングマトリクスの図である。この
マトリクスは、公知の方法によって、（図２の）データ
コンバイナ５０からの６４のビット組み合わせられたデ
ータワードから（図２の）内部メモリーアレー３０に供
給される７２ビットエラー検出および補正コードワード
を発生するための、ＥＣＣ７０において実行される処理
を表現している。このマトリクスは、８つの正方形７２
ａ−７２ｈからなっており、各々は８つのカラムおよび
８つのローを持っている。各正方形のトップローは、チ
ェックビットのビット０を表し、第２ローはビット１を
表し、そして以下同様にチェックビットのビット７を表
す最底ローまで続く。８つの正方形のカラム（全体で６
４）相互差異データヒットを表す。こうして、各正方形
は６４ビットデータワードにおけるデータの差異バイト
を表す。チェックビットを発生させるためマトリクスの
ロー（すべて８平方）は、チェックビットが横断的であ
ることを表している。そのローにおいてｘが存在するい
ずれかのカラムによって表されるデータビットは、他の
そのようなデータビットとのエクスクルーシブオアされ
る。そのエクスクルーシブオアの結果がチェックビット
となる。

【００４６】マトリクスの各正方形は、前の正方形と同
様な、しかし１ローだけ繰り上げられたＸのパターンを
持っている。即ち正方形７２ｂのトップローは、正方形
７２ａの第２ローに等しく、正方形７２ｂの第２ローは
正方形７２ａの第３ローに等しく以下同様である。正方
形７２ｂの最底ローは正方形７２ａのトップローと同じ
である。こうして、正方形７２ｂは１ローだけ繰り上げ
られた正方形７２ａである。正方形７２ｃは１ローだけ
繰り上げられた正方形７２ｂであり以下同様である。正
方形７２ａは１ローだけ繰り上げられた７２ｈである。
この配置は、各チェックビットの８コンポーネントを発
生するために単独の回路が、１つの正方形によって表さ
れる処理を実行するのに８度使用することを可能とす
る。８項ぽーねんとのエクスクルーシブオアは、チェッ
クビットを発生する。単独の回路の８回の使用の各々
は、８データビットの８つの相互的に異なる組を引き出
し、そして適切にチェックビットコンポーネントを繰り
上げることは、チェックビットの８コンポーネントを正
確に発生させる。加えて、各正方形の２つのロー、例え
ば正方形７２ａロー６および７がブランクであるという
点に注意すべきである。各正方形におけるこれらのロー
は、エクスクルーシブオア計算に用いられず、そして処
理のために回路に必要ではない。ブランクローを持つ装
置は、公知（前に説明された米国特許第３，６４８，２
３９号を参照）であり、そしてここではこれ以上詳細に
は説明されない。

【００４７】正方形７２ａのロー２および３（そして繰
り上げられた他の正方形のロー）が、相互に排他的な方
法でカラムのすべてにおいてＸを含んでいるということ
に注目すべきである。もしこれら２ローによって表され
るエクスクルーシブオア動作の結果が、それ自体エクス
クルーシブオアされたものであれば、その結果はその正
方形によって表されるバイトに関する偶数パリティビッ
ト（これは奇数パリティービットを発生させるために反
転されることができる）である。こうして発生された
（マトリクス内の各ローに関して１の）８つのバリティ
ービットが（図２の）ＥＣＣ７０のパリティ出力端子Ｐ
Ｏにおいて発生される。エラー補正符号化されているデ
ータの各バイトに関してパリティビットを発生させるた
めにハミングマトリクスを用いることは、公知（前に説
明された米国特許第３，６４８，２３９号を参照）であ
り、そのためここでは詳細に説明されることとはない。

【００４８】しかし図５に描かれた正方形におけるＸの
配置は、当業技術者に知られている配置とは異なってい
る。従来技術による配置においては、Ｘを含む正方形の
いかなるローにおいてもＸを含むカラムの数は、１から
８まで変化する。図５において描かれている実施例にお
いては、Ｘを含むどのようなローにおいても４または５
のいずれかのＸが発生している。このことは、半導体メ
モリー装置が製造される半導体チップ上におけるより簡
単な実施を提供する。

【００４９】図面に描かれ、そして対応する説明におい
て論議された半導体メモリー装置２０は、蓄積されたデ
ータに関するシングルビットエラー補正およびダブルビ
ットエラー検出を提供するが、しかしエラー検出および
補正機能を実行するために、わずかに余分なメモリーア
クセス時間を必要とする。特に、書き込み動作の間の時
間周期ｔＲＡＬおよび読み出し動作の間の時間周期ｔ_AA
は、絶縁されたアドレスの書き込みおよび読み出しに関
する他の同様な従来技術半導体メモリー装置におけるそ
れらよりも長くなっている。しかし、この時間的な不利
益は、スタティックカラムモードのような、シリアルモ
ードにおいて半導体メモリー装置が動作するときには現
れない。この場合、７２ビットコードワードは、４メモ
リーアクセスサイクルごとに単に１つの内部メモリーア
レーから引き出され、そしてエラー検出および補正動作
は、アクセスされるべきコードワードに含まれる４つの
データワードに関して必要となる時間内に行われること
ができる。

【００５０】

【発明の効果】システムデータバスからの８または１６
ビットデータワード、または９または１８ビットパリテ
ィー符号化されたコードワードを受け取り、そして蓄積
することができ、そしてそれらのデータワードまたはパ
リティー符号化されたコードワードを引き出し、そして
システムデータバスに供給することができ、一方エラー
補正用符号化されたコードワードを内部的に蓄積し、そ
して蓄積されたコードワードが引き出されるときにエラ
ー検出および補正を実行する、半導体メモリー装置を提
供することができる。

【図面の簡単な説明】

【図１】パリティー符号化されたコードワードを蓄積す
るための従来技術による半導体メモリー装置のブロック
図。

【図２】本発明の原理による半導体のメモリーブロック
図。

【図３】図２の半導体メモリー装置におけるデータコン
バイナのブロック図。

【図４】図２の半導体メモリー装置のデータセレクタの
ブロック図。

【図５】図２の半導体メモリー装置内においてどのよう
にエラー補正用コードが発生されるかを描いた、ハミン
グマトリクスの図。

【図６】図２の半導体メモリー装置に供給される動作用
信号のタイミングを描いた波形図。

【図７】第２図の半導体メモリー装置によって発生され
る動作用信号のタイミングを描いた波形図。

【符号の説明】

１０半導体メモリー装置１５データ入力端子２０半導体メモリー装置３０内部メモリーアレー３５データ出力端子４０制御回路４５制御信号入力端子５０データコンバイナ５１データ入力端子５２１６ビットマルチプレクサ５４２入力２ビットマルチプレクサ５５パリティー入力端子５６２−４デコーダ５７パリティー出力端子５９２ビットアドレス入力端子６０データセレクタ６２ＡＮＤゲート６４ＡＮＤゲート６６２−４デコーダ６８ステータスセレクタ６９アドレス入力端子７０エラー検出および補正エンコーダ／デコーダ回
路（ＥＣＣ）７２正方形（マトリクス）８０アドレスデコーダ回路

Claims

【特許請求の範囲】

【請求項１】半導体メモリー装置において、前もって決められたビット数を持つデータワードを受け
取るための入力端子と、前もって決められたビット数を持つデータワードを発生
するための出力端子と、それぞれが１つより多くのデータワードを含んでいる、
複数のメモリー蓄積ワードを蓄積するための内部メモリ
ーアレーと、内部メモリーアレー内に蓄積するために、受け取られた
データワードを符号化したエラー補正用符号化されたコ
ードワードからなるメモリー蓄積ワードを発生するため
に入力端子と内部メモリーアレーとの間に結合されたエ
ラー補正用エンコーダと、そして内部メモリーアレーか
らエラー補正用符号化されたコードワードを引き出し、
引き出されたコードワードにおける検出されたエラーを
補正し、そして出力端子に、引き出されたコードワード
における符号化された前記の１つより多くのデータワー
ドのうちの１つのアドレスされたそれを発生するため
に、内部メモリーアレーと出力端子との間に結合された
エラー補正用デコーダと、を含むことをことを特徴とす
る半導体メモリー装置。
【請求項２】エラー補正用デコーダが、前に蓄積され
ていたコードワードを引き出し、そして補正された検出
されたエラーを持つ引き出されたコードワードにおける
符号化された１つより多くのデータワードを発生させる
ために、内部メモリーアレーに結合されたエラー補正用
コードチェッカと、そして引き出されたコードワードに
おける複数の符号化されたデータワードからエラー補正
されたデータワードの１つを選択するために、エラー補
正用コードチェッカと出力端子との間に結合されたデー
タセレクタと、を含むような、請求項第１項記載の半導
体メモリー装置。
【請求項３】データセレクタが、エラー補正用コード
チェッカに結合された、そしてそれぞれが、引き出され
たコードワードにおける符号化された１つより多くのデ
ータワードのそれぞれの異なる１つに応答する、それぞ
れのデータ入力端子と、そして、データ出力端子に共通
的に結合され、複数の制御されるゲートのうちの１つだ
けがそのデータ入力端子におけるデータワードをその出
力端子に通過させるように配置されているそれぞれのデ
ータ出力端子と、を持つ複数の制御されるゲートを含む
ような、請求項第２記載の半導体メモリー装置。
【請求項４】さらに、ステータス出力端子を含み、エラー補正用コードチェッカが、第１の複数のデータワ
ードにおけるデータワードとは異なる、前もって決めら
れたビット数を持つ、第２の複数のデータワードのそれ
ぞれの１つに相当する、複数のパリティービットをさら
に発生させ、そしてデータセレクタが、出力端子に結合
されているデータワードに相当する複数のパリィビット
のサブセットを、ステータス出力端子に結合させるよう
な、請求項第２項記載の半導体メモリー装置。
【請求項５】データセレクタが、エラー補正用コード
チェッカに結合された、そして引き出されたコードワー
ドにおける符号化された複数のパリティービットのそれ
ぞれ異なる１つに応答する、それぞれのデータ入力端子
と、そしてデータ出力端子に共通的に結合され、複数の
制御されるゲートのうちの１つだけが、そのデータ入力
端子におけるデータワードをそのデータ出力端子に通過
させるように配置されているそれぞれのデータ出力端子
と、を持つ複数の制御されるゲートを含むような、請求
項第４項記載の半導体メモリー装置。
【請求項６】エラー補正用エンコーダが、新しい複数のデータワードを発生するために、引き出さ
れたコードワードにおける符号化された複数のエラー補
正されたデータワードの１つの代わりに、受け取られた
データワードを用いるように、入力端子およびエラー補
正用コードチェッカに結合されたデータコンバイナと、
そして新しい複数のデータワードを符号化して新しいエ
ラー補正用符号化されたコードワードを発生し、そして
内部メモリーアレー内に新しいエラー補正用符号化され
たコードワードを再蓄積するために、データコンバイナ
と内部メモリアレーとの間に結合されたエラー補正用コ
ード発生器と、を含むような、請求項第１項記載の半導
体メリー装置。
【請求項７】データコンバイナが、データ入力端子に
共通的に結合されたそれぞれの第１入力端子と、エラー
補正用コードチェッカに結合され、引き出されたコード
ワードにおける符号化された複数のエラー補正されたデ
ータワードのそれぞれ異なる１つに応答するそれぞれの
第２入力端子と、そしてエラー補正用コード発生器に結
合され、そして新しい複数のデータワードのそれぞれ異
なる１つを発生するよう、複数のマルチプレクサの１つ
だけがその第１データ入力端子をその出力端子に結合さ
せ、一方残りは、それらそれぞれの第２データ入力端子
をそれらそれぞれの出力端子に結合させるように配置さ
れた、それぞれの出力端子と、を持つ複数のマルチプレ
クサを含むような、請求項第６項記載の半導体メモリー
装置。
【請求項８】引き出されたコードワードにおける検出
されたエラーの補正の結果を表すステータス信号を発生
させるために、エラー補正用デコーダに結合されたステ
ータス出力端子をさらに含むような、請求項第１項記載
の半導体メモリー装置。
【請求項９】ステータス出力端子をさらに含み、エラー補正用デコーダがさらに、第１の複数のデータワ
ードにおけるデータワードとは異なる前もって決められ
たビット数を持つ第２の複数のデータワードのそれぞれ
の１つに相当する複数のパリティビットを発生し、そし
て出力端子に結合されたデータワードに相当する複数の
パリティービットのサブセットを、ステータス出力端子
に結合させるような、請求項第１項記載の半導体メモリ
ー装置。
【請求項１０】エラー補正用符号化されたコードワー
ドが、１つより多くのデータワードと、そしてコードワ
ードにおいて符号化された１つより多くのデータワード
の関数として発生された複数のチェックビットとを含
み、そしてエラー補正用エンコーダが、以下の表による
チェックビットのコンポーネントを発生するための回路
を含み、【数１】ここにおいて、各ローはチェックビットを表し、そして
各カラムは１つより多くのデータワードにおけるデータ
ビットを表し、そしてローによって表されるチェックビ
ットのコンポーネントが、そのチェックビットのローに
おけるそのデータビットを表す１３カラムにおいてＸを
持つすべてのデータビットのエクスクルーシブオア関数
として発生されるような、請求項第１項記載の半導体メ
モリー装置。
【請求項１１】コンポーネント発生用回路がさらに、
チェックビット２に応答する第１入力端子と、チェック
ビット３に応答する第２入力端子と、そしてコンポーネ
ント発生用回路によって処理されたデータビットをパリ
ティー符号化したパリティービットを発生する出力端子
と、を持つエクスクルーシブオア回路を含むような、請
求項第１０項記載の半導体メモリー装置。
【請求項１２】チェックビットの残りのコンポーネン
トが、１つより多くのデータワードからの相互的に排他
的なデータビットを用いて、そして最底ローが最上部ロ
ーの内容を受け取るように表の内容を上方に１ローだけ
回転させて、コンポーネント発生用回路により発生さ
れ、そしてエラー補正用エンコーダが、チェックビット
を発生するために、チェックビットのすべてのコンポー
ネントに応答するエクスクルーシブオア回路を含んでい
るような、請求項第１０項記載の半導体メモリー装置。
【請求項１３】エラー補正用符号化されたコードワー
ドが、１つより多くのデータワードと、そしてコードワ
ードにおいて符号化された１つより多くのデータワード
の関数として発生された複数のチェックビットとを含
み、そしてエラー補正用エンコーダが、図５によるチェ
ックビットを発生させるための回路を含み、ここにおい
て各ローはチェックビットを表し、そして各カラムは１
つより多くのデータワードにおけるデータワードを表
し、そしてローによって表されるチェックビットが、そ
のチェックビットのローにおけるそのデータビットを表
しているカラムにおいてＸを持つすべてのデータビット
のエクスクルーシブオア関数として発生されるような、
請求項第１項記載の半導体メモリー装置。
【請求項１４】さらに、ステータス出力端子と、そし
て制御データを受け取り、そして制御用信号を発生する
ための制御回路とを含み、ここにおいて、エラー補正用デコーダがさらに、引き出
されたエラー補正用符号化されたコードワードにおいて
検出されたエラーの補正の結果を表すＥＣＣステータス
信号を発生し、そしてＥＣＣステータス信号が、制御回
路からの制御用信号に応答してステータス出力端子に選
択的に結合されるような、請求項第１項記載の半導体メ
モリー装置。
【請求項１５】さらにステータス出力端子と、そして
制御データを受けとり、そして制御用信号を発生するた
めの制御回路とを含み、ここにおいて、エラー補正用デコーダがさらに、引き出
されたコードワードにおける符号化された１つより多く
のデータワードのそれぞれの１つずつに関連した複数の
パリティビットを発生し、そして引き出されたコードワ
ードにおける符号化された１つより多くのデータワード
の１つに関連したパリティービットが、制御用回路から
の制御信号に応答してステータス出力端子に選択的に結
合されるような、請求項第１項記載の半導体メモリー装
置。
【請求項１６】エラー補正用デコーダがさらに、引き
出されたエラー補正用符号化されたコードワードにおけ
る検出されたエラーの補正の結果を表すＥＣＣステータ
ス信号を発生し、そして関連するパリティービットとＥ
ＣＣステータス信号の１つが、制御回路からの制御用信
号に応答して、ステータス出力端子に選択的に結合され
るような、請求項第１５項記載の半導体メモリー装置。
【請求項１７】さらに、補助データを受け取るための補
助入力端子と、ステータス表現データを発生するためのステータス出力
端子と、制御データを受け取り、そして制御用信号を発生するた
めの制御回路と、内部メモリーアレー内に蓄積するために、受け取られた
データワードと受け取られた補助データとの組み合わせ
を含むメモリー蓄積ワードを発生するように、入力端子
と、補助入力端子と、そして内部メモリーアレーとの間
に結合された、組み合わせ用回路と、データワードと補助データの組み合わせを含む、前に蓄
積されていたメモリー蓄積ワードを引き出し、そして出
力端子に１つより多くのデータワードのにおける１つ
を、そしてステータス出力端子に前に組み合わせられた
補助データを、発生させるために、内部メモリーアレー
と、出力端子と、そしてステータス出力端子との間に結
合された選択用回路と、を含み、ここにおいて、制御回路が、受け取られた制御データに
応じて、半導体メモリー装置を、第１の動作のモードに
おいては、エラー補正用エンコーダおよびエラー補正用
デコーダを活性化させるように、そして第２の動作のモ
ードにおいては組み合わせ用回路および選択回路を活性
化させるように、選択的に構成するための制御用信号を
発生するような、請求項第１項記載の半導体メモリー装
置。
【請求項１８】エラー補正用デコーダがさらに、受け
取られたエラー補正用符号化されたコードワードにおけ
る検出されたエラーの補正の結果を表すＥＣＣステータ
ス信号を発生し、そして第１の動作のモードにおいて動
作しているときには、制御用からの制御用信号に応答し
て、ＥＣＣステータス信号がステータス出力端子に選択
的に結合されるような、請求項第１７項記載の半導体メ
モリー装置。
【請求項１９】エラー補正用デコーダが、引き出され
たコードワードにおける１つより多くのデータワードの
それぞれの１つに関連する複数のパリティービットを発
生し、そして第１の動作のモードにおいて動作している
ときには、引き出されたコードワードにおいて符号化さ
れている１つより多くのデータワードの１つに関連した
パリティービットが、制御回路からの制御用信号に応じ
て、ステータス出力端子に選択的に結合されるような、
請求項第１項記載の半導体メモリー装置。
【請求項２０】エラー補正用デコーダがさらに、引き
出されたエラー補正用符号化されたコードワードにおい
て検出されたエラーの補正の結果を表すＥＣＣステータ
ス信号を発生し、そして第１の動作のモードにおいて動
作している時には、関連するパリティビットおよびＥＣ
Ｃステータス信号の１つが制御回路からの制御用信号に
応じてステータス出力端子に選択的に結合されるよう
な、請求項第１９項記載の半導体メモリー装置。