JPH07253331A - 内挿回路 - Google Patents

Abstract

(57)【要約】 【目的】 内挿回路の入力部（計測部）の諸信号を、夫
々複数ビットで構成して並列的な計数処理をし、高速で
の計測を可能とすることに伴い、出力部もこの計測部の
高速化に追従し得るようにする。 【構成】 本発明の内挿回路１１は、機能ブロックとし
て、一波長絶対位置内挿回路３と、増減変位量演算回路
４と、一時累積加算回路５と、増減パルス生成回路６
と、一時累積変位量減算器７とを備えている。また、第
１のクロック信号ＣＬＫ１を出力するクロック発信部
（１）８と、これとは独立の第２のクロック信号ＣＬＫ
２を出力するクロック発信部（２）９とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直線変位量、回転変位
量等の計測に用いられるリニアエンコーダ（スケー
ル）、ロータリーエンコーダ等において、検出器から得
られる位置信号を内挿化して出力する内挿回路に関する
ものである。

【０００２】

【従来の技術】図１２に、従来のインクリメンタル型ス
ケール装置に用いられている内挿回路の一実施例の構成
略図を示す。この内挿回路は、本願と同一発明者且つ同
一出願人による特願昭６０−２８３２６５号（昭和６０
年１２月１７日出願）「デコーダを用いる内挿回路」に
記載したもので、これを簡単に説明すると、インクリメ
ンタルスケール１と検出ヘッド２の相対移動により得ら
れる互いに電気角９０度の位相差を有して変化するアナ
ログｓｉｎ成分信号（ａ）及びｃｏｓ成分信号（ｂ）を
持つ変位信号を入力とし、この入力変位信号をアナログ
・ディジタル変換器３ａ，３ｂでディジタルなｓｉｎ及
びｃｏｓ信号（ｃ），（ｄ）に変換してＲＯＭ等のデコ
ーダ４に供給する。

【０００３】このデコーダ４のアドレス入力にディジタ
ルｓｉｎ及びｃｏｓ信号（ｃ），（ｄ）が供給され、デ
コーダ４にはディジタルｓｉｎ及びｃｏｓ信号（ｃ），
（ｄ）によって選択されるアドレス点の軌跡であるリサ
ージュパターンに基づいて形成される内挿数「Ｖ」で分
割された２値信号パターンがデータとして書き込まれて
おり、デコーダ４に供給されるディジタルｓｉｎ及びｃ
ｏｓ信号（ｃ），（ｄ）をアドレス信号として、このデ
コーダ４から２値信号パターンに基づいて内挿化された
ｓｉｎ及びｃｏｓ矩形波信号（ｅ），（ｆ）であるＡ・
Ｂ相パルス信号が出力される。

【０００４】ここで図１３に、ＲＯＭ等に内蔵された２
値信号パターンの一例を示す。この２値信号パターン
は、第１のビットパターン（ｓｉｎ矩形波信号用）と第
２のビットパターン（ｃｏｓ矩形波信号用）があり、そ
れぞれｓｉｎ成分，ｃｏｓ成分を軸とする直交座標平面
を想定し、デコーダ４に供給されるディジタルｓｉｎ及
びｃｏｓ信号（ｃ），（ｄ）により定まるリサージュの
円軌跡を描き、原点を中心に円周を内挿数Ｖ（図１３で
はＶ＝８）で放射状に均等に分割して、順次１，０，
１，０，……と２値信号を割り付けしたパターンであ
る。

【０００５】両パターンはＰ／４ピッチだけ原点を中心
に角度変位した関係にあり、ｓｉｎ及びｃｏｓ信号
（ｃ），（ｄ）により定まるリサージュの円軌跡上の座
標点に対応して、第１のビットパターンと第２のビット
パターンから、内挿化されたｓｉｎ及びｃｏｓ矩形波信
号（ｅ），（ｆ）がそれぞれ出力される。

【０００６】なお、この内挿作業は、制御タイミング信
号である単一のサンプリングクロック信号ＣＬＫ（ｇ）
に対応して測定され出力される。また、内挿回路６では
入力変位信号（ａ），（ｂ）と、出力パルス信号
（ｅ），（ｆ）がＲＯＭ等のデコーダ４を挟んで一対一
に対応した構造を持つことから、サンプリングクロック
ＣＬＫ（ｇ）が十分に早ければ、ほぼリアルタイムとし
ての出力パルス信号が得られる。

【０００７】

【発明が解決しようとする課題】最近、一般産業用機械
などでは２４時間稼動等の長時間にわたって電源を切る
ことができない用途とともに、同じく一般産業用機械で
の制御系の高速化、高精度化に伴い、高速高分解能で信
頼性の高いスケール装置が求められている。

【０００８】しかし、上述のような従来のインクリメン
タル型スケール装置に用いられている内挿回路６（図１
２）では、１サンプリングに±１カウント以下までの変
位速度追従性しか得られず、変位信号に加わる電気的ノ
イズ、スケール・検出ヘッド間のスリック運動、衝撃、
振動、瞬時的速度超過等の過度的で高速な変位変化によ
って、±１カウント以上の変位変化が生じた場合には出
力信号にパルス抜けが発生し、このカウントパルス出力
信号の供給先であるカウンタ等では正しい計測値が得ら
れなくなる。

【０００９】そこで、本願発明者は、現時点では未だ出
願公開されていないが、特願平５ー８４３５０号（平成
５年４月１２日出願）「擬似絶対値型スケール装置」に
より、内挿回路の計測部の諸信号（具体的には、同出願
の明細書・図面中の１波長区間絶対位置信号（ｅ），増
減変位量（ｇ）及び累積位置信号（ｉ））を、夫々複数
ビットで構成して並列的な計数処理をし、高速での計測
を可能とすることを提案した。

【００１０】一方、計測の高速化のためにサンプリング
時間（ｇ）を早くしてリアルタイム化を実施すると高速
化は実現できるものの、内挿器出力の周期及びパルス幅
は必然的に早く且つ狭くなる。

【００１１】上記出願においても、供給先であるカウン
タ側の高速化に伴い、外来ノイズ等の影響を受けやすく
なり、カウンタ側でのミスカウントの危険性が高くなる
ことから、スケールシステム全体の信頼性は低くなる。
逆に、出力パルス幅を広げて信頼性を高くすれば、内挿
の高速化が犠牲となり、高速化と高信頼性とが相反して
しまう。

【００１２】この高速化と高信頼性の相反は、内挿回路
の内挿数Ｖである分解能が高くなればなるほど大きな課
題となる。上述の内容から、出力パルス幅を十分に広く
確保したままで、内挿の高速化とともに高分解能が実現
できれば、高速高分解能で信頼性の高い理想的な内挿回
路が得られる。

【００１３】

【課題を解決する手段】本発明にかかる内挿回路（請求
項１）は、被検出手段との相対的な移動により得られる
互いに電気角９０度の位相差をもつアナログｓｉｎ成分
信号及びｃｏｓ成分信号からなる変位信号をそれぞれ入
力され、該変位信号を内挿化してディジタルカウントパ
ルスとして出力する。

【００１４】ここで、内挿回路は、高速な第１のクロッ
ク信号ＣＬＫ１のタイミングに対応して、複数ビットの
並列処理により、デコード手段（３）が、該変位信号か
ら一波長内の絶対値を表わすディジタル信号（ｅ）を出
力し、加算手段（５）が、前回と今回のサンプリング間
の信号（ｅ）の変位量（ｇ）を累積加算した信号（ｊ）
を一時的に記憶し、第１のクロック信号のタイミングよ
り低速の第２のクロック信号ＣＬＫ２のタイミングに対
応して、出力パルス生成手段（６）が、該累積加算の変
位量（ｊ）の正又は負に応じて累積変位量（ｊ）をゼロ
にする迄、増パルス又は減パルス（ｕ）を出力する。

【００１５】更に、本発明にかかる内挿回路（請求項
２）は、被検出手段（１）に対向して移動可能に配置さ
れた変位検出手段（２）の相対的移動により得られる互
いに電気角９０度の位相差をもつアナログｓｉｎ成分信
号（ａ）及びｃｏｓ成分信号（ｂ）からなる変位信号を
それぞれ入力され、変位信号を内挿化してディジタルカ
ウントパルス（ｕ）として出力する。ここで、この内挿
回路は、変位信号をディジタル値にそれぞれ変換するア
ナログ・ディジタル変換手段（３ａ，３ｂ）、このディ
ジタル化変位信号の一波長λを周期とする内挿数Ｖに分
割された一波長区間内での絶対位置であるディジタルな
一波長絶対位置信号（ｅ）を得るデコード手段（３
ｃ）、一波長絶対位置信号（ｅ）の各測定サンプリング
での差分演算で得られる各サンプリング間の増減変位量
（ｇ）を算出する差分演算手段（４）、該増減変位量を
累積加算して一時的な累積変位量（ｊ）を算出する累積
加算手段（５ａ）、及び該一時的な累積変位量（ｊ）を
記憶する記憶手段（５ｂ）を有する入力部と、記憶手段
（５ｂ）内の一時的な累積変位量（ｊ）の正負判定で直
列な増減カウントパルス（ｕ）を生成し外部に出力する
パルス生成手段（６）、及び増減カウントパルス出力の
度に一時的な累積変位量（ｊ）の値を１カウントずつ取
り崩してこの値を常に”０”（ゼロ）とする減算手段
（７）を有する出力部とを備え、入力部と出力部との間
に配置された一時的な累積変位量（ｊ）を記憶する記憶
手段（５ｂ）が緩衝器作用をなして入力部と出力部間の
相互の影響を無くしている。

【００１６】

【作用】本発明の内挿回路（請求項１）によれば、入力
部（計測部）は高速の第１のクロック信号ＣＬＫ１のタ
イミングで計測されデータも複数ビットの並列処理で処
理される。出力部は、これより遅い第２のクロック信号
ＣＬＫ２のタイミングで処理され出力される。入力部か
らのデータは、加算手段に一時的に溜められ、第２のク
ロック信号のタイミングで順次出力される。

【００１７】更に本発明の内挿回路（請求項２）によれ
ば、入力部での増減変位量（ｇ）にて１サンプリングに
０〜±λ／２未満の複数カウントの変位数量が得られる
ことから、この増減変位量（ｇ）を累積加算することで
高速な変位計測ができるとともに、高速な変位計測で得
られた一時累積変位量（ｊ）を（請求項４の）複数周期
にわたる記憶容量をもつ緩衝メモリ５ｂに一時的に蓄え
ることで累積な変位量を確保し、さらに、一時累積変位
量（ｊ）を取り崩して一定の出力タイミングで増又は減
計数パルス（ｕ）として出力し消化することで、上述ス
リック運動、衝撃、振動、瞬時的速度超過などの過度的
で高速な変位変化に対して緩衝メモリ５ｂが緩衝器バッ
ファとして作用し、一時的に多少の遅れが発生するもの
の上述高速な変位変化に対して十分に追従が可能となる
ことからミスカウントの発生を防ぐことができる。

【００１８】また、本発明によれば、入力部の計測タイ
ミングである第１のクロックＣＬＫ１と、出力部の出力
タイミングである第２のクロックＣＬＫ２のそれぞれ独
立して設定できる２つのクロックを設け、さらにこの第
１、第２のクロック間の緩衝器として緩衝メモリ５ｂを
設けることで、入力部の高速な計測サンプリング時間に
影響されることなく、任意設定速度並びにパルス幅且
つ、一定の出力タイミングで出力することが可能とな
る。

【００１９】

【実施例】以下に、本発明の内挿回路を図面を参照しな
がら詳細に説明する。 ［実施例の説明の順序］最初に、本発明の内挿回路の基
本構成（図１）を説明する。次に説明する、第１の実施
例（図２）は、この内挿回路の基本構成（図１）に対し
て単一のクロック発振器を有する場合の実施例である。
第２の実施例（図３）は、この内挿回路の基本構成（図
１）を具体化したものであり、以下に説明する実施例の
基となっている。即ち、第３の実施例（図４），第４の
実施例（図５）及び第５の実施例（図６）はいずれも、
第２の実施例（図３）の変形例であり、その差異部分の
みを図示して説明する。従って、図示していない部分
は、第２の実施例（図３）に同じである。第６の実施例
（図７）は、第２の実施例（図３）に対する追加例であ
り、その追加部分のみを図示して説明する。従って、図
示していない部分は、第２の実施例（図３）に同じであ
る。

【００２０】［本発明にかかる内挿回路の基本構成……
図１］図１に、本発明の内挿回路（デテクタ）１１の実
施例の基本構成を示す。内挿回路１１は、機能ブロック
として、一波長絶対位置内挿回路３と、増減変位量演算
回路４と、一時累積加算回路５と、増減パルス生成回路
６と、一時累積変位量減算器７とを備えている。また、
第１のクロック信号ＣＬＫ１を出力するクロック発信部
（１）８と、第２のクロック信号ＣＬＫ２を出力するク
ロック発信部（２）９とを備えている。

【００２１】内挿回路１１に対して、インクリメンタル
スケール（被検出手段）１とこれに対向して移動可能に
配置された検出ヘッド（変位検出器）２との相対移動に
より得られる互いに電気角９０度の位相差を有して変化
するアナログｓｉｎ成分信号（ａ）及びｃｏｓ成分信号
（ｂ）を持つ変位信号が入力される。

【００２２】内挿回路１１の入力部にある一波長絶対位
置内挿回路３は、これらｓｉｎ成分信号（ａ）及びｃｏ
ｓ成分信号（ｂ）をディジタル値に変換するアナログ・
ディジタル変換手段（Ａ／Ｄ）３ａ，３ｂと、ディジタ
ル値に変換されたｓｉｎ成分信号及びｃｏｓ成分信号の
一波長λを周期とする内挿数に分割された一波長区間内
の絶対値であるディジタル一波長絶対位置信号（ｅ）を
発生するデコーダ部（デコード手段）３ｃとを有してい
る。

【００２３】この一波長絶対位置信号（ｅ）を供給され
た増減変位量演算回路４は、一波長絶対位置信号（ｅ）
の各測定サンプリング値の前回と今回のサンプリングで
の差分演算で得られる各サンプリング間に移動した０〜
±λ／２未満の増減変位量（ｇ）を算出する差分演算手
段である。

【００２４】この増減変位量（ｇ）を供給された一時累
積加算回路５は、サンプリング間毎の増減変位量（ｇ）
を累積加算して一時的な累積変位量である一時累積変位
量（ｊ）を算出する加算手段である累積加算器５ａ並び
にこの一時累積変位量（ｊ）を記憶する記憶手段である
緩衝メモリ５ｂからなる。この緩衝メモリ５ｂが入力変
位信号の複数周期にわたる記憶容量を持つと共に、この
記憶容量を任意に設定できる。

【００２５】内挿回路１１の出力部にある増減パルス生
成回路６は、この一時累積変位量（ｊ）の値が正（ｊ＞
０）の場合は増パルス、負（ｊ＜０）の場合は減パルス
とする増減計数パルス（ｕ）（「ＵＰ・ＤＯＷＭパル
ス」又は「Ａ・Ｂ相パルス」ともいう。）を生成し出力
する増減パルス生成手段である。

【００２６】さらに増減計数パルス（ｕ）は一時累積変
位量減算器７にも供給され、この一時累積変位量減算器
７は、増減計数パルス出力（ｕ）の増パルス、減パルス
の発生毎に一時累積変位量（ｊ）を”−１”および”＋
１”カウントずつ取り崩し、この値の残量が常に”０”
（ゼロ）となるように制御された減算手段である。

【００２７】この発明の内挿回路１１は、入力部である
計測部と出力部であるパルス生成部との間に、緩衝機能
（パルスを溜める作用）として上述の緩衝メモリ５ｂを
挿入することを特徴とする。

【００２８】また、本発明の内挿回路１１は、例えば図
１に示す如く２つのクロック発振部（１）及び（２）
８，９を備える。内挿回路１１の入力部である一時累積
変位量（ｊ）を得るための計測タイミングである第１の
クロック信号ＣＬＫ１を出力するクロック発信部（１）
８と、同じく内挿回路１１出力部である出力パルスを生
成し出力する出力タイミングである第２のクロック信号
ＣＬＫ２を出力するクロック発信部（２）９の２つのク
ロック信号を供え、これら２個のクロック信号ＣＬＫ
１，ＣＬＫ２は同じもしくは異なった周期を用いて構成
されるものである。なお、第２のクロック信号ＣＬＫ２
は、第１のクロック信号ＣＬＫ１を分周して用いてもよ
い。

【００２９】（作用）上述の内挿回路１１によれば、入
力部での増減変位量（ｇ）にて１サンプリングに０〜±
λ／２未満の複数カウントの変位数量が得られることか
ら、この増減変位量（ｇ）を累積加算することで高速な
変位計測ができるとともに、高速な変位計測で得られた
一時累積変位量（ｊ）を緩衝メモリ５ｂに一時的に蓄え
ることで累積な変位量を確保し、さらに、一時累積変位
量（ｊ）を取り崩して一定の出力タイミングで増又は減
計数パルス（ｕ）として出力し消化することで、上述の
スリック運動、衝撃、振動、瞬時的速度超過などの過度
的で高速な変位変化に対して緩衝メモリ５ｂが緩衝器バ
ッファとして作用し、一時的に多少の遅れが発生するも
のの上述の高速な変位変化に対して十分に追従が可能と
なることからミスカウントの発生を防ぐことができる。

【００３０】また、この内挿回路１１によれば、入力部
の計測タイミングである第１のクロックＣＬＫ１と、出
力部の出力タイミングである第２のクロックＣＬＫ２の
それぞれ独立して設定できる２つのクロック発振部
（１）及び（２）８，９を設け、さらに第１、第２のク
ロック間の緩衝器として緩衝メモリ５ｂを設けること
で、入力部の高速な計測サンプリング時間に影響される
ことなく、任意に設定可能な速度並びにパルス幅且つ、
一定の出力タイミングで出力することが可能となる。

【００３１】［内挿回路の第１の実施例……図２］図２
を参照して本発明の内挿回路の第１の実施例を説明す
る。図１の実施例の基本構成において使用したものに対
応するものには同一の符号を付す。

【００３２】図２の第１の実施例を図１の基本構成と比
較すると、図１の基本構成では２つのクロック発振部
（１）及び（２）８，９を備えて第１及び第２のクロッ
ク信号ＣＬＫ１，ＣＬＫ２を出力しているのに対し、図
２の第１の実施例では単一のクロック発振器（１）８ａ
と（バッファとして作用する）反転器８ｂとによりＣＬ
Ｋ１と／ＣＬＫ１（ここで、符号「／」は反転を示
す。）を得て、図１の基本構成と同様の効果を得てい
る。

【００３３】図２に示す第１の実施例の内挿回路（ディ
テクタ）１１では、クロック発信器（１）８ａから得ら
れる第１のクロック信号ＣＬＫ１並びに、このクロック
信号を反転器８ｂで反転させた（第２のクロック信号Ｃ
ＬＫ２に相当する）第１のクロック反転信号／ＣＬＫ１
の単一クロック信号を用いる。

【００３４】図２に示すように、インクリメンタル磁気
スケール１にはスケール目盛り着磁波長λを周期とする
Ｎ極，Ｓ極交番磁気パターンが記録され、静止磁界読取
り可能な磁気検出ヘッド２のｓｉｎ成分検出部２ａ及び
ｃｏｓ成分検出部２ｂにより記録波長λを周期とする９
０度位相差があるｓｉｎ成分信号（ａ）及びｃｏｓ成分
信号（ｂ）のアナログ信号を内挿回路１１であるディテ
クタに入力する。

【００３５】このアナログ信号は、一波長絶対位置内挿
回路３に入力され、アナログ・ディジタル変換器（Ａ／
Ｄ）３ａ及び３ｂでそれぞれ「ｎ」ビットのディジタル
数値信号（ｃ），（ｄ）に変換され、ＲＯＭ等を用いた
デコーダ３ｃに入力される。デコーダ３ｃは、ディジタ
ル化されたｓｉｎ成分信号（ｃ）及びｃｏｓ成分信号
（ｄ）を基にしてインクリメンタル磁気スケールの着磁
波長λを周期とし、内挿数（分割数）「Ｖ」で分割し、
「０」〜「Ｖ−１」までの値をとる「ｍ」ビットの一波
長内の絶対位置信号（以下、「一波長絶対位置信号」と
いう。）（ｅ）を出力し、増減変位量演算回路４のラッ
チ４ａ及び符号付き差分演算回路４ｂに入力する。

【００３６】符号付き差分演算回路４ｂでは、現在サン
プリング時の一波長絶対位置信号（ｅ）とラッチ４ａを
通して出力される前回サンプリング時の一波長絶対位置
信号（ｆ）との差分演算「（ｇ）＝（ｅ）−（ｆ）」か
ら、サンプリング間毎の「ｍ」ビット増減変位量
（「ｇ」＝「−λ／２」〜「＋λ／２」以内）を算出
し、一時累積変位量減算回路７の減算加算回路７ｂに入
力する。なお、差分演算については後述する。

【００３７】減算加算回路７ｂでは、１サンプリング間
毎の増減変位量（ｇ）と後で述べるところの減算数値信
号（ｎ）とを加算し、一時累積加算回路５の累積加算器
５ａに入力する。

【００３８】累積加算器５ａでは、１サンプリング間の
増減変位量（ｇ）に減算数値信号（ｎ）を加算したもの
（ｈ）と、前回サンプリングまで累積加算したきた一時
的な累積変位残量信号である一時累積変位量（ｊ）と加
算し、次回のサンプリングで緩衝メモリであるラッチ５
ｂに保持し、ｋビットの一時累積変位量（ｊ）として増
減パルス生成回路６のゼロを除く正負判定器６ａに入力
する。

【００３９】ゼロを除く正負判定器６ａでは、緩衝メモ
リ５ｂの残量値である一時累積変位量（ｊ）の値が正
（ｊ＞０）の場合は正残量信号（ｋ）を、負（ｊ＜０）
の場合は負残量信号（ｍ）を出力（論理＝「１」）し、
出力パルスＡＮＤゲート６ｂ６ｃに各々入力する。

【００４０】出力パルスＡＮＤゲート６ｂ，６ｃでは、
第１のクロック反転信号／ＣＬＫ１を出力パルスとし、
正残量信号（ｋ）及び負残量信号（ｍ）をゲート信号と
して、正残量信号（ｋ）が論理「１」の場合はＵＰパル
ス信号（ｏ）を、負残量信号（ｍ）が論理「１」の場合
はＤＯＷＭパルス信号（ｐ）を出力するとともに、これ
ら信号（ｏ），（ｐ）を一時累積変位量減算回路７の減
算数生成デコーダ７ａに入力する。

【００４１】減算数生成デコーダ７ａでは、ＵＰ又はＤ
ＯＷＭパルス信号（ｏ），（ｐ）が出力される度に、Ｕ
Ｐパルスで「−１」、ＤＯＷＭパルスで「＋１」、パル
ス無しで「０」の減算数値（ｎ）を生成し、減算加算回
路７ｂで増減変位量（ｇ）に加算し、さらに緩衝メモリ
であるラッチ５ｂの残量値である一時累積変位量（ｊ）
が常に「ｊ＝０」となるまで、このＵＰまたはＤＯＷＭ
パルス信号を出力するとともに、一時累積変位量（ｊ）
の減算を繰り返す。

【００４２】なお、アナログ・ディジタル変換器３ａ，
３ｂの変換並びに、ラッチ４ａ、ラッチ５ｂのラッチの
タイミングは、第１のクロック信号ＣＬＫ１の立ち上が
り点にて実行される。

【００４３】（第１の実施例の作用）上述の内挿回路１
１では、以下のような作用をする。インクリメンタル磁
気スケール１から得られる記録波長λを周期とする９０
度位相差があるｓｉｎ成分信号（ａ）及びｃｏｓ成分信
号（ｂ）のアナログ信号を一波長絶対位置内挿回路３内
でインクリメンタル磁気スケール１の記録波長λを周期
とする一波長内の絶対位置信号（ｅ）に変換する。

【００４４】この一波長絶対位置信号（ｅ）をサンプリ
ング毎の増減変位量演算回路４で各サンプリング毎の増
減変位量（ｇ）を算出し、一時累積加算回路５内の累積
加算器５ａで一時的な累積変位である一時累積変位量
（ｊ）を算出し、この値を緩衝メモリ５ｂ内に一時的に
確保する。

【００４５】さらに、増減パルス生成回路６内のゼロを
除く正負判定器６ａにより緩衝メモリ５ｂ内の一時累積
変位量（ｊ）の残量値が正ならばＵＰパルスを、負なら
ばＤＯＷＭパルスを出力するとともに、一時累積変位量
減算回路７通じて緩衝メモリ５ｂの残量である一時累積
変位量（ｊ）を減算し、緩衝メモリ５ｂの残量値が常に
「０」となるように制御することで、検出ヘッド２から
入力される変位信号（ａ），（ｂ）の変位量と同数の内
挿化されたＵＰ・ＤＯＷＭ出力パルスが得られる。

【００４６】また、緩衝メモリ５ｂが緩衝器（バッフ
ァ）として作用することで、内挿回路１１の入力部と出
力部とが緩衝メモリ５ｂを境にしてお互いに影響される
ことなく独立した構成を持つことができる。

【００４７】これにより、上述のスリック運動、衝撃、
振動、瞬時的速度超過などの過度的で高速な変位変化に
対して、入力部は出力部の出力タイミングに合わせるこ
となく常時高速での計測が可能となり、また出力部は一
時的に多少の出力パルスの遅れが発生する場合があるも
のの、入力部のサンプリングに影響されずに一定のタイ
ミングで出力をすることができる。

【００４８】この作用により、高速な変位変化に対して
ミスカウントの発生を防ぎ信頼性の高い計測が可能とな
る。

【００４９】なお、一波長絶対位置内挿回路３及び増減
変位量演算回路４は、本願と同一出願人による特願平５
−８４３５０号（平成５年４月１２日出願）「疑似絶対
値型スケール装置」に記載したものを応用したものであ
る。

【００５０】ここで、上述した増減変位量演算回路４の
符号付き差分演算回路４ｂにおける差分演算「（ｇ）＝
（ｅ）−（ｆ）」について、簡単に説明を加える。符号
付き差分演算器４ｂは、図１４に示すように、ステップ
（イ）で、現在のサンプリング時の一波長区間絶対位置
信号（ｅ）から、前回のサンプリング時の一波長区間絶
対位置信号（ｆ）を減算し、これを仮の変数（ｓ）とす
る。ステップ（ロ）では、仮の変数（ｓ）の絶対値がＶ
／２未満の場合は、そのまま１サンプリング間の増減変
位量（ｇ）として出力し、仮の変数（ｓ）の絶対値がＶ
／２以上の場合は、ステップ（ハ）に進み、仮の変数
（ｓ）が正の場合は、ステップ（ホ）で、仮の変数
（ｓ）から内挿数（Ｖ）を減算して、これを増減変位量
（ｇ）として出力する。仮の変数（ｓ）が負の場合は、
ステップ（ニ）で、仮の変数（ｓ）に内挿数（Ｖ）を加
算して、これを増減変位量（ｇ）として出力する。

【００５１】このようにすることにより、前回のサンプ
リング時の一波長区間絶対位置信号（ｆ）に対する現在
のサンプリング時の一波長区間絶対位置信号（ｅ）の変
位方向（符号）及び増減絶対量（変位量）、即ち、１サ
ンプリング間の増減変位量（ｇ）を算出することができ
る。

【００５２】次に、図８は、各信号のタイムチャートを
示している。図８中、「ＣＬＫ１（ｎ）信号」は、第１
のクロック発信器８ａのサンプリング周期（Ｔ１）、サ
ンプリング点（矢印Ｓ１）を示す第１のクロック信号Ｃ
ＬＫ１を、「／ＣＬＫ１信号」は、第１のクロック信号
を反転した反転クロック信号／ＣＬＫ１を、「Ａ
（ａ），Ｂ（ｂ）信号」は、検出ヘッド２から記録波長
λを周期とする９０度位相差があるｓｉｎ成分信号
（ａ）及びｃｏｓ成分信号（ｂ）を、「Ｃ（ｃ），Ｄ
（ｄ）信号」は、アナログ・ディジタル変換器３ａ，３
ｂでディジタル化されたｓｉｎ成分信号（ｃ）及びｃｏ
ｓ成分信号（ｄ）を、「Ｅ（ｅ）信号」は、現在のサン
プリング時の一波長絶対位置信号（ｅ）を、「Ｆ（ｆ）
信号」は、前回のサンプリング時の一波長絶対位置信号
（ｆ）を、「Ｇ（ｇ）信号」は、１サンプリング間の増
減変位量（ｇ）を、「Ｈ（ｈ）信号」は、サンプリング
間の増減変位量ｇと減算数値信号ｎとの加算信号（ｈ）
を、「Ｉ（ｉ）信号」は、１サンプリング間の増減変位
量ｇと減算数値信号ｎを含む加算信号ｈと一時累積変位
量ｊとの加算信号（ｉ）を、「Ｊ（ｊ）信号」は、一時
累積変位量（ｊ）を、「Ｋ（ｋ）信号」は、判定器６ａ
による正残量信号（ｋ）を、「Ｍ（ｍ）信号」は、判定
器６ａによる負残量信号（ｍ）を、「Ｏ（ｏ）信号」
は、ＵＰパルス出力（ｏ）を、「Ｐ（ｐ）信号」は、Ｄ
ＯＷＭパルス出力（ｐ）を、及び「Ｎ（ｎ）信号」は、
減算数値信号（ｎ）を、それぞれ表している。

【００５３】なお、各信号について簡単に説明する。Ａ
（ａ），Ｂ（ｂ）信号の周期は一層長いが、図示の関係
上相対的に縮めて表記している。Ｅ（ｅ）信号の例えば
Ｅ（ｎ−１）は、Ｃ（ｎ−１）とＤ（ｎ−１）とによっ
てデコードされて得られる。Ｆ（ｆ）信号の例えばＦ
（ｎ）は、ＣＬＫ１を用い４ａでラッチしているので、
１周期（Ｔ１）前のＥ（ｅ）信号Ｅ（ｎ−１）がくる
（矢印で示す）。Ｇ（ｇ）信号の例えばＧ（ｎ−１）
は、ｅとｆとの差分演算であり、［Ｅ（ｎ−１），Ｆ
（ｎ−１）］と表記している。Ｈ（ｈ）信号の例えばＨ
（ｎ−１）は、ｇとｎとの減算であり、［Ｇ（ｎ−１）
＋Ｎ（ｎ−１）］と表記している。Ｉ（ｉ）信号の例え
ばＩ（ｎ−１）は、ｈとｊとの加算であり、［Ｈ（ｎ−
１）＋Ｊ（ｎ−１）］と表記している。Ｊ（ｊ）信号の
例えばＪ（ｎ）は、ＣＬＫ１を用い５ｂでラッチしてい
るので、１周期（Ｔ１）前のＩ（ｉ）信号Ｉ（ｎ−１）
がくる（矢印で示す）。Ｋ（ｋ）信号及びＭ（ｍ）信号
はそれぞれ１ビットであり、Ｊ（ｊ）＞０ならＫ（ｋ）
＝１であり、Ｊ（ｊ）＜０ならＭ（ｍ）＝１である。Ｏ
（ｏ）信号の例えばＯ（ｎ−１）は、ｋと反転クロック
信号／ＣＬＫ１のＡＮＤであり、Ｋ（ｎ−１）・／ＣＬ
Ｋ１と表記している。Ｐ（ｐ）信号の例えばＰ（ｎ−
１）は、ｍと反転クロック信号／ＣＬＫ１のＡＮＤであ
り、Ｍ（ｎ−１）・／ＣＬＫ１と表記している。Ｎ
（ｎ）信号の例えばＮ（ｎ−１）は、Ｏ（ｎ−１）＝１
の時にＮ（ｎ−１）＝−１となり、Ｐ（ｎ−１）＝１の
時にＮ（ｎ−１）＝１となり、Ｏ（ｎ−１）とＰ（ｎ−
１）がいずれも１でないときにＮ（ｎ−１）＝０とな
る。

【００５４】この第１の実施例では、サンプリングクロ
ック発信器（１）８ａの第１のクロック信号ＣＬＫ１の
サンプリング周期（Ｔ１）は２［μｓｅｃ］、インクリ
メンタル磁気スケール１のスケール着磁波長λ＝２０
［ｍｍ］（Ｓ極１０［ｍｍ］、Ｎ極１０［ｍｍ］）、ア
ナログ・ディジタル変換器３ａ，３ｂの分解能ｎ＝８ビ
ット、ＲＯＭを用いたデコーダ３ｃの内挿数（分割数）
Ｖ＝４０（最小カウント値＝λ／Ｖ＝２０［ｍｍ］／４
０＝０．５［ｍｍ］）、現在のサンプリング時の一波長
絶対位置信号（ｅ），前回のサンプリング時の一波長絶
対位置信号（ｆ），増減変位量（ｇ），一時累積変位量
減算加算機７ｂの加算信号（ｈ）及び減算数値信号
（ｎ）の各信号はそれぞれｍビット＝６ビット、累積加
算機５ａの加算信号（ｉ），一時累積変位信号（ｊ）の
各信号はそれぞれｋ＝１２ビット、緩衝メモリであるラ
ッチ５ｂのバッファサイズ＝１２ビット＝±２０４８カ
ウント、出力ＵＰ・ＤＯＷＭパルス幅１［μｓｅｃ］、
の条件で実施した場合、この内挿回路の短時間での過度
的な理論最大応答速度はλ／（２・Ｔ１）＝５０００
［ｍ／ｓｅｃ］、連続的な理論最大応答速度はλ／（Ｖ
・Ｔ１）＝２５０［ｍ／ｓｅｃ］となる。

【００５５】また、サンプリングクロック発信器１（８
ａ）の第１のクロック信号（ＣＬＫ１）のサンプリング
周期（Ｔ１）は２［μｓｅｃ］、インクリメンタル磁気
スケール１のスケール着時波長λ＝４［ｍｍ］（Ｓ極２
［ｍｍ］、Ｎ極２［ｍｍ］）、アナログ・ディジタル変
換器３ａ，３ｂの分解能ｎ＝１０ビット、ＲＯＭを用い
たデコーダ３ｃの内挿数（分割数）Ｖ＝４００（最小カ
ウント値＝λ／Ｖ＝４［ｍｍ］／４００＝１０［μ
ｍ］）、現在のサンプリング時の一波長絶対位置信号
（ｅ），前回のサンプリング時の一波長絶対位置信号
（ｆ），増減変位量（ｇ），一時累積変位量減算加算機
７ｂの加算信号（ｈ），減算数値信号（ｎ）の各信号は
それぞれｍビット＝９ビット、累積加算機５ａの加算信
号（ｉ），一時累積変位信号（ｊ）の各信号はそれぞれ
ｋ＝１２ビット、緩衝メモリであるラッチ５ｂのバッフ
ァサイズ＝１２ビット＝±２０４８カウント、出力ＵＰ
・ＤＯＷＭパルス幅１［μｓｅｃ］、の条件で実施した
場合、この内挿回路の短時間での過度的な理論最大応答
速度はλ／（２・Ｔ１）＝１０００［ｍ／ｓｅｃ］、連
続的な理論最大応答速度はλ／（Ｖ・Ｔ１）＝５［ｍ／
ｓｅｃ］となる。

【００５６】（第１の実施例の効果）第１の実施例によ
れば、検出ヘッド２からの変位信号に加わる電気的ノイ
ズ、スケール・検出ヘッド間のスリック運動並びにクリ
アランス，トラックずれ等の変動によるｓｉｎ，ｃｏｓ
アナログ波形の乱れ、衝撃、振動、瞬時的速度超過等の
過度的な速度超過に対して、内挿回路では１サンプリン
グに±λ／２まで追従する高速応答性を持つ入力部と共
に、内蔵緩衝メモリ５ｂを通すことで、どのような場合
でも常に一定のタイミングで増減カウントパルスを出力
することができる。

【００５７】これにより内挿回路での誤計測（パルス抜
け）を防ぐとともに、カウンタ側でのミスカウントを無
くすことで累積誤差の発生を防ぐことが可能となる。

【００５８】さらに、緩衝メモリが入力変位信号の複数
周期にわたる記憶容量を持つと共に、この記憶容量を任
意に設定できることで、上述多様にわたる速度超過原因
に対して柔軟かつ、適正に対応することが可能となり、
より信頼性の高いスケールシステムが得られる。

【００５９】［内挿回路の第２の実施例……図３］図３
を参照して本発明の内挿回路１１の第２の実施例を説明
する。図１乃至図２において説明したものに対応するも
のには同一の符号を付し、その詳細な説明を省略する。

【００６０】図３に示す第２の実施例の内挿回路１１で
は、図１に示す基本構成と同様に、２つのクロック発振
器（１），（２）８ａ，９ａを用いている。こうして、
内挿回路１１の入力部の計測作業で用いられ、クロック
発信器（１）８ａから得られる第１のクロック信号ＣＬ
Ｋ１と、出力部の出力タイミングとして用いられ、クロ
ック発信器（２）９ａから得られる第２のクロック信号
ＣＬＫ２とを用い、両クロック信号は相互に独立した周
期等が異なるクロック信号である。

【００６１】また、第２のクロック信号ＣＬＫ２を立ち
上がり同期微分回路９ｂに入力し、このクロック信号の
立ち上がりの同期微分信号を得て、後で述べるところの
一時累積変位量減算回路７の加算タイミング信号（Ｏ
Ｅ）として用いる。

【００６２】増減パルス生成回路６のゼロを除く正負判
定器（出力ラッチ付き）６ａ’では、緩衝メモリ５ｂの
残量値である一時累積変位量（ｊ）の値が正（ｊ＞０）
の場合は正残量信号（ｋ）を、負（ｊ＜０）の場合は負
残量信号（ｍ）を、第２のクロック信号ＣＬＫ２の立ち
上がりタイミングでラッチ出力（論理＝「１」）し、出
力パルスＡＮＤゲート６ｂ，６ｃに各々入力する。

【００６３】出力パルスＡＮＤゲート６ｂ，６ｃでは、
第２のクロック信号ＣＬＫ２を出力パルスとし、正残量
信号（ｋ）及び負残量信号（ｍ）をゲート信号として、
正残量信号（ｋ）が論理「１」の場合はＵＰパルス信号
（ｏ）を、負残量信号（ｍ）が論理「１」の場合はＤＯ
ＷＭパルス信号（ｐ）を出力するとともに、この信号を
一時累積変位量減算回路７の減算数生成デコーダ７ａ’
に入力する。

【００６４】減算数生成デコーダ（出力ゲート付き）７
ａ’では、加算タイミング信号（ＯＥ）を出力ゲート信
号とし、ＵＰ又はＤＯＷＭパルス信号（ｏ），（ｐ）が
出力される度に、ＵＰパルスで「−１」、ＤＯＷＭパル
スで「＋１」、パルス無しで「０」の減算数値信号
（ｎ）を生成し、加算タイミング信号（ＯＥ）に同期さ
せて出力し、減算加算回路７ｂでＵＰパルス発生で「−
１」カウント、ＤＯＷＭパルス発生で「＋１」カウント
を増減変位量（ｇ）に加算することで、緩衝メモリであ
るラッチ５ｂの残量値である一時累積変位量（ｊ）が
「ｊ＝０」となるまで、ＵＰまたはＤＯＷＭパルス信号
の出力及び一時累積変位量（ｊ）の減算を繰り返す。

【００６５】なお、デコーダ出力タイミング信号（Ｏ
Ｅ）が論理「０」の場合の減算数値信号（ｎ）は常に数
値「０」とする。

【００６６】（第２の実施例の作用）第２の実施例の内
挿回路１１では、以下のような作用をする。一時累積加
算回路５の緩衝メモリ５ｂ内に一時的に確保された一時
累積変位量（ｊ）は、増減パルス生成回路６内のゼロを
除く正負判定器６ａ′より緩衝メモリ５ｂの残量が正な
らばＵＰパルスを、負ならばＤＯＷＭパルスを第１のク
ロック信号ＣＬＫ１と独立した第２のクロック信号ＣＬ
Ｋ２を出力パルスタイミングとして出力するとともに、
このＵＰ・ＤＯＷＭパルスが出力される度に一時累積変
位量減算回路７通じて緩衝メモリ５ｂの残量である一時
累積変位量（ｊ）を減算し、緩衝メモリ５ｂの残量が常
に「０」となるように制御することで、検出ヘッド２か
ら入力される変位信号（ａ），（ｂ）の変位量に比例し
た同じ変位数量分のＵＰ・ＤＯＷＭ出力パルスを得られ
る。

【００６７】これにより第１の実施例の機能に合わせ、
入力部の計測タイミングである第１のクロック信号ＣＬ
Ｋ１と独立した出力部の出力タイミングである第２のク
ロック信号ＣＬＫ２を用いることで、入力部の（第１の
クロック信号ＣＬＫ１による）計測速度を落とさずに、
（第２のクロック信号ＣＬＫ２による）任意の出力パル
ス速度を自由に設定することが可能となる。

【００６８】また、図９には、各信号のタイムチャート
を示している。図９中、「ＣＬＫ１（ｎ）信号」は、第
１のクロック発信器８ａのサンプリング周期（Ｔ１）、
サンプリング点（Ｓ１）を示す第１のクロック信号ＣＬ
Ｋ１（ｎ）を、「ＣＬＫ２（ｍ）信号」は、第２のクロ
ック発信器９ａのサンプリング周期（Ｔ２）、サンプリ
ング点（Ｓ２）を示す第２のクロック信号ＣＬＫ２
（ｍ）を、「ＯＥ信号」は、第２のクロック信号ＣＬＫ
２の立ち上がり微分であるデコーダ出力タイミング信号
（ＯＥ）を、「Ｇ（ｇ）信号」は、１サンプリング間の
増減変位量（ｇ）を、「Ｈ（ｈ）信号」は、１サンプリ
ング間の増減変位量（ｇ）と減算数値信号（ｎ）との加
算信号（ｈ）を、「Ｉ（ｉ）信号」は、１サンプリング
間の増減変位量（ｇ）と減算数値信号（ｎ）を含む加算
信号（ｈ）と一時累積変位量（ｊ）との加算信号（ｉ）
を、「Ｊ（ｊ）信号」は、一時累積変位量（ｊ）を、
「Ｋ（ｋ）信号」は、判定器６ａ′による正残量信号
（ｋ）を、「Ｍ（ｍ）信号」は、判定器６ａ′による負
残量信号（ｍ）を、「Ｏ（ｏ）信号」は、ＵＰパルス出
力（ｏ）を、「Ｐ（ｐ）信号」は、ＤＯＷＭパルス出力
（ｐ）を、及び「Ｎ（ｎ）信号」は、減算数値信号
（ｎ）を、それぞれ表す。

【００６９】各信号について簡単に説明する。ＣＬＫ１
（ｎ）に対して、ＣＬＫ２（ｍ）は独立しており、ここ
では、その周期（Ｔ２）はＣＬＫ１（ｎ）の周期（Ｔ
１）に比較して、例えば約４倍の関係になっている。Ｏ
Ｅ信号は、ＣＬＫ２（ｎ）信号の立ち上がりの同期微分
であり、ＣＬＫ２が立ち上がった時点をとらえて、ＣＬ
Ｋ１の立ち上がり（Ｓ１）で立ち上げ、次の立ち上がり
（Ｓ１）で立ち下げている。Ｇ（ｇ）信号乃至Ｇ（ｇ）
信号は、図８に示すこれらの信号と同様であり、図中の
表記及び説明を省略する。Ｇ（ｇ）信号乃至Ｊ（ｊ）信
号の説明は、図８に示すこれらの信号の説明と同様であ
り、説明を省略する。Ｋ（ｋ）信号及びＭ（ｍ）信号
は、判定器６ａ′が出力ラッチ付きなので、ＣＬＫ２で
ラッチをかけて、ＣＬＫ２の立ち上がり（Ｓ２）でｊの
正負を判定して、ｊ＞０ならＫ（ｋ）＝１をＯ（ｏ）信
号として、ｊ＜０ならＭ（ｍ）＝１をＰ（ｐ）信号とし
て、次のＣＬＫ２の立ち上がり（Ｓ２）まで保持する。
Ｎ（ｎ）信号は、図中、Ｎ（ｎ−１）＝〔‥‥〕・ＯＥ
又はＮ（ｎ＋２）＝〔‥‥〕・ＯＥと表しているが、こ
れはＯ（ｏ）信号またはＰ（ｐ）信号を、ＯＥ信号がハ
イレベル「１」の期間のみデータを出力し、且つ減算加
算回路７ｂで減算を繰り返す。

【００７０】この第２の実施例では、インクリメンタル
磁気スケール１のスケール着磁波長λ＝２０［ｍｍ］
（Ｓ極１０［ｍｍ］、Ｎ極１０［ｍｍ］）、アナログ・
ディジタル変換器３ａ，３ｂの分解能ｎ＝８ビット、Ｒ
ＯＭを用いたデコーダ３ｃの内挿数（分割数）Ｖ＝４０
（最小カウント値＝λ／Ｖ＝２０［ｍｍ］／４０＝０．
５［ｍｍ］）、現在のサンプリング時の一波長絶対位置
信号（ｅ），前回のサンプリング時の一波長絶対位置信
号（ｆ），増減変位量（ｇ），一時累積変位量減算加算
機７ｂの加算信号（ｈ），減算数値信号（ｎ）の各信号
はそれぞれｍビット＝６ビット、累積加算機５ａの加算
信号（ｉ），一時累積変位信号（ｊ）の各信号はそれぞ
れｋ＝１２ビット、緩衝メモリであるラッチ５ｂのバッ
ファサイズ＝１２ビット＝±２０４８カウント、サンプ
リングクロック発信器（１）８ａの第１のクロック信号
ＣＬＫ１のサンプリング周期（Ｔ１）は２［μｓｅ
ｃ］、サンプリングクロック発信器（２）９ａの第２の
クロック信号ＣＬＫ２のサンプリング周期（Ｔ２）を４
［μｓｅｃ］、８［μｓｅｃ］、１６［μｓｅｃ］、３
２［μｓｅｃ］、６４［μｓｅｃ］、１２８［μｓｅ
ｃ］、５１２［μｓｅｃ］の条件で実施した場合、出力
ＵＰ・ＤＯＷＭパルス幅は各々Ｔ２／２＝２［μｓｅ
ｃ］、４［μｓｅｃ］、８［μｓｅｃ］、１６［μｓｅ
ｃ］、３２［μｓｅｃ］、６４［μｓｅｃ］、２５６
［μｓｅｃ］となり、この内挿回路の連続的な理論最大
応答速度も各々λ／（Ｖ・Ｔ１）となるが、短時間での
過度的な理論最大応答速度はλ／（２・Ｔ１）＝５００
０［ｍ／ｓｅｃ］一定となり、出力ＵＰ・ＤＯＷＭパル
ス幅に影響されない。

【００７１】（第２の実施例の効果）第２の実施例によ
れば、入力部の計測タイミングである第１のクロック信
号ＣＬＫ１と、出力部の出力タイミングである第２のク
ロック信号ＣＬＫ２の２つのクロック信号を用いるとと
もに、その両クロックの間に緩衝メモリ５ｂを挿入する
ことで、この緩衝メモリが緩衝器となることで両クロッ
クＣＬＫ１，ＣＬＫ２はお互いに影響されずに独立して
用いることが可能となる。

【００７２】これにより出力部の出力パルス幅を自由に
変化させても、入力部の（瞬時的な）計測速度は影響さ
れず変化しない。このことから、出力パルス幅を十分に
広く確保したままで、内挿の高速化とともに高分解能が
実現でき、理想的な内挿回路が得られる。

【００７３】［内挿回路の第３の実施例……図４］以下
に、図４を参照して本発明の内挿回路の第３の実施例を
説明する。図４に示す第３の実施例の構成は、図３の第
２の実施例の変形例であり、具体的には第２の実施例
（図３）の増減パルス生成回路６がＵＰ・ＤＯＷパルス
を出力しているのに対し、この第３の実施例（図４）で
はＡ相・Ｂ相パルスを出力している。

【００７４】即ち、図４に示す第３の実施例の構成は、
図３の第２の実施例を基にすることからその差異部分の
みを示し、図示していないその他の部分は図３の第２の
実施例に同じである。従って、図３の第２の実施例にお
いて説明したものに対応するものには同一の符号を付す
とともに、その詳細な説明を省略する。

【００７５】また、図４の第３の実施例で使用するデー
タロード付き両方向シフトレジスタ（以下、「シフトレ
ジスタ」と呼ぶ。）６ｄ，６ｅでは、電源投入時に前も
って設定されたＡ相及びＢ相コード（Ｐ１），（Ｐ２）
がデータ入力ＤＡ〜ＤＤを通してシフト出力ＱＡ〜ＱＤ
にセットされ、シフト方向選択入力である右シフト選択
ＳＲ並びに左シフト選択ＳＬで選択されたシフト方向
に、クロック入力ＣＫの立ち上がりタイミングでシフト
するとともに、右シフト時はシフト出力ＱＤは右シフト
入力ＩＲを通してシフト出力ＱＡに、左シフト時はシフ
ト出力ＱＡは左シフト入力ＩＬを通してにシフト出力Ｑ
Ｄにセットされ、Ａ相及びＢ相コード（Ｐ１），（Ｐ
２）がシフト出力ＱＡ〜ＱＤを循環シフトする機能を用
いる。

【００７６】本発明の内挿回路の第３の実施例では、増
減パルス生成回路６のゼロを除く正負判定器（出力ラッ
チ付き）６ａ’で、緩衝メモリ５ｂの残量値である一時
累積変位量（ｊ）の値が正（ｊ＞０）の場合は正残量信
号（ｋ）を、負（ｊ＜０）の場合は負残量信号（ｍ）を
第２のクロック信号ＣＬＫ２の立ち上がりタイミングで
ラッチ出力（論理＝「１」）し、シフトレジスタ６ｄ，
６ｅのシフト方向選択入力である右シフト選択ＳＲ並び
に左シフト選択ＳＬの各々に入力するととも に、ＡＮ
Ｄゲート６ｂ，６ｃに入力する。

【００７７】シフトレジスタ６ｄ，６ｅでは、正残量信
号（ｋ），負残量信号（ｍ）の発生と同時に第２のクロ
ック信号ＣＬＫ２の立ち上がりタイミングで選択された
方向にシフト出力ＱＡ〜ＱＤであるＡ相及びＢ相コード
（Ｐ１），（Ｐ２）を循環シフトさせることで、この各
々のシフトレジスタ６ｄ，６ｅのシフト出力ＱＡからは
Ａ・Ｂ相パルス信号（ｑ），（ｒ）が出力される。

【００７８】また、ＡＮＤゲート６ｂ，６ｃでは、正残
量信号（ｋ），負残量信号（ｍ）と第２のクロック信号
ＣＬＫ２のＡＮＤにより、ＵＰパルス信号（ｏ）並びに
ＤＯＷＭパルス信号（ｐ）を生成し一時累積変位量減算
回路７のデコーダ７ａ’に入力することで、一時累積変
位量（ｊ）の値を減算する。

【００７９】（第３の実施例の作用）第３の実施例の内
挿回路１１では、以下のような作用をする。一時累積加
算回路５の緩衝メモリ５ｂ内に一時的に確保された一時
累積変位量（ｊ）は、増減パルス生成回路６内のゼロを
除く正負判定器６ａ′により、緩衝メモリ５ｂの残量が
正ならば右シフトを、負ならば左シフトとし、第２のク
ロック信号ＣＬＫ２をシフトタイミングとしてＡ・Ｂ相
パルス信号を出力するとともに、このＡ・Ｂ相パルス信
号がシフトされる度に一時累積変位量減算回路７通じて
緩衝メモリの残量である一時累積変位量（ｊ）を減算
し、緩衝メモリ５ｂの残量が常に「０」となるように制
御することで、検出ヘッド２から入力される変位量
（ａ），（ｂ）と同数のＵＰ・ＤＯＷＭ出力パルスが得
られる。

【００８０】これにより第３の実施例の機能に合わせ
て、Ａ・Ｂ相パルス信号のカウントパルス出力が得られ
る。

【００８１】（第３の実施例の効果）第３の実施例によ
れば、第２の実施例の増減パルス生成回路６部分をこの
実施例の増減パルス生成回路６に置き換えることで、Ａ
・Ｂ相パルス信号のカウントパルス出力が得られる。Ａ
・Ｂ相パルス信号を用いるいることで、Ａ相またはＢ相
どちらが先行するかで、方向も分かる。

【００８２】この業界では、出力にＵＰ・ＤＯＷＮパル
スに変換したものを用いるより、Ａ・Ｂ相パルスを直接
受けつける機器（出力パルスの行き先）を使用している
場合が多いため（例えば、一般的なカウンタ、ＮＣ工作
機械等）、スケール装置利用者にとり便利な場合が多
い。

【００８３】［内挿回路の第４の実施例……図５］図５
を参照して本発明の内挿回路１１の第４の実施例を説明
する。図５に示す第４の実施例の構成は、図３の第２の
実施例の変形例であり、具体的には図３の一時累積加算
回路５を図５の一時累積加算回路５に置き換えて、可逆
カウンタとしている。

【００８４】第４の実施例（図５）の基本構成は、第２
の実施例（図３）を基にすることからその差異部分のみ
を示し、図示していないその他の部分は第２の実施例
（図３）に同じである。従って、図３の第２の実施例に
おいて使用したものに対応するものには同一の符号を付
すとともに、その説明を省略する。

【００８５】また、図５の第４の実施例で使用するデー
タロード付ＵＰ・ＤＯＷＭカウンタ（ローダブル可逆カ
ウンタ。以下、「ＵＰ・ＤＯＷＭカウンタ」と呼ぶ。）
５ｃでは、ロード入力Ｌｏａｄの立ち上がりタイミング
で、データ入力Ｄ１〜Ｄｋはカウント出力Ｑ１〜Ｑｋに
セットされるとともに、ＵＰ入力Ｕｐ，ＤＯＷＭ入力Ｄ
ｏｗｎの立ち上がりでそれぞれ「＋１」カウント及び
「−１」カウントする機能を用いる。

【００８６】この第４の実施例では、増減変位量演算回
路４の符号付き差分演算回路４ｂから得られるサンプリ
ング間毎の増減変位量（ｇ）は、一時累積加算回路５の
累積加算機５ａに入力し、前回サンプリングまで累積加
算した一時累積変位量（ｊ）と加算し、次回のサンプリ
ングで緩衝メモリであるＵＰ・ＤＯＷＭカウンタ５ｃに
保持し、ｋビットの一時累積変位量（ｊ）として増減パ
ルス生成回路６の判定器６ａ′に供給する。

【００８７】また、増減パルス生成回路６のＡＮＤゲー
ト６ｂ，６ｃから得られるＵＰパルス信号（ｏ）並びに
ＤＯＷＭパルス信号（ｐ）はＡＮＤゲート５ｄ，５ｅに
それぞれ入力され、第２のクロック信号ＣＬＫ２の立ち
上がり微分で得られる演算タイミング信号（ＯＥ）をゲ
ート信号として、ＵＰパルス信号（ｏ）はＵＰ・ＤＯＷ
Ｍカウンタ５ｃのＤＯＷＭ入力Ｄｏｗｎへ、ＤＯＷＭパ
ルス信号（ｐ）はＵＰ入力Ｕｐにそれぞれ入力される。

【００８８】これにより、ＵＰパルス信号（ｏ）発生時
にはＤＯＷＭカウントを、ＤＯＷＭパルス信号（ｐ）発
生時にはＵＰカウントすることで、緩衝メモリ５ｃの一
時累積変位量（ｊ）を減算する。

【００８９】（第４の実施例の作用）上述の内挿回路１
１では、以下のような作用をする。増減変位量演算回路
４の符号付き差分演算回路４ｂから得られるサンプリン
グ間毎の増減変位量（ｇ）は、一時累積加算回路５の累
積加算器５ａで累積加算され一時累積変位量（ｊ）とし
て増減パルス生成回路６に入力されるとともに、増減パ
ルス生成回路６で生成されるＵＰパルス信号並びにＤＯ
ＷＭパルス信号によりＵＰ・ＤＯＷＭカウンタ５ｃを減
算し、一時累積変位量（ｊ）が常に「０」ゼロとなるよ
うに制御することで、検出ヘッド２から入力される変位
信号（ａ），（ｂ）の変位量と同数の内挿化されたＵＰ
・ＤＯＷＭ出力パルスが得られる。

【００９０】このことから一時累積加算回路５内の構成
要素にＵＰ・ＤＯＷＭカウンタ５ｃを用いても、第３の
実施例（図４）と同じ機能が得られる。

【００９１】（第４の実施例の効果）第４の実施例によ
れば、この一時累積加算回路において、緩衝メモリであ
るラッチ５ｂの変わりにＵＰ・ＤＯＷＭカウンタ（可逆
カウンタ）５ｃを用いることで、第２の実施例（図３）
で必要とした一時累積変位量減算加算機７ｂを省略する
ことが可能となる。

【００９２】［内挿回路の第５の実施例……図６］図６
を参照して本発明の内挿回路の第５の実施例を説明す
る。第５の実施例（図６）の構成は、第２の実施例（図
３）の変形例であり、第２の実施例（図３）の一波長絶
対位置内挿回路３を図６の一波長絶対位置内挿回路３に
置き換えたものである。

【００９３】図６に示す第５の実施例の構成は、図３の
第２の実施例を基にすることからその差異部分のみを示
し、図示していないその他の部分は図３の第２の実施例
に同じである。従って、図３の第２の実施例を基にする
ことからその差異部分のみを示し、図３の第２の実施例
において使用したものに対応するものには同一の符号を
付すとともに、その説明を省略する。

【００９４】また、図６に示す第５の実施例では内挿数
（分割数）「Ｖ」＝１６とした例を用いて説明する。

【００９５】本発明内挿回路の第５の実施例では、検出
ヘッド２から記録波長λを周期とするｓｉｎ成分信号
（ａ）及びｃｏｓ成分信号（ｂ）のアナログ変位信号を
一波長絶対位置内挿回路３に入力し、ｃｏｓ成分信号
（ｂ）はアナログ反転器３ｄで反転ｃｏｓ成分信号
（ｘ）を得るとともに、ｓｉｎ成分信号（ａ）とｃｏｓ
成分信号（ｂ）との間の電位差及び、ｓｉｎ成分信号
（ａ）と反転ｃｏｓ成分信号（ｂ）との間の電位差を、
２組の必要内挿数（分割数）「Ｖ」の１／２個の位相シ
フト分割抵抗Ｒのラダーで分圧（内挿）し、各々の比較
器（ゼロクロスコンパレータ）３ｅでディジタル値Ｄ１
〜Ｄ８にディジタル化してデコーダ３ｃ’に供給する。

【００９６】デコーダ３ｃ’では「０」〜「Ｖ−１」ま
での値をとる「ｍ」ビットの一波長区間内の絶対位置信
号（非同期）（ｅ’）に変換し、ラッチ３ｆで第１のク
ロック信号ＣＬＫ１に同期させた後、一波長絶対位置信
号（ｅ）として、増減変位量演算回路４のラッチ４ａ及
び差分演算器４ｂに供給する。

【００９７】（第５の実施例の作用）上述の内挿回路１
１では、以下のような作用をする。検出ヘッド２から得
られるｓｉｎ成分信号（ａ）及びｃｏｓ成分信号（ｂ）
のアナログ変位信号は、位相シフト分割抵抗Ｒのラダー
で分圧（内挿）され、比較器３ｅでディジタル値Ｄ１〜
Ｄ８にディジタル化される。

【００９８】これらディジタル値は入力一波長区間内で
同じコードが発生しないことから（図１０のＤ１〜Ｄ８
の１６進表示参照）、このディジタル値をデコーダ３
ｃ’で（整列化又はデコードし）「０」〜「Ｖ−１」ま
での値をとる「ｍ」ビットの一波長内の絶対位置信号
（ｅ’）を出力し、ラッチ３ｆで第１のクロック信号Ｃ
ＬＫ１に同期させ増減変位量演算回路４のラッチ４ａ及
び差分演算回路４ｂに供給することで、検出ヘッド２か
ら入力される変位量（ａ），（ｂ）と同数のＵＰ・ＤＯ
ＷＭ出力パルスが得られる。

【００９９】このことから、図３に示す一波長絶対位置
内挿回路３に、図６の構成を持つ一波長絶対位置内挿回
路３を用いても、第２の実施例と同じ機能が得られる。

【０１００】また、図１０には、各信号のタイミングチ
ャートを示している。図１０中、「ｓｉｎ」及び「ｃｏ
ｓ」は、夫々検出ヘッド２から記録波長λを周期とする
ｓｉｎ成分信号（ａ）及びｃｏｓ成分信号（ｂ）を、
「／ｃｏｓ」は、ｃｏｓ成分信号ｂの反転信号である反
転ｃｏｓ成分信号（ｘ）を、「Ｄ１」乃至「Ｄ８」は、
夫々比較器３ｅでディジタル化されたディジタル値Ｄ１
〜Ｄ８を、「Ｄ１〜Ｄ８の１６進表示」は、これらＤ１
〜Ｄ８を１６進表示したもの（１６内挿）を、「ｅ，
ｅ′：一波長絶対位置信号」は、デコーダ３ｃでデコー
ドした一波長絶対位置信号（ｅ），（ｅ′）を、「ｅ，
ｅ′：一波長絶対位置信号のレベル表示」は、一波長絶
対位置信号（ｅ）（ｅ′）をレベル表示したものを、そ
れぞれ表している。

【０１０１】（第５の実施例の効果）第５の実施例によ
れば、この一波長絶対位置内挿回路３において、入力ｓ
ｉｎ成分信号（ａ）及び、ｃｏｓ成分信号（ｂ）を位相
シフト抵抗ラダーＲで直接内挿化する。こうして、第２
の実施例の一波長絶対位置内挿回路３で用いられている
比較的高価なアナログ・ディジタル変換器（Ａ／Ｄ）３
ａ，３ｂを使用せず、位相シフト抵抗ラダーＲで直接に
一波長間の絶対位置を求めており、回路が簡単となると
同時にコストダウンが可能となる。

【０１０２】［内挿回路の第６の実施例……図７］図７
を参照して本発明の内挿回路の第６の実施例を説明す
る。図７の第６の実施例は、第２の実施例（図３）に対
する追加の回路例の関係にある。

【０１０３】図７の第６の実施例は、図３の第２の実施
例を基にすることからその追加部分のみを示し、図示し
ていないその他の部分は図３の第２の実施例に同じであ
る。従って、図３の第２の実施例を基にすることからそ
の追加部分のみを示し、また図３の第２の実施例におい
て説明したものに対応するものは、その説明を省略す
る。

【０１０４】内挿回路１１の第６の実施例では、一波長
絶対位置内挿回路３のアナログ・ディジタル変換器３
ａ，３ｂから得られるディジタル化ｓｉｎ信号（ｃ）、
及びディジタル化ｃｏｓ信号（ｄ）をエラー検出回路１
０のＲＯＭ等を用いた振幅エラーデコーダ１０ａにそれ
ぞれ入力する。

【０１０５】振幅エラーデコーダ１０ａではディジタル
ｓｉｎ・ｃｏｓ信号（３ａ），（３ｂ）から得られるリ
サージュベクトルの絶対値であるところの振幅値が、前
もってデコーダ１０ａに設定された計測限界しきい値を
越えて小さくなった場合又は、設定された計測限界振幅
幅を越えた場合には、デコード出力として振幅エラー信
号（ｚ）を出力し、ＯＲゲート１０ｆに入力する。

【０１０６】また、一時累積加算回路５の累積加算器５
ａの入力である加算器７ｂの出力信号（ｈ）と一時累積
変位量（ｊ）との最上位ビット（以下、「ＭＳＢ」と呼
ぶ。）はエラー検出回路１０のゲート１０ｂ，１０ｄに
それぞれ入力され、負論理ＡＮＤゲート１０ｂで負論理
の論理積を、正論理ＡＮＤゲート１０ｄで正論理の論理
積をそれぞれ行うことで、累積加算器５ａでの正符号ど
うし加算信号（ｖ’）及び、負符号どうし加算信号
（ｙ’）を得てＡＮＤゲート１０ｃ及びＡＮＤゲート１
０ｅへ入力する。

【０１０７】さらに累積加算器５ａ出力のＭＳＢをエラ
ー検出回路１０のゲート１０ｃ，１０ｅに入力し、ＡＮ
Ｄゲート１０ｃでは正符号どうし加算信号（ｖ’）と累
積加算器５ａ出力のＭＳＢとの論理積により正オーバー
フローエラー信号（ｖ）を検出してＯＲゲート１０ｆに
入力し、また、ＡＮＤゲート１０ｅでは負符号どうし加
算信号（ｙ’）とこの累積加算器５ａ出力（ｉ）のＭＳ
Ｂの反転信号との論理積により負オーバーフローエラー
信号（ｙ）を検出して同じくＯＲゲート１０ｆに入力す
る。

【０１０８】ＯＲゲート１０ｆでは上述の振幅エラー信
号（ｚ）、正オーバーフローエラー信号（ｖ）、負オー
バーフローエラー信号（ｙ）の論理和を得て保持回路１
０ｇに入力し、ラッチされた後エラー出力（ｓ）として
出力する。

【０１０９】また、保持回路１０ｇはエラーリセット入
力（ｔ）によりラッチを解除してエラー出力（ｓ）を解
除する。

【０１１０】

【０１１１】（第６の実施例の作用）上述の内挿回路１
１では、以下のような作用をする。入力ｓｉｎ・ｃｏｓ
信号（３ａ），（３ｂ）の振幅値が測定に必要な振幅を
越えて小さくなった場合（例えば、０．５Ｖｐｐ以下）
又は、計測に必要な設定振幅幅を越えた場合（例えば、
８Ｖｐｐ以上）には、計測エラーの危険性が増大する。

【０１１２】このことから振幅値が振幅エラーデコーダ
１０ａに設定された計測限界を越えた場合には振幅エラ
ー信号（ｚ）を得る。例えば、前掲特願昭６０ー２８３
２６５号に示すＲＯＭを用いた内挿回路で、ベクトルの
先が或る設定領域を越えたとき、エラー出力が出るよう
に１ビット設けている。

【０１１３】また、長時間にわたる速度超過が発生した
場合には、累積加算器５ａでの累積加算でオーバーフロ
ーが発生し、計測誤差が発生する。このオーバーフロー
を検出するために、累積加算器５ａの入力信号である加
算器７ｂの出力信号（ｈ）及び、一時累積変位量（ｊ）
のＭＳＢと、この累積加算器５ａ出力（ｉ）のＭＳＢと
の論理演算から、上述正オーバーフローエラー信号
（ｖ）及び、負オーバーフローエラー信号（ｙ）を得て
速度超過によるエラーを検出する。

【０１１４】具体的には、ゲート１０ｂは、入力する
ｈ，ｊのＭＳＢがゼロ，ゼロの時（即ち、ｈ，ｊがいず
れも正の時）、出力に「１」が立ち、一方ゲート１０ｄ
は、入力するｈ，ｊのＭＳＢが１，１の時（即ち、ｈ，
ｊがいずれも負の時）、出力に「１」が立つ。ここで、
計算結果のｉは正と正の加算では本来正であるがオーバ
フローが生じると、反対に回り負になってＭＳＢに１が
立ち、ゲート１０ｃが「１」を出力する。計算結果ｉは
負と負の加算では本来負であるがオーバフローが生じる
と、反対に回り正になってＭＳＢに０が立ち、ゲート１
０ｅが「１」を出力する。なお、異符号間のの正と負の
加算では、オーバフローは生じない。

【０１１５】上述振幅エラー信号（ｚ）及び速度超過に
よるエラー信号（ｖ），（ｙ）は保持回路１０ｇでラッ
チされエラー出力（ｓ）として出力する。このエラー出
力は、カウンタパルスの行き先の機器（シーケンサ等）
に供給され、作業が中止される。

【０１１６】さらに、エラーリセット入力（ｔ）が入力
されるまでエラー出力（ｓ）が出力されることから、計
測誤差の発生を確実に検知することが可能となる。

【０１１７】振幅エラー及び速度超過によるエラー検出
により、計測誤差発生原因の大部分を検出することがで
きる。

【０１１８】なお、このＲＯＭ等を用いた振幅エラーデ
コーダ１０ａによる振幅エラー信号検出回路は、図１２
を用いて説明した前掲特願昭６０−２８３２６５号「デ
コーダを用いる内挿回路」に記載したものを応用したも
のである。

【０１１９】第６の実施例では、上述の内挿数（分割
数）Ｖ＝４０の場合には、入力ディジタル化ｓｉｎ信号
（ｃ）、及びディジタル化ｃｏｓ信号（ｄ）のビット数
（ｎビット）は８ビット、振幅エラーデコーダ１０ａ内
の計測限界しきい値（振幅値）は＝２０「アナログ入力
時で０．５［Ｖｐｐ］以下」（デコーダ出力全幅＝ｎビ
ット＝８ビット＝２５６）で振幅エラー出力、加算器７
ｂの出力信号（ｈ）ｍビット＝６ビット、一時累積変位
量（ｊ），累積加算器５ａ出力（ｉ）の各信号（ ｋビ
ット）は１２ビット＝±２０４８カウント（緩衝メモリ
サイズ）の条件で実 施している。

【０１２０】また、上述の内挿数（分割数）Ｖ＝４００
の場合には、入力ディジタル化ｓｉｎ信号（ｃ）、及び
ディジタル化ｃｏｓ信号（ｄ）のビット数（ｎビット）
は１０ビット、振幅エラーデコーダ１０ａ内の計測限界
しきい値（振幅値）は＝７７「アナログ入力時で０．５
［Ｖｐｐ］以下」（デコーダ出力全幅＝ｎビット＝１０
ビット＝１０２４）で振幅エラー出力、加算器７ｂの出
力信号（ｈ）ｍビット ＝９ビット、一時累積変位量
（ｊ），累積加算器５ａ出力（ｉ）の各信号（ｋビ ッ
ト）は同じく１２ビット＝±２０４８カウント（緩衝メ
モリサイズ）の条件で 実施している。

【０１２１】（第６の実施例の効果）第６の実施例によ
れば、スケール・検出ヘッド間の離れ過ぎや、トラック
ずれによる出力低下による累積誤差の発生、もしくはこ
の累積誤差発生の危険性に関し、振幅エラー信号を出力
し異常状態を外部に知らせる。

【０１２２】［従来の内挿回路と本発明のバッファ内蔵
内挿回路の出力パルス波形の比較実測データ……図１
１］図１１に、従来の内挿回路の出力パルス波形
（ａ）、（ｂ）と本発明のバッファ内蔵内挿回路の出力
パルス波形（ｃ）、（ｄ）との、比較実測データの一例
を示す。

【０１２３】入力される信号は、（ａ）と（ｃ）の場合
は３サイクルの正弦波を、（ｂ）と（ｄ）の場合は３サ
イクルの矩形波を、それぞれ入力している。いずれの入
力も、（λ＝４［ｍｍ］ピッチスケールで４０［ｍ／ｓ
ｅｃ］の計測速度に相当する）１０ｋＨｚ、５Ｖｐｐで
ある。これに対し出力信号は、使用されているデコーダ
は内挿数Ｖ＝４０であるので、４０パルス×３サイクル
＝１２０カウントが設計値である。

【０１２４】図１１の実測データをみると、従来の内挿
回路の出力波形（Ａ・Ｂ相出力パルス）をみると、正弦
波入力の（ａ）では２８カウント、矩形波入力の（ｂ）
では２４カウントしかカウントできなかった。一方、本
発明のバッファ内蔵内挿回路の出力パルス波形（Ａ・Ｂ
相出力パルス）をみると、正弦波入力の（ｃ），矩形波
入力の（ｄ）とも確実に設計値の１２０カウントがカウ
ントされている。

【０１２５】

【発明の効果】本発明の内挿回路によれば、計測側と出
力側の間にバッファ作用のメモリを介在させることよ
り、このメモリが緩衝器として作用し、計測側は高速サ
ンプリングでの計測が可能となり、また出力側は計測サ
ンプリングに影響されることなく一定のタイミングで出
力できる。これにより、計測の高速化と信頼性の向上
（例えば、ミスカウントの発生防止）が達成できる。

【０１２６】本発明の内挿回路によれば、検出ヘッドか
らの変位信号に加わる電気的ノイズ、スケール・検出ヘ
ッド間のスリック運動並びにクリアランス，トラックず
れ等の変動によるｓｉｎ，ｃｏｓアナログ波形の乱れ、
衝撃、振動、瞬時的速度超過等の過度的な速度超過に対
して、内挿回路では１サンプリングに±λ／２まで追従
する高速応答性を持つ入力部と共に、内蔵緩衝メモリを
通すことで、どのような場合でも常に一定のタイミング
で増減カウントパルスを出力することができる。

【０１２７】これにより内挿回路での誤計測（パルス抜
け）を防ぐとともに、カウンタ側でのミスカウントを無
くすことで累積誤差の発生を防ぐことが可能となる。

【０１２８】さらに、緩衝メモリが入力変位信号の複数
周期にわたる記憶容量を持つと共に、この記憶容量を任
意に設定できることで、上述多様にわたる速度超過原因
に対して柔軟かつ、適正に対応することが可能となり、
より信頼性の高いスケールシステムが得られる。

【図面の簡単な説明】

【図１】本発明の内挿回路の実施例の基本構成を示す図
である。

【図２】本発明の内挿回路の第１の実施例を示す図であ
る。

【図３】本発明の内挿回路の第２の実施例を示す図であ
り、図１の基本構成を一層具体化したものである。

【図４】本発明の内挿回路の第３の実施例の一部分を示
す図であり、図３の第２の実施例の変形例である。

【図５】本発明の内挿回路の第４の実施例の一部分を示
す図であり、図３の第２の実施例の変形例である。

【図６】本発明の内挿回路の第５の実施例の一部分を示
す図であり、図３の第２の実施例の変形例である。

【図７】本発明の内挿回路の第６の実施例の一部分を示
す図であり、図３の第２の実施例の追加例である。

【図８】本発明の内挿回路の第１の実施例（図２）に関
連するタイムチャートを表す図である。

【図９】本発明の内挿回路の第２の実施例（図３）に関
連するタイムチャートを表す図である。

【図１０】本発明の内挿回路の第５の実施例（図６）に
関連するタイムチャートを表す図である。

【図１１】従来の内挿回路と本発明の内挿回路との実測
データを表す図である。

【図１２】従来の内挿回路を説明する図である。

【図１３】従来の内挿回路（図１１）のデコーダのＲＯ
Ｍ内のビットパターンを説明する図である。

【図１４】符号付き差分演算器の演算ステップを説明す
る図である。

【符号の説明】

（図１に関連して） １ インクリメンタル磁気スケール、 ２ 検出ヘッド、２ａ ｓｉｎ成分検出部、２ｂ ｃｏ
ｓ成分検出部、 ３ 一波長絶対位置内挿回路、３ａ，３ｂ アナログ・
ディジタル変換部、３ｃ デコーダ部、 ４ 増減変位量演算回路、 ５ 一時累積加算回路、５ａ 累積加算器、５ｂ 緩衝
メモリ、 ６ 増減パルス生成回路、 ７ 一時累積変位量減算器、 ８ 第１のクロック発振部、 ９ 第２のクロック発振部、 １１ 内挿回路（ディテクタ） ａ アナログｓｉｎ成分信号、 ｂ アナログｃｏｓ成分信号、 ｅ 一波長絶対位置信号、 ｇ １サンプリング間の増減変位量、 ｊ 一時累積変位量、 ｕ ＵＰ・ＤＯＷＭ又はＡ・Ｂ相等の増減計数パルス出
力、 ｎ 減算数値信号、 ＣＬＫ１ 第１のクロック信号、 ＣＬＫ２ 第２のクロック信号 （更に、図２に関連して） ３ａ，３ｂ アナログ・ディジタル変換器、３ｃ デコ
ーダ（ＲＯＭ）、 ４ａ ラッチ、４ｂ 符号付き差分演算回路、 ５ａ 累積加算器、５ｂ 緩衝メモリ（ラッチ）、 ６ａ ゼロを除く正負判定器、６ｂ，６ｃ 出力パルス
ＡＮＤゲート、 ７ａ 減算数生成デコーダ、７ｂ 一時累積変位量減算
加算器、 ８ａ 第１のクロック発信器、８ｂ 反転器 ｃ ディジタル化ｓｉｎ信号、 ｄ ディジタル化ｃｏｓ信号、 ｆ １サンプリング前の一波長絶対位置信号、 ｈ 加算信号（ｈ＝ｇ＋ｎ）、 ｉ 加算信号（ｉ＝ｈ＋ｊ）、 ｋ 正残量信号（ｊ＞０＝論理”１”）、 ｍ 負残量信号（ｊ＜０＝論理”１”）、 ｏ ＵＰパルス出力、 ｐ ＤＯＷＭパルス出力、 ／ＣＬＫ１ 第１のクロック信号の反転クロック信号 （更に、図３に関連して） ６ａ’ ゼロを除く正負判定器（出力ラッチ付）、 ７ａ’ 減算数生成デコーダ（出力ゲート付）、 ９ａ 第２のクロック発信器、９ｂ 立ち上がり同期微
分回路 ＯＥ 加算タイミング信号 （更に、図４に関連して） ６ｄ，６ｅ シフトレジスタ ｏ ＵＰパルス信号、 ｐ ＤＯＷＭパルス信号、 ｑ Ａ相パルス出力、 ｒ Ｂ相パルス出力、 Ｐ１ Ａ相コード、Ｐ２ Ｂ相コード （更に、図５に関連して） ５ｄ，５ｅ ＡＮＤゲート、 ５ｃ Ｕｐ・Ｄｏｗｎカウンタ、 （更に、図６に関連して） ３ｃ’ デコーダ（ＲＯＭ）、３ｄ アナログ反転器、
３ｅ 比較器、３ｆ ラッチ， Ｒ 位相シフト分割抵抗 ｅ’ 一波長絶対位置信号（非同期）、 ｘ 反転ｃｏｓ成分信号 （更に、図７に関連して） １０ エラー検出回路、１０ａ 振幅エラーデコーダ、
１０ｂ，１０ｃ，１０ｄ，１０ｅ ＡＮＤゲート、１０
ｆ ＯＲゲート、１０ｇ 保持回路 ｓ エラー出力、 ｔ エラーリセット入力、 ｖ’ 正どうし加算信号、 ｙ’ 負どうし加算信号、 ｖ 正オーバーフローエラー信号、 ｙ 負オーバーフローエラー信号、 ｚ 振幅エラー信号 （更に、図８に関連して） Ｔ１ 第１のクロック信号のサンプリング周期、 Ｓ１ 第１のクロック信号のサンプリング点 （更に、図９に関連して） Ｔ２ 第２のクロック信号のサンプリング周期、 Ｓ２ 第２のクロック信号のサンプリング点 （更に、図１１に関連して） １ インクリメンタルスケール、 ２ 検出ヘッド、２ａ ｓｉｎ成分検出部、 ２ｂ ｃｏｓ成分検出部、 ３ａ，３ｂ アナログ・ディジタル変換部（ｎビッ
ト）、 ４ デコーダ、 ５ クロック発振器、 ６ 内挿回路（ディテクタ）、 ａ アナログｓｉｎ成分信号、 ｂ アナログｃｏｓ成分信号、 ｃ ディジタル化ｓｉｎ信号、 ｄ ディジタル化ｃｏｓ信号、 ｅ 内挿化ｓｉｎ矩形波信号（Ａ相パルス出力）、 ｆ 内挿化ｃｏｓ矩形波信号（Ｂ相パルス出力）、 ｇ クロック信号、 λ スケール目盛記録波長、 Ｖ 内挿数（分割数）

Claims (5)

【特許請求の範囲】
1. 【請求項１】 被検出手段との相対的な移動により得ら
   れる互いに電気角９０度の位相差をもつアナログｓｉｎ
   成分信号及びｃｏｓ成分信号からなる変位信号をそれぞ
   れ入力され、該変位信号を内挿化してディジタルカウン
   トパルスとして出力する内挿回路において、 高速な第１のクロック信号のタイミングに対応して、複
   数ビットの並列処理により、デコード手段が、該変位信
   号から一波長内の絶対値を表わすディジタル信号（ｅ）
   を出力し、加算手段が、前回と今回のサンプリング間の
   信号（ｅ）の変位量（ｇ）を累積加算した信号（ｊ）を
   一時的に記憶し、 上記第１のクロック信号のタイミングより低速の第２の
   クロック信号のタイミングに対応して、出力パルス生成
   手段が、該累積加算の変位量（ｊ）の正又は負に応じて
   累積変位量（ｊ）をゼロにする迄、増パルス又は減パル
   ス（ｕ）を出力する内挿回路。
2. 【請求項２】 被検出手段に対向して移動可能に配置さ
   れた変位検出手段の相対的移動により得られる互いに電
   気角９０度の位相差をもつアナログｓｉｎ成分信号及び
   ｃｏｓ成分信号からなる変位信号をそれぞれ入力され、
   変位信号を内挿化してディジタルカウントパルスとして
   出力する内挿回路において、該内挿回路が、 変位信号をディジタル値にそれぞれ変換するアナログ・
   ディジタル変換手段、このディジタル化変位信号の一波
   長λを周期とする内挿数Ｖに分割された一波長区間内で
   の絶対位置であるディジタルな一波長絶対位置信号を得
   るデコード手段、一波長絶対位置信号の各測定サンプリ
   ングでの差分演算で得られる各サンプリング間の増減変
   位量を算出する差分演算手段、該増減変位量を累積加算
   して一時的な累積変位量を算出する累積加算手段、及び
   該一時的な累積変位量を記憶する記憶手段を有する入力
   部と、 上記記憶手段内の一時的な累積変位量の正負判定で直列
   な増減カウントパルスを生成し外部に出力するパルス変
   換手段、及び増減カウントパルス出力の度に上記一時的
   な累積変位量の値を１カウントずつ取り崩してこの値を
   常に”０”（ゼロ）とする減算手段を有する出力部とを
   備え、 上記入力部と上記出力部との間に配置された上記一時的
   な累積変位量を記憶する記憶手段が緩衝器作用をなして
   入力部と出力部間の相互の影響を無くしている内挿回
   路。
3. 【請求項３】 上記入力部の一波長絶対位置信号
   （ｅ）、増減変位量（ｇ）及び上記一時的な累積変位量
   （ｊ）は、それぞれ複数ビットで構成されている請求項
   ２記載の内挿回路。
4. 【請求項４】 上記入力部と出力部の間に上記一時的な
   累積変位量を記憶する記憶手段は、入力変位信号の複数
   周期にわたる記憶容量をもつと共に、この記憶容量を任
   意に設定できる請求項２乃至請求項３のいずれか一項記
   載の内挿回路。
5. 【請求項５】 上記入力部における一時的な累積変位量
   を算出する計測タイミングである第１のクロック信号
   と、上記出力部における出力パルスを生成・出力する出
   力タイミングである第２のクロック信号とを有し、両ク
   ロック信号は互いに独立している請求項２乃至請求項４
   のいずれか一項記載の内挿回路。