JPH07248939A - プロセッサ及びプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 デバッグが容易に行えるプロセッサ及びプロ
セッサシステムを得る。 【構成】 プロセッサ５１のトレース条件検出信号出力
端子６から、トレース条件検出回路３のトレース条件検
出信号ＳＤが外部に出力されており、このトレース条件
検出信号出力端子６に接続することにより、外部よりト
レース条件検出信号ＳＤを取り込むことができる。 【効果】 周辺回路等の外部装置は、トレース条件検出
信号に基づきプロセッサにトレース動作に連動したトレ
ース動作を行うことにより、デバッグが容易に行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プロセッサ並びに複
数のプロセッサあるいは少なくとも１つのプロセッサ及
びその周辺回路により構成されるプロセッサシステムに
関する。

【０００２】

【従来の技術】プロセッサはその処理速度の高速化に伴
い、Ｓ／Ｗ（ソフトウェア）のデバッグを容易にするた
めにデバッグ機能を内蔵するものもがでてきた。図９は
従来のデバッグ機能内蔵のプロセッサのデバッグ機能回
路部分を示すブロック図である。なお、ＣＰＵ、プログ
ラム格納用メモリ、内部バス、入力ポート及び出力ポー
ト等の主要部分はデバッグ機能回路とは直接関係ないた
め図示を省略しているが、通常、これらの主要部分及び
デバッグ機能回路部分は集積化される。

【０００３】図９に示すように、プロセッサ５内のデバ
ッグ機能回路部分は、トレースメモリ１、プログラムカ
ウンタ２、トレース条件検出回路３及びアドレスカウン
タ４から構成される。

【０００４】プログラムカウンタ２は、現在実行中のプ
ログラムアドレスを示すプログラムカウント値ＰＣをト
レースメモリ１及びトレース条件検出回路３に出力す
る。一方、アドレスカウンタ４はトレース条件検出信号
ＳＤを受け、トレース条件検出信号ＳＤの“Ｌ”→
“Ｈ”変化により活性状態となり、プロセッササイクル
に同期してアドレスカウント値ＡＣ１を順次カウントア
ップする。

【０００５】図１０は、トレース条件検出回路３の内部
構成を示す説明図である。同図に示すように、トレース
条件検出回路３は条件レジスタ３１、カウント数レジス
タ３２、比較回路３３、比較回路３４及びＲＳフリップ
フロップ３５から構成される。比較回路３３は一方入力
としてプログラムカウント値ＰＣを受け、他方入力とし
て条件レジスタ３１に格納された設定プログラムカウン
ト値ＤＰＣを受ける。そして、プログラムカウント値Ｐ
Ｃと設定プログラムカウント値ＤＰＣとを比較して、一
致した時に“Ｈ”、不一致の時に“Ｌ”の比較結果信号
Ｓ３３をＲＳフリップフロップ３５のセット入力Ｓに出
力する。

【０００６】一方、比較回路３４は、一方入力としてカ
ウント数レジスタ３２に格納された設定カウント値ＤＣ
を受け、他方入力としてアドレスカウント値ＡＣ１を受
ける。そして、設定カウント数ＤＣとアドレスカウント
値ＡＣ１とを比較して、一致した時に“Ｈ”、不一致の
時に“Ｌ”の比較結果信号Ｓ３３をＲＳフリップフロッ
プ３５のリセット入力Ｒに出力する。なお、条件レジス
タ３１及び３２への設定プログラムカウント値ＤＰＣ及
び設定カウント数ＤＣそれぞれの格納は例えば以下に方
法により予め行われる。 ・内部のＣＰＵの制御下で内部バスを介して内部データ
を入力する。 ・外部信号入力用のデータ入力ピンを介して外部から直
接入力する。 ・他のプロセッサ内のＣＰＵの制御下で外部バス及び外
部信号入力用のデータ入力ピンを介して入力する。

【０００７】ＲＳフリップフロップ３５はセット入力Ｓ
に入力される比較結果信号Ｓ３３が“Ｈ”のときトレー
ス条件検出信号ＳＤを“Ｈ”にし、リセット入力Ｒに入
力されるセット入力Ｓ３４が“Ｈ”のときトレース条件
検出信号ＳＤを“Ｌ”にし、それ以外のときはトレース
条件検出信号ＳＤを以前の状態を保持する。このトレー
ス条件検出信号ＳＤがトレースメモリ１の書き込みイネ
ーブル入力ＷＥに出力される。

【０００８】図９に戻って、トレースメモリ１はトレー
ス条件検出回路３よりトレース条件検出信号ＳＤを受
け、トレース条件検出信号ＳＤがトレース実行を指示す
る“Ｈ”のとき活性状態となり、活性状態時にアドレス
入力Ａより得るアドレスカウント値ＡＣ１で指示するア
ドレスにデータ入力Ｄより得るプログラムカウント値Ｐ
Ｃを格納する。

【０００９】このような構成において、予め条件レジス
タ３１にトレースを開始するプログラムカウント値であ
る設定プログラムカウント値ＤＰＣを格納し、カウント
数レジスタ３２にトレースするプログラムカウント数で
ある設定カウント数ＤＣを格納する。

【００１０】そして、プログラムカウンタ２、アドレス
カウンタ４及びトレース条件検出回路３のＲＳフリップ
フロップ３５をリセットする。リセットは例えば以下に
方法により行われる。 ・リセット信号入力用の外部リセットピンを介して外部
から直接入力する。 ・内部のＣＰＵの制御下で内部バスを介してリセットを
指示する内部データ“０”を入力する。 ・他のプロセッサ内のＣＰＵの制御下で外部バス及びリ
セット信号入力用の外部リセットピンを介して“０”を
入力する。

【００１１】その後、プロセッサ５の動作をスタートさ
せる。スタート方法としては例えば以下の方法がある。

【００１２】ＣＰＵは通常、外部よりリセット信号を受
けるとプラグラム格納メモリの０番地（プログラム開始
番地）から動作開始するような構成となっており、周辺
回路も同様に外部よりリセット信号を受けると内部状態
が所定の初期状態に設定された後、動作を開始する構成
であることから、ＣＰＵ及び周辺回路にリセット信号が
付与されるようなリセットスイッチを装備し、外部より
リセットスイッチを起動するとシステムが起動するよう
にしてもよい。この際、プログラムカウンタ２及びトレ
ース条件検出回路３のリセットも同時に行えるようにし
てもよい。

【００１３】このように、プロセッサ５が動作開始する
と、開始直後のプログラムカウンタ２の内容は０番地、
アドレスカウンタ４の内容は０番地、ＲＳフリップフロ
ップ３５のトレース条件検出信号ＳＤは“Ｌ”となる。

【００１４】プロセッサ５が動作開始するとプログラム
用メモリに書き込まれたプログラムを実行するに従い、
プログラムカウンタ２のプログラムカウント値ＰＣが変
化する（通常は１ずつインクリメントする）。

【００１５】そして、プログラムカウント値ＰＣと設定
プログラムカウント値ＤＰＣとが一致すると、比較回路
３３は“Ｈ”の比較結果信号Ｓ３３をＲＳフリップフロ
ップ３５のセット入力Ｓに出力することにより、トレー
ス条件検出信号ＳＤが“Ｌ”→“Ｈ”に変化する。

【００１６】すると、アドレスカウンタ４が活性状態と
なり、プロセッササイクルに同期してアドレスカウント
値ＡＣ１を０番地からカウントアップする。そして、ト
レースメモリ１も活性状態となり、アドレスカウント値
ＡＣ１の指示するアドレスにプログラムカウント値ＰＣ
を格納する。

【００１７】以降、トレースメモリ１は、プロセッササ
イクルに同期して順次カウントアップするアドレスカウ
ント値ＡＣ１の指示するアドレスにプログラムカウント
値ＰＣを格納することにより、プログラムカウント値ト
レース処理を行う。

【００１８】そして、アドレスカウント値ＡＣ１と設定
カウント数ＤＣとが一致すると、比較回路３４は“Ｈ”
の比較結果信号Ｓ３４をＲＳフリップフロップ３５のリ
セット入力Ｒに出力することにより、トレース条件検出
信号ＳＤが“Ｈ”→“Ｌ”に変化する。

【００１９】すると、アドレスカウンタ４が非活性状態
となり、アドレスカウント値ＡＣ１のカウントアップ動
作を停止するとともに、トレースメモリ１がプログラム
カウント値トレース処理を終了する。

【００２０】上記動作により、トレース開始条件成立
（プログラムカウント値ＰＣ＝設定プログラムカウント
値ＤＰＣ）以降〜トレース終了条件成立（アドレスカウ
ント値ＡＣ１＝設定カウント数ＤＣ）までの期間におい
て、プログラムカウント値ＰＣがトレースメモリ１に順
次格納されることにより、プロセッサ５内のＣＰＵのプ
ログラム動作履歴を検査することができ、プロセッサ５
のＳ／Ｗデバッグが行える。

【００２１】

【発明が解決しようとする課題】図１１は画像処理シス
テムの構成を示す説明図である。

【００２２】同図に示すように、画像処理システムは周
辺回路３７, プロセッサ４１、プロセッサ４２、カメラ
６１及びＣＲＴ６２から構成され、周辺回路３７内に画
像入出力装置３８、画像メモリ３９、画像バス５３を有
している。

【００２３】周辺回路３７内の画像入出力装置３８はカ
メラ６１より画像データを取り込んで画像メモリ３９に
書き込む。画像メモリ３９に格納されたデータは画像バ
ス５３を介して外部のプロセッサ４１及びプロセッサ４
２によりアクセス可能である。

【００２４】プロセッサ４１及び４２は、画像メモリ３
９に格納されたデータに基づき、各々が輪郭を抽出する
等の画像処理を行う。このとき、例えば、プロセッサ４
１は画面の上半分を処理し、プロセッサ４２は画面の下
半分を処理する。そして、プロセッサ４１及び４２で処
理された画像処理データは、画像バス５３を介して再び
画像メモリ３９に取り込まれた後、画像入出力装置３８
によりＣＲＴ６２に表示される。

【００２５】上記構成のような画像処理システムにおい
て、プロセッサ４１及びプロセッサ４２がマイクロプロ
セッサ、マイクロコンピュータ、ＤＳＰ等として集積化
される。なお、周辺回路３７はプロセッサ４１、プロセ
ッサ４２とともに集積化されてもよく、デスクリートで
構成されてもよい。

【００２６】上記構成の画像処理システムのようあプロ
セッサシステムは、複数のプロセッサからなり、周辺回
路の構成も複雑である。

【００２７】このように、プロセッサ及び周辺回路それ
ぞれの構成が複雑になり、これに伴いプロセッサ及びそ
の周辺回路の関連動作はさらに複雑化する。また、１つ
のプロセッサシステム中に複数のプロセッサが含まれる
場合も多くなり，複数のプロセッサ間の関連動作も複雑
になる。

【００２８】したがって、図９に示すように、デバック
機能回路を単純に内蔵しただけの従来のプロセッサで
は、内部のデバッグのみ可能であった、周辺回路を含ん
だプロセッサシステムのデバッグあるいは複数のプロセ
ッサからなるプロセッサシステムのデバッグを行うこと
が困難であるという問題点があった。

【００２９】この発明は上記問題点を解決するためにな
されたもので、複雑な構成のプロセッサシステムに用い
てもシステムとしてのデバッグが可能なプロセッサを得
るこ、あるいはシステムとしてのデバッグが容易に行え
るプロセッサシステムを得ることを目的とする。

【００３０】

【課題を解決するための手段】この発明にかかる請求項
１記載のプロセッサは、所定のプログラムを実行し、該
所定のプログラム実行中における内部状態変化をトレー
スするデバッグ機能回路を有し、前記デバッグ機能回路
は、前記プロセッサの第１の内部状態を示す内部状態検
出信号を付与する第１の内部状態検出信号付与手段と、
前記プロセッサの第２の内部状態を示す内部状態検出信
号を付与する第２の内部状態検出信号付与手段と、前記
第１の内部状態検出信号を受け、前記第１の内部状態検
出信号が示す前記第１の内部状態がトレースを必要とす
る状態を呈している期間中に、トレースの実行要求を指
示するプロセッサ用トレース条件検出信号を出力するト
レース条件検出手段と、前記プロセッサ用トレース条件
検出信号を受け、前記プロセッサ用トレース条件検出信
号がトレースの実行要求を指示する期間、前記第２の内
部状態検出信号を記憶することによりトレース動作を実
行する内部状態記憶手段と、前記プロセッサ用トレース
条件検出信号を受け、前記プロセッサ用トレース条件検
出信号に対する外部からのアクセスが可能なトレース条
件検出信号出力端子とを備えて構成される。

【００３１】この発明にかかる請求項２記載のプロセッ
サは、所定のプログラムを実行し、該所定のプログラム
実行中における内部状態変化をトレースするデバッグ機
能回路を有し、前記デバッグ機能回路は、外部からトレ
ースの実行要求の有無を指示する外部トレース条件検出
信号を受けるトレース条件検出信号入力端子と、前記プ
ロセッサの第１の内部状態を示す内部状態検出信号を付
与する第１の内部状態検出信号付与手段と、前記プロセ
ッサの第２の内部状態を示す内部状態検出信号を付与す
る第２の内部状態検出信号付与手段と、前記第１の内部
状態検出信号及び前記外部トレース条件検出信号を受
け、前記第１の内部状態検出信号が示す前記第１の内部
状態がトレースを必要とする状態を呈している期間中あ
るいは前記外部トレース条件検出信号がトレース実行要
求を指示している期間中に、トレースの実行の有無を指
示するプロセッサ用トレース条件検出信号を出力するト
レース条件検出手段と、前記プロセッサ用トレース条件
検出信号を受け、前記プロセッサ用トレース条件検出信
号がトレースの実行要求を指示する期間、前記第２の内
部状態検出信号を記憶することによりトレース動作を実
行する内部状態記憶手段とを備えている。

【００３２】この発明にかかる請求項３記載のプロセッ
サは、所定のプログラムを実行し、該所定のプログラム
実行中における内部状態変化をトレースするデバッグ機
能回路を有し、前記デバッグ機能回路は、外部からトレ
ースの実行要求の有無を指示する外部トレース条件検出
信号を受けるトレース条件検出信号入力端子と、前記プ
ロセッサの第１の内部状態を示す内部状態検出信号を付
与する第１の内部状態検出信号付与手段と、前記プロセ
ッサの第２の内部状態を示す内部状態検出信号を付与す
る第２の内部状態検出信号付与手段と、前記第１の内部
状態検出信号及び前記外部トレース条件検出信号を受
け、前記第１の内部状態検出信号が示す前記第１の内部
状態がトレースを必要とする状態を呈している期間中あ
るいは前記外部トレース条件検出信号がトレース実行要
求を指示している期間中に、トレースの実行の有無を指
示するプロセッサ用トレース条件検出信号を出力するト
レース条件検出手段と、前記プロセッサ用トレース条件
検出信号を受け、前記プロセッサ用トレース条件検出信
号がトレースの実行要求を指示する期間、前記第２の内
部状態検出信号を記憶することによりトレース動作を実
行する内部状態記憶手段と、前記プロセッサ用トレース
条件検出信号を受け、前記プロセッサ用トレース条件検
出信号に対する外部からのアクセスが可能なトレース条
件検出信号出力端子とを備えて構成される。

【００３３】また、請求項４記載のプロセッサによう
に、前記第１及び第２の内部状態検出手段は同一手段で
あり、前記第１及び第２の内部状態検出信号は同一信号
である構成にしてもよい。

【００３４】この発明にかかる請求項５記載のプロセッ
サシステムは、請求項１記載のプロセッサと前記プロセ
ッサに同期して動作し、内部状態変化をトレースするデ
バッグ機能回路を有する周辺回路とからなり、前記周辺
回路のデバッグ機能回路は、前記プロセッサの前記トレ
ース条件検出信号出力端子に接続され、前記プロセッサ
用トレース条件検出信号を受けるトレース条件検出信号
入力部と、前記周辺回路の第１の内部状態を示す第１の
周辺回路用内部状態検出信号を付与する周辺回路用内部
状態検出信号付与手段と、前記プロセッサ用トレース条
件検出信号を受け、前記プロセッサ用トレース条件検出
信号がトレースの実行要求を指示する期間、前記第１の
周辺回路用内部状態検出信号を記憶することにより周辺
回路用トレース動作を実行する周辺回路用内部状態記憶
手段とを備える。

【００３５】この発明にかかる請求項６記載のプロセッ
サシステムは、請求項２記載のプロセッサと前記プロセ
ッサに同期して動作し、内部状態変化を検出するデバッ
グ機能回路を有する周辺回路とからなり、前記周辺回路
のデバッグ機能回路は、前記周辺回路の第２の内部状態
を示す第２の周辺回路用内部状態検出信号を付与する周
辺回路用内部状態検出信号付与手段と、前記第２の周辺
回路用内部状態検出信号を受け、前記第２の周辺回路用
内部状態検出信号で示される前記第２の周辺回路用内部
状態がトレースを必要とする状態を呈している期間中
に、トレースの実行要求を指示する周辺回路用トレース
条件検出信号を出力する周辺回路用トレース条件検出手
段と、前記周辺回路用トレース条件検出信号を受け、前
記周辺回路用トレース条件検出信号に対する外部からの
アクセスが可能なトレース条件検出信号出力部とを備
え、前記プロセッサの前記トレース条件検出信号入力端
子と前記周辺回路のトレース条件検出信号出力部とを接
続することにより、前記周辺回路用トレース条件検出信
号を前記外部トレース条件検出信号としている。

【００３６】この発明にかかる請求項７記載のプロセッ
サシステムは、請求項３記載のプロセッサと前記プロセ
ッサに同期して動作し、内部状態変化をトレースするデ
バッグ機能回路を有する周辺回路とからなり、前記周辺
回路のデバッグ機能回路は、前記プロセッサの前記トレ
ース条件検出信号出力端子に接続され、前記プロセッサ
用トレース条件検出信号を受けるトレース条件検出信号
入力部と、前記周辺回路の第１の内部状態を示す第１の
周辺回路用内部状態検出信号を付与する周辺回路用内部
状態検出信号付与手段と、前記周辺回路の第２の内部状
態を示す第２の周辺回路用内部状態検出信号を付与する
周辺回路用内部状態検出信号付与手段と、前記第２の周
辺回路用内部状態検出信号を受け、前記第２の周辺回路
用内部状態検出信号で示される前記第２の周辺回路用内
部状態がトレースを必要とする状態を呈している期間中
に、トレースの実行要求を指示する周辺回路用トレース
条件検出信号を出力する周辺回路用トレース条件検出手
段と、前記プロセッサ用トレース条件検出信号を受け、
前記プロセッサ用トレース条件検出信号がトレースの実
行要求を指示する期間、前記第１の周辺回路用内部状態
検出信号を記憶することにより周辺回路用トレース動作
を実行する周辺回路用内部状態記憶手段と、前記周辺回
路用トレース条件検出信号を受け、前記周辺回路用トレ
ース条件検出信号に対する外部からのアクセスが可能な
トレース条件検出信号出力部とを備え、前記プロセッサ
の前記トレース条件検出信号入力端子と前記周辺回路の
トレース条件検出信号出力部とを接続することにより、
前記周辺回路用トレース条件検出信号を前記外部トレー
ス条件検出信号としている。

【００３７】この発明にかかる請求項８記載のプロセッ
サシステムは、各々が請求項３記載の構成の第１及び第
２のプロセッサからなり、前記第１のプロセッサの前記
トレース条件検出信号入力端子と前記第２のプロセッサ
システムの前記トレース条件検出信号出力端子とを接続
し、前記第２のプロセッサの前記トレース条件検出信号
入力端子と前記第１のプロセッサシステムの前記トレー
ス条件検出信号出力端子とを接続している。

【００３８】この発明にかかる請求項９記載のプロセッ
サシステムは、各々が請求項３記載の構成の第１〜第ｎ
（ｎ≧３）のプロセッサからなり、前記第１〜第ｎのプ
ロセッサそれぞれの前記トレース条件検出信号出力端子
に入力部が接続され、その出力部が前記第１〜第ｎのプ
ロセッサそれぞれの前記トレース条件検出信号入力端子
に接続されるトレース条件検出信号制御手段をさらに備
え、前記トレース条件検出信号制御手段は、前記第１〜
第ｎのプロセッサそれぞれの前記プロセッサ用トレース
条件検出信号のうち、少なくとも１つの信号がトレース
の実行要求を指示する期間中に、前記第１〜第ｎのプロ
セッサそれぞれの前記トレース条件検出信号入力端子に
トレース実行要求を指示する前記外部トレース条件検出
信号を出力する。

【００３９】この発明にかかる請求項１０記載のプロセ
ッサシステムは、各々が請求項３記載の構成の第１〜第
ｋ（ｋ≧２）のプロセッサと、各々が前記第１〜第ｋの
プロセッサに同期して動作し内部状態変化をトレースす
るデバッグ機能回路を有する第１〜第ｍ（ｍ≧１）の周
辺回路とからなり、前記第１〜第ｍの周辺回路のデバッ
グ機能回路はそれぞれ、外部トレース条件検出信号を受
けるトレース条件検出信号入力部と、前記周辺回路の第
１の内部状態を示す第１の周辺回路用内部状態検出信号
を付与する周辺回路用内部状態検出信号付与手段と、前
記周辺回路の第２の内部状態を示す第２の周辺回路用内
部状態検出信号を付与する周辺回路用内部状態検出信号
付与手段と、前記第２の周辺回路用内部状態検出信号を
受け、前記第２の周辺回路用内部状態検出信号で示され
る前記第２の周辺回路用内部状態がトレースを必要とす
る状態を呈している期間中に、トレースの実行要求を指
示する周辺回路用トレース条件検出信号を出力する周辺
回路用トレース条件検出手段と、前記プロセッサ用トレ
ース条件検出信号を受け、前記プロセッサ用トレース条
件検出信号がトレースの実行要求を指示する期間、前記
第１の周辺回路用内部状態検出信号を記憶することによ
り周辺回路用トレース動作を実行する周辺回路用内部状
態記憶手段と、前記周辺回路用トレース条件検出信号を
受け、前記周辺回路用トレース条件検出信号に対する外
部からのアクセスが可能なトレース条件検出信号出力部
とを備え、前記第１〜第ｋのプロセッサそれぞれの前記
トレース条件検出信号出力端子及び前記第１〜第ｍの周
辺回路の前記トレース条件検出信号出力部に入力部が接
続され、その出力部が前記第１〜第ｋのプロセッサそれ
ぞれの前記トレース条件検出信号入力端子及び前記第１
〜第ｍの周辺回路の前記トレース条件検出信号入力部に
接続されるトレース条件検出信号制御手段をさらに備
え、前記トレース条件検出信号制御手段は、前記第１〜
第ｋのプロセッサそれぞれの前記プロセッサ用トレース
条件検出信号及び第１〜第ｍの周辺回路の前記周辺回路
用トレース条件検出信号のうち、少なくとも１つの信号
がトレースの実行要求を指示する期間中に、前記第１〜
第ｋのプロセッサそれぞれの前記トレース条件検出信号
入力端子及び第１〜第ｍの周辺回路の前記周辺回路用ト
レース条件検出信号入力部にトレース実行要求を指示す
る前記外部トレース条件検出信号を出力する。

【００４０】また、請求項１１記載のプロセッサシステ
ムのように、前記プロセッサにおいて、前記第１及び第
２の内部状態検出手段は同一手段であり、前記第１及び
第２の内部状態検出信号は同一信号であるように構成し
てもよい。

【００４１】また、請求項１２記載のプロセッサシステ
ムのように、前記周辺回路において、前記第１及び第２
の周辺回路用内部状態検出手段は同一手段であり、前記
第１及び第２の周辺回路用内部状態検出信号は同一信号
であるように構成してもよい。

【００４２】

【作用】この発明における請求項１記載のプロセッサ
は、プロセッサ用トレース条件検出信号に対する外部か
らのアクセスが可能なトレース条件検出信号出力端子を
備えたため、周辺回路等の上記プロセッサと共に動作す
る外部回路はトレース条件検出信号出力端子を介してプ
ロセッサ用トレース条件検出信号を取り込むことができ
る。

【００４３】この発明における請求項２記載のプロセッ
サは、外部からトレースの実行要求の有無を指示する外
部トレース条件検出信号を受けるトレース条件検出信号
入力端子と、第１の内部状態検出信号及び外部トレース
条件検出信号を受け、第１の内部状態検出信号が示す第
１の内部状態がトレースを必要とする状態を呈している
期間中あるいは外部トレース条件検出信号がトレース実
行要求を指示している期間中に、トレースの実行の有無
を指示するプロセッサ用トレース条件検出信号を出力す
るトレース条件検出手段とを備えたため、周辺回路等の
上記プロセッサと共に動作する外部回路がトレースを必
要とする状態を呈した場合、トレースの実行要求を指示
する上記外部トレース条件検出信号を上記トレース条件
検出信号入力端子に付与することにより、上記プロセッ
サにトレース実行を促すことができる。

【００４４】この発明における請求項３記載のプロセッ
サは、プロセッサ用トレース条件検出信号に対する外部
からのアクセスが可能なトレース条件検出信号出力端子
を備えたため、周辺回路等の上記プロセッサと共に動作
する外部回路がトレース条件検出信号出力端子を介して
プロセッサ用トレース条件検出信号を取り込むことがで
きる。

【００４５】さらに、外部からトレースの実行要求の有
無を指示する外部トレース条件検出信号を受けるトレー
ス条件検出信号入力端子と、第１の内部状態検出信号及
び外部トレース条件検出信号を受け、第１の内部状態検
出信号が示す第１の内部状態がトレースを必要とする状
態を呈している期間中あるいは外部トレース条件検出信
号がトレース実行要求を指示している期間中に、トレー
スの実行の有無を指示するプロセッサ用トレース条件検
出信号を出力するトレース条件検出手段とを備えたた
め、周辺回路等の上記プロセッサと共に動作する外部回
路がトレースを必要とする状態を呈した場合、トレース
の実行要求を指示する上記外部トレース条件検出信号を
上記トレース条件検出信号入力端子に付与することによ
り、上記プロセッサにトレース実行を促すことができ
る。

【００４６】この発明にかかる請求項４記載のプロセッ
サにおける第１及び第２の内部状態検出手段は同一手段
であり、第１及び第２の内部状態検出信号は同一信号で
あるため、１つの手段及び信号を省略できる分、デバッ
グ機能回路の回路構成を簡略化できる。

【００４７】この発明にかかる請求項５記載のプロセッ
サシステムの周辺回路のデバッグ機能回路は、請求項１
記載のプロセッサのトレース条件検出信号出力端子に接
続され、トレース条件検出信号を受けるトレース条件検
出信号入力部を備えたため、周辺回路がトレース条件検
出信号入力部を介してトレース条件検出信号を取り込む
ことができる。

【００４８】この発明かかる請求項６記載のプロセッサ
システムは、請求項２記載のプロセッサのトレース条件
検出信号入力端子と周辺回路のトレース条件検出信号出
力部とを接続することにより、周辺回路用トレース条件
検出信号を外部トレース条件検出信号としているため、
周辺回路の第２の内部状態がトレースを必要とする状態
を呈した場合、トレースの実行要求を指示する周辺回路
用トレース条件検出信号を外部トレース条件検出信号と
して上記トレース条件検出信号出力部に出力することに
より、上記プロセッサにトレース実行を促すことができ
る。

【００４９】この発明にかかる請求項７記載のプロセッ
サシステムの周辺回路のデバッグ機能回路は、請求項３
記載のプロセッサのトレース条件検出信号出力端子に接
続され、トレース条件検出信号を受けるトレース条件検
出信号入力部を備えたため、周辺回路がトレース条件検
出信号入力部を介してトレース条件検出信号を取り込む
ことができる。

【００５０】さらに、上記プロセッサのトレース条件検
出信号入力端子と上記周辺回路のトレース条件検出信号
出力部とを接続することにより、周辺回路用トレース条
件検出信号を外部トレース条件検出信号としているた
め、周辺回路の第２の内部状態がトレースを必要とする
状態を呈した場合、トレースの実行要求を指示する周辺
回路用トレース条件検出信号を外部トレース条件検出信
号として上記トレース条件検出信号出力部に出力するこ
とにより、上記プロセッサにトレース実行を促すことが
できる。

【００５１】この発明にかかる請求項８記載のプロセッ
サシステムは、第１のプロセッサのトレース条件検出信
号入力端子と第２のプロセッサシステムのトレース条件
検出信号出力端子とを接続し、第２のプロセッサのトレ
ース条件検出信号入力端子と第１のプロセッサシステム
のトレース条件検出信号出力端子とを接続しているた
め、第１及び第２のプロセッサシステムのいずれか一方
にトレース動作の必要が生じると他方のプロセッサも連
動してトレース動作を行うことができる。

【００５２】この発明にかかる請求項９記載のプロセッ
サシステムのトレース条件検出信号制御手段は、第１〜
第ｎのプロセッサそれぞれのプロセッサ用トレース条件
検出信号のうち、少なくとも１つの信号がトレースの実
行要求を指示する期間中に、第１〜第ｎのプロセッサそ
れぞれのトレース条件検出信号入力端子にトレース実行
要求を指示する外部トレース条件検出信号を出力するた
め、第１〜第ｎのプロセッサシステムのいずれか一にト
レース動作の必要が生じると他のすべてのプロセッサも
連動してトレース動作を行うことができる。

【００５３】この発明にかかる請求項１０記載のプロセ
ッサシステムのトレース条件検出信号制御手段は、第１
〜第ｋのプロセッサそれぞれのプロセッサ用トレース条
件検出信号及び第１〜第ｍの周辺回路の周辺回路用トレ
ース条件検出信号のうち、少なくとも１つの信号がトレ
ースの実行要求を指示する期間中に、第１〜第ｋのプロ
セッサそれぞれのトレース条件検出信号入力端子及び第
１〜第ｍの周辺回路の周辺回路用トレース条件検出信号
入力部にトレース実行要求を指示する外部トレース条件
検出信号を出力するため、第１〜第ｋのプロセッサシス
テムのいずれか一あるいは第１〜第ｍの周辺回路のいず
れか一にトレース動作の必要が生じると他のすべてのプ
ロセッサ及び周辺回路お連動してトレース動作を行うこ
とができる。

【００５４】この発明にかかる請求項１１記載のプロセ
ッサシステムのプロセッサにおける第１及び第２の内部
状態検出手段は同一手段であり、第１及び第２の内部状
態検出信号は同一信号であるため、１つの手段及び信号
を省略できる分、プロセッサのデバッグ機能回路の回路
構成を簡略化できる。

【００５５】この発明にかかる請求項１２記載のプロセ
ッサシステムの周辺回路における第１及び第２の周辺回
路用内部状態検出手段は同一手段であり、第１及び第２
の周辺回路用内部状態検出信号は同一信号であるため、
１つの手段及び信号を省略できる分、周辺回路のデバッ
グ機能回路の回路構成を簡略化できる。

【００５６】

【実施例】

＜＜第１の実施例＞＞図１はこの発明の第１の実施例で
あるプロセッサシステムにおけるデバッグ機能回路構成
を示すブロック図である。同図に示すように、このプロ
セッサシステムはプロセッサ５１及び周辺回路７から構
成される。

【００５７】＜プロセッサ＞図１に示すように、プロセ
ッサ５１のデバッグ機能回路部分は、図９で示した従来
構成のプロセッサ５１の構成に加え、新たにトレース条
件検出信号出力端子６が設けられる。

【００５８】このトレース条件検出信号出力端子６か
ら、トレース条件検出回路３のトレース条件検出信号Ｓ
Ｄが外部に出力されており、このトレース条件検出信号
出力端子６に接続することにより、外部よりトレース条
件検出信号ＳＤを取り込むことができる。

【００５９】また、プロセッサ５１及び周辺回路７１
は、共に外部より共通のクロック信号ＣＫを受け、クロ
ック信号ＣＫで決定されるプロセッササイクルに同期し
てそれぞれ動作する。

【００６０】なお、他の構成は図９及び図１０で示した
従来構成と同様であるため、説明は省略する。

【００６１】＜周辺回路＞図１に示すように、周辺回路
７１のトレース条件検出信号入力部ＰＩをプロセッサ５
１のトレース条件検出信号出力端子６に接続することに
より、トレース条件検出信号ＳＤを周辺回路７１内部に
取り込んでいる。

【００６２】そして、周辺回路７１のデバッグ機能回路
部分は状態レジスタ８、周辺回路用メモリ９及びアドレ
スカウンタ１０から構成される。なお、周辺回路７１の
主要部分はデバッグ機能回路部分とは直接関係ないため
図示を省略している。

【００６３】状態レジスタ８は周辺回路７１の現在の状
態を示す状態情報ＳＩを格納するとともに周辺回路用ト
レースメモリ９のデータ入力Ｄに出力する。状態情報Ｓ
Ｉは、例えば、停止状態、リセット状態、実行状態等を
指示する。

【００６４】一方、アドレスカウンタ１０はトレース条
件検出信号入力部ＰＩを介してトレース条件検出信号Ｓ
Ｄを受け、トレース条件検出信号ＳＤの“Ｌ”→“Ｈ”
変化により活性状態となり、プロセッササイクルに同期
してアドレスカウント値ＡＣを順次カウントアップす
る。

【００６５】周辺回路用トレースメモリ９は、トレース
条件検出信号入力部ＰＩを介してトレース条件検出信号
ＳＤを受け、トレース条件検出信号ＳＤがトレース実行
を指示する“Ｈ”のとき活性状態となり、活性状態時に
アドレス入力Ａより得るアドレスカウント値ＡＣ２で指
示するアドレスにデータ入力Ｄより得る状態情報ＳＩを
格納する。

【００６６】＜動作＞このような構成において、従来同
様、予め、トレース条件検出回路３内（図１０参照）の
条件レジスタ３１にトレースを開始するプログラムカウ
ント値である設定プログラムカウント値ＤＰＣを格納
し、カウント数レジスタ３２にトレースするプログラム
カウント数である設定カウント数ＤＣを格納する。

【００６７】そして、プロセッサ５１におけるプログラ
ムカウンタ２、アドレスカウンタ４及びトレース条件検
出回路３のＲＳフリップフロップ３５並びに周辺回路７
１のアドレスカウンタ１０を従来同様の方法でリセット
する。

【００６８】その後、プロセッサ５１の動作をスタート
させる。このとき、開始直後のプログラムカウンタ２の
内容は０番地、アドレスカウンタ４の内容は０番地、Ｒ
Ｓフリップフロップ３５のトレース条件検出信号ＳＤは
“Ｌ”、アドレスカウンタ１０の内容は０番地となる。

【００６９】プロセッサ５１が動作開始するとプログラ
ム用メモリに書き込まれたプログラムを実行するに従
い、プログラムカウンタ２のプログラムカウント値ＰＣ
が変化する（通常は１ずつインクリメントする）。

【００７０】そして、プログラムカウント値ＰＣと設定
プログラムカウント値ＤＰＣとが一致すると、比較回路
３３は“Ｈ”の比較結果信号Ｓ３３をＲＳフリップフロ
ップ３５のセット入力Ｓに出力することにより、トレー
ス条件検出信号ＳＤが“Ｌ”→“Ｈ”に変化する（図１
０参照）。

【００７１】すると、プロセッサ５１のアドレスカウン
タ４が活性状態となり、プロセッササイクルに同期して
アドレスカウント値ＡＣ１を０番地からカウントアップ
する。そして、トレースメモリ１も活性状態となり、ア
ドレスカウント値ＡＣ１の指示するアドレスにプログラ
ムカウント値ＰＣを格納する。

【００７２】同時に、周辺回路７１のアドレスカウンタ
１０が活性状態となり、プロセッササイクルに同期して
アドレスカウント値ＡＣ２を０番地からカウントアップ
する。そして、周辺回路用トレースメモリ９も活性状態
となり、アドレスカウント値ＡＣ２の指示するアドレス
に状態情報ＳＩを格納する。

【００７３】以降、トレースメモリ１は、プロセッササ
イクルに同期して順次カウントアップするアドレスカウ
ント値ＡＣ１の指示するアドレスにプログラムカウント
値ＰＣを格納することにより、プログラムカウント値ト
レース処理を行う。

【００７４】同様に、周辺回路用トレースメモリ９は、
プロセッササイクルに同期して順次カウントアップする
アドレスカウント値ＡＣ２の指示するアドレスに状態情
報ＳＩを格納することにより、状態情報トレース処理を
行う。

【００７５】そして、アドレスカウント値ＡＣ１と設定
カウント数ＤＣとが一致すると、比較回路３４は“Ｈ”
の比較結果信号Ｓ３４をＲＳフリップフロップ３５のリ
セット入力Ｒに出力することにより、トレース条件検出
信号ＳＤが“Ｈ”→“Ｌ”に変化する（図１０参照）。

【００７６】すると、アドレスカウンタ４が非活性状態
となり、アドレスカウント値ＡＣ１のカウントアップ動
作を停止するとともに、トレースメモリ１がプログラム
カウント値トレース処理を終了する。同時に、アドレス
カウンタ１０が非活性状態となり、アドレスカウント値
ＡＣ２のカウントアップ動作を停止するとともに、周辺
回路用トレースメモリ９が状態情報トレース処理を終了
する。

【００７７】上記動作により、トレース開始条件成立
（プログラムカウント値ＰＣ＝設定プログラムカウント
値ＤＰＣ）以降〜トレース終了条件成立（アドレスカウ
ント値ＡＣ１＝設定カウント数ＤＣ）までの期間におい
て、プログラムカウント値ＰＣがトレースメモリ１に順
次格納されるとともに状態情報ＳＩが周辺回路用トレー
スメモリ９に順次格納されることにより、プロセッサ５
１内のＣＰＵのプログラム動作履歴に併せて周辺回路７
１内の状態履歴を検査することができ、プロセッサ５１
及び周辺回路７１の相互関連でプロセッサシステムのＳ
／Ｗデバッグが行える。

【００７８】以上のように、第１の実施例のプロセッサ
システムにおけるプロセッサ５１は、トレース条件検出
信号ＳＤを外部から検知可能なトレース条件検出信号出
力端子６を設けることにより、周辺回路７１がトレース
条件検出信号出力端子６を介してトレース条件検出信号
ＳＤを取り込むことができる。

【００７９】その結果、周辺回路７１がプロセッサ５１
のプログラムトレース処理に連動して状態情報トレース
処理を行うことを可能にしたため、プロセッサと周辺回
路からなるプロセッサシステムに対し詳細なＳ／Ｗデバ
ッグを容易に行うことができる。

【００８０】なお、第１の実施例では、プロセッサ５１
と周辺回路７１とがディスクリートの場合を示したが、
プロセッサ５１及び周辺回路７１を集積化して１チップ
化する構成も考えられる。この場合、内部でプロセッサ
５１のトレース条件検出回路３のトレース条件検出信号
ＳＤを、周辺回路７１の周辺回路用トレースメモリ９及
びアドレスカウンタ１０が受けるように接続すればよ
い。

【００８１】＜＜第２の実施例＞＞図２はこの発明の第
２の実施例であるプロセッサシステムにおけるデバッグ
機能回路構成を示すブロック図である。同図に示すよう
に、このプロセッサシステムはプロセッサ５２及び周辺
回路７２から構成される。

【００８２】＜プロセッサ＞図２に示すように、プロセ
ッサ５２のデバッグ機能回路部分は、図９で示した従来
構成のプロセッサ５２の構成に加え、新たにトレース条
件検出信号入力端子１１が設けられる。

【００８３】このトレース条件検出信号入力端子１１を
周辺回路７２のトレース条件検出信号出力部ＰＯに接続
することにより、周辺回路７２の状態検出回路１２から
出力される状態検出信号Ｓ１２をプロセッサ５２内部の
トレース条件検出回路３′に取り込むことができる。

【００８４】図３はトレース条件検出回路３′の内部構
成を示す回路図である。同図に示すように、トレース条
件検出回路３′は条件レジスタ３１、カウント数レジス
タ３２、比較回路３３、比較回路３４、ＲＳフリップフ
ロップ３５及びＯＲゲート３６から構成される。比較回
路３３は一方入力としてプログラムカウント値ＰＣを受
け、他方入力として条件レジスタ３１に格納された設定
プログラムカウント値ＤＰＣを受ける。そして、プログ
ラムカウント値ＰＣと設定プログラムカウント値ＤＰＣ
とを比較して、一致した時に“Ｈ”、不一致の時に
“Ｌ”の比較結果信号Ｓ３３をＯＲゲート３６の一方入
力に出力する。

【００８５】ＯＲゲート３６は他方入力として状態検出
信号Ｓ１２を受け、そのＯＲ出力信号Ｓ３６をＲＳフリ
ップフロップ３５のセット入力Ｓに出力する。

【００８６】比較回路３４は、一方入力としてカウント
数レジスタ３２に格納された設定カウント値ＤＣを受
け、他方入力としてアドレスカウント値ＡＣ１を受け
る。そして、設定カウント数ＤＣとアドレスカウント値
ＡＣ１とを比較して、一致した時に“Ｈ”、不一致の時
に“Ｌ”の比較結果信号Ｓ３３をＲＳフリップフロップ
３５のリセット入力Ｒに出力する。なお、条件レジスタ
３１及び３２への設定プログラムカウント値ＤＰＣ及び
設定カウント数ＤＣそれぞれの格納は従来同様予め行わ
れる。

【００８７】ＲＳフリップフロップ３５はセット入力Ｓ
に入力されるＯＲ出力信号Ｓ３６が“Ｈ”のときトレー
ス条件検出信号ＳＤを“Ｈ”にし、リセット入力Ｒに入
力されるセット入力Ｓ３４が“Ｈ”のときトレース条件
検出信号ＳＤを“Ｌ”にし、それ以外のときはトレース
条件検出信号ＳＤを以前の状態を保持する。このトレー
ス条件検出信号ＳＤがトレースメモリ１の書き込みイネ
ーブル入力ＷＥに出力される。

【００８８】また、プロセッサ５２及び周辺回路７２
は、共に外部より共通のクロック信号ＣＫを受け、クロ
ック信号ＣＫで決定されるプロセッササイクルに同期し
てそれぞれ動作する。なお、他の構成は図９で示した従
来構成と同様であるため、説明は省略する。

【００８９】＜周辺回路＞図２に示すように、周辺回路
７２のトレース条件検出信号出力部ＰＯをプロセッサ５
２のトレース条件検出信号入力端子１１に接続すること
により、状態検出信号Ｓ１２をプロセッサ５２内のトレ
ース条件検出回路３′に伝達することができる。

【００９０】そして、周辺回路７２のデバッグ機能回路
部分は状態レジスタ８及び状態検出回路１２から構成さ
れる。なお、周辺回路７２の主要部分はデバッグ機能回
路部分とは直接関係ないため図示を省略している。

【００９１】状態レジスタ８は周辺回路７２の現在の状
態を示す状態情報ＳＩを格納するとともに状態検出回路
１２に出力する。状態情報ＳＩは、例えば、停止状態、
リセット状態、実行状態等を指示する。

【００９２】図４は状態検出回路１２の内部構成を示す
説明図である。同図に示すように、状態検出回路１２は
条件レジスタ１２１及び比較回路１２２から構成され
る。条件レジスタ１２１はトレース開始条件となる状態
を指示するトレース開始状態情報ＴＳが格納しており、
このトレース開始状態情報ＴＳを比較回路１２２に出力
する。

【００９３】比較回路１２２は、状態情報ＳＩとトレー
ス開始状態情報ＴＳとを比較して、一致した時に
“Ｈ”、不一致の時に“Ｌ”の状態検出信号Ｓ１２を出
力する。

【００９４】＜動作＞このような構成において、従来同
様、予め、トレース条件検出回路３′内（図３参照）の
条件レジスタ３１にトレースを開始するプログラムカウ
ント値である設定プログラムカウント値ＤＰＣを格納
し、カウント数レジスタ３２にトレースするプログラム
カウント数である設定カウント数ＤＣを格納する。

【００９５】そして、プロセッサ５２におけるプログラ
ムカウンタ２、アドレスカウンタ４及びトレース条件検
出回路３′のＲＳフリップフロップ３５並びに周辺回路
７２の状態検出回路１２を従来同様の方法でリセットす
る。

【００９６】その後、プロセッサ５２の動作をスタート
させる。このとき、開始直後のプログラムカウンタ２の
内容は０番地、アドレスカウンタ４の内容は０番地、Ｒ
Ｓフリップフロップ３５のトレース条件検出信号ＳＤは
“Ｌ”、状態検出信号Ｓ１２は“Ｌ”となる。

【００９７】プロセッサ５２が動作開始するとプログラ
ム用メモリに書き込まれたプログラムを実行するに従
い、プログラムカウンタ２のプログラムカウント値ＰＣ
が変化する（通常は１ずつインクリメントする）。

【００９８】そして、プログラムカウント値ＰＣと設定
プログラムカウント値ＤＰＣとが一致する（第１のトレ
ース開始条件）と、比較回路３３の比較結果信号Ｓ３３
が“Ｈ”となり、その結果、“Ｈ”のＯＲ出力信号Ｓ３
６がＲＳフリップフロップ３５のセット入力Ｓに出力す
ることにより、トレース条件検出信号ＳＤが“Ｌ”→
“Ｈ”に変化する。（図３参照）。

【００９９】また、周辺回路７２が状態情報ＳＩ＝トレ
ース開始状態情報ＴＳとなる状態（第２のトレース開始
条件）に変化したとき、状態検出回路１２の状態検出信
号Ｓ１２が“Ｈ”となり、その結果、“Ｈ”のＯＲ出力
信号Ｓ３６がＲＳフリップフロップ３５のセット入力Ｓ
に出力することにより、トレース条件検出信号ＳＤが
“Ｌ”→“Ｈ”に変化する。（図３参照）。

【０１００】第１あるいは第２のトレース開始条件が成
立すると、プロセッサ５２のアドレスカウンタ４が活性
状態となり、プロセッササイクルに同期してアドレスカ
ウント値ＡＣ１を０番地からカウントアップする。そし
て、トレースメモリ１も活性状態となり、アドレスカウ
ント値ＡＣ１の指示するアドレスにプログラムカウント
値ＰＣを格納する。

【０１０１】以降、トレースメモリ１は、プロセッササ
イクルに同期して順次カウントアップするアドレスカウ
ント値ＡＣ１の指示するアドレスにプログラムカウント
値ＰＣを格納することにより、プログラムカウント値ト
レース処理を行う。

【０１０２】そして、アドレスカウント値ＡＣ１と設定
カウント数ＤＣとが一致すると、比較回路３４は“Ｈ”
の比較結果信号Ｓ３４をＲＳフリップフロップ３５のリ
セット入力Ｒに出力することにより、トレース条件検出
信号ＳＤが“Ｈ”→“Ｌ”に変化する（図３参照）。

【０１０３】すると、アドレスカウンタ４が非活性状態
となり、アドレスカウント値ＡＣ１のカウントアップ動
作を停止するとともに、トレースメモリ１がプログラム
カウント値トレース処理を終了する。

【０１０４】上記動作により、トレース開始条件成立
（ＰＣ＝ＤＰＣあるいはＳＩ＝ＴＳ）以降〜トレース終
了条件成立（ＡＣ１＝ＤＣ）までの期間において、プロ
グラムカウント値ＰＣがトレースメモリ１に順次格納さ
れることにより、プロセッサ５２内のＣＰＵのプログラ
ム動作履歴を検査することができ、プロセッサ５２及び
周辺回路７２からなるプロセッサシステムのＳ／Ｗデバ
ッグが容易に行える。

【０１０５】以上のように、第２の実施例のプロセッサ
システムにおけるプロセッサ５２は、周辺回路７２から
発生する状態検出信号Ｓ１２を入力可能なトレース条件
検出信号入力端子１１を設けることにより、周辺回路７
２上でトレース開始条件が成立した場合にも、プロセッ
サ５２のプログラムトレース動作を実行することができ
る。

【０１０６】その結果、周辺回路７２の内部の状態変化
をトリガとして、プロセッサ５２のプログラムトレース
処理を行うことを可能にしたため、プロセッサと周辺回
路からなるプロセッサシステムに対し周辺回路側からの
トレース要望に応答してＳ／Ｗデバッグを容易に行うこ
とができる。

【０１０７】なお、第２の実施例では、プロセッサ５２
と周辺回路７２とがディスクリートの場合を示したが、
プロセッサ５２及び周辺回路７２を集積化して１チップ
化する構成も考えられる。この場合、内部でプロセッサ
５２のトレース条件検出回路３′が周辺回路７２の状態
検出回路１２の状態検出信号Ｓ１２を受けるように接続
すればよい。

【０１０８】＜＜第３の実施例＞＞図５はこの発明の第
３の実施例であるプロセッサシステムにおけるデバッグ
機能回路構成を示すブロック図である。同図に示すよう
に、このプロセッサシステムはプロセッサ５３及び周辺
回路７３から構成される。

【０１０９】＜プロセッサ＞図５に示すように、プロセ
ッサ５３のデバッグ機能回路部分は、図９で示した従来
構成のプロセッサ５３の構成に加え、新たにトレース条
件検出信号出力端子６及びトレース条件検出信号入力端
子１１が設けられる。

【０１１０】トレース条件検出信号出力端子６から、ト
レース条件検出回路３のトレース条件検出信号ＳＤが外
部に出力されており、このトレース条件検出信号出力端
子６に接続することにより、外部よりトレース条件検出
信号ＳＤを取り込むことができる。

【０１１１】また、トレース条件検出信号入力端子１１
を周辺回路７３のトレース条件検出信号出力部ＰＯに接
続することにより、周辺回路７３の状態検出回路１２か
ら出力される状態検出信号Ｓ１２をプロセッサ５３内部
のトレース条件検出回路３′に取り込むことができる。
なお、トレース条件検出回路３′の図３で示した第２の
実施例の構成であり、プログラムカウント値ＰＣがトレ
ース開始条件に該当する場合、あるいは状態検出信号Ｓ
１２が“Ｈ”の場合に、“Ｈ”のトレース条件検出信号
ＳＤを出力する。

【０１１２】また、プロセッサ５３及び周辺回路７３
は、共に外部より共通のクロック信号ＣＫを受け、クロ
ック信号ＣＫで決定されるプロセッササイクルに同期し
てそれぞれ動作する。なお、他の構成は図９で示した従
来構成と同様であるため、説明は省略する。

【０１１３】＜周辺回路＞図５に示すように、周辺回路
７３ののトレース条件検出信号入力部ＰＩをプロセッサ
５１のトレース条件検出信号出力端子６に接続すること
により、トレース条件検出信号ＳＤを周辺回路７３内部
に取り込んでいる。

【０１１４】周辺回路７３のトレース条件検出信号出力
部ＰＯをプロセッサ５３のトレース条件検出信号入力端
子１１に接続することにより、状態検出信号Ｓ１２をプ
ロセッサ５３内のトレース条件検出回路３′に伝達可能
にしている。

【０１１５】そして、周辺回路７３のデバッグ機能回路
部分は状態レジスタ８、周辺回路用メモリ９、アドレス
カウンタ１０及び状態検出回路１２から構成される。な
お、周辺回路７３の主要部分はデバッグ機能回路部分と
は直接関係ないため図示を省略している。

【０１１６】状態レジスタ８は周辺回路７３の現在の状
態を示す状態情報ＳＩを格納するとともに周辺回路用ト
レースメモリ９のデータ入力Ｄ及び状態検出回路１２に
出力する。なお、状態検出回路１２の内部構成は図４で
示した第２の実施例の状態検出回路１２と同一であり、
状態情報ＳＩに基づき、状態情報ＳＩがテレース開始条
件に該当する場合に状態検出信号Ｓ１２を出力する。

【０１１７】一方、アドレスカウンタ１０はトレース条
件検出信号入力部ＰＩを介してトレース条件検出信号Ｓ
Ｄを受け、トレース条件検出信号ＳＤの“Ｌ”→“Ｈ”
変化により活性状態となり、プロセッササイクルに同期
してアドレスカウント値ＡＣを順次カウントアップす
る。

【０１１８】周辺回路用トレースメモリ９は、トレース
条件検出信号入力部ＰＩを介してトレース条件検出信号
ＳＤを受け、トレース条件検出信号ＳＤがトレース実行
を指示する“Ｈ”のとき活性状態となり、活性状態時に
アドレス入力Ａより得るアドレスカウント値ＡＣ２で指
示するアドレスにデータ入力Ｄより得る状態情報ＳＩを
格納する。

【０１１９】＜動作＞このような構成において、第１及
び第２の実施例同様の前処理を行った後、プロセッサ５
３の動作をスタートさせる。このとき、開始直後のプロ
グラムカウンタ２の内容は０番地、アドレスカウンタ４
の内容は０番地、ＲＳフリップフロップ３５のトレース
条件検出信号ＳＤは“Ｌ”、アドレスカウンタ１０の内
容は０番地、状態検出信号Ｓ１２は“Ｌ”となる。

【０１２０】プロセッサ５３が動作開始するとプログラ
ム用メモリに書き込まれたプログラムを実行するに従
い、プログラムカウンタ２のプログラムカウント値ＰＣ
が変化する。

【０１２１】そして、プログラムカウント値ＰＣと設定
プログラムカウント値ＤＰＣとが一致する（第１のトレ
ース開始条件）と、トレース条件検出信号ＳＤが“Ｌ”
→“Ｈ”に変化する。あるいは、周辺回路７３が状態情
報ＳＩ＝トレース開始状態情報ＴＳとなる状態（第２の
トレース開始条件）に変化したとき、トレース条件検出
信号ＳＤが“Ｌ”→“Ｈ”に変化する。

【０１２２】第１あるいは第２のトレース開始条件が成
立すると、プロセッサ５３のアドレスカウンタ４が活性
状態となり、プロセッササイクルに同期してアドレスカ
ウント値ＡＣ１を０番地からカウントアップする。そし
て、トレースメモリ１も活性状態となり、アドレスカウ
ント値ＡＣ１の指示するアドレスにプログラムカウント
値ＰＣを格納する。

【０１２３】同時に、周辺回路７３のアドレスカウンタ
１０が活性状態となり、プロセッササイクルに同期して
アドレスカウント値ＡＣ２を０番地からカウントアップ
する。そして、周辺回路用トレースメモリ９も活性状態
となり、アドレスカウント値ＡＣ２の指示するアドレス
に状態情報ＳＩを格納する。

【０１２４】以降、トレースメモリ１は、プロセッササ
イクルに同期して順次カウントアップするアドレスカウ
ント値ＡＣ１の指示するアドレスにプログラムカウント
値ＰＣを格納することにより、プログラムカウント値ト
レース処理を行う。

【０１２５】同様に、周辺回路用トレースメモリ９は、
プロセッササイクルに同期して順次カウントアップする
アドレスカウント値ＡＣ２の指示するアドレスに状態情
報ＳＩを格納することにより、状態情報トレース処理を
行う。

【０１２６】そして、アドレスカウント値ＡＣ１と設定
カウント数ＤＣとが一致すると、比較回路３４は“Ｈ”
の比較結果信号Ｓ３４をＲＳフリップフロップ３５のリ
セット入力Ｒに出力することにより、トレース条件検出
信号ＳＤが“Ｈ”→“Ｌ”に変化する。

【０１２７】すると、アドレスカウンタ４が非活性状態
となり、アドレスカウント値ＡＣ１のカウントアップ動
作を停止するとともに、トレースメモリ１がプログラム
カウント値トレース処理を終了する。

【０１２８】上記動作により、トレース開始条件成立
（ＰＣ＝ＤＰＣあるいはＳＩ＝ＴＳ）以降〜トレース終
了条件成立（ＡＣ１＝ＤＣ）までの期間において、プロ
グラムカウント値ＰＣがトレースメモリ１に順次格納さ
れるとともに状態情報ＳＩが周辺回路用トレースメモリ
９に順次格納されることにより、プロセッサ５１内のＣ
ＰＵのプログラム動作履歴に併せて周辺回路７１内の状
態履歴を検査することができ、プロセッサ５１及び周辺
回路７１の相互関連でプロセッサシステムのＳ／Ｗデバ
ッグが容易に行える。

【０１２９】以上のように、第３の実施例のプロセッサ
システムにおけるプロセッサ５３は、トレース条件検出
信号ＳＤを外部から検知可能なトレース条件検出信号出
力端子６を設けることにより、周辺回路７３がトレース
条件検出信号出力端子６を介してトレース条件検出信号
ＳＤを取り込むことができる。

【０１３０】その結果、周辺回路７３がプロセッサ５３
のプログラムトレース処理に連動して状態情報トレース
処理を行うことを可能にしたため、プロセッサと周辺回
路からなるプロセッサシステムに対し詳細なＳ／Ｗデバ
ッグを容易に行うことができる。

【０１３１】さらに、第３の実施例のプロセッサシステ
ムにおけるプロセッサ５３は、周辺回路７３から発生す
る状態検出信号Ｓ１２を入力可能なトレース条件検出信
号入力端子１１を設けることにより、周辺回路７３上で
トレース開始条件が成立した場合にも、プロセッサ５３
のプログラムトレース動作を実行することができる。

【０１３２】その結果、周辺回路７３の内部の状態変化
をトリガとして、プロセッサ５３のプログラムトレース
処理を行うことを可能にしたため、プロセッサと周辺回
路からなるプロセッサシステムに対し周辺回路側からの
トレース要望に応答してＳ／Ｗデバッグを容易に行うこ
ともできる。

【０１３３】なお、第３の実施例では、プロセッサ５３
と周辺回路７３とがディスクリートの場合を示したが、
プロセッサ５３及び周辺回路７３を集積化して１チップ
化する構成も考えられる。この場合、内部でプロセッサ
５３のトレース条件検出回路３′のトレース条件検出信
号ＳＤを、周辺回路７３の周辺回路用トレースメモリ９
及びアドレスカウンタ１０が受けるように接続するとと
もに、プロセッサ５３のトレース条件検出回路３′が周
辺回路７３の状態検出回路１２の状態検出信号Ｓ１２を
受けるように接続すればよい。

【０１３４】＜＜第４の実施例＞＞図６はこの発明の第
４の実施例であるプロセッサシステムにおけるデバッグ
機能回路構成を示すブロック図である。同図に示すよう
に、このプロセッサシステムは２つのプロセッサ５３Ａ
及びプロセッサ５３Ｂから構成される。

【０１３５】＜プロセッサ＞図６に示すように、プロセ
ッサ５３Ａ及びプロセッサ５３Ｂそれぞれのデバッグ機
能回路部分は、図５で示した第３の実施例のプロセッサ
５３と同一の構成となっっている。

【０１３６】そして、プロセッサ５３Ａのトレース条件
検出信号出力端子６をプロセッサ５３Ｂのトレース条件
検出信号入力端子１１に接続し、プロセッサ５３Ａのト
レース条件検出信号入力端子１１をプロセッサ５３Ｂの
トレース条件検出信号出力端子６に接続している。

【０１３７】その結果、プロセッサ５３Ａは、トレース
条件検出信号出力端子６から、トレース条件検出回路３
のトレース条件検出信号ＳＤをプロセッサ５３Ｂに出力
するとともに、トレース条件検出信号入力端子１１を介
してプロセッサ５３Ｂのトレース条件検出信号ＳＤを取
り込むことができる。

【０１３８】また、プロセッサ５３Ａ及びプロセッサ５
３Ｂは、共に外部より共通のクロック信号ＣＫを受け、
クロック信号ＣＫで決定されるプロセッササイクルに同
期してそれぞれ動作する。

【０１３９】＜動作＞このように接続することにより、
プロセッサ５３Ａ及びプロセッサ５３Ｂのうち、一方で
トレース開始条件が成立すると、プロセッサ５３Ａ及び
プロセッサ５３Ｂが互いに連動してプログラムトレース
動作を実行する。

【０１４０】なお、プロセッサ５３Ａ及びプロセッサ５
３Ｂそれぞれのプログラムトレース動作は第３の実施例
のプロセッサ５３の動作と同様であるため、説明は省略
する。

【０１４１】以上のように、第４の実施例のプロセッサ
システムにおけるプロセッサ５３Ａ及び５３Ｂは、それ
ぞれ内部のトレース条件検出信号ＳＤを外部に出力する
トレース条件検出信号出力端子６及び外部からのトレー
ス条件検出信号ＳＤを取り込むトレース条件検出信号入
力端子１１を設けている。

【０１４２】したがって、プロセッサ５３Ａ及びプロセ
ッサ５３Ｂは、一方のプロセッサにプログラムトレース
の必要性が生じると、互いに連動してプロセッサのプロ
グラムトレース処理を行うため、２つのプロセッサから
なるプロセッサシステムに対し、一方のプロセッサから
のトレース要望に応答して詳細なＳ／Ｗデバッグを容易
に行うことができる。

【０１４３】なお、第４の実施例では、プロセッサ５３
Ａとプロセッサ５３Ｂとがディスクリートの場合を示し
たが、プロセッサ５３Ａ及び５３Ｂを集積化して１チッ
プ化する構成も考えられる。この場合、内部でプロセッ
サ５３Ａのトレース条件検出回路３′のトレース条件検
出信号ＳＤを、プロセッサ５３Ｂのトレース条件検出回
路３′が受けるように接続するとともに、プロセッサ５
３Ｂのトレース条件検出回路３′のトレース条件検出信
号ＳＤを、プロセッサ５３Ａのトレース条件検出回路
３′が受けるように接続すればよい。

【０１４４】＜＜第５の実施例＞＞図７はこの発明の第
５の実施例であるプロセッサシステムの構成を示す説明
図である。同図に示すように、このプロセッサシステム
は３つのプロセッサ５３Ａ〜５３Ｃから構成される。

【０１４５】図７に示すように、プロセッサ５３Ａ〜５
３Ｃそれぞれのトレース条件検出信号出力端子６は、Ｏ
Ｒゲート１３の第１〜第３入力に接続される。そして、
ＯＲゲート１３のＯＲ出力信号Ｓ１３がプロセッサ５３
Ａ〜５３Ｃそれぞれのトレース条件検出信号入力端子１
１に接続される。

【０１４６】ＯＲゲート１３は、プロセッサ５３Ａ〜５
３Ｃからそれぞれ出力されるトレース条件検出信号ＳＤ
のうち、一のトレース条件検出信号ＳＤが“Ｈ”（トレ
ース開始条件成立）となると、トレースを開始を指示す
る“Ｈ”のＯＲ出力信号Ｓ１３を出力する。

【０１４７】また、プロセッサ５３Ａ〜５３Ｃは、共に
外部より共通のクロック信号ＣＫを受け、クロック信号
ＣＫで決定されるプロセッササイクルに同期してそれぞ
れ動作する。

【０１４８】＜動作＞このように接続することにより、
プロセッサ５３Ａ〜５３Ｃのうち、一のプロセッサでト
レース開始条件が成立すると、プロセッサ５３Ａ〜５３
Ｃが互いに連動してプログラムトレース動作を実行す
る。

【０１４９】なお、プロセッサ５３Ａ〜５３Ｃそれぞれ
のプログラムトレース動作は第３の実施例のプロセッサ
５３の動作と同様であるため、説明は省略する。

【０１５０】以上のように、第５の実施例のプロセッサ
システムにおけるプロセッサ５３Ａ〜５３Ｃは、それぞ
れ内部のトレース条件検出信号ＳＤを出力するトレース
条件検出信号出力端子６と、外部からのＯＲ出力信号Ｓ
１３を受けるトレース条件検出信号入力端子１１を設け
ている。

【０１５１】したがって、プロセッサ５３Ａ〜５３Ｃ
は、プロセッサ５３Ａ〜５３Ｃのうち一のプロセッサに
プログラムトレースの必要性が生じると、プロセッサ５
３Ａ〜５３Ｃがそれぞれ連動してプロセッサのプログラ
ムトレース処理を行うため、３つのプロセッサからなる
プロセッサシステムに対し、一のプロセッサからのトレ
ース要望に応答して詳細なＳ／Ｗデバッグを容易に行う
ことができる。

【０１５２】なお、第５の実施例では、プロセッサ５３
Ａ〜５３Ｃがそれぞれディスクリートの場合を示した
が、第４の実施例同様、プロセッサ５３Ａ〜５３Ｃを集
積化して１チップ化する構成も考えられる。

【０１５３】また、第５の実施例では、３個のプロセッ
サからなるプロセッサシステムを示したが、第５の実施
例の構成を拡張し、すべてのプロセッサのトレース条件
検出信号出力端子６のがＯＲゲート１３の入力となり、
ＯＲゲート１３の出力がすべてのプロセッサのトレース
条件検出信号入力端子１１に付与されるように構成する
ことにより、４個以上のプロセッサからなるプロセッサ
システムを実現できることは勿論である。

【０１５４】＜＜第６の実施例＞＞図８はこの発明の第
６の実施例であるプロセッサシステムの構成を示す説明
図である。同図に示すように、このプロセッサシステム
は２つのプロセッサ５３Ａ及び５３Ｂ並びに周辺回路７
３Ａ及び７３Ｂから構成される。

【０１５５】図８に示すように、プロセッサ５３Ａ及び
５３Ｂそれぞれのトレース条件検出信号出力端子６は、
ＯＲゲート１４の第１及び第２入力に接続され、周辺回
路７３Ａ及び７３Ｂのトレース条件検出信号出力部ＰＯ
がＯＲゲート１４の第３及び第４入力に接続される。そ
して、ＯＲゲート１４の出力がプロセッサ５３Ａ及び５
３Ｂそれぞれのトレース条件検出信号入力端子１１並び
に周辺回路７３Ａ及び７３Ｂそれぞれのトレース条件検
出信号入力部ＰＩに接続される。

【０１５６】ＯＲゲート１４は、プロセッサ５３Ａ及び
５３からそれぞれ出力されるトレース条件検出信号ＳＤ
並びに周辺回路７３Ａ及び７３Ｂの状態検出信号Ｓ１２
のうち、一のトレース条件検出信号ＳＤあるいは一の状
態検出信号Ｓ１２が“Ｈ”（トレース開始条件成立）と
なると、トレースを開始を指示する“Ｈ”のＯＲ出力信
号Ｓ１４を出力する。

【０１５７】また、プロセッサ５３Ａ及び５３Ｂ並びに
周辺回路７３Ａ及び７３Ｂは、共に外部より共通のクロ
ック信号ＣＫを受け、クロック信号ＣＫで決定されるプ
ロセッササイクルに同期してそれぞれ動作する。

【０１５８】＜動作＞このように接続することにより、
プロセッサ５３Ａ及び５３Ｂ並びに周辺回路７３Ａ及び
７３Ｂのうち、一のプロセッサあるいは一の周辺回路で
トレース開始条件が成立すると、プロセッサ５３Ａ及び
５３Ｂ並びに周辺回路７３Ａ及び７３Ｂが互いに連動し
てプログラムトレース動作あるいは状態情報トレース動
作を実行する。

【０１５９】なお、プロセッサ５３Ａ及び５３Ｂそれぞ
れのプログラムトレース動作並びに周辺回路７３Ａ及び
７３Ｂそれぞれの状態情報トレース動作は第３の実施例
のプロセッサ５３の動作と同様であるため説明は省略す
る。

【０１６０】以上のように、第６の実施例のプロセッサ
システムにおけるプロセッサ５３Ａ及び５３Ｂは、それ
ぞれ内部のトレース条件検出信号ＳＤを出力するトレー
ス条件検出信号出力端子６と、外部からＯＲ出力信号Ｓ
１４を受けるトレース条件検出信号入力端子１１を設け
ている。

【０１６１】一方、周辺回路７３Ａ及び７３Ｂは、それ
ぞれ内部の状態検出信号Ｓ１２を出力するトレース条件
検出信号出力部ＰＯと、外部からＯＲ出力信号Ｓ１４を
受けるトレース条件検出信号入力部ＰＩとを設けてい
る。

【０１６２】したがって、プロセッサ５３Ａ及び５３Ｂ
並びに周辺回路７３Ａ及び７３Ｂのうち一のプロセッサ
あるいは一の周辺回路にプログラムトレースあるいは状
態情報トレースの必要性が生じると、プロセッサ５３Ａ
及び５３Ｂ並びに周辺回路７３Ａ及び７３Ｂがそれぞれ
連動してプロセッサのプログラムトレース処理あるいあ
周辺回路の状態情報トレースを行うため、２つのプロセ
ッサ及び２つの周辺回路からなるプロセッサシステムに
対し、一のプロセッサあるいは一の周辺回路からのトレ
ース要望に応答して詳細なＳ／Ｗデバッグを容易に行う
ことができる。

【０１６３】なお、第６の実施例では、プロセッサ５３
Ａ及び５３Ｂ並びに周辺回路７３Ａ及び７３Ｂがそれぞ
れディスクリートの場合を示したが、プロセッサ５３Ａ
及び５３Ｂ並びに周辺回路７３Ａ及び７３Ｂを集積化し
て１チップ化する構成も考えられる。

【０１６４】また、第６の実施例では、２個のプロセッ
サ及び２個の周辺回路からなるプロセッサシステムを示
したが、第６の実施例の構成を拡張し、すべてのプロセ
ッサのトレース条件検出信号出力端子６のがＯＲゲート
１４の入力となり、ＯＲゲート１４の出力がすべてのプ
ロセッサのトレース条件検出信号入力端子１１に付与さ
れるように構成するとともに、すべての周辺回路のトレ
ース条件検出信号出力部ＰＯがＯＲゲート１４の入力と
なり、ＯＲゲート１４の出力がすべての周辺回路のトレ
ース条件検出信号入力部ＰＩに付与されるように構成す
ることにより、３個以上のプロセッサ及び３個以上の周
辺回路からなるプロセッサシステムを実現できることは
勿論である。

【０１６５】＜＜その他＞＞なお、第１〜第６の実施例
では、プロセッサあるいは周辺回路に共通のクロック信
号ＣＫを与えることにより、複数のプロセッサ間あるい
はプロセッサ，周辺回路間のトレース処理動作の同期を
とったが、他の同期のとり方も考える。

【０１６６】例えば、一のプロセッサの内部で発生する
内部クロック信号を他のプロセッサ及び周辺回路の同期
信号として供給する構成がある。

【０１６７】また、各プロセッサ及び各周辺回路それぞ
れの内部クロック信号を同期可能な周波数に設定してお
き、リセット動作等で同時にクロック発生を行われるよ
うに構成することにより、常に各プロセッサ及び各周辺
回路それぞれの内部クロック信号の位相を常時一致させ
てもよい。この場合、各プロセッサ及び各周辺回路それ
ぞれの内部クロック信号の周波数は、同一または整数倍
に設定する。

【０１６８】また、第１〜第６の実施例では、プロセッ
サ内のトレース開始条件として、プログラムカウント値
ＰＣを用いたが、他に実行中のプログラムの内容、ＣＰ
Ｕがアクセスする内部データメモリのアドレス値、レジ
スタドレスの種別、特定のレジスタの格納内容、Ｉ／Ｏ
ポートアドレスの値、外部データメモリのアドレス値、
外部データメモリの内容、ＤＭＡによるアドレス値及び
データバス上の値等のいずれか一及びその組合せのいず
れかに基づき、プログラムトレースを開始するようにし
てもよい。すなわち、プロセッサの内部状態を示すもの
であればすべてプログラムトレース開始条件に設定する
ことができる。

【０１６９】また、第２、第３及び第６の実施例では、
周辺回路の状態情報トレース開始条件として、状態レジ
スタに格納される状態情報ＳＩを用いたが、これに限ら
ず周辺回路の内部状態を示す情報であればどのような情
報でもよい。

【０１７０】また、第１〜第６の実施例では、プロセッ
サ内のトレース対象データとして、プログラムカウント
値ＰＣをトレースメモリ１に格納したが、他に実行中の
プログラムの内容、ＣＰＵがアクセスする内部データメ
モリのアドレス値、内部データメモリの格納値、レジス
タドレスの種別、特定のレジスタの格納内容、Ｉ／Ｏポ
ートアドレスの値、外部データメモリのアドレス値、外
部データメモリの内容、ＤＭＡによるアドレス値及びデ
ータバス上の値等のいずれか一及びその組合せのいずれ
かをトレースメモリ１に格納してもよい。すなわち、プ
ロセッサの内部状態を示すものであればすべてトレース
対象データに設定することができる。また、第１〜第６
の実施例では、プログラムトレース開始条件である内部
状態検出信号としてプログラムカウント値ＰＣを用い、
トレース対象データである内部状態検出信号としてもプ
ログラムカウント値ＰＣを用いたが、プログラムトレー
ス開始条件及びトレース対象データとなる内部状態検出
信号を同一にする必要はもなく、異なるものにしてもよ
い。

【０１７１】ただし、プログラムトレース開始条件及び
トレース対象データとなる内部状態検出信号を同一にす
ることにより、内部状態検出信号付与手段（プログラム
カウンタ２）及び内部状態検出信号（プログラムカウン
ト値ＰＣ）を一に集約できる分、プロセッサのデバッグ
機能回路の回路構成を簡略化が図れる。

【０１７２】同様にして、第１〜第６の実施例では、状
態情報トレース開始条件である周辺回路用内部状態検出
信号として状態情報ＳＩを用い、トレース対象データで
ある周辺回路用内部状態検出信号としても状態情報ＳＩ
を用いたが、状態情報トレース開始条件及びトレース対
象データとなる周辺回路用内部状態検出信号を同一にす
る必要はもなく、異なるものにしてもよい。

【０１７３】ただし、状態情報トレース開始条件及びト
レース対象データとなる周辺回路用内部状態検出信号を
同一にすることにより、周辺回路用内部状態検出信号付
与手段（状態レジスタ８）及び内部状態検出信号（状態
情報ＳＩ）を一に集約できる分、周辺回路のデバッグ機
能回路の回路構成を簡略化が図れる。

【０１７４】また、第２、第３及び第６の実施例では、
周辺回路のトレース対象データとして、状態レジスタに
格納される状態情報ＳＩを用いたが、これに限らず周辺
回路の内部状態を示す情報であればどのような情報でも
よい。さらにはプロセッサの状態を示すものもよい。

【０１７５】

【発明の効果】以上説明したように、この発明における
請求項１記載のプロセッサは、プロセッサ用トレース条
件検出信号に対する外部からのアクセスが可能なトレー
ス条件検出信号出力端子を備えたため、周辺回路等の上
記プロセッサと共に動作する外部回路はトレース条件検
出信号出力端子を介してプロセッサ用トレース条件検出
信号を取り込むことができる。

【０１７６】その結果、プロセッサ用トレース条件検出
信号に基づき、上記外部回路はプロセッサのトレース実
行時に連動してトレース動作を行うことができるため、
このプロセッサを含むプロセッサシステムはより詳細な
情報が得られるトレース動作の実行を可能にしデバッグ
を容易にする効果を奏する。

【０１７７】この発明における請求項２記載のプロセッ
サは、外部からトレースの実行要求の有無を指示する外
部トレース条件検出信号を受けるトレース条件検出信号
入力端子と、第１の内部状態検出信号及び外部トレース
条件検出信号を受け、第１の内部状態検出信号が示す第
１の内部状態がトレースを必要とする状態を呈している
期間中あるいは外部トレース条件検出信号がトレース実
行要求を指示している期間中に、トレースの実行の有無
を指示するプロセッサ用トレース条件検出信号を出力す
るトレース条件検出手段とを備えたため、周辺回路等の
上記プロセッサと共に動作する外部回路がトレースを必
要とする状態を呈した場合、トレースの実行要求を指示
する上記外部トレース条件検出信号を上記トレース条件
検出信号入力端子に付与することにより、上記プロセッ
サにトレース実行を促すことができる。

【０１７８】その結果、このプロセッサを含むプロセッ
サシステムは、外部の要求に応じてプロセッサのトレー
ス動作を行うことにより、容易にデバッグを行うことが
できる効果を奏する。

【０１７９】この発明における請求項３記載のプロセッ
サは、プロセッサ用トレース条件検出信号に対する外部
からのアクセスが可能なトレース条件検出信号出力端子
を備えたため、周辺回路等の上記プロセッサと共に動作
する外部回路がトレース条件検出信号出力端子を介して
プロセッサ用トレース条件検出信号を取り込むことがで
きる。

【０１８０】その結果、プロセッサ用トレース条件検出
信号に基づき、上記外部回路がプロセッサのトレース実
行時に連動してトレース動作を行うことができるため、
このプロセッサを含むプロセッサシステムは、より詳細
な情報が得られるトレース動作の実行することによりデ
バッグを容易に行うことができる。

【０１８１】さらに、外部からトレースの実行要求の有
無を指示する外部トレース条件検出信号を受けるトレー
ス条件検出信号入力端子と、第１の内部状態検出信号及
び外部トレース条件検出信号を受け、第１の内部状態検
出信号が示す第１の内部状態がトレースを必要とする状
態を呈している期間中あるいは外部トレース条件検出信
号がトレース実行要求を指示している期間中に、トレー
スの実行の有無を指示するプロセッサ用トレース条件検
出信号を出力するトレース条件検出手段とを備えたた
め、周辺回路等の上記プロセッサと共に動作する外部回
路がトレースを必要とする状態を呈した場合、トレース
の実行要求を指示する上記外部トレース条件検出信号を
上記トレース条件検出信号入力端子に付与することによ
り、上記プロセッサにトレース実行を促すことができ
る。

【０１８２】その結果、このプロセッサを含むプロセッ
サシステムは、外部の要求に応じてプロセッサのトレー
ス動作を行うことにより、デバッグを容易に行うことが
できる。

【０１８３】この発明にかかる請求項４記載のプロセッ
サにおける第１及び第２の内部状態検出手段は同一手段
であり、第１及び第２の内部状態検出信号は同一信号で
あるため、１つの手段及び信号を省略できる分、デバッ
グ機能回路の回路構成を簡略化でき、プロセッサの集積
化を促進する効果を奏する。

【０１８４】この発明にかかる請求項５記載のプロセッ
サシステムの周辺回路のデバッグ機能回路は、請求項１
記載のプロセッサのトレース条件検出信号出力端子に接
続され、トレース条件検出信号を受けるトレース条件検
出信号入力部を備えたため、周辺回路がトレース条件検
出信号入力部を介してトレース条件検出信号を取り込む
ことができる。

【０１８５】その結果、トレース条件検出信号に基づ
き、周辺回路がプロセッサのトレース実行時に連動して
周辺回路用トレース動作を行うことができるため、より
詳細な情報が得られるトレース動作を実行することによ
りデバッグを容易に行えるプロセッサシステムを得るこ
とができる。

【０１８６】この発明かかる請求項６記載のプロセッサ
システムは、請求項２記載のプロセッサのトレース条件
検出信号入力端子と周辺回路のトレース条件検出信号出
力部とを接続することにより、周辺回路用トレース条件
検出信号を外部トレース条件検出信号としているため、
周辺回路の第２の内部状態がトレースを必要とする状態
を呈した場合、トレースの実行要求を指示する周辺回路
用トレース条件検出信号を外部トレース条件検出信号と
して上記トレース条件検出信号出力部に出力することに
より、上記プロセッサにトレース実行を促すことができ
る。

【０１８７】その結果、周辺回路の要求に応じてプロセ
ッサのトレース動作を行うことにより容易にデバッグが
行えるプロセッサシステムを得ることができる。

【０１８８】この発明にかかる請求項７記載のプロセッ
サシステムの周辺回路のデバッグ機能回路は、請求項３
記載のプロセッサのトレース条件検出信号出力端子に接
続され、トレース条件検出信号を受けるトレース条件検
出信号入力部を備えたため、周辺回路がトレース条件検
出信号入力部を介してトレース条件検出信号を取り込む
ことができる。

【０１８９】その結果、トレース条件検出信号に基づ
き、周辺回路がプロセッサのトレース実行時に連動して
周辺回路用トレース動作を行うことができるため、より
詳細な情報が得られるトレース動作を実行することによ
り、デバッグを容易に行うことができる。

【０１９０】さらに、上記プロセッサのトレース条件検
出信号入力端子と上記周辺回路のトレース条件検出信号
出力部とを接続することにより、周辺回路用トレース条
件検出信号を外部トレース条件検出信号としているた
め、周辺回路の第２の内部状態がトレースを必要とする
状態を呈した場合、トレースの実行要求を指示する周辺
回路用トレース条件検出信号を外部トレース条件検出信
号として上記トレース条件検出信号出力部に出力するこ
とにより、上記プロセッサにトレース実行を促すことが
できる。

【０１９１】その結果、周辺回路の要求に応じてプロセ
ッサのトレース動作を行うことにより、さらに容易にデ
バッグを行うプロセッサシステムを得ることができる。

【０１９２】この発明にかかる請求項８記載のプロセッ
サシステムは、第１のプロセッサのトレース条件検出信
号入力端子と第２のプロセッサシステムのトレース条件
検出信号出力端子とを接続し、第２のプロセッサのトレ
ース条件検出信号入力端子と第１のプロセッサシステム
のトレース条件検出信号出力端子とを接続しているた
め、第１及び第２のプロセッサシステムのいずれか一方
にトレース動作の必要が生じると他方のプロセッサも連
動してトレース動作を行うことができる。

【０１９３】その結果、第１及び第２のプロセッサが、
互いのトレース実行要求に応じて互いに連動してトレー
ス動作を行い、互いの要求に応じたより詳細な情報が得
られるトレース動作を実行することにより、デバッグが
容易に行えるプロセッサシステムを得ることができる。

【０１９４】この発明にかかる請求項９記載のプロセッ
サシステムのトレース条件検出信号制御手段は、第１〜
第ｎのプロセッサそれぞれのプロセッサ用トレース条件
検出信号のうち、少なくとも１つの信号がトレースの実
行要求を指示する期間中に、第１〜第ｎのプロセッサそ
れぞれのトレース条件検出信号入力端子にトレース実行
要求を指示する外部トレース条件検出信号を出力するた
め、第１〜第ｎのプロセッサシステムのいずれか一にト
レース動作の必要が生じると他のすべてのプロセッサも
連動してトレース動作を行うことができる。

【０１９５】その結果、第１〜第ｎのプロセッサが、い
ずれか一のトレース実行要求に応じて互いに連動してト
レース動作を行い、互いの要求に応じたより詳細な情報
が得られるトレース動作を実行することにより、容易に
デバッグを行えるプロセッサシステムを得ることができ
る。

【０１９６】この発明にかかる請求項１０記載のプロセ
ッサシステムのトレース条件検出信号制御手段は、第１
〜第ｋのプロセッサそれぞれのプロセッサ用トレース条
件検出信号及び第１〜第ｍの周辺回路の周辺回路用トレ
ース条件検出信号のうち、少なくとも１つの信号がトレ
ースの実行要求を指示する期間中に、第１〜第ｋのプロ
セッサそれぞれのトレース条件検出信号入力端子及び第
１〜第ｍの周辺回路の周辺回路用トレース条件検出信号
入力部にトレース実行要求を指示する外部トレース条件
検出信号を出力するため、第１〜第ｋのプロセッサシス
テムのいずれか一あるいは第１〜第ｍの周辺回路のいず
れか一にトレース動作の必要が生じると他のすべてのプ
ロセッサ及び周辺回路お連動してトレース動作を行うこ
とができる。

【０１９７】その結果、第１〜第ｋのプロセッサ及び第
１〜第ｍの周辺回路のうち、いずれか一のトレース実行
要求に応じて互いに連動してトレース動作を行い、互い
の要求に応じたより詳細な情報が得られるトレース動作
を実行することにより、デバッグが容易に行えるプロセ
ッサシステムを得ることができる。

【０１９８】この発明にかかる請求項１１記載のプロセ
ッサシステムのプロセッサにおける第１及び第２の内部
状態検出手段は同一手段であり、第１及び第２の内部状
態検出信号は同一信号であるため、１つの手段及び信号
を省略できる分、プロセッサのデバッグ機能回路の回路
構成を簡略化でき、プロセッサを含んだプロセッサシス
テム全体の集積化を促進する効果を奏する。

【０１９９】この発明にかかる請求項１２記載のプロセ
ッサシステムの周辺回路における第１及び第２の周辺回
路用内部状態検出手段は同一手段であり、第１及び第２
の周辺回路用内部状態検出信号は同一信号であるため、
１つの手段及び信号を省略できる分、周辺回路のデバッ
グ機能回路の回路構成を簡略化でき、周辺回路を含んだ
プロセッサシステム全体の集積化を促進する効果を奏す
る。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるプロセッサシス
テムの構成を示すブロック図である。

【図２】この発明の第２の実施例であるプロセッサシス
テムの構成を示すブロック図である。

【図３】図２のトレース条件検出回路の内部構成を示す
説明図である。

【図４】図２の状態検出回路の内部構成を示す説明図で
ある。

【図５】この発明の第３の実施例であるプロセッサシス
テムの構成を示すブロック図である。

【図６】この発明の第４の実施例であるプロセッサシス
テムの構成を示すブロック図である。

【図７】この発明の第５の実施例であるプロセッサシス
テムの構成を示すブロック図である。

【図８】この発明の第６の実施例であるプロセッサシス
テムの構成を示すブロック図である。

【図９】従来のデバック機能内蔵のプロセッサの構成を
示すブロック図である。

【図１０】図９のトレース条件検出回路の内部構成を示
す説明図である。

【図１１】プロセッサシステムの一例である画像処理シ
ステムを示す説明図である。

【符号の説明】

１ トレースメモリ ２ プログラムカウンタ ３ トレース条件検出回路 ３′ トレース条件検出回路 ４ アドレスカウンタ ６ トレース条件検出信号出力端子 ８ 状態レジスタ ９ 周辺回路用トレースメモリ １０ アドレスカウンタ １１ トレース条件検出信号入力端子 １２ 状態検出回路 １３ ＯＲゲート １４ ＯＲゲート ５１ プロセッサ ５２ プロセッサ ５３ プロセッサ ５３Ａ〜５３Ｃ プロセッサ ７１ 周辺回路 ７２ 周辺回路 ７３ 周辺回路 ７３Ａ，７３Ｂ 周辺回路 ＰＩ トレース条件検出信号入力部 ＰＯ トレース条件検出信号出力部

Claims (12)

【特許請求の範囲】
1. 【請求項１】 所定のプログラムを実行し、該所定のプ
   ログラム実行中における内部状態変化をトレースするデ
   バッグ機能回路を有するプロセッサにおいて、 前記デバッグ機能回路は、 前記プロセッサの第１の内部状態を示す内部状態検出信
   号を付与する第１の内部状態検出信号付与手段と、 前記プロセッサの第２の内部状態を示す内部状態検出信
   号を付与する第２の内部状態検出信号付与手段と、 前記第１の内部状態検出信号を受け、前記第１の内部状
   態検出信号が示す前記第１の内部状態がトレースを必要
   とする状態を呈している期間中に、トレースの実行要求
   を指示するプロセッサ用トレース条件検出信号を出力す
   るトレース条件検出手段と、 前記プロセッサ用トレース条件検出信号を受け、前記プ
   ロセッサ用トレース条件検出信号がトレースの実行要求
   を指示する期間、前記第２の内部状態検出信号を記憶す
   ることによりトレース動作を実行する内部状態記憶手段
   と、 前記プロセッサ用トレース条件検出信号を受け、前記プ
   ロセッサ用トレース条件検出信号に対する外部からのア
   クセスが可能なトレース条件検出信号出力端子とを備え
   たことを特徴とする、プロセッサ。
2. 【請求項２】 所定のプログラムを実行し、該所定のプ
   ログラム実行中における内部状態変化をトレースするデ
   バッグ機能回路を有するプロセッサにおいて、 前記デバッグ機能回路は、 外部からトレースの実行要求の有無を指示する外部トレ
   ース条件検出信号を受けるトレース条件検出信号入力端
   子と、 前記プロセッサの第１の内部状態を示す内部状態検出信
   号を付与する第１の内部状態検出信号付与手段と、 前記プロセッサの第２の内部状態を示す内部状態検出信
   号を付与する第２の内部状態検出信号付与手段と、 前記第１の内部状態検出信号及び前記外部トレース条件
   検出信号を受け、前記第１の内部状態検出信号が示す前
   記第１の内部状態がトレースを必要とする状態を呈して
   いる期間中あるいは前記外部トレース条件検出信号がト
   レース実行要求を指示している期間中に、トレースの実
   行の有無を指示するプロセッサ用トレース条件検出信号
   を出力するトレース条件検出手段と、 前記プロセッサ用トレース条件検出信号を受け、前記プ
   ロセッサ用トレース条件検出信号がトレースの実行要求
   を指示する期間、前記第２の内部状態検出信号を記憶す
   ることによりトレース動作を実行する内部状態記憶手段
   とを備えたことを特徴とする、プロセッサ。
3. 【請求項３】 所定のプログラムを実行し、該所定のプ
   ログラム実行中における内部状態変化をトレースするデ
   バッグ機能回路を有するプロセッサにおいて、 前記デバッグ機能回路は、 外部からトレースの実行要求の有無を指示する外部トレ
   ース条件検出信号を受けるトレース条件検出信号入力端
   子と、 前記プロセッサの第１の内部状態を示す内部状態検出信
   号を付与する第１の内部状態検出信号付与手段と、 前記プロセッサの第２の内部状態を示す内部状態検出信
   号を付与する第２の内部状態検出信号付与手段と、 前記第１の内部状態検出信号及び前記外部トレース条件
   検出信号を受け、前記第１の内部状態検出信号が示す前
   記第１の内部状態がトレースを必要とする状態を呈して
   いる期間中あるいは前記外部トレース条件検出信号がト
   レース実行要求を指示している期間中に、トレースの実
   行の有無を指示するプロセッサ用トレース条件検出信号
   を出力するトレース条件検出手段と、 前記プロセッサ用トレース条件検出信号を受け、前記プ
   ロセッサ用トレース条件検出信号がトレースの実行要求
   を指示する期間、前記第２の内部状態検出信号を記憶す
   ることによりトレース動作を実行する内部状態記憶手段
   と、 前記プロセッサ用トレース条件検出信号を受け、前記プ
   ロセッサ用トレース条件検出信号に対する外部からのア
   クセスが可能なトレース条件検出信号出力端子とを備え
   たことを特徴とする、プロセッサ。
4. 【請求項４】 前記第１及び第２の内部状態検出手段は
   同一手段であり、前記第１及び第２の内部状態検出信号
   は同一信号である請求項１ないし請求項３のいずれか１
   項に記載のプロセッサ。
5. 【請求項５】 請求項１記載のプロセッサと前記プロセ
   ッサに同期して動作し、内部状態変化をトレースするデ
   バッグ機能回路を有する周辺回路とからなるプロセッサ
   システムであって、 前記周辺回路のデバッグ機能回路は、 前記プロセッサの前記トレース条件検出信号出力端子に
   接続され、前記プロセッサ用トレース条件検出信号を受
   けるトレース条件検出信号入力部と、 前記周辺回路の第１の内部状態を示す第１の周辺回路用
   内部状態検出信号を付与する周辺回路用内部状態検出信
   号付与手段と、 前記プロセッサ用トレース条件検出信号を受け、前記プ
   ロセッサ用トレース条件検出信号がトレースの実行要求
   を指示する期間、前記第１の周辺回路用内部状態検出信
   号を記憶することにより周辺回路用トレース動作を実行
   する周辺回路用内部状態記憶手段とを備える、プロセッ
   サシステム。
6. 【請求項６】 請求項２記載のプロセッサと前記プロセ
   ッサに同期して動作し、内部状態変化を検出するデバッ
   グ機能回路を有する周辺回路とからなるプロセッサシス
   テムであって、 前記周辺回路のデバッグ機能回路は、 前記周辺回路の第２の内部状態を示す第２の周辺回路用
   内部状態検出信号を付与する周辺回路用内部状態検出信
   号付与手段と、 前記第２の周辺回路用内部状態検出信号を受け、前記第
   ２の周辺回路用内部状態検出信号で示される前記第２の
   周辺回路用内部状態がトレースを必要とする状態を呈し
   ている期間中に、トレースの実行要求を指示する周辺回
   路用トレース条件検出信号を出力する周辺回路用トレー
   ス条件検出手段と、 前記周辺回路用トレース条件検出信号を受け、前記周辺
   回路用トレース条件検出信号に対する外部からのアクセ
   スが可能なトレース条件検出信号出力部とを備え、 前記プロセッサの前記トレース条件検出信号入力端子と
   前記周辺回路のトレース条件検出信号出力部とを接続す
   ることにより、前記周辺回路用トレース条件検出信号を
   前記外部トレース条件検出信号とする、プロセッサシス
   テム。
7. 【請求項７】 請求項３記載のプロセッサと前記プロセ
   ッサに同期して動作し、内部状態変化をトレースするデ
   バッグ機能回路を有する周辺回路とからなるプロセッサ
   システムであって、 前記周辺回路のデバッグ機能回路は、 前記プロセッサの前記トレース条件検出信号出力端子に
   接続され、前記プロセッサ用トレース条件検出信号を受
   けるトレース条件検出信号入力部と、 前記周辺回路の第１の内部状態を示す第１の周辺回路用
   内部状態検出信号を付与する周辺回路用内部状態検出信
   号付与手段と、 前記周辺回路の第２の内部状態を示す第２の周辺回路用
   内部状態検出信号を付与する周辺回路用内部状態検出信
   号付与手段と、 前記第２の周辺回路用内部状態検出信号を受け、前記第
   ２の周辺回路用内部状態検出信号で示される前記第２の
   周辺回路用内部状態がトレースを必要とする状態を呈し
   ている期間中に、トレースの実行要求を指示する周辺回
   路用トレース条件検出信号を出力する周辺回路用トレー
   ス条件検出手段と、 前記プロセッサ用トレース条件検出信号を受け、前記プ
   ロセッサ用トレース条件検出信号がトレースの実行要求
   を指示する期間、前記第１の周辺回路用内部状態検出信
   号を記憶することにより周辺回路用トレース動作を実行
   する周辺回路用内部状態記憶手段と、 前記周辺回路用トレース条件検出信号を受け、前記周辺
   回路用トレース条件検出信号に対する外部からのアクセ
   スが可能なトレース条件検出信号出力部とを備え、 前記プロセッサの前記トレース条件検出信号入力端子と
   前記周辺回路のトレース条件検出信号出力部とを接続す
   ることにより、前記周辺回路用トレース条件検出信号を
   前記外部トレース条件検出信号とする、プロセッサシス
   テム。
8. 【請求項８】 各々が請求項３記載の構成の第１及び第
   ２のプロセッサからなるプロセッサシステムであって、 前記第１のプロセッサの前記トレース条件検出信号入力
   端子と前記第２のプロセッサシステムの前記トレース条
   件検出信号出力端子とを接続し、 前記第２のプロセッサの前記トレース条件検出信号入力
   端子と前記第１のプロセッサシステムの前記トレース条
   件検出信号出力端子とを接続したことを特徴とするプロ
   セッサシステム。
9. 【請求項９】 各々が請求項３記載の構成の第１〜第ｎ
   （ｎ≧３）のプロセッサからなるプロセッサシステムで
   あって、 前記第１〜第ｎのプロセッサそれぞれの前記トレース条
   件検出信号出力端子に入力部が接続され、その出力部が
   前記第１〜第ｎのプロセッサそれぞれの前記トレース条
   件検出信号入力端子に接続されるトレース条件検出信号
   制御手段をさらに備え、 前記トレース条件検出信号制御手段は、前記第１〜第ｎ
   のプロセッサそれぞれの前記プロセッサ用トレース条件
   検出信号のうち、少なくとも１つの信号がトレースの実
   行要求を指示する期間中に、前記第１〜第ｎのプロセッ
   サそれぞれの前記トレース条件検出信号入力端子にトレ
   ース実行要求を指示する前記外部トレース条件検出信号
   を出力するプロセッサシステム。
10. 【請求項１０】 各々が請求項３記載の構成の第１〜第
    ｋ（ｋ≧２）のプロセッサと、各々が前記第１〜第ｋの
    プロセッサに同期して動作し内部状態変化をトレースす
    るデバッグ機能回路を有する第１〜第ｍ（ｍ≧１）の周
    辺回路とからなるプロセッサシステムであって、 前記第１〜第ｍの周辺回路のデバッグ機能回路はそれぞ
    れ、 外部トレース条件検出信号を受けるトレース条件検出信
    号入力部と、 前記周辺回路の第１の内部状態を示す第１の周辺回路用
    内部状態検出信号を付与する周辺回路用内部状態検出信
    号付与手段と、 前記周辺回路の第２の内部状態を示す第２の周辺回路用
    内部状態検出信号を付与する周辺回路用内部状態検出信
    号付与手段と、 前記第２の周辺回路用内部状態検出信号を受け、前記第
    ２の周辺回路用内部状態検出信号で示される前記第２の
    周辺回路用内部状態がトレースを必要とする状態を呈し
    ている期間中に、トレースの実行要求を指示する周辺回
    路用トレース条件検出信号を出力する周辺回路用トレー
    ス条件検出手段と、 前記プロセッサ用トレース条件検出信号を受け、前記プ
    ロセッサ用トレース条件検出信号がトレースの実行要求
    を指示する期間、前記第１の周辺回路用内部状態検出信
    号を記憶することにより周辺回路用トレース動作を実行
    する周辺回路用内部状態記憶手段と、 前記周辺回路用トレース条件検出信号を受け、前記周辺
    回路用トレース条件検出信号に対する外部からのアクセ
    スが可能なトレース条件検出信号出力部とを備え、 前記第１〜第ｋのプロセッサそれぞれの前記トレース条
    件検出信号出力端子及び前記第１〜第ｍの周辺回路の前
    記トレース条件検出信号出力部に入力部が接続され、そ
    の出力部が前記第１〜第ｋのプロセッサそれぞれの前記
    トレース条件検出信号入力端子及び前記第１〜第ｍの周
    辺回路の前記トレース条件検出信号入力部に接続される
    トレース条件検出信号制御手段をさらに備え、 前記トレース条件検出信号制御手段は、前記第１〜第ｋ
    のプロセッサそれぞれの前記プロセッサ用トレース条件
    検出信号及び第１〜第ｍの周辺回路の前記周辺回路用ト
    レース条件検出信号のうち、少なくとも１つの信号がト
    レースの実行要求を指示する期間中に、前記第１〜第ｋ
    のプロセッサそれぞれの前記トレース条件検出信号入力
    端子及び第１〜第ｍの周辺回路の前記周辺回路用トレー
    ス条件検出信号入力部にトレース実行要求を指示する前
    記外部トレース条件検出信号を出力するプロセッサシス
    テム。
11. 【請求項１１】 前記プロセッサにおいて、 前記第１及び第２の内部状態検出手段は同一手段であ
    り、前記第１及び第２の内部状態検出信号は同一信号で
    ある請求項５ないし請求項１０のいずれか１項に記載の
    プロセッサシステム。
12. 【請求項１２】 前記周辺回路において、 前記第１及び第２の周辺回路用内部状態検出手段は同一
    手段であり、前記第１及び第２の周辺回路用内部状態検
    出信号は同一信号である請求項７あるいは請求項１０の
    いずれか１項に記載のプロセッサシステム。