JPH07248234A - ２値化変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 ２値化変換回路で閾値が演算されていないこ
とによる２値化信号の出力不能あるいは閾値が異常とな
ったために生じる２値化信号の異常を防止する。 【構成】電圧VDDが立ち上がると(t0)パワーオンリセッ
ト回路５３ｋは所定時間(t0〜t1)POR=“0"となるので、
RB端子は“0"になり、SL信号も“0"になり、S端子が
“0"となる。このためヒステリシス・ラッチヒステリシ
ス選択回路53iはあらかじめ設定されている値H1をヒス
テリシス演算回路53fへ出力する。ヒステリシス演算回
路53fは極値と現在値との差分Snがヒステリシス幅H1を
越える場合は出力ラッチ回路53g等へラッチ信号を出力
する。出力ラッチ回路53gでは、ヒステリシス演算回路5
3fからラッチ信号が出力されてくると、増減判定信号Sn
(MSB)の指示に基づきハイまたはロウレベル信号Voutを
出力する。このように電源オン時に、ヒステリシス幅H1
が直ちに設定されるので、即コンパレータ動作が可能と
なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、極大と極小とを繰り返
して変化する信号を２値化する２値化変換回路に関す
る。

【０００２】

【従来の技術】従来、クランク角センサ、モータ回転セ
ンサ、車輪速センサ等では、クランク軸、モータ回転軸
あるいは車輪回転軸に連動して回転するロータとそのロ
ータの回転をパルス信号として捉えるピックアップとか
らなる回転センサが知られている。

【０００３】その回転センサのピックアップ側には、ロ
ータの磁性材料製の歯に対向する様に磁界バイアス用の
磁石、およびホール素子を含んだ磁気検出回路を封止し
たモールドＩＣが設けられている。ここで用いられてい
る磁気検出回路は、例えばＣＭＯＳ型電圧制御発振回路
からなる第１の電圧／周波数変換回路と、同じくＣＭＯ
Ｓ型電圧制御発振回路からなる第２の電圧／周波数変換
回路とを並列に備え、各電圧／周波数変換回路に対して
ホール素子からのホール電圧が印加される。従って、各
電圧／周波数変換回路は、ホール素子からのホール電圧
の変化に応じてそれぞれ特定の周波数の発振出力を生じ
る。この二つの発振出力は周波数差数値化回路に入力さ
れる。この周波数差数値化回路は、２つの周波数の差を
数値化した数値化出力をデジタルフィルタに与える。デ
ジタルフィルタは、この数値化出力をデジタル出力に変
換し、さらにコンパレータに与える。コンパレータは、
デジタル出力に基づいて２値化処理を実行し、２値化出
力を行う。この２値化出力によってロータの回転に伴う
磁界強度の変化が定量的に把握されることになり、各種
制御の回転数データとして用いられるのである。

【０００４】

【発明が解決しようとする課題】上記コンパレータの２
値化処理は、デジタルフィルタからのデジタル出力の変
化に基づいて閾値を演算し、その閾値と新たなデジタル
出力との比較にて２値化を行っている。したがって、直
前のデジタル出力がないため閾値が演算されていない状
態、例えば電源をオンした直後では閾値が定まっておら
ず、正常な出力をなすことができない。このため、閾値
が得られるまで２値化処理がなされないことになり、２
値化信号に基づいてなされる各種の制御に応答遅れが生
じる恐れがあった。

【０００５】また、デジタル出力がノイズ等により異常
な値を示したため、デジタル出力に基づいて演算される
閾値が異常になったり、閾値自体がノイズにより異常に
なる場合がある。その場合には、異常な２値化信号が出
力されたり、２値化処理自体が停止したりして、各種制
御が異常になる恐れもあった。

【０００６】このような問題は、回転センサに限られず
各種の２値化処理に言えることである。本発明は、閾値
が演算されていないことによる２値化信号の出力不能あ
るいは閾値が異常となったために生じる２値化信号の異
常を防止することを目的としてなされた。

【０００７】

【課題を解決するための手段】請求項１記載の発明は、
極大と極小とが繰り返される入力信号の変化に基づいて
閾値を設定する閾値設定手段と、該閾値に基づいて前記
入力信号を２値化信号に変換する２値化手段と、を備え
たことにより、前記入力信号を２値化信号に変換して出
力する２値化変換回路において、上記閾値の設定が異常
であるか否かを判定する判定手段と、該判定手段にて異
常であると判定された場合に、上記２値化手段に対して
上記閾値設定手段からの閾値に代えて所定閾値を出力す
る所定閾値出力手段と、を備えたことを特徴とする２値
化変換回路である。

【０００８】請求項２記載の発明は、請求項１におい
て、上記判定手段が、電源オン時から上記２値化手段の
２値出力の切替が所定回数なされるまでは、異常である
と判定する２値化変換回路である。請求項３記載の発明
は、請求項１または２において、上記判定手段が、上記
閾値設定手段により設定される閾値が所定範囲から外れ
ている場合に、異常と判定する２値化変換回路である。

【０００９】請求項４記載の発明は、請求項３におい
て、上記判定手段が、上記閾値設定手段により設定され
る閾値が所定範囲から外れた時から上記２値化手段の２
値出力の切替が所定回数なされるまでは、異常と判定す
る２値化変換回路である。

【００１０】請求項５記載の発明は、請求項３または４
において、上記所定範囲が、前回設定された閾値に基づ
いて設定される２値化変換回路である。

【００１１】

【作用】請求項１記載の発明では、判定手段が閾値の設
定が正常であると判定していれば、閾値設定手段にて設
定された閾値により、２値化手段は入力信号を２値化す
る。しかし、判定手段にて異常であると判定された場合
には、その閾値が信頼できるものではないか、あるいは
閾値自体が存在しないので、２値化手段に閾値設定手段
からの閾値を使用させる訳には行かない。このため、所
定閾値出力手段が、２値化手段に対して上記閾値設定手
段からの閾値に代えて所定閾値を出力する。このことに
より信頼できる２値化信号が出力できる。

【００１２】判定手段は、電源オン時から上記２値化手
段の２値出力の切替が所定回数なされるまでは、異常で
あると判定するものであってもよい。電源オン時は、閾
値を設定するための入力信号自体が得られていないの
で、正常に閾値を演算することができない。したがっ
て、電源オン時からしばらくは所定閾値出力手段による
閾値を用いるものである。上記２値出力の切替所定回数
は、例えば２値が“０”，“１”であれば、“０”から
“１”への切替が２回、あるいはその逆の“１”から
“０”への切替が２回であるとすると、異常であるとの
判定が比較的短時間で終了する。また２値出力の切替回
数でなく、電源オン時から入力信号の極大値と極小値と
が得られるまでの時間を考慮して、電源オン時から所定
時間は異常と判定するようにしてもよい。

【００１３】判定手段は、閾値設定手段により設定され
る閾値が所定範囲から外れている場合に、異常と判定す
るものであってもよい。正常な入力信号から考えて、閾
値が当然に含まれるであろう所定範囲と言うものが存在
する。その所定範囲から閾値が外れれば、その閾値は信
頼できない可能性が大きいため、その閾値に基づいて閾
値を演算することはできない。また演算自体がエラーと
なってしまう場合がある。したがって、閾値設定手段か
らの閾値が所定範囲から外れている場合は、所定閾値出
力手段による閾値を用いるものである。

【００１４】この場合も、閾値が所定範囲から外れた時
から２値化手段の２値出力の切替が所定回数なされるま
では、異常であると判定するものであってもよい。また
上述したごとく回数でなく時間であっても良い。上記所
定範囲は、前回設定された閾値に基づいて設定されても
よい。前回設定されている閾値は、現状の入力信号の正
常なレベルを反映しているはずである。このため前回の
閾値と今回の閾値との差が異常と判定すべき適切な一つ
の基準となる。したがって、異常が一層適切に判定でき
る。また前回の閾値も一つでなく、前回までの複数の閾
値の平均値で判定してもよい。この場合も一層適切な判
定ができる。

【００１５】

【実施例】以下に本発明の実施例を図面と共に説明す
る。図１は実施例の２値化変換回路としてのコンパレー
タの構成を概略的に表すブロック図である。本実施例の
コンパレータは、回転速度検出装置に適用したものであ
り、回転速度検出装置は図３に示す様に、ロータ１０の
磁性材料製の歯１０ａに対向する様に磁界バイアス用の
磁石２０を配置し、両者の間に、ホール素子を含んだ磁
気検出回路５０を封止したモールドＩＣ４０を配置した
ものである。なお、ロータ１０以外は非磁性体からなる
ケース３０に収められ、モールドＩＣ４０は入出力ピン
４１を有し、基板４２上に配置されている。

【００１６】この磁気検出回路５０は、図２に示す様
に、例えばＣＭＯＳ型電圧制御発振回路からなる第１の
電圧／周波数変換回路ＶＣＯ１と、同じくＣＭＯＳ型電
圧制御発振回路からなる第２の電圧／周波数変換回路Ｖ
ＣＯ２とを並列に備え、各電圧／周波数変換回路ＶＣＯ
１，ＶＣＯ２に対してホール素子ＨＥからのホール電圧
ＶP ，ＶM が印加される。従って、各電圧／周波数変換
回路ＶＣＯ１，ＶＣＯ２は、ホール素子ＨＥからのホー
ル電圧ＶP ，ＶM の変化に応じてそれぞれ周波数ｆ１，
ｆ２の発振出力を生じる。この二つの発振出力は周波数
差数値化回路５１に入力される。この周波数差数値化回
路５１は、周波数ｆ１，ｆ２の差ｆ１−ｆ２を数値化し
た数値化出力Ｎｉをデジタルフィルタ５２に与える。デ
ジタルフィルタ５２は、この数値化出力Ｎｉをデジタル
出力Ｄｉに変換し、さらに本実施例のコンパレータ５３
に与える。コンパレータ５３は、デジタル出力Ｄｉに基
づいて後述する２値化処理を実行し、２値化出力Ｖout
を行う。この２値化出力Ｖout によってロータ１０の回
転に伴う磁界強度の変化が定量的に把握されることにな
るのである。なお、電圧／周波数変換回路ＶＣＯ１，Ｖ
ＣＯ２，周波数差数値化回路５１，デジタルフィルタ５
２及びコンパレータ５３は、クロック信号ＣＬＫにより
相対的な動作タイミング等の調整がなされている。

【００１７】コンパレータ５３は、詳細には図１に示す
様な回路構成である。デジタルフィルタ５２から入力さ
れるデジタル出力Ｄｉは、現在値ラッチ回路５３ａ，基
準値判定及びラッチ回路５３ｂ，最大値検出回路５３ｃ
及び最小値検出回路５３ｄへ入力される。

【００１８】現在値ラッチ回路５３ａは、入力されるデ
ジタル出力Ｄｉをクロックに応じてラッチを繰り返し、
差分検出回路５３ｅへそのラッチした現在値Ｄｎを出力
する。基準値判定及びラッチ回路５３ｂは、ヒステリシ
ス演算回路５３ｆからのラッチ信号が入力されると、基
準値Ｄｏをクリヤし、デジタルフィルタ５２から入力さ
れるデジタル出力Ｄｉ（即ち現在値Ｄｎ）を基準値Ｄｏ
としつつ、デジタル出力Ｄｉに極値が表れた時点でこれ
を固定し、再度ヒステリシス演算回路５３ｆからのラッ
チ信号の入力により、上記処理を繰り返す。

【００１９】最大値検出回路５３ｃは、入力されるデジ
タル出力Ｄｉがそれまでに検出された最大値を越える場
合はこれを更新する形で最大値Ｄmax を求め、ヒステリ
シス幅設定回路５３ｈに出力する。同様に、最小値検出
回路５３ｄも、最小値Ｄminを更新しつつヒステリシス
幅設定回路５３ｈに出力する。尚、最大値検出回路５３
ｃおよび最小値検出回路５３ｄは、ヒステリシス演算回
路５３ｆからのラッチ信号が入力されるとクリアされ
る。

【００２０】差分検出回路５３ｅは、現在値ラッチ回路
５３ａから出力される現在値Ｄｎと基準値判定及びラッ
チ回路５３ｂから出力される基準値Ｄｏとの差分Ｓｎを
求め、更にヒステリシス演算回路５３ｆへ出力する。基
準値Ｄｏは極大値または極小値で一旦固定されるので、
差分Ｓｎは極値からの偏差を表す。また、差分検出回路
５３ｅは、これとは別に、増減判定信号Ｓｎ（ＭＳＢ）
を出力ラッチ回路５３ｇおよび基準値判定及びラッチ回
路５３ｂへ出力する。なお、増減判定信号Ｓｎ（ＭＳ
Ｂ）は、Ｄｎ−Ｄｏが正の場合はロウレベル出力を、逆
の場合はハイレベル出力を指示する信号である。

【００２１】ヒステリシス演算回路５３ｆは、差分検出
回路５３ｅから与えられた差分Ｓｎと、ヒステリシス・
ラッチヒステリシス選択回路５３ｉから与えられたヒス
テリシス幅Ｈｎとを比較し、差分Ｓｎがヒステリシス幅
Ｈｎを越える場合は基準値判定及びラッチ回路５３ｂ，
出力ラッチ回路５３ｇ，最大値検出回路５３ｃおよび最
小値検出回路５３ｄへラッチ信号を出力する。

【００２２】出力ラッチ回路５３ｇは、ヒステリシス演
算回路５３ｆからラッチ信号が出力されると、差分検出
回路５３ｅからの増減判定信号Ｓｎ（ＭＳＢ）の指示に
基づくハイレベル信号またはロウレベル信号を２値化出
力Ｖout として出力する。ヒステリシス幅設定回路５３
ｈは、最大値検出回路５３ｃおよび最小値検出回路５３
ｄから入力された最大値Ｄmax と最小値Ｄmin とに基づ
いて、ヒステリシス幅Ｈ２＝ｍ（Ｄmax −Ｄmin ）を演
算し、これをヒステリシス・ラッチヒステリシス選択回
路５３ｉおよびヒステリシスリミット判定回路５３ｊに
出力する。

【００２３】ヒステリシス・ラッチヒステリシス選択回
路５３ｉはＳ（セレクト）端子の入力に応じて、ヒステ
リシス幅設定回路５３ｈからのヒステリシス幅Ｈ２と所
定のヒステリシス幅Ｈ１との間で切り替えて、ヒステリ
シス演算回路５３ｆへ出力する。Ｓ端子に“１”レベル
の入力があると、ヒステリシス幅設定回路５３ｈからの
ヒステリシス幅Ｈ２をラッチしてＨｎとして出力する。
Ｓ端子に“０”レベルの入力があると、予め設定してあ
るヒステリシス幅Ｈ１をＨｎとして出力する。

【００２４】ヒステリシスリミット判定回路５３ｊは、
前回ヒステリシス・ラッチヒステリシス選択回路５３ｉ
から出力されたヒステリシス幅Ｈｎと今回ヒステリシス
幅設定回路５３ｈから出力されたヒステリシス幅Ｈ２と
を比較し、ヒステリシス幅Ｈ２が異常であればロウレベ
ルのＥｒ信号を出力し、異常でなければハイレベルのＥ
ｒ信号を出力する。尚、Ｅｒ信号がロウレベルになって
いた場合、エッジ・カウント回路５３ｍからロウレベル
のＳＬ信号が入力されると、直ちにハイレベルのＥｒ信
号に戻る。

【００２５】パワーオンリセット回路５３ｋは、電源オ
ン直後から、所定の時間、リセット信号ＰＯＲ＝“０”
を出力する。エッジ・カウント回路５３ｍは、出力ラッ
チ回路５３ｇからのパルス出力Ｖoutのエッジ（この場
合は立ち下がりのエッジ）をカウントし、所定数カウン
トするとそのＳＬ信号を“１”レベルとする。またＲＢ
（リセット）端子の入力により、カウント値はクリアさ
れ、ＳＬ信号は“０”レベルとされる。

【００２６】尚、ヒステリシスリミット判定回路５３ｊ
が出力するＥｒ信号およびパワーオンリセット回路５３
ｋが出力するリセット信号ＰＯＲはＡＮＤ回路５３ｎを
介してエッジ・カウント回路５３ｍのＲＢ端子へ入力さ
れる。上述した構成のコンパレータ５３の動作を図４，
５のタイミングチャートとともに説明する。

【００２７】電源オン直後、電圧ＶDDが立ち上がると
（ｔ0）、ヒステリシスリミット判定回路５３ｊの出力
Ｅｒは直ちにハイレベルとなるが、パワーオンリセット
回路５３ｋからは所定時間（ｔ0〜ｔ1）ＰＯＲ＝“０”
が出力されるので、ＡＮＤ回路５３ｎを介してエッジ・
カウント回路５３ｍのＲＢ端子は“０”レベルの信号が
入力される。このためエッジ・カウント回路５３ｍが出
力するＳＬ信号は“０”にリセットされ、ヒステリシス
・ラッチヒステリシス選択回路５３ｉのＳ端子が“０”
レベルになる。このことにより、電源オン直後には、ヒ
ステリシス・ラッチヒステリシス選択回路５３ｉは、ヒ
ステリシス幅設定回路５３ｈからの出力をラッチした値
Ｈ２ではなく、内部にあらかじめ設定されている値Ｈ１
を出力する。 この値Ｈ１が電源オン直後のヒステリシ
ス幅、即ち閾値となり、ヒステリシス演算回路５３ｆで
は、差分検出回路５３ｅから与えられた差分Ｓｎと、ヒ
ステリシス・ラッチヒステリシス選択回路５３ｉから与
えられたヒステリシス幅Ｈ１とを比較し、差分Ｓｎがヒ
ステリシス幅Ｈ１を越える場合は基準値判定及びラッチ
回路５３ｂ，出力ラッチ回路５３ｇ，最大値検出回路５
３ｃあるいは最小値検出回路５３ｄへラッチ信号を出力
する。図４では時点ｔ2でデジタル出力Ｄｉの直前の極
大値Ｄi0からＨ１以上の変化があったため、この時点ｔ
2でヒステリシス演算回路５３ｆはラッチ信号を出力す
る。

【００２８】出力ラッチ回路５３ｇでは、ヒステリシス
演算回路５３ｆからラッチ信号が出力されてくると、差
分検出回路５３ｅからの増減判定信号Ｓｎ（ＭＳＢ）の
指示に基づくハイレベル信号またはロウレベル信号を２
値化出力Ｖout として出力する。時点ｔ2では、Ｄｎ−
Ｄｏが負であるので、増減判定信号Ｓｎ（ＭＳＢ）はハ
イレベル出力を指示する。したがって時点ｔ2からは出
力ラッチ回路５３ｇはハイレベルの２値化出力Ｖoutを
行う。

【００２９】このように電源オン時に、ヒステリシス幅
ＨｎとしてＨ１が直ちに設定されるので、電源オン直後
の入力データＤｉの変化に対して、即コンパレータ動作
が可能となる。従来技術では電源オン直後の入力データ
Ｄｉの変化があっても、ヒステリシス幅Ｈｎが決定して
いないので、直ちにコンパレータ動作できず、応答が遅
れた。

【００３０】こうして所定パルス（本例では２パルス）
までは、ヒステリシス幅Ｈ１にてコンパレータ動作がな
され、出力ラッチ回路５３ｇの出力Ｖｏｕｔは、
“０”，“１”のレベル反転動作（ｔ2，ｔ3，ｔ5，ｔ
6）になる。尚、パワーオンリセット回路５３ｋからの
ＰＯＲ＝“０”出力は、数μｓｅｃ程度としているた
め、レベル反転動作になる時点では既にＲＢは解除
（“０”→“１”）されている。したがって、エッジ・
カウント回路５３ｍでは出力Ｖｏｕｔのエッジ（立ち下
げエッジ）をカウントアップし始める。

【００３１】このカウントが所定の数（本例では２）に
達すると（ｔ6）、エッジ・カウント回路５３ｍはＳＬ
＝“１”を出力する。したがってＳ端子が“１”レベル
になるため、ヒステリシス・ラッチヒステリシス選択回
路５３ｉはヒステリシス幅設定回路５３ｈの出力をラッ
チしたデータＨ２を出力する。即ち、入力Ｄｉの最大値
Ｄmaxおよび最小値Ｄminから演算されたヒステリシス幅
Ｈ２［＝ｍ（Ｄmax−Ｄmin）］が出力される。ここでｍ
は所定の係数である。

【００３２】以後（時点ｔ7〜）はヒステリシス幅Ｈ２
［＝ｍ（Ｄi4−Ｄi3），……］にてコンパレータ動作が
行われる。上述したごとく、電源オン直後には、所定の
ヒステリシス幅（閾値）Ｈ１を用いてヒステリシス演算
にて、出力ラッチ回路５３ｇの出力Ｖｏｕｔのレベル反
転を判断している。このため、クランク軸の回転に応じ
て直ちに信号検出が可能であり、また所定のクランク角
度回転後は、演算されたヒステリシス幅Ｈ２により一層
高精度な検出を可能にする。

【００３３】ヒステリシス幅Ｈ２を演算するためには、
変化する入力Ｄｉの最大値Ｄmaxおよび最小値Ｄminが決
定していればよい。このタイミングは、最初の無変化時
の値Ｄi0を除き、極大値と極小値とが各一つ存在する時
点ｔ4以降である。したがってこの時点ｔ4以降は、ヒス
テリシス幅ＨｎをＨ１からＨ２に切り替えることが可能
である。例えば、最大値Ｄmaxあるいは最小値Ｄminがス
テップ的に変化した時点ｔ4を検出して、ＳＬ＝“１”
を出力してヒステリシス幅ＨｎをＨ１からＨ２に切り替
えてもよい。このようにすると、一層早期にＨ２にてコ
ンパレータ動作が可能となる。尚、エッジ・カウント回
路５３ｍは立ち上がりのエッジをカウントする構成と
し、立ち上がりのエッジを２つカウントした時点ｔ5
で、ＳＬ＝“１”を出力してヒステリシス幅ＨｎをＨ１
からＨ２に切り替えてもよい。

【００３４】また、この一連の動作にクランクの回転速
度は無関係である。そしてこの一連の動作は、電源オフ
→オンのたびにくり返される。次に演算されたヒステリ
シス幅Ｈ２にてコンパレータ動作がなされている際に、
電源電圧変動や外乱ノイズ等によりＤｉが、異常に大き
くなったり小さくなった場合の処理について説明する。
その場合のタイミングチャートを図５に示す。

【００３５】時点ｔ23までは、図４で説明した時点ｔ7
以降と同一の処理が継続し、時点ｔ24にて、電源電圧変
動や外乱ノイズ等によりコンパレータ５３への出力Ｄｉ
が、異常に小さくなった場合を考える。ヒステリシスリ
ミット判定回路５３ｊは、前回の演算データをヒステリ
シス・ラッチヒステリシス選択回路５３ｉからフィード
バックし、その値と新しく演算されたヒステリシス幅Ｈ
２と比較する。この時、Ｄi13は異常に小さいため、ｍ
（Ｄi12−Ｄi13）は異常に大きな値となり、所定のリミ
ット値を越えてしまい、Ｅｒ＝“０”を出力することに
なる。これにより、ＡＮＤ回路５３ｎには、ＰＯＲ＝
“１”とＥｒ＝“０”とが入力されるので、エッジ・カ
ウント回路５３ｍのＲＢは“０”レベルとなり、前述し
た電源オン時と同様に、ヒステリシス幅Ｈ１にてコンパ
レータ動作がなされる（ｔ24，ｔ25，ｔ27，ｔ28，ｔ2
9）。尚、“０”にリセットされたＳＬ信号は、ヒステ
リシスリミット判定回路５３ｊもリセットするので、直
ちにＥｒは“１”に戻され、エッジ・カウント回路５３
ｍはカウントアップすることができる。

【００３６】時点ｔ29にて、カウント値が２となり、Ｓ
Ｌ＝“１”となるので、以後はヒステリシス幅Ｈ２にて
コンパレータ動作がなされる（ｔ30〜）。このようにし
てＤｉに異常値が入った場合は、少々検出精度が悪くな
る可能性はあるものの、コンパレータ動作が止まるとい
う最悪の事態を避けることができる。図５の例ではＤｉ
が異常に低い場合であったが、異常に高い場合も同じ
く、Ｅｒ＝“０”となるので同一の動作を行う。

【００３７】具体的には、例えばＤｉの最大値Ｄmaxが
「１００」でＤminが「５０」であり、ヒステリシス幅
設定回路５３ｈでは（Ｄmax−Ｄmin）／２が出力される
ように設定されているとすると、出力ラッチ回路５３ｇ
のＶｏｕｔは、Ｄｉ＝７５近辺で反転動作を行うことが
できる。

【００３８】ここで、何らかの影響でＤｉに一瞬ノイズ
として「１５０」が入ったとする。従来技術では、最大
値検出回路５３ｃがこれをＤmaxとして検出するとヒス
テリシス幅設定回路５３ｈの出力は、「５０」となり、
正常のＤｉの振幅Ｄmax−Ｄmin＝５０と同じになり、コ
ンパレータ動作をできない。

【００３９】本実施例では、ヒステリシスリミット判定
回路５３ｊが、正常時のヒステリシス・ラッチヒステリ
シス選択回路５３ｉのラッチ出力「２５」とヒステリシ
ス幅設定回路５３ｈの異常出力「５０」とを比較し、リ
ミット値（例えばヒステリシス・ラッチヒステリシス選
択回路５３ｉの出力の±５０％）を越えるので、ヒステ
リシスリミット判定回路５３ｊがＥｒ＝“０”を出力
し、所望の動作とすることができる。

【００４０】図４の説明の場合と同様に、ヒステリシス
幅Ｈ２を演算するためには、ノイズ以外のＤｉの最大値
Ｄmaxおよび最小値Ｄminが得られていればよい。このタ
イミングは、ノイズ以後極大値と極小値とが各一つ現れ
てＤminがステップ的に変化した時点ｔ26である。した
がってＤmaxあるいはＤminのステップ的変化時点以降
は、ヒステリシス幅ＨｎをＨ１からＨ２に切り替えるこ
とが可能である。例えば、最大値Ｄmaxあるいは最小値
Ｄminがステップ的に変化した時点ｔ26以降、ＳＬ＝
“１”を出力してヒステリシス幅ＨｎをＨ１からＨ２に
切り替えてもよい。このようにすると、一層早期にＨ２
にてコンパレータ動作が可能となる。尚、エッジ・カウ
ント回路５３ｍは立ち上がりのエッジをカウントする構
成とし、立ち上がりのエッジを２つカウントした時点ｔ
28で、ＳＬ＝“１”を出力してヒステリシス幅ＨｎをＨ
１からＨ２に切り替えてもよい。

【００４１】上記実施例において、ヒステリシス幅Ｈ１
が所定閾値に該当し、ヒステリシス幅Ｈ２が閾値設定手
段で設定される閾値に該当し、最大値検出回路５３ｃ，
最小値検出回路５３ｄおよびヒステリシス幅設定回路５
３ｈが閾値設定手段に該当し、現在値ラッチ回路５３
ａ，基準値判定及びラッチ回路５３ｂ，差分検出回路５
３ｅ，ヒステリシス演算回路５３ｆおよび出力ラッチ回
路５３ｇが２値化手段に該当し、ヒステリシスリミット
判定回路５３ｊ，パワーオンリセット回路５３ｋ，ＡＮ
Ｄ回路５３ｎおよびエッジ・カウント回路５３ｍが判定
手段に該当し、ヒステリシス・ラッチヒステリシス選択
回路５３ｉが所定閾値出力手段に該当する。

【００４２】

【発明の効果】請求項１記載の発明では、閾値の設定が
判定手段にて異常であると判定された場合には、所定閾
値出力手段が、２値化手段に対して上記閾値設定手段か
らの閾値に代えて所定閾値を出力する。このことにより
信頼できる２値化信号が出力できる。

【００４３】判定手段が、電源オン時から上記２値化手
段の２値出力の切替が所定回数なされるまでは、異常で
あると判定するものである場合は、好ましいタイミング
で、閾値設定手段にて設定された閾値により２値化する
処理に戻ることができる。特に立ち上がりあるいは立ち
下がりの回数が２回であるタイミングを捉えれば、早い
タイミングで、閾値設定手段にて設定された閾値により
２値化する処理に戻ることができる。

【００４４】判定手段が、閾値設定手段により設定され
る閾値が所定範囲から外れている場合に異常と判定する
ものとする場合は、所定閾値出力手段が、２値化手段に
対して上記閾値設定手段からの閾値に代えて所定閾値を
出力する。このことにより信頼できる２値化信号が出力
できる。この場合も、閾値が所定範囲から外れた時から
２値化手段の２値出力の切替が所定回数なされるまでは
異常であると判定するものであれば、好ましいタイミン
グで、閾値設定手段にて設定された閾値により２値化す
る処理に戻ることができる。特に立ち上がりあるいは立
ち下がりの回数が２回であるタイミングを捉えれば、早
いタイミングで、閾値設定手段にて設定された閾値によ
り２値化する処理に戻ることができる。

【００４５】上記所定範囲は、前回設定された閾値に基
づいて設定されていれば、異常が一層適切に判定でき
る。

【図面の簡単な説明】

【図１】 本実施例のコンパレータの機能ブロック図で
ある。

【図２】 本実施例のコンパレータを含む磁気検出回路
の機能ブロック図である。

【図３】 回転速度検出装置の構成説明図である。

【図４】 回転速度検出装置の電源オン時のタイミング
チャートである。

【図５】 異常発生時のタイミングチャートである。

【符号の説明】

４０…モールドＩＣ ５０…磁気検出
回路 ５１…周波数差数値化回路 ５２…デジタル
フィルタ ５３…コンパレータ ５３ａ…現在値
ラッチ回路 ５３ｂ…基準値判定及びラッチ回路 ５３ｃ…最大値
検出回路 ５３ｄ…最小値検出回路 ５３ｅ…差分検
出回路 ５３ｆ…ヒステリシス演算回路 ５３ｇ…出力ラ
ッチ回路 ５３ｈ…ヒステリシス幅設定回路 ５３ｉ…ヒステリシス・ラッチヒステリシス選択回路 ５３ｊ…ヒステリシスリミット判定回路 ５３ｋ…パワーオンリセット回路 ５３ｍ…エッジ
・カウント回路 ５３ｎ…ＡＮＤ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 極大と極小とが繰り返される入力信号の
   変化に基づいて閾値を設定する閾値設定手段と、 該閾値に基づいて前記入力信号を２値化信号に変換する
   ２値化手段と、を備えたことにより、前記入力信号を２
   値化信号に変換して出力する２値化変換回路において、 上記閾値の設定が異常であるか否かを判定する判定手段
   と、 該判定手段にて異常であると判定された場合に、上記２
   値化手段に対して上記閾値設定手段からの閾値に代えて
   所定閾値を出力する所定閾値出力手段と、を備えたこと
   を特徴とする２値化変換回路。
2. 【請求項２】 上記判定手段が、電源オン時から上記２
   値化手段の２値出力の切替が所定回数なされるまでは、
   異常であると判定する請求項１記載の２値化変換回路。
3. 【請求項３】 上記判定手段が、上記閾値設定手段によ
   り設定される閾値が所定範囲から外れている場合に、異
   常と判定する請求項１または２記載の２値化変換回路。
4. 【請求項４】 上記判定手段が、上記閾値設定手段によ
   り設定される閾値が所定範囲から外れた時から上記２値
   化手段の２値出力の切替が所定回数なされるまでは、異
   常と判定する請求項３記載の２値化変換回路。
5. 【請求項５】 上記所定範囲が、前回設定された閾値に
   基づいて設定される請求項３または４記載の２値化変換
   回路。