JPH07225710A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 画像の入力処理、出力処理などのデータ転送
にかかるオーバーヘッドタイムを実質的に無くす。 【構成】 ３つの画像記憶部１０４、１０５及び１０６
と、画像データの流れを切替える画像データ流切替部１
０３、３つの画像記憶部が各々、画像入力処理用、画像
出力処理用、演算処理用として並列に機能するように、
画像データ流切替部１０３、画像記憶部１０４、１０５
及び１０６に対して適切な制御信号を発生するトリプル
バッファ制御部１０２、画像演算処理、全体の制御など
を行なう中央処理部１０１が具備されている。また、画
像入力処理にマップされた画像記憶部、画像出力処理に
マップされた画像記憶部、演算対象の画像データを保持
している画像記憶部の３つ各々を機能別の一定のメモリ
空間にマップするための画像メモリデコード部１０８を
有している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は動画像処理装置に係わ
り、特に画像処理スループット向上を計った画像処理装
置に関する。

【０００２】

【従来の技術】動画像処理は、画像を観測してディジタ
ル化する入力（サンプリング）処理、入力した画像を認
識し易い形に変換する等の処理を行う演算処理、画像処
理結果を表示、記録する出力処理の３つの基本的処理単
位からなる。そして、これらの３つの処理を逐次繰り返
すことにより動画像処理を実現している。

【０００３】従来の画像処理装置の一例のブロック図を
図６に示す。中央処理部（例えば、ＣＰＵ）１１と１つ
の画像記憶部１２とが具備されており、この画像記憶部
１２の機能を時間的に順次切替えることによって上記し
た３つの基本的処理単位を中央処理部１１は処理してい
る。即ち、従来、画像処理にあたって以下のような方法
が実施されている。

【０００４】まず、中央処理部１１が画像データ流切替
部１３に制御信号を送り、画像データ流切替部１３はこ
の制御信号に応答して画像記憶部１２に画像データ入力
ポート２２からの画像データ流が画像記憶部１２に入力
されるように切替え、時間順次に送られてくる画像デー
タ１フレーム分を画像記憶部１２に書き込む（入力処
理）。

【０００５】画像データ１フレームが画像記憶部１２に
書き込み完了した時点で、中央処理部１１は画像データ
流切替部１３に再び制御信号を送り画像データの書き込
みを停止させ、画像記憶部１２を中央処理部１１がアク
セスできるように切替え、画像記憶部１２の画像データ
に対して演算処理を行なう（演算処理）。

【０００６】演算処理完了後、中央処理部１１は画像デ
ータ流切替部１３に制御信号を再度送り、画像記憶部１
２の処理済み画像データを画像データ出力ポート２３へ
出力するように回路を切替える（出力処理）。

【０００７】

【発明が解決しようとする課題】このように従来の方法
では、１つの画像記憶部を使用して入力、演算、出力の
３つの基本的画像処理を実行しているので、中央処理部
からの制御信号により画像データを流れ等を切替えて３
つの処理を時間的にシーケンシャルに行う必要がある。
それ故、一回の処理サイクルの間では、必然的に画像入
力、画像出力にかかる時間（例えば、ＮＴＳＣ動画像の
場合約３３ｍｓ）が必要となってしまう。

【０００８】このため、これがオーバーヘッドタイムと
なり、動画像処理のスループットを下げる原因になって
いた。

【０００９】本発明は、上記課題を解決するために発明
されたものであり、画像の入力処理、出力処理などデー
タ転送にかかるオーバーヘッドタイムを実質的に無くす
ことが可能な動画像処理のための画像処理装置を提供す
ることを目的とする

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明による画像処理装置は、第１、第２及び第３
の画像記憶手段と、第１、第２及び第３の画像記憶手段
に夫々接続されており、画像データを入力するための入
力手段及び画像データを出力するための出力手段を有
し、入力手段から画像記憶手段のいずれか１つへ並びに
画像記憶手段のいずれか１つから出力手段への画像デー
タの流れを制御信号に応答して処理サイクル毎に切替え
る画像データ流切替手段と、１つの処理サイクルでは画
像入力処理、画像出力処理及び演算処理のいずれか１つ
の処理のために各画像記憶手段が使用されかつ処理の全
てが画像記憶部を用いて実行され、並びに、処理サイク
ル間では入力処理、演算処理及び出力処理がこの順番で
各画像記憶部へ割り当てられる処理が切替えられるよう
に、制御信号を発生する制御手段と、画像演算処理を実
行し、制御手段を制御する中央処理手段とを備えた。

【００１１】本発明の好ましい特徴によれば、制御手段
は、中央処理手段から発せられたトリガ信号に応答し
て、画像記憶手段の夫々に画像入力処理、画像出力処理
及び演算処理のいずれかを割り当てるかを決定する内部
に保持している情報を変化させ、情報に応じて制御信号
を送出して画像データ流切替手段を制御するトリプルバ
ッファ制御手段と、画像記憶部の夫々が画像入力処理、
画像出力処理及び演算処理のいずれかに割り当てるかを
示すトリプルバッファ制御手段から送出された制御信号
に応答して、中央処理手段から送出されたアドレス信号
に従って中央処理手段が画像記憶手段にアクセスするよ
うに画像記憶手段のいずれかを選択する信号を発生する
画像メモリデコード手段とを備えた。

【００１２】本発明の更なる好ましい特徴によれば、ト
リプルバッファ制御手段は、直列に接続されており、各
クロック入力がトリガ信号を受け取るように中央処理手
段にそれぞれ接続され且つ各反転出力から制御信号をそ
れぞれ送出する３つのＤ型フリップフロップと、１つの
入力が中央処理手段に接続され且つ他の入力が最終段の
Ｄ型フリップフロップの出力に接続され、出力が初段の
Ｄ型フリップフロップのデータ入力に接続されたＯＲゲ
ートとを含んでおり、画像データ流切替手段は、それぞ
れの出力端子が出力手段にともに接続され且つそれぞれ
の入力端子が第１、第２及び第３の画像記憶手段のいず
れか一つにに接続されており、制御信号を受け取るべく
それぞれのゲート端子が各Ｄ型フリップフロップの各反
転出力に接続された３つのバッファを備えた第１のバッ
ファ手段と、それぞれの入力端子が入力手段にともに接
続され且つそれぞれの出力端子が第１、第２及び第３の
画像記憶手段のいずれか一つに接続されており、制御信
号を受け取るべくそれぞれのゲート端子が各Ｄ型フリッ
プフロップの各反転出力に接続された３つのバッファを
備えた第２のバッファ手段とを含んでおり、画像メモリ
デコード手段は、制御信号をそれぞれ受け取る３つのＮ
ＡＮＤゲートと、３つのＮＡＮＤゲートの出力に接続さ
れたの少なくとも３つの入力、及び中央処理装置からア
ドレス信号を受け取るべための入力をそれぞれ有した３
つのマルチプレクサとを含んでいる。

【００１３】

【作用】本発明による画像処理装置の画像データ流切替
手段は上記のように構成されたので、入力手段から３つ
の画像記憶手段のいずれか１つへ並びに３つの画像記憶
手段のいずれか１つから出力手段への画像データの流れ
を、制御手段から発せられる制御信号に応答して処理サ
イクル毎に切替える。また、制御手段は、１つの処理サ
イクルでは画像入力処理、画像出力処理及び演算処理の
いずれか１つの処理のために各画像記憶手段が使用され
かつ処理の全てが画像記憶部を用いて実行され、並び
に、処理サイクル間では入力処理、演算処理及び出力処
理がこの順番で各画像記憶部へ割り当てられる処理が切
替えられるように、制御信号を発生する。

【００１４】従って、以上のように構成された画像処理
装置において、画像の入力処理及び画像の出力処理が、
中央処理部が行う画像の演算処理と同時に行なえるよう
になり、画像の入力処理、出力処理に要するオーバーヘ
ッド時間は実質的に０となり、動画像処理のスループッ
トを向上させることが可能となる。

【００１５】

【実施例】以下、本発明の一実施例を図を参照しながら
説明する。

【００１６】図１は、本発明の一実施例による画像処理
装置の構成の概略を示すブロック図である。図に示すよ
うに、画像処理装置は３つの画像記憶部１０４、１０５
及び１０６を備えている。これらの画像記憶部は、各
々、画像入力用、演算処理用、画像出力用の３つの機能
に対応しており、１処理サイクル内では同時並列的に別
々に機能しかつ処理サイクル間では順次その機能をロー
テーションするように構成されている。この様な処理を
実行するために、これらの画像記憶部の画像データの入
出力は、トリプルバッファ制御部１０２によって制御さ
れる。

【００１７】第１から第３の画像記憶部１０４、１０５
及び１０６は、夫々、マルチポートメモリで構成されて
おり、これらの画像記憶部のシーケンシャルアクセスポ
ートは、バス２０４、２０５及び２０６を介して画像デ
ータ流切替部１０３に接続され、それぞれのランダムア
クセスポートは、バス２１０、２１１及び２１２を介し
て中央処理部１０１に接続されている。

【００１８】画像データ流切替部１０３は、画像データ
入力ポート２０７と、画像データ出力ポート２０８と、
及び画像記憶部１０４、１０５、１０６に各々バス２０
４、２０５及び２０６を介して接続された３つのポート
とを有する。

【００１９】画像データ入力ポート２０７は、外部のＡ
／Ｄコンバータなどの量子化画像データ生成手段に接続
されており、処理対象である画像データ流れを受容す
る。

【００２０】画像データ出力ポート２０８は、外部のＤ
／Ａコンバータなどの画像データ表示手段に接続されて
おり、当該画像処理装置で処理された画像データ流れを
該表示手段へと伝送する。

【００２１】画像データ流切替部１０３は、トリプルバ
ッファ制御部１０２からの制御ライン２０２を介して制
御信号を受信するように構成されており、制御信号に応
答して画像入力ポート２０７を介して受信した画像デー
タ流を、画像記憶部１０４、１０５及び１０６のいずれ
か一つに伝送する。即ち、画像データ流切替部１０３
は、制御信号に応じて画像記憶部１０４又は画像記憶部
１０５又は画像記憶部１０６を選択し、選択された画像
記憶部には画像データ流が書き込まれる。また、画像デ
ータ流れが画像処理装置から表示手段へと伝送される場
合、同様に、画像記憶部１０４、１０５及び１０６のう
ち制御信号により選択された１つの画像記憶部から画像
データが画像出力ポート２０８へと連続的に出力され
る。

【００２２】トリプルバッファ制御部１０２は、処理サ
イクルの切り替わりを意味する中央処理部１０１からの
トリガ信号を信号ライン２０１を介して受け、どの機能
（入力処理、演算処理、出力処理）をどの画像記憶部に
マップするかの情報を保持する内部レジスタに作用して
この情報を変化させ、画像データ流切替部１０３、画像
記憶部１０４、１０５及び１０６、並びに画像メモリデ
コード部１０８、の各々に適切な２つの制御信号を制御
ライン２０２及び２０３を介して送る。

【００２３】図２Ａ及び２Ｂは、画像記憶部の中央処理
部１０１のメモリ空間内における位置を示す図である。
これらの図において、トリプルバッファ制御部１０２の
内部レジスタは、入力処理にマップされている画像記憶
部を指定している入力処理画像メモリアクセス領域９０
１と、演算処理にマップされている画像記憶部を指定し
ている演算処理画像メモリアクセス領域９０２と、出力
処理にマップされている画像記憶部を指定している出力
処理画像メモリアクセス領域９０３とを含んでいる。図
１に示す画像メモリデコード部１０８は、図２Ａ又は図
２Ｂに示した内部レジスタの情報に基づいて中央処理部
１０１が一定の機能の画像記憶部を一定のメモリ空間に
おいてアクセスできるようにするためのものである。こ
の結果、画像メモリデコード部１０８は、トリプルバッ
ファ制御部１０２から信号ライン２０３を介して送信さ
れる制御信号から画像記憶部１０４、１０５及び１０６
がそれぞれどの機能にマップされているかの情報を取り
だし、中央処理部１０１からのアドレス信号に従って適
切な画像記憶部を選択する信号を発生する。

【００２４】次に、以上のように構成される画像処理装
置の動作について図２Ａ及び図２Ｂを参照しながら説明
する。上記トリプルバッファ機構において、例えば、画
像データ１フレームの転送に要する時間（ＮＴＳＣの場
合約３３ｍｓ）又は１サイクルの画像処理時間が、１フ
レームの転送に要する時間より長くなる場合は、１フレ
ームの転送時間に要する時間の整数倍の時間で中央処理
部１０１がトリガ信号をトリプルバッファ制御部１０２
に対し信号ライン２０１を介して印加するように構成す
る。

【００２５】このようにすると、画像記憶部１０４、１
０５及び１０６の各々が、あるサイクルでは (a)画像記憶部１０４：入力処理（Ｉｎｐｕｔ） (b)画像記憶部１０５：演算処理（Ｐｒｏｃｅｓｓｉｎ
ｇ） (c)画像記憶部１０６：出力処理（Ｏｕｔｐｕｔ） の様にマップされていたとしたら、次のサイクルでは (a)画像記憶部１０４：演算処理 (b)画像記憶部１０５：出力処理 (c)画像記憶部１０６：入力処理 のようにマップされなおされ、あるサイクルｎにおい
て、入力処理を行なっていた画像記憶部１０４は入力が
完了した画像データを処理するために次のサイクルｎ＋
１では演算処理にマップされ、演算処理にマップされて
いた画像記憶部１０５はその演算処理結果を出力するた
めに次のサイクルｎ＋１では出力処理へマップされ、出
力処理を行なっていた画像処理部１０６は入力処理へマ
ップされ、というように動作する。

【００２６】上記したように、画像メモリデコード部１
０８により中央処理部１０１から見える画像メモリのア
ドレス空間は、図２Ａ及び２Ｂに示す如く、一定の機能
を行なっているメモリが一定のアドレス空間にマップさ
れるようになっている。即ち、入力処理画像メモリアク
セス領域９０１には入力処理にマップされている画像記
憶部がつねに見えており、演算処理画像メモリアクセス
領域９０２には演算処理にマップされている画像記憶部
がつねに見えており、出力処理画像メモリアクセス領域
９０３には出力処理にマップされている画像記憶部がつ
ねに見えている。例えば、図２Ａ及び２Ｂにおいて、上
記説明における演算処理画像メモリアクセス領域９０２
には、サイクルｎにおいては画像記憶部１０５がマップ
され、サイクルｎ＋１においては画像記憶部１０６がマ
ップされる。

【００２７】以上述べたように、上記実施例によれば、
画像の入力処理及び画像の出力処理が、中央処理部によ
る画像の演算処理と同時に実行されるので、画像の入力
処理、出力処理に要するオーバーヘッド時間は実質的に
０となり、動画像処理のスループットを向上させること
が可能となる。

【００２８】次に、上記したトリプルバッファ方式画像
処理装置の一実施例の各構成部の具体的な回路例につい
て、図３から図５を参照しながら説明する。

【００２９】図３は、トリプルバッファ制御部１０２の
一具体例の構成を示すブロック図である。図に示すよう
に、トリプルバッファ制御部１０２は、１つのＯＲゲー
ト１０２ａと、３つのＤ型フリップフロップ（Ｄ ｆｌ
ｉｐーｆｌｏｐ）１０２ｂ、１０２ｃ及び１０２ｄとを
備えた循環したシフトレジスタとして実現される。

【００３０】ＯＲゲート１０２ａの１つの入力には、中
央処理部からの論理状態”１”のイニシャライズパルス
が入力されるようになされおり、出力は第１段のＤフリ
ップフロップ１０２ｂのデータ入力（Ｄ）に接続されて
いる。Ｄフリップフロップ１０２ｂのＱ出力は第２段の
Ｄフリップフロップ１０２ｃのデータ入力（Ｄ）に接続
されており、また、Ｄフリップフロップ１０２ｃのＱ出
力は第３段のＤフリップフロップ１０２ｄのデータ入力
（Ｄ）に接続されている。そして、Ｄフリップフロップ
１０２ｂのＱ出力はＯＲゲート１０２ａの他の入力に接
続されている。

【００３１】トリプルバッファ制御部１０２は以下に示
すように動作する。まず、システムリセットがＲＥＳＥ
Ｔラインに印加され、３つのＤフリップフロップがクリ
アされる。そして、ＣＰＵからのイニシャライズ信号が
信号ライン２０１ａに印加され且つトリガ信号が信号ラ
イン２０１ｂ（ＣＬＫ）を介して各Ｄフリップフロップ
のクロック（Ｃ）に印加されて、トリプルバッファ制御
部１０２はイニシャライズされる。以後、ライン２０１
ａに論理状態”０”のパルス、ライン２０１ｂにトリガ
信号を与えることで、３つのフリップフロップはつねに
どれかが状態１でその他は状態０という動作をする。即
ち、トリガ信号が信号ライン２０１ｂを介して印加され
ることによって３つの状態が循環する。

【００３２】フリップフロップ１０２ｂ、１０２ｃ及び
１０２ｄの各反転出力Ｑはそれぞれ制御信号ライン２０
２ａ、２０２ｂ及び２０２ｃを介した画像データ流切換
部制御信号として、さらに、制御信号ライン２０３ａ、
２０３ｂ及び２０３ｃを介した画像メモリデーコード部
制御信号として出力される。

【００３３】次に、上記実施例による画像データ流切替
部の一具体例について図４を参照しながら説明する。

【００３４】図１に示した画像データ流切替部１０３
は、図４に示すように、６組の３状態バッファ（３−ｓ
ｔａｔｅ Ｂｕｆｆｅｒ）１０３ａ、１０３ｂ、１０３
ｃ、１０３ｄ、１０３ｅ及び１０３ｆを具備している。
図４に示すように、３状態バッファ１０３ａ、１０３ｂ
及び１０３ｃのそれぞれのＹ１からＹ８の出力端子は出
力ポート２０８にともに接続され、Ａ１からＡ８の入力
端子はバス２０４、２０５及び２０６にそれぞれ接続さ
れている。同様に、３状態バッファ１０３ｄ、１０３ｅ
及び１０３ｆのそれぞれのＹ１からＹ８の出力端子はバ
ス２０４、２０５及び２０６にそれぞれ接続され、Ａ１
からＡ８の入力端子は入力ポート２０７にともに接続さ
れている。

【００３５】画像データ流切替部１０３は、トリプルバ
ッファ制御部１０２から送信される制御信号を信号ライ
ン２０２ａ、２０２ｂ及び２０２ｃを介して各３状態バ
ッファのＧ２Ｂ端子で受信し、適切な３状態バッファを
オン・オフする。

【００３６】例えば、信号ライン２０２ａが”０”論理
レベルに維持され、信号ライン２０２ｂ及び２０２ｃが
ともに”１”論理レベルに維持されている場合、バッフ
ァ１０３ｅ及び１０３ｆがオフで、バッファ１０３ｄが
オンとなり、信号ライン２０７を介して伝送されてくる
画像データはバッファ１０３ｄを通って信号ライン２０
４へ流れる。同時に、バッファ１０３ａ及び１０３ｃが
オフで、バッファ１０３ｂがオンであり、信号ライン２
０５からの画像データはバッファ１０３ｂを通って信号
ライン２０８へと流れる。

【００３７】このようにして、制御信号レベルが各制御
信号ライン２０２ａ、２０２ｂ及び２０２ｃにおいて、
（ａ）（２０２ａ、２０２ｂ、２０２ｃ）＝（０、１、
１）であるならば、（２０７→２０４、２０５→２０
８）のように画像データが流れ、（ｂ）（２０２ａ、２
０２ｂ、２０２ｃ）＝（１、０、１）であるならば、
（２０７→２０５、２０６→２０８）のように画像デー
タが流れ、（ｃ）（２０２ａ、２０２ｂ、２０２ｃ）＝
（１、１、０）であるならば、（２０７→２０６、２０
４→２０８）のように画像データが流れ、るように構成
された画像データ流切替部１０３が実現される。

【００３８】次に、図１に示した画像メモリデコード部
１０８の一具体的について図５を参照しながら説明す
る。

【００３９】図５に示すように、画像メモリデコード部
１０８は、３つのＮＡＮＤゲート１０８ａ、１０８ｂ及
び１０８ｃと、３つの４対１マルチプレクサ（４ｔｏ１
Ｍｕｌｔｉｐｌｅｘｅｒ）１０８ｄ、１０８ｅ及び１
０８ｆとを具備している。

【００４０】３つのＮＡＮＤゲート１０８ａ、１０８ｂ
及び１０８ｃは、それぞれ、３つの信号ライン２０３
ａ、２０３ｂ及び２０３ｃの異なる２つの組み合わせを
入力に接続され、各出力は４対１マルチプレクサ１０８
ｄ、１０８ｅ及び１０８ｆのＤ０、Ｄ１及びＤ２端子に
図のように接続されている。

【００４１】信号ライン２０９ａ及び２０９ｂを介して
中央処理部からのアドレス信号が付加され、信号ライン
２０９ａ及び２０９ｂのそれぞれの論理レベルが、（２
０９ａ、２０９ｂ）＝（０、０）であるならば演算処理
に割り当てられている画像記憶部がイネーブルされ、
（２０９ａ、２０９ｂ）＝（１、０）であるならば入力
処理に割り当てられている画像記憶部がイネーブルさ
れ、（２０９ａ、２０９ｂ）＝（０、１）であるならば
出力処理に割り当てられている画像記憶部がイネーブル
される。

【００４２】即ち、上記のように構成された画像メモリ
デコード部は以下のように動作する。

【００４３】信号ライン２０３ａ、２０３ｂ及び２０３
ｃの論理レベルが（２０３ａ、２０３ｂ、２０３ｃ）＝
（０、１、１）の場合、信号ライン２０９ａ及び２０９
ｂの論理レベルが（２０９ａ、２０９ｂ）＝（０、０）
であると、信号ライン２１３、２１４及び２１５の論理
レベルが（２１３、２１４、２１５）＝（１、１、０）
となり、信号ライン２１５に接続され演算処理に割り当
てられいる第３画像記憶部がアクティブになる。また、
この場合、（２０９ａ、２０９ｂ）＝（０、１）である
ならば信号ライン２１３に接続され入力処理に割り当て
られている第１画像記憶部がイネーブルされ、（２０９
ａ、２０９ｂ）＝（１、０）であるならば信号ライン２
１４に接続され出力処理に割り当てられている第２画像
記憶部がイネーブルされる。

【００４４】以下同様に、信号ライン２０３ａ、２０３
ｂ及び２０３ｃの論理レベルが（２０３ａ、２０３ｂ、
２０３ｃ）＝（１、０、１）の場合、信号ライン２０９
ａ及び２０９ｂの論理レベルが（２０９ａ、２０９ｂ）
＝（０、０）であると、信号ライン２１３、２１４及び
２１５の論理レベルが（２１３、２１４、２１５）＝
（１、０、１）となり、信号ライン２１４に接続され演
算処理に割り当てられいる第２画像記憶部がアクティブ
になる。また、この場合、（２０９ａ、２０９ｂ）＝
（０、１）であるならば信号ライン２１５に接続され入
力処理に割り当てられている第３画像記憶部がイネーブ
ルされ、（２０９ａ、２０９ｂ）＝（１、０）であるな
らば信号ライン２１３に接続され出力処理に割り当てら
れている第１画像記憶部がイネーブルされる。

【００４５】また、信号ライン２０３ａ、２０３ｂ及び
２０３ｃの論理レベルが（２０３ａ、２０３ｂ、２０３
ｃ）＝（１、１、０）の場合、信号ライン２０９ａ及び
２０９ｂの論理レベルが（２０９ａ、２０９ｂ）＝
（０、０）であると、信号ライン２１３、２１４及び２
１５の論理レベルが（２１３、２１４、２１５）＝
（０、１、１）となり、信号ライン２１３に接続され演
算処理に割り当てられいる第１画像記憶部がアクティブ
になる。また、この場合、（２０９ａ、２０９ｂ）＝
（０、１）であるならば信号ライン２１４に接続され入
力処理に割り当てられている第２画像記憶部がイネーブ
ルされ、（２０９ａ、２０９ｂ）＝（１、０）であるな
らば信号ライン２１５に接続され出力処理に割り当てら
れている第３画像記憶部がイネーブルされる。

【００４６】

【発明の効果】以上詳細に説明したように、本発明によ
る画像処理装置は、第１、第２及び第３の画像記憶手段
と、第１、第２及び第３の画像記憶手段に夫々接続され
ており、画像データを入力するための入力手段及び画像
データを出力するための出力手段を有し、入力手段から
画像記憶手段のいずれか１つへ並びに画像記憶手段のい
ずれか１つから出力手段への画像データの流れを制御信
号に応答して処理サイクル毎に切替える画像データ流切
替手段と、１つの処理サイクルでは画像入力処理、画像
出力処理及び演算処理のいずれか１つの処理のために各
画像記憶手段が使用されかつ処理の全てが画像記憶部を
用いて実行され、並びに、処理サイクル間では入力処
理、演算処理及び出力処理がこの順番で各画像記憶部へ
割り当てられる処理が切替えられるように、制御信号を
発生する制御手段と、画像演算処理を実行し、制御手段
を制御する中央処理手段とを備えたので、画像の入力処
理、出力処理が、中央処理部による画像の演算処理と同
時に行なえるようになり、画像の入力処理、出力処理に
かかるオーバーヘッド時間を実質的に０にすることが可
能となる。これによって動画像処理のスループットは向
上する。

【図面の簡単な説明】

【図１】本発明の一実施例による画像処理装置の全体構
成を示すブロック図である。

【図２Ａ】一処理サイクルにおける画像記憶部の中央処
理部メモリ空間内における位置を示す説明図である。

【図２Ｂ】図２Ａに示す画像記憶部の中央処理部メモリ
空間内における位置に続く処理サイクルにおける画像記
憶部の中央処理部メモリ空間内における位置を示す説明
図である。

【図３】本発明によるトリプルバッファ制御部の一具体
例である。

【図４】本発明による画像データ流切替部の一具体例で
ある。

【図５】本発明による画像メモリデコード部の一具体例
である。

【図６】従来の画像処理装置の概略構成を示すブロック
図である。

【符号の簡単な説明】 １０１ 中央処理部 １０２ トリプルバッファ制御部 １０３ 画像データ流切替部 １０４、１０５、１０６ 画像記憶部 １０８ 画像メモリデコード部 ２０７ 画像データ入力ポート ２０８ 画像データ出力ポート １０２ａ ＯＲゲート １０２ｂ、１０２ｃ、１０２ｄ Ｄ型フリップフロップ １０３ａ、１０３ｂ、１０３ｃ、１０３ｄ，１０３ｅ、
１０３ｆ ３状態バッファ １０８ａ、１０８ｂ、１０８ｃ ＮＡＮＤゲート １０８ｄ，１０８ｅ、１０８ｆ マルチプレクサ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１、第２及び第３の画像記憶手段と、 前記第１、第２及び第３の画像記憶手段に夫々接続され
   ており、画像データを入力するための入力手段及び画像
   データを出力するための出力手段を有し、前記入力手段
   から前記画像記憶手段のいずれか１つへ並びに前記画像
   記憶手段のいずれか１つから前記出力手段への画像デー
   タの流れを制御信号に応答して処理サイクル毎に切替え
   る画像データ流切替手段と、 １つの処理サイクルでは画像入力処理、画像出力処理及
   び演算処理のいずれか１つの処理のために各画像記憶手
   段が使用されかつ前記処理の全てが前記画像記憶部を用
   いて実行され、並びに、処理サイクル間では入力処理、
   演算処理及び出力処理がこの順番で各画像記憶部へ割り
   当てられる処理が切替えられるように、前記制御信号を
   発生する制御手段と、 画像演算処理を実行し、前記制御手段を制御する中央処
   理手段とを備えたことを特徴とする画像処理装置。
2. 【請求項２】 前記制御手段は、 前記中央処理手段から発せられたトリガ信号に応答し
   て、前記画像記憶手段の夫々に画像入力処理、画像出力
   処理及び演算処理のいずれかを割り当てるかを決定する
   内部に保持している情報を変化させ、前記情報に応じて
   前記制御信号を送出して前記画像データ流切替手段を制
   御するトリプルバッファ制御手段と、 前記画像記憶部の夫々が画像入力処理、画像出力処理及
   び演算処理のいずれかに割り当てるかを示す前記トリプ
   ルバッファ制御手段から送出された前記制御信号に応答
   して、前記中央処理手段から送出されたアドレス信号に
   従って前記中央処理手段が前記画像記憶手段にアクセス
   するように前記画像記憶手段のいずれかを選択する信号
   を発生する画像メモリデコード手段とを備えたことを特
   徴とする請求項１に記載された画像処理装置。
3. 【請求項３】 前記トリプルバッファ制御手段は、直列
   に接続されており、各クロック入力が前記トリガ信号を
   受け取るように前記中央処理手段にそれぞれ接続され且
   つ各反転出力から前記制御信号をそれぞれ送出する３つ
   のＤ型フリップフロップと、１つの入力が前記中央処理
   手段に接続され且つ他の入力が最終段のＤ型フリップフ
   ロップの出力に接続され、出力が初段のＤ型フリップフ
   ロップのデータ入力に接続されたＯＲゲートとを含んで
   おり、 前記画像データ流切替手段は、それぞれの出力端子が前
   記出力手段にともに接続され且つそれぞれの入力端子が
   前記第１、第２及び第３の画像記憶手段のいずれか一つ
   にに接続されており、前記制御信号を受け取るべくそれ
   ぞれのゲート端子が各Ｄ型フリップフロップの各反転出
   力に接続された３つのバッファを備えた第１のバッファ
   手段と、それぞれの入力端子が前記入力手段にともに接
   続され且つそれぞれの出力端子が前記第１、第２及び第
   ３の画像記憶手段のいずれか一つに接続されており、前
   記制御信号を受け取るべくそれぞれのゲート端子が各Ｄ
   型フリップフロップの各反転出力に接続された３つのバ
   ッファを備えた第２のバッファ手段とを含んでおり、 前記画像メモリデコード手段は、前記制御信号をそれぞ
   れ受け取る３つのＮＡＮＤゲートと、前記３つのＮＡＮ
   Ｄゲートの出力に接続されたの少なくとも３つの入力、
   及び前記中央処理装置からアドレス信号を受け取るべた
   めの入力をそれぞれ有した３つのマルチプレクサとを含
   んでいる請求項２に記載の画像処理装置。