JPH07221299A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07221299A JPH07221299A JP1020894A JP1020894A JPH07221299A JP H07221299 A JPH07221299 A JP H07221299A JP 1020894 A JP1020894 A JP 1020894A JP 1020894 A JP1020894 A JP 1020894A JP H07221299 A JPH07221299 A JP H07221299A
- Authority
- JP
- Japan
- Prior art keywords
- film
- phosphorus
- oxide film
- polycrystalline silicon
- silicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【構成】本発明においては、半導体基板をゲ−ト酸化膜
形成後に、減圧ＣＶＤ炉において大気圧の酸素雰囲気中
で加熱する。加熱後、連続して同一の減圧ＣＶＤ炉にお
いて多結晶シリコン膜を形成する。よって、多結晶シリ
コン膜の堆積の直前に酸化により有機物を除去し、連続
して同一の装置内で多結晶シリコン膜の堆積を行うこと
で、環境からの有機物の影響を低減する。 【効果】本発明におけるゲ−ト電極形成方法によれば、
ゲ−ト酸化膜１３へ有機物の付着が起こった場合、多結
晶シリコン膜１４の堆積の直前に酸化によって有機物を
除去する。また多結晶シリコン膜の堆積を、酸化と同一
の装置内で連続で行うことにより、汚染物の付着を低減
させる。よって、有機物など汚染物によるゲ−ト電極の
耐圧の低下を防ぐことができ、素子に対する信頼性が向
上する。
形成後に、減圧ＣＶＤ炉において大気圧の酸素雰囲気中
で加熱する。加熱後、連続して同一の減圧ＣＶＤ炉にお
いて多結晶シリコン膜を形成する。よって、多結晶シリ
コン膜の堆積の直前に酸化により有機物を除去し、連続
して同一の装置内で多結晶シリコン膜の堆積を行うこと
で、環境からの有機物の影響を低減する。 【効果】本発明におけるゲ−ト電極形成方法によれば、
ゲ−ト酸化膜１３へ有機物の付着が起こった場合、多結
晶シリコン膜１４の堆積の直前に酸化によって有機物を
除去する。また多結晶シリコン膜の堆積を、酸化と同一
の装置内で連続で行うことにより、汚染物の付着を低減
させる。よって、有機物など汚染物によるゲ−ト電極の
耐圧の低下を防ぐことができ、素子に対する信頼性が向
上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にシリコ
ンゲ−トトランジスタのゲ−ト電極の製造方法に関す
る。
ンゲ−トトランジスタのゲ−ト電極の製造方法に関す
る。
【０００２】
【従来の技術】従来のＥ2 ＰＲＯＭのような不揮発性の
メモリ−のゲ−ト酸化膜を形成する場合について図４を
用いて説明する。まず図４（ａ）に示すように、素子分
離領域１０２が形成されている半導体基板１０１を拡散
炉に入れ８００℃のＨＣｌとＯ2 の混合雰囲気で加熱
し、１００オングストロ−ムのゲ−ト酸化膜１０３を形
成した後、減圧ＣＶＤ炉に入れ、何等の処理をせず続け
て２０００オングストロ−ムの第一の多結晶シリコン膜
１０４を堆積し、８５０℃のリン拡散によって第一の多
結晶シリコン膜中にリンを添加する。通常のリソグラフ
ィ−法でリンが添加された第一の多結晶シリコン膜を所
定の形状に加工し、１０００℃の窒素と酸素の混合雰囲
気中で加熱し１５０オングストロ−ムの酸化膜を形成す
る。
メモリ−のゲ−ト酸化膜を形成する場合について図４を
用いて説明する。まず図４（ａ）に示すように、素子分
離領域１０２が形成されている半導体基板１０１を拡散
炉に入れ８００℃のＨＣｌとＯ2 の混合雰囲気で加熱
し、１００オングストロ−ムのゲ−ト酸化膜１０３を形
成した後、減圧ＣＶＤ炉に入れ、何等の処理をせず続け
て２０００オングストロ−ムの第一の多結晶シリコン膜
１０４を堆積し、８５０℃のリン拡散によって第一の多
結晶シリコン膜中にリンを添加する。通常のリソグラフ
ィ−法でリンが添加された第一の多結晶シリコン膜を所
定の形状に加工し、１０００℃の窒素と酸素の混合雰囲
気中で加熱し１５０オングストロ−ムの酸化膜を形成す
る。
【０００３】続けて図４（ｂ）に示すように、シリコン
窒化膜１１１を１５０オングストロ−ム堆積し、さらに
９５０℃の水素燃焼酸化によって、シリコン窒化膜上に
５０オングストロ−ムのシリコン酸化膜１１２を形成す
る。このシリコン酸化膜に何等の処理をせず、４０００
オングストロ−ムの第２の多結晶シリコン膜１１３をＣ
ＶＤ法で堆積し、９００℃のリン拡散で第二の多結晶シ
リコン膜中にリンを添加し、所定のゲ−ト電極構造が完
成する。
窒化膜１１１を１５０オングストロ−ム堆積し、さらに
９５０℃の水素燃焼酸化によって、シリコン窒化膜上に
５０オングストロ−ムのシリコン酸化膜１１２を形成す
る。このシリコン酸化膜に何等の処理をせず、４０００
オングストロ−ムの第２の多結晶シリコン膜１１３をＣ
ＶＤ法で堆積し、９００℃のリン拡散で第二の多結晶シ
リコン膜中にリンを添加し、所定のゲ−ト電極構造が完
成する。
【０００４】また、ＤＲＡＭのような不揮発性メモリ−
以外の場合について、図５を用いて説明する。まず図５
（ａ）に示すように、素子分離領域２０２が形成されて
いる半導体基板上２０１に１００オングストロ−ムのゲ
−ト酸化膜２０３を形成し、何等の処理をせず、多結晶
シリコン膜２０４を減圧ＣＶＤ法で２０００オングスト
ロ−ム堆積し、８５０℃のリン拡散によってリンを添加
する。通常のリソグラフィ法でリンが添加された多結晶
シリコン膜を加工し、９００℃の酸化雰囲気で加熱す
る。次に、２００オングストロ−ムのシリコン酸化膜２
０５を形成する。
以外の場合について、図５を用いて説明する。まず図５
（ａ）に示すように、素子分離領域２０２が形成されて
いる半導体基板上２０１に１００オングストロ−ムのゲ
−ト酸化膜２０３を形成し、何等の処理をせず、多結晶
シリコン膜２０４を減圧ＣＶＤ法で２０００オングスト
ロ−ム堆積し、８５０℃のリン拡散によってリンを添加
する。通常のリソグラフィ法でリンが添加された多結晶
シリコン膜を加工し、９００℃の酸化雰囲気で加熱す
る。次に、２００オングストロ−ムのシリコン酸化膜２
０５を形成する。
【０００５】続いて図５（ｂ）に示すように、シリコン
酸化膜上に常圧ＣＶＤ法によりシリコン酸化膜２１１、
ＢＰＳＧ（ボロンリンシリコンガラス）膜２１２、ＰＳ
Ｇ（リンシリコンガラス）膜を続けて堆積する。９００
℃のリン拡散を行った後、表面に形成されたＰＳＧ膜を
フッ化アンモニウム液で除去し、スパッタ法でＡｌ２１
３を堆積させ、ＤＲＡＭ等の所定のゲ−ト電極構造が完
成する。
酸化膜上に常圧ＣＶＤ法によりシリコン酸化膜２１１、
ＢＰＳＧ（ボロンリンシリコンガラス）膜２１２、ＰＳ
Ｇ（リンシリコンガラス）膜を続けて堆積する。９００
℃のリン拡散を行った後、表面に形成されたＰＳＧ膜を
フッ化アンモニウム液で除去し、スパッタ法でＡｌ２１
３を堆積させ、ＤＲＡＭ等の所定のゲ−ト電極構造が完
成する。
【０００６】以上のような場合、ゲ−ト酸化膜を形成し
てから多結晶シリコンを堆積するまでの間に少なから
ず、回りの環境から有機物の汚染を受け、ゲ−ト酸化膜
上にも有機物が付着し、その上に多結晶シリコン膜が堆
積される。この結果ゲ−トの耐圧が低下し、例えばＥ2
ＰＲＯＭの動作時にかかる２０V 程度の電圧を、第２の
多結晶シリコン膜に印加すると、その電圧により第１の
多結晶シリコン膜と第２の多結晶シリコン膜の間に形成
された絶縁膜（酸化膜、窒化膜、酸化膜の三層構造の
膜）が、破壊されてしまう。不揮発性メモリ−以外の場
合にも、Ａｌと多結晶シリコン膜の間の膜が破壊しやす
くなってしまう。
てから多結晶シリコンを堆積するまでの間に少なから
ず、回りの環境から有機物の汚染を受け、ゲ−ト酸化膜
上にも有機物が付着し、その上に多結晶シリコン膜が堆
積される。この結果ゲ−トの耐圧が低下し、例えばＥ2
ＰＲＯＭの動作時にかかる２０V 程度の電圧を、第２の
多結晶シリコン膜に印加すると、その電圧により第１の
多結晶シリコン膜と第２の多結晶シリコン膜の間に形成
された絶縁膜（酸化膜、窒化膜、酸化膜の三層構造の
膜）が、破壊されてしまう。不揮発性メモリ−以外の場
合にも、Ａｌと多結晶シリコン膜の間の膜が破壊しやす
くなってしまう。
【０００７】
【発明が解決しようとする課題】上記のような製造方法
によりゲ−ト電極を形成した場合、半導体基板上にゲ−
ト酸化膜を形成してから、多結晶シリコンを堆積する工
程において、製造装置等から少なからず有機物の汚染を
受ける。このためゲ−ト酸化膜上に有機物が付着した状
態で、その上に多結晶シリコン膜が堆積されてしまう。
Ｅ2 ＰＲＯＭの場合は、動作時に第２の多結晶シリコン
膜に２０V 程度の電圧が印加されるが、その電圧で、第
１の多結晶シリコン膜と第２の多結晶シリコン膜の間に
形成された絶縁膜（酸化膜、窒化膜、酸化膜の三層構造
の膜）が破壊されてしまう問題点がある。不揮発性メモ
リ−以外の場合にも同様に、Ａｌと多結晶シリコン膜の
間の膜が破壊されやすくなるという問題点がある。
によりゲ−ト電極を形成した場合、半導体基板上にゲ−
ト酸化膜を形成してから、多結晶シリコンを堆積する工
程において、製造装置等から少なからず有機物の汚染を
受ける。このためゲ−ト酸化膜上に有機物が付着した状
態で、その上に多結晶シリコン膜が堆積されてしまう。
Ｅ2 ＰＲＯＭの場合は、動作時に第２の多結晶シリコン
膜に２０V 程度の電圧が印加されるが、その電圧で、第
１の多結晶シリコン膜と第２の多結晶シリコン膜の間に
形成された絶縁膜（酸化膜、窒化膜、酸化膜の三層構造
の膜）が破壊されてしまう問題点がある。不揮発性メモ
リ−以外の場合にも同様に、Ａｌと多結晶シリコン膜の
間の膜が破壊されやすくなるという問題点がある。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに本発明においては、ゲ−ト電極形成工程において、
半導体基板をゲ−ト酸化膜形成後に、減圧ＣＶＤ炉にお
いて大気圧の酸素雰囲気中で加熱する。加熱後、連続し
て同一の減圧ＣＶＤ炉において多結晶シリコン膜を形成
する。以上のように本発明においては、ゲ−ト酸化膜へ
有機物等による汚染物の付着が起こっても、多結晶シリ
コン膜の堆積の直前に酸化により有機物を除去し、連続
して同一の装置内で多結晶シリコン膜の堆積を行うこと
で、環境からの汚染物の影響を低減することを目的とす
る。
めに本発明においては、ゲ−ト電極形成工程において、
半導体基板をゲ−ト酸化膜形成後に、減圧ＣＶＤ炉にお
いて大気圧の酸素雰囲気中で加熱する。加熱後、連続し
て同一の減圧ＣＶＤ炉において多結晶シリコン膜を形成
する。以上のように本発明においては、ゲ−ト酸化膜へ
有機物等による汚染物の付着が起こっても、多結晶シリ
コン膜の堆積の直前に酸化により有機物を除去し、連続
して同一の装置内で多結晶シリコン膜の堆積を行うこと
で、環境からの汚染物の影響を低減することを目的とす
る。
【０００９】
【作用】本発明によるゲ−ト電極形成方法によれば、ゲ
−ト酸化膜へ有機物の付着が起こった場合でも、多結晶
シリコン膜の堆積の直前に酸化によって有機物を除去す
ることができる。またこれに引き続き、多結晶シリコン
膜の堆積を同一装置内で連続で行うことにより、周囲の
環境からの汚染物の付着を低減させることができる。以
上により有機物によるゲ−ト絶縁膜の耐圧の低下や、ゲ
−ト電極と配線間の耐圧の低下を防ぐことができ、ゲ−
ト電極に対する信頼性が向上する。
−ト酸化膜へ有機物の付着が起こった場合でも、多結晶
シリコン膜の堆積の直前に酸化によって有機物を除去す
ることができる。またこれに引き続き、多結晶シリコン
膜の堆積を同一装置内で連続で行うことにより、周囲の
環境からの汚染物の付着を低減させることができる。以
上により有機物によるゲ−ト絶縁膜の耐圧の低下や、ゲ
−ト電極と配線間の耐圧の低下を防ぐことができ、ゲ−
ト電極に対する信頼性が向上する。
【００１０】
【実施例】本発明の第１の実施例を図１を用いて説明す
る。まず図１（ａ）に示すように、Ｐ型半導体基板１１
上に素子分離領域１２を形成した後、素子形成領域のみ
半導体基板を露出させてから、８００℃の温度で酸素と
塩化水素の混合雰囲気中で加熱し、１００オングストロ
−ムのゲ−ト酸化膜１３を形成する。次に減圧ＣＶＤ炉
であらかじめ酸素雰囲気の大気圧で、６００℃の温度に
より６０分間加熱した後、同一の炉内を減圧して第一の
多結晶シリコン膜１４を２０００オングストロ−ム堆積
する。８５０℃のリン拡散によって、２０００オングス
トロ−ムの多結晶シリコン膜にリンを添加した後、通常
のリソグラフィ法でその形状を加工する。さらに１００
０℃の温度で窒素と酸素の混合雰囲気中で加熱し、１５
０オングストロ−ムの酸化膜１５を形成する。
る。まず図１（ａ）に示すように、Ｐ型半導体基板１１
上に素子分離領域１２を形成した後、素子形成領域のみ
半導体基板を露出させてから、８００℃の温度で酸素と
塩化水素の混合雰囲気中で加熱し、１００オングストロ
−ムのゲ−ト酸化膜１３を形成する。次に減圧ＣＶＤ炉
であらかじめ酸素雰囲気の大気圧で、６００℃の温度に
より６０分間加熱した後、同一の炉内を減圧して第一の
多結晶シリコン膜１４を２０００オングストロ−ム堆積
する。８５０℃のリン拡散によって、２０００オングス
トロ−ムの多結晶シリコン膜にリンを添加した後、通常
のリソグラフィ法でその形状を加工する。さらに１００
０℃の温度で窒素と酸素の混合雰囲気中で加熱し、１５
０オングストロ−ムの酸化膜１５を形成する。
【００１１】続いて図１（ｂ）に示すように、ＣＶＤ法
でシリコン窒化膜１６を１５０オングストロ−ム堆積
し、その窒化膜を９５０℃の水素燃焼酸化によって酸化
し、５０オングストロ−ムの酸化膜１７を形成する。次
ぎに、減圧ＣＶＤ炉であらかじめ酸素雰囲気の大気圧
で、６００℃の温度により６０分間加熱した後、同一の
炉内を減圧して４０００オングストロ−ムの第２の多結
晶シリコン膜１８を堆積する。次に９００℃のリン拡散
によってリンを４０００オングストロ−ムの第２の多結
晶シリコン膜に添加し、所定のゲ−ト電極構造が完成す
る。
でシリコン窒化膜１６を１５０オングストロ−ム堆積
し、その窒化膜を９５０℃の水素燃焼酸化によって酸化
し、５０オングストロ−ムの酸化膜１７を形成する。次
ぎに、減圧ＣＶＤ炉であらかじめ酸素雰囲気の大気圧
で、６００℃の温度により６０分間加熱した後、同一の
炉内を減圧して４０００オングストロ−ムの第２の多結
晶シリコン膜１８を堆積する。次に９００℃のリン拡散
によってリンを４０００オングストロ−ムの第２の多結
晶シリコン膜に添加し、所定のゲ−ト電極構造が完成す
る。
【００１２】本発明の第２の実施例を図２を用いて説明
する。まず図２（ａ）に示すように、Ｐ型半導体基板２
１上に素子分離領域２２を形成した後、素子形成領域の
み半導体基板を露出させてから、８００℃の温度で酸素
と塩化水素の混合雰囲気中で加熱し、１００オングスト
ロ−ムのゲ−ト酸化膜２３を形成する。次に減圧ＣＶＤ
炉で、あらかじめ酸素雰囲気中の大気圧で６００℃の温
度で６０分加熱した後、炉内を減圧して、多結晶シリコ
ン膜２４を２０００オングストロ−ム堆積する。８５０
℃のリン拡散によって、２０００オングストロ−ムの多
結晶シリコン膜にリンを添加した後、通常のリソグラフ
ィ法でそれを加工する。次に９００℃の温度で酸化雰囲
気で加熱し、２００オングストロ−ムのシリコン酸化膜
２５を形成する。
する。まず図２（ａ）に示すように、Ｐ型半導体基板２
１上に素子分離領域２２を形成した後、素子形成領域の
み半導体基板を露出させてから、８００℃の温度で酸素
と塩化水素の混合雰囲気中で加熱し、１００オングスト
ロ−ムのゲ−ト酸化膜２３を形成する。次に減圧ＣＶＤ
炉で、あらかじめ酸素雰囲気中の大気圧で６００℃の温
度で６０分加熱した後、炉内を減圧して、多結晶シリコ
ン膜２４を２０００オングストロ−ム堆積する。８５０
℃のリン拡散によって、２０００オングストロ−ムの多
結晶シリコン膜にリンを添加した後、通常のリソグラフ
ィ法でそれを加工する。次に９００℃の温度で酸化雰囲
気で加熱し、２００オングストロ−ムのシリコン酸化膜
２５を形成する。
【００１３】続いて図２（ｂ）に示すように、さらに常
圧ＣＶＤ法によってシリコン酸化膜２６、ＢＰＳＧ膜２
７、ＰＳＧ膜を形成し、９００℃のリン拡散を行う。フ
ッ化アンモニウム液で形成されたＰＳＧ膜を除去した
後、スパッタ法で４０００オングストロ−ムのＡｌ２８
を堆積し、所定のゲ−ト電極構造が完成する。
圧ＣＶＤ法によってシリコン酸化膜２６、ＢＰＳＧ膜２
７、ＰＳＧ膜を形成し、９００℃のリン拡散を行う。フ
ッ化アンモニウム液で形成されたＰＳＧ膜を除去した
後、スパッタ法で４０００オングストロ−ムのＡｌ２８
を堆積し、所定のゲ−ト電極構造が完成する。
【００１４】本発明の第３の実施例を図３を用いて説明
する。第３の実施例はＤＲＡＭのゲ−ト電極の製造工程
を対象としたものである。まず図３（ａ）に示すよう
に、Ｐ型半導体基板３１上に素子分離領域３２を形成し
た後、素子形成領域のみ半導体基板を露出させる。次
に、８００℃の温度で酸素と塩化水素の混合雰囲気中
で、加熱し形成する５０オングストロ−ムのシリコン酸
化膜３３と、６０オングストロ−ムのシリコン窒化膜３
４と、９００℃の温度で酸素と塩化水素の混合雰囲気中
で、シリコン酸化膜上に形成する３０オングストロ−ム
のシリコン酸化膜３５の三層構造からなるゲ−ト絶縁膜
を形成する。
する。第３の実施例はＤＲＡＭのゲ−ト電極の製造工程
を対象としたものである。まず図３（ａ）に示すよう
に、Ｐ型半導体基板３１上に素子分離領域３２を形成し
た後、素子形成領域のみ半導体基板を露出させる。次
に、８００℃の温度で酸素と塩化水素の混合雰囲気中
で、加熱し形成する５０オングストロ−ムのシリコン酸
化膜３３と、６０オングストロ−ムのシリコン窒化膜３
４と、９００℃の温度で酸素と塩化水素の混合雰囲気中
で、シリコン酸化膜上に形成する３０オングストロ−ム
のシリコン酸化膜３５の三層構造からなるゲ−ト絶縁膜
を形成する。
【００１５】続いて図３（ｂ）に示すように、減圧ＣＶ
Ｄ炉であらかじめ酸素雰囲気中で大気圧で６００℃の温
度で６０分加熱した後、炉内を減圧して第一の多結晶シ
リコン膜３６を４０００オングストロ−ム堆積する。９
００℃のリン拡散によって４０００オングストロ−ムの
多結晶シリコン膜にリンを添加した後、通常のリソグラ
フィ法によってそれを所定の形状に加工する。８５０℃
の温度で水素燃焼酸化によって５００オングストロ−ム
の酸化膜３７を形成する。水：フッ化水素酸＝２００：
１の溶液で処理し、多結晶シリコン膜が存在しない領域
のシリコン窒化膜上の酸化膜を除去する。
Ｄ炉であらかじめ酸素雰囲気中で大気圧で６００℃の温
度で６０分加熱した後、炉内を減圧して第一の多結晶シ
リコン膜３６を４０００オングストロ−ム堆積する。９
００℃のリン拡散によって４０００オングストロ−ムの
多結晶シリコン膜にリンを添加した後、通常のリソグラ
フィ法によってそれを所定の形状に加工する。８５０℃
の温度で水素燃焼酸化によって５００オングストロ−ム
の酸化膜３７を形成する。水：フッ化水素酸＝２００：
１の溶液で処理し、多結晶シリコン膜が存在しない領域
のシリコン窒化膜上の酸化膜を除去する。
【００１６】続いて図３（ｃ）に示すように、ＣＤＥで
シリコン窒化膜（３４）を除去し、次に水：フッ化水素
酸＝２００：１の溶液で５０オングストロ−ムのシリコ
ン酸化膜（３３）を除去し、半導体基板を露出させる。
露出された領域に９００℃の温度の酸素と塩化水素の混
合雰囲気中で加熱し、２００オングストロ−ムのシリコ
ン酸化膜３８を形成する。次ぎに減圧ＣＶＤ炉におい
て、酸素雰囲気で大気圧で６００℃の温度で６０分間加
熱した後、同一の炉内において、減圧ＣＶＤ法によって
２５００オングストロ−ムの第２の多結晶シリコン膜３
９を堆積する。次に８５０℃のリン拡散によって、リン
を２５００オングストロ−ムの第２の多結晶シリコン膜
に添加する。以上の工程によりＤＲＡＭのゲ−ト電極構
造が完成する。
シリコン窒化膜（３４）を除去し、次に水：フッ化水素
酸＝２００：１の溶液で５０オングストロ−ムのシリコ
ン酸化膜（３３）を除去し、半導体基板を露出させる。
露出された領域に９００℃の温度の酸素と塩化水素の混
合雰囲気中で加熱し、２００オングストロ−ムのシリコ
ン酸化膜３８を形成する。次ぎに減圧ＣＶＤ炉におい
て、酸素雰囲気で大気圧で６００℃の温度で６０分間加
熱した後、同一の炉内において、減圧ＣＶＤ法によって
２５００オングストロ−ムの第２の多結晶シリコン膜３
９を堆積する。次に８５０℃のリン拡散によって、リン
を２５００オングストロ−ムの第２の多結晶シリコン膜
に添加する。以上の工程によりＤＲＡＭのゲ−ト電極構
造が完成する。
【００１７】また、多結晶シリコン膜の堆積の直前に行
う熱処理の温度や時間は前記のものに限定されるもので
はなく、およそ６００℃前後の温度で６０分前後の加熱
を行うことにより、ゲ−ト酸化膜上に存在する有機物等
の汚染物を除去することができる。
う熱処理の温度や時間は前記のものに限定されるもので
はなく、およそ６００℃前後の温度で６０分前後の加熱
を行うことにより、ゲ−ト酸化膜上に存在する有機物等
の汚染物を除去することができる。
【００１８】
【発明の効果】本発明におけるＤＲＡＭ、Ｅ2 ＰＲＯＭ
等のゲ−ト電極形成方法によれば、ゲ−ト酸化膜へ有機
物の付着が起こった場合、多結晶シリコン膜の堆積の直
前に酸化によって有機物を除去することができる。また
多結晶シリコン膜の堆積を、酸化と同一の装置内で連続
で行うことにより、周囲の環境からの有機物の付着を低
減させることができる。これにより有機物によるゲ−ト
絶縁膜の耐圧の低下を防ぐことが可能となり、素子に対
する信頼性が向上する。
等のゲ−ト電極形成方法によれば、ゲ−ト酸化膜へ有機
物の付着が起こった場合、多結晶シリコン膜の堆積の直
前に酸化によって有機物を除去することができる。また
多結晶シリコン膜の堆積を、酸化と同一の装置内で連続
で行うことにより、周囲の環境からの有機物の付着を低
減させることができる。これにより有機物によるゲ−ト
絶縁膜の耐圧の低下を防ぐことが可能となり、素子に対
する信頼性が向上する。
【図１】本発明の実施例の断面図。
【図２】本発明の実施例の断面図。
【図３】本発明の実施例の断面図。
【図４】従来例を示す断面図。
【図５】従来例を示す断面図。
１１、２１、３１、１０１、２０１ 半導体基板 １２、２２、３２、１０２、２０２ 素子分離領域 １３、２３、３３、１０３、２０３ ゲ−ト酸化膜 １４、２４、３６、３９、１０４、１１３、２０４
多結晶シリコン膜 １５、１７、２５、２６、２８、３５、３８、３７、１
０５、１１２、２０５、２１１、２１３ シリコン酸
化膜 １６、２７、３４、１１１、２１２ シリコン窒化膜
多結晶シリコン膜 １５、１７、２５、２６、２８、３５、３８、３７、１
０５、１１２、２０５、２１１、２１３ シリコン酸
化膜 １６、２７、３４、１１１、２１２ シリコン窒化膜
Claims (2)
- 【請求項１】 半導体基板表面上にゲ−ト絶縁膜を形成
する工程と前記ゲ−ト絶縁膜表面上に多結晶シリコン膜
を形成する工程とを具備する半導体装置の製造方法にお
いて、 前記ゲ−ト絶縁膜が形成された前記半導体基板を酸素を
含んだ雰囲気中で加熱した後に前記多結晶シリコン膜を
形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記ゲ−ト絶縁膜が形成された前記半導体基板を加熱す
る工程と前記多結晶シリコン膜を形成する工程を連続し
て同一炉内で行うことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020894A JPH07221299A (ja) | 1994-02-01 | 1994-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020894A JPH07221299A (ja) | 1994-02-01 | 1994-02-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221299A true JPH07221299A (ja) | 1995-08-18 |
Family
ID=11743860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1020894A Pending JPH07221299A (ja) | 1994-02-01 | 1994-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221299A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0982764A3 (en) * | 1998-08-26 | 2005-03-30 | Texas Instruments Incorporated | Method of forming a gate oxide layer for transistors |
| CN112530806A (zh) * | 2019-09-19 | 2021-03-19 | 上海先进半导体制造股份有限公司 | 单环mos器件及其制作方法 |
-
1994
- 1994-02-01 JP JP1020894A patent/JPH07221299A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0982764A3 (en) * | 1998-08-26 | 2005-03-30 | Texas Instruments Incorporated | Method of forming a gate oxide layer for transistors |
| CN112530806A (zh) * | 2019-09-19 | 2021-03-19 | 上海先进半导体制造股份有限公司 | 单环mos器件及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09148586A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH07297180A (ja) | 半導体装置の製造方法 | |
| JP3432359B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07221299A (ja) | 半導体装置の製造方法 | |
| JPH10303144A (ja) | 半導体装置のシリサイド層形成方法 | |
| JPH08306783A (ja) | 半導体装置のコンタクト形成方法 | |
| JP2880039B2 (ja) | 半導体装置の製造方法 | |
| JPH07263686A (ja) | 半導体装置の製造方法 | |
| JP2739593B2 (ja) | 半導体装置の製造法 | |
| JP3244336B2 (ja) | 強誘電体素子 | |
| JPH0528501B2 (ja) | ||
| JP3392557B2 (ja) | アルミニウム配線の加工方法 | |
| JP2710410B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JPH07183515A (ja) | 半導体装置の製造方法 | |
| KR960011816B1 (ko) | 반도체소자의 캐패시터 및 그의 제조방법 | |
| JP3189399B2 (ja) | 半導体装置の製造方法 | |
| JPH11145425A (ja) | 半導体素子の製造方法及び半導体装置 | |
| JPH0318034A (ja) | 半導体装置の製造方法 | |
| JP2817209B2 (ja) | 半導体装置の製造方法 | |
| JP3162897B2 (ja) | 薄膜トランジスタ及び薄膜トランジスタの製造方法 | |
| JPS62104078A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0542817B2 (ja) | ||
| JP3632198B2 (ja) | 半導体装置の製造方法 | |
| JPH07107933B2 (ja) | ポリサイドパタ−ンの形成方法 | |
| JPH0377661B2 (ja) |