JPH07219779A - 計算機システムの立ち上げ方法 - Google Patents
計算機システムの立ち上げ方法Info
- Publication number
- JPH07219779A JPH07219779A JP6010730A JP1073094A JPH07219779A JP H07219779 A JPH07219779 A JP H07219779A JP 6010730 A JP6010730 A JP 6010730A JP 1073094 A JP1073094 A JP 1073094A JP H07219779 A JPH07219779 A JP H07219779A
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- Japan
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- unit
- cpu
- control
- memory
- program
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Abstract
(57)【要約】
【目的】複数のCPU を有する計算機システムの立ち上げ
に関わり、システムの小型化と高速化、さらに、保守作
業の効率を向上させる。 【構成】主メモリユニット２と、RAM12 とCPU11 とを備
える主 CPUユニット１と、RAM12 とCPU11 とを備える複
数の第１コントロールユニット3A,3B …と、記憶装置５
が接続されRAM12 とROM13 とCPU11 とを備える第２コン
トロールユニット４と、がシステムバス６に接続され、
記憶装置５は、各ユニット1,3A,3B …のイニシャルプロ
グラムを含む制御演算プログラムと、コントロールユニ
ット４の制御演算プログラムとを格納し、ユニット４の
メモリROM13 は、ユニット４のイニシャルプログラムと
各ユニット1,3A,3B …,4のプログラムを該当するRAM に
ローディングするローディングプログラムと、を有す
る。
に関わり、システムの小型化と高速化、さらに、保守作
業の効率を向上させる。 【構成】主メモリユニット２と、RAM12 とCPU11 とを備
える主 CPUユニット１と、RAM12 とCPU11 とを備える複
数の第１コントロールユニット3A,3B …と、記憶装置５
が接続されRAM12 とROM13 とCPU11 とを備える第２コン
トロールユニット４と、がシステムバス６に接続され、
記憶装置５は、各ユニット1,3A,3B …のイニシャルプロ
グラムを含む制御演算プログラムと、コントロールユニ
ット４の制御演算プログラムとを格納し、ユニット４の
メモリROM13 は、ユニット４のイニシャルプログラムと
各ユニット1,3A,3B …,4のプログラムを該当するRAM に
ローディングするローディングプログラムと、を有す
る。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置（以下中
央処理装置をCPU と略称する）を実装するユニットを複
数有する計算機システムの立ち上げ方法に関する。
央処理装置をCPU と略称する）を実装するユニットを複
数有する計算機システムの立ち上げ方法に関する。
【０００２】
【従来の技術】図２に従来技術による計算機システムの
構成図を示す。図２において、従来の計算機システム
は、主メモリユニット２と、メモリROM15 とCPU11 とか
らなる主CPU ユニット７と、メモリRAM12 とメモリROM1
5 とCPU11 とからなる複数のコントロールユニット(8A,
8B…) と、記憶装置５が接続されメモリRAM12 とメモリ
ROM16 とCPU11 とからなるコントロールユニット９と、
がシステムバス６に接続されて計算機システムが構成さ
れている。
構成図を示す。図２において、従来の計算機システム
は、主メモリユニット２と、メモリROM15 とCPU11 とか
らなる主CPU ユニット７と、メモリRAM12 とメモリROM1
5 とCPU11 とからなる複数のコントロールユニット(8A,
8B…) と、記憶装置５が接続されメモリRAM12 とメモリ
ROM16 とCPU11 とからなるコントロールユニット９と、
がシステムバス６に接続されて計算機システムが構成さ
れている。
【０００３】記憶装置５には、主CPU ユニット７と CPU
を内蔵する複数のコントロールユニット(8A,8B…) およ
び記憶装置が接続されるコントロールユニット９の制御
演算プログラムが格納されている。主CPU ユニット７及
びインテリジェント化されたコントロールユニット(8A,
8B…,9) には、各々にメモリROM15,16が実装されてお
り、このメモリROM15,16には、自分自身を立ち上げるた
めに必要なイニシャルプログラムなどが格納されてお
り、主CPU ユニット７及びインテリジェント化されたコ
ントロールユニット(8A,8B…,9) は、各々のユニットに
内蔵されている上記メモリROM15,16で各ユニット自身を
立ち上げて、システム全体が立ち上がるようにしてい
る。
を内蔵する複数のコントロールユニット(8A,8B…) およ
び記憶装置が接続されるコントロールユニット９の制御
演算プログラムが格納されている。主CPU ユニット７及
びインテリジェント化されたコントロールユニット(8A,
8B…,9) には、各々にメモリROM15,16が実装されてお
り、このメモリROM15,16には、自分自身を立ち上げるた
めに必要なイニシャルプログラムなどが格納されてお
り、主CPU ユニット７及びインテリジェント化されたコ
ントロールユニット(8A,8B…,9) は、各々のユニットに
内蔵されている上記メモリROM15,16で各ユニット自身を
立ち上げて、システム全体が立ち上がるようにしてい
る。
【０００４】
【発明が解決しようとする課題】従来のシステムの立ち
上げ方式では、メモリROM が各々のコントロールユニッ
トに実装されているため、近年の傾向である小型化や高
速化に対応するには問題がある。また、メモリROM を実
装するコントロールユニットごとにプログラムの管理を
しなければならず、保守作業の効率にも問題がある。
上げ方式では、メモリROM が各々のコントロールユニッ
トに実装されているため、近年の傾向である小型化や高
速化に対応するには問題がある。また、メモリROM を実
装するコントロールユニットごとにプログラムの管理を
しなければならず、保守作業の効率にも問題がある。
【０００５】本発明は上記の点にかんがみてなされたも
のであり、その目的は前記した課題を解決して、システ
ムの小型化と高速化、さらに、保守作業の効率を向上さ
せる方法を提供することにある。
のであり、その目的は前記した課題を解決して、システ
ムの小型化と高速化、さらに、保守作業の効率を向上さ
せる方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、主メモリユニットと、メモリRAM とCPU とからなる
主 CPUユニットと、メモリRAM とCPU とからなる複数の
第１コントロールユニットと、記憶装置が接続され、メ
モリRAM とメモリROM とCPU とからなる第２コントロー
ルユニットと、がシステムバスに接続されてなる計算機
システムの立ち上げ方法において、記憶装置には、主CP
U ユニットと複数の第１コントロールユニットとの当該
ユニットのイニシャルプログラムを含む制御演算プログ
ラムと、記憶装置が接続される第２コントロールユニッ
トの制御演算プログラムと、が格納されており、第２コ
ントロールユニットのメモリROM は、第２コントロール
ユニット自身のイニシャルプログラムと、主CPU ユニッ
トと複数の第１コントロールユニットの制御演算プログ
ラムと第２コントロールユニット自身の制御演算プログ
ラムとをローディングするローディングプログラムと、
を備え、計算機システムの立ち上げ時は、第２コントロ
ールユニットは自身のコントロールユニット以外の全て
のユニットのCPU をリセットするリセット信号を出力
し、次に、記憶装置に格納されているプログラムの内、
該当するプログラムを主CPU ユニットと複数の第１コン
トロールユニットとのメモリRAM におよび自身のメモリ
RAM にローディングし、このローディング作業完了後 C
PUリセット信号を解除し、 CPUリセット信号を解除する
ことにより主CPU ユニット及び複数の第１コントロール
ユニット並びに第２コントロールユニットは該当するメ
モリRAM にローディングされたプログラムを実行するも
のとする。
に、主メモリユニットと、メモリRAM とCPU とからなる
主 CPUユニットと、メモリRAM とCPU とからなる複数の
第１コントロールユニットと、記憶装置が接続され、メ
モリRAM とメモリROM とCPU とからなる第２コントロー
ルユニットと、がシステムバスに接続されてなる計算機
システムの立ち上げ方法において、記憶装置には、主CP
U ユニットと複数の第１コントロールユニットとの当該
ユニットのイニシャルプログラムを含む制御演算プログ
ラムと、記憶装置が接続される第２コントロールユニッ
トの制御演算プログラムと、が格納されており、第２コ
ントロールユニットのメモリROM は、第２コントロール
ユニット自身のイニシャルプログラムと、主CPU ユニッ
トと複数の第１コントロールユニットの制御演算プログ
ラムと第２コントロールユニット自身の制御演算プログ
ラムとをローディングするローディングプログラムと、
を備え、計算機システムの立ち上げ時は、第２コントロ
ールユニットは自身のコントロールユニット以外の全て
のユニットのCPU をリセットするリセット信号を出力
し、次に、記憶装置に格納されているプログラムの内、
該当するプログラムを主CPU ユニットと複数の第１コン
トロールユニットとのメモリRAM におよび自身のメモリ
RAM にローディングし、このローディング作業完了後 C
PUリセット信号を解除し、 CPUリセット信号を解除する
ことにより主CPU ユニット及び複数の第１コントロール
ユニット並びに第２コントロールユニットは該当するメ
モリRAM にローディングされたプログラムを実行するも
のとする。
【０００７】
【作用】上記構成により、本発明においては、記憶装置
が接続されるコントロールユニットのメモリROM に、自
身を立ち上げるイニシャルプログラムと、記憶装置から
制御演算プログラムを読出し該当するユニットのメモリ
RAM にローディングするローディングプログラムと、を
備えており、計算機システムを立ち上げるときは、記憶
装置が接続されるコントロールユニットが、まず自分自
身をイニシャルプログラムで立上げ、自身のコントロー
ルユニット以外の全てのCPU をリセットし、記憶装置に
格納されているプログラムを該当するユニットのメモリ
RAM にローディングし、ローディング作業完了後、上記
CPU リセット信号を解除することにより、各CPU ユニッ
トは、該当するメモリRAM にローディングされたプログ
ラムを実行し、計算機システムを立ち上げることが可能
となる。
が接続されるコントロールユニットのメモリROM に、自
身を立ち上げるイニシャルプログラムと、記憶装置から
制御演算プログラムを読出し該当するユニットのメモリ
RAM にローディングするローディングプログラムと、を
備えており、計算機システムを立ち上げるときは、記憶
装置が接続されるコントロールユニットが、まず自分自
身をイニシャルプログラムで立上げ、自身のコントロー
ルユニット以外の全てのCPU をリセットし、記憶装置に
格納されているプログラムを該当するユニットのメモリ
RAM にローディングし、ローディング作業完了後、上記
CPU リセット信号を解除することにより、各CPU ユニッ
トは、該当するメモリRAM にローディングされたプログ
ラムを実行し、計算機システムを立ち上げることが可能
となる。
【０００８】
【実施例】図１は本発明による一実施例の計算機システ
ムの全体構成図であり、図２に対応する同一機能部には
同じ符号が付してある。図１において、主メモリユニッ
ト２と、メモリRAM 12とCPU 11とからなる主 CPUユニッ
ト１と、メモリRAM 12とCPU 11とからなる複数のコント
ロールユニット(3A,3B…) と、記憶装置５が接続されメ
モリRAM 12とメモリROM 13とCPU 11とからなるコントロ
ールユニット４と、がシステムバス６に接続されて、計
算機システムが構成されている。
ムの全体構成図であり、図２に対応する同一機能部には
同じ符号が付してある。図１において、主メモリユニッ
ト２と、メモリRAM 12とCPU 11とからなる主 CPUユニッ
ト１と、メモリRAM 12とCPU 11とからなる複数のコント
ロールユニット(3A,3B…) と、記憶装置５が接続されメ
モリRAM 12とメモリROM 13とCPU 11とからなるコントロ
ールユニット４と、がシステムバス６に接続されて、計
算機システムが構成されている。
【０００９】記憶装置５には、主CPU ユニット１と CPU
を内蔵する複数のコントロールユニット(3A,3B…) との
イニシャルプログラムを含む制御演算プログラムと、記
憶装置５が接続されるコントロールユニット４の制御演
算プログラムと、が格納されている。また、記憶装置５
が接続されるコントロールユニット４のメモリROM 13
は、記憶装置５が接続されたコントロールユニット４自
身のイニシャルプログラムと、前述の主CPU ユニット１
と CPUを内蔵する前記複数のコントロールユニット(3A,
3B…) の制御演算プログラム（含むイニシャルプログラ
ム）とコントロールユニット４の制御演算プログラムと
をローディングするローディングプログラムと、を備え
ている。
を内蔵する複数のコントロールユニット(3A,3B…) との
イニシャルプログラムを含む制御演算プログラムと、記
憶装置５が接続されるコントロールユニット４の制御演
算プログラムと、が格納されている。また、記憶装置５
が接続されるコントロールユニット４のメモリROM 13
は、記憶装置５が接続されたコントロールユニット４自
身のイニシャルプログラムと、前述の主CPU ユニット１
と CPUを内蔵する前記複数のコントロールユニット(3A,
3B…) の制御演算プログラム（含むイニシャルプログラ
ム）とコントロールユニット４の制御演算プログラムと
をローディングするローディングプログラムと、を備え
ている。
【００１０】上記構成において、本発明の計算機システ
ムを立ち上げる時は、まず、記憶装置５が接続されるコ
ントロールユニット４が、自身のメモリROM 13のイニシ
ャルプログラムによりコントロールユニット４を立ち上
げ、自分自身のコントロールユニット４以外の全てのユ
ニット(1,3A,3B…) のCPU 11をリセットするリセット信
号14を出力する。この状態でコントロールユニット４
は、次に、記憶装置５に格納されている前記プログラム
の内、各ユニット(1,3A,3B…,4) に対応するプログラム
を、各ユニット(1,3A,3B…,4) のメモリRAM12 にローデ
ィングする。
ムを立ち上げる時は、まず、記憶装置５が接続されるコ
ントロールユニット４が、自身のメモリROM 13のイニシ
ャルプログラムによりコントロールユニット４を立ち上
げ、自分自身のコントロールユニット４以外の全てのユ
ニット(1,3A,3B…) のCPU 11をリセットするリセット信
号14を出力する。この状態でコントロールユニット４
は、次に、記憶装置５に格納されている前記プログラム
の内、各ユニット(1,3A,3B…,4) に対応するプログラム
を、各ユニット(1,3A,3B…,4) のメモリRAM12 にローデ
ィングする。
【００１１】このローディング作業が完了した後、前述
の CPUリセット信号14を解除する。この CPUリセット信
号14を解除することにより、主CPU ユニット１及びCPU
11を内蔵する複数のコントロールユニット(3A,3B…) 並
びに記憶装置５が接続されるコントロールユニット４
は、自身のメモリRAM12 にローディングされたプログラ
ムの実行を開始し、計算機システムとして所要の機能を
発揮することができる。
の CPUリセット信号14を解除する。この CPUリセット信
号14を解除することにより、主CPU ユニット１及びCPU
11を内蔵する複数のコントロールユニット(3A,3B…) 並
びに記憶装置５が接続されるコントロールユニット４
は、自身のメモリRAM12 にローディングされたプログラ
ムの実行を開始し、計算機システムとして所要の機能を
発揮することができる。
【００１２】以上の流れによって、システムを立ち上げ
ることができる。
ることができる。
【００１３】
【発明の効果】以上述べたように本発明の構成によれ
ば、実装されるROM はシステムに１個だけにすることに
よって、システムの小型化が可能となり、プログラムを
一元的に管理することにより、保守作業を容易にするこ
とができる。また、RAM を使用することによって高速化
も可能とすることができる。
ば、実装されるROM はシステムに１個だけにすることに
よって、システムの小型化が可能となり、プログラムを
一元的に管理することにより、保守作業を容易にするこ
とができる。また、RAM を使用することによって高速化
も可能とすることができる。
【図１】本発明による一実施例の計算機システムの全体
構成図
構成図
【図２】従来技術による計算機システムの構成図
１、７ 主CPU ユニット ２ 主メモリユニット 3A,3B,4 、8A,8B,9 コントロールユニット ５ 記憶装置 ６ システムバス 11 CPU 12 RAM 13,15,16 ROM 14 CPU-RESET
Claims (1)
- 【請求項１】主メモリユニットと、 メモリRAM とCPU とからなる主 CPUユニットと、 メモリRAM とCPU とからなる複数の第１コントロールユ
ニットと、 記憶装置が接続され、メモリRAM とメモリROM とCPU と
からなる第２コントロールユニットと、 がシステムバスに接続されてなる計算機システムの立ち
上げ方法において、 前記記憶装置には、前記主CPU ユニットと前記複数の第
１コントロールユニットとの当該ユニットのイニシャル
プログラムを含む制御演算プログラムと、記憶装置が接
続される前記第２コントロールユニットの制御演算プロ
グラムと、が格納されており、 前記第２コントロールユニットのメモリROM は、前記第
２コントロールユニット自身のイニシャルプログラム
と、前記主CPU ユニットと前記複数の第１コントロール
ユニットの前記制御演算プログラムと第２コントロール
ユニット自身の制御演算プログラムとをローディングす
るローディングプログラムと、を備え、 前記計算機システムの立ち上げ時は、 前記第２コントロールユニットは、自身のコントロール
ユニット以外の全てのユニットのCPU をリセットするリ
セット信号を出力し、 次に、前記記憶装置に格納されている前記プログラムの
内、該当するプログラムを、前記主CPU ユニットと前記
複数の第１コントロールユニットとのメモリRAM に、お
よび自身のメモリRAM に、ローディングし、 このローディング作業完了後、前記 CPUリセット信号を
解除し、 前記 CPUリセット信号を解除することにより、前記主CP
U ユニット及び前記複数の第１コントロールユニット並
びに前記第２コントロールユニットは、該当するメモリ
RAM にローディングされたプログラムを実行する、 ことを特徴とする計算機システムの立ち上げ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010730A JPH07219779A (ja) | 1994-02-02 | 1994-02-02 | 計算機システムの立ち上げ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6010730A JPH07219779A (ja) | 1994-02-02 | 1994-02-02 | 計算機システムの立ち上げ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219779A true JPH07219779A (ja) | 1995-08-18 |
Family
ID=11758417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6010730A Pending JPH07219779A (ja) | 1994-02-02 | 1994-02-02 | 計算機システムの立ち上げ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07219779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015095218A (ja) * | 2013-11-14 | 2015-05-18 | 株式会社デンソー | 電子制御装置 |
-
1994
- 1994-02-02 JP JP6010730A patent/JPH07219779A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015095218A (ja) * | 2013-11-14 | 2015-05-18 | 株式会社デンソー | 電子制御装置 |
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