JPH0720490A - 液晶表示装置とその製造方法 - Google Patents
液晶表示装置とその製造方法Info
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- JPH0720490A JPH0720490A JP15041993A JP15041993A JPH0720490A JP H0720490 A JPH0720490 A JP H0720490A JP 15041993 A JP15041993 A JP 15041993A JP 15041993 A JP15041993 A JP 15041993A JP H0720490 A JPH0720490 A JP H0720490A
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Abstract
(57)【要約】
【目的】 ゲート絶縁膜に設けられたコンタクトホール
が逆テーパー形状になることによって、ＴＦＴと表示電
極との接続不良を招くことを防止する。 【構成】 ステップカバレッジの良いＮ+ａ−Ｓｉ層
（２１）を、ＴＦＴのチャンネル部から表示電極（１
６）まで延在して接続し、ソース電極（２４）をメタル
／Ｎ+ａ−Ｓｉの２層構造とすることにより、ソース電
極（２４）の膜剥がれや段切れを防止し、上記目的を達
成する。また、ソース・ドレイン配線をメタル／Ｎ+ａ
−Ｓｉの２層構造とすることにより、断線を防止する。
が逆テーパー形状になることによって、ＴＦＴと表示電
極との接続不良を招くことを防止する。 【構成】 ステップカバレッジの良いＮ+ａ−Ｓｉ層
（２１）を、ＴＦＴのチャンネル部から表示電極（１
６）まで延在して接続し、ソース電極（２４）をメタル
／Ｎ+ａ−Ｓｉの２層構造とすることにより、ソース電
極（２４）の膜剥がれや段切れを防止し、上記目的を達
成する。また、ソース・ドレイン配線をメタル／Ｎ+ａ
−Ｓｉの２層構造とすることにより、断線を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トンジスタ（以下
ＴＦＴと略す）を用いたアクティブマトリクス駆動の液
晶表示装置において、特に、ＴＦＴと表示電極との良好
な接続を達成した液晶表示装置に関する。
ＴＦＴと略す）を用いたアクティブマトリクス駆動の液
晶表示装置において、特に、ＴＦＴと表示電極との良好
な接続を達成した液晶表示装置に関する。
【０００２】
【従来の技術】近年、アクティブマトリックス型液晶表
示装置は、携帯用ＴＶ、ビデオモニター、液晶プロジェ
クターおよびＯＡ機器等のディスプレイ装置などに用い
られているが、大画面化や高精細化のため画素数が増加
する傾向にある。このため構造や製造技術の改善が求め
られる。特に、高精細化にともないＴＦＴの製造技術の
向上と欠陥の防止は大きな課題となっている。
示装置は、携帯用ＴＶ、ビデオモニター、液晶プロジェ
クターおよびＯＡ機器等のディスプレイ装置などに用い
られているが、大画面化や高精細化のため画素数が増加
する傾向にある。このため構造や製造技術の改善が求め
られる。特に、高精細化にともないＴＦＴの製造技術の
向上と欠陥の防止は大きな課題となっている。
【０００３】以下でドレイン−ゲート間及びソース−ゲ
ート間の短絡防止のためゲート絶縁膜を２層にした、２
層ゲート絶縁膜構造の液晶表示装置について、従来例を
図６を参照しながら説明する。先ずガラス基板（５０）
上に、ゲートライン（５２）、ゲートライン（５２）と
一体のゲート電極（５１）、補助容量ライン（５４）、
補助容量ライン（５４）と一体の補助容量電極（５３）
が設けられており、これらを覆って、全面に下層ゲート
絶縁膜（５５）が積層されている。下層ゲート絶縁膜
（５５）上の表示領域には表示電極（５６）が設けられ
ており、非表示領域には上層ゲート絶縁膜（５７）が積
層されている。上層ゲート絶縁膜（５７）上の前記ゲー
ト電極（５１）に対応する領域には半導体動作層（５
８），半導体コンタクト層（６０）、及びエッチングス
トッパー（５９）が設けられている。更に、半導体コン
タクト層（６０）に接続されるドレイン電極（６１）、
前記表示電極（５６）に接続されるソース電極（６
３）、及び前記ドレイン電極（６１）と一体のドレイン
ライン（６２）が形成されている。
ート間の短絡防止のためゲート絶縁膜を２層にした、２
層ゲート絶縁膜構造の液晶表示装置について、従来例を
図６を参照しながら説明する。先ずガラス基板（５０）
上に、ゲートライン（５２）、ゲートライン（５２）と
一体のゲート電極（５１）、補助容量ライン（５４）、
補助容量ライン（５４）と一体の補助容量電極（５３）
が設けられており、これらを覆って、全面に下層ゲート
絶縁膜（５５）が積層されている。下層ゲート絶縁膜
（５５）上の表示領域には表示電極（５６）が設けられ
ており、非表示領域には上層ゲート絶縁膜（５７）が積
層されている。上層ゲート絶縁膜（５７）上の前記ゲー
ト電極（５１）に対応する領域には半導体動作層（５
８），半導体コンタクト層（６０）、及びエッチングス
トッパー（５９）が設けられている。更に、半導体コン
タクト層（６０）に接続されるドレイン電極（６１）、
前記表示電極（５６）に接続されるソース電極（６
３）、及び前記ドレイン電極（６１）と一体のドレイン
ライン（６２）が形成されている。
【０００４】図６の構造は以下の方法により製造され
る。ガラス基板（１０）上にゲート配線材料として、例
えばＣｒをスパッタリングにより、１５００Åの膜厚で
積層し、パターニングすることにより、ゲート電極（５
１）、補助容量電極（５３）、及びゲート電極（５１）
と一体のゲートライン（５２）、補助容量電極（５３）
と一体の補助容量ライン（５４）が形成される。次に、
下層ゲート絶縁膜（５５）として、全面に２０００〜４
０００ÅのＳｉＮｘまたはＳｉＯ2を、ＣＶＤなどによ
り積層する。続いて、下層ゲート絶縁膜（５５）上にＩ
ＴＯを、スパッタリングで１５００Åの膜厚に積層しパ
ターニングすることにより、表示領域に残して表示電極
（５６）が形成される。更に全面に、上層ゲート絶縁膜
（５７）として、２０００〜４０００ÅのＳｉＮｘまた
はＳｉＯ2を、ＣＶＤなどにより積層し、引き続きＣＶ
Ｄで、アモルファスシリコン（以下、ａ−Ｓｉと略す）
及びＳｉＮｘを、それぞれ、１０００Å、２５００Åの
膜厚に、連続で形成する。最上層のＳｉＮｘは、パター
ニングでゲート電極（５１）に対応する部分に残すこと
により、エッチングストッパー（５９）となる。次に、
燐がドープされたアモルファスシリコン（以下で、Ｎ+
ａ−Ｓｉと略す）をＣＶＤで５００Åの厚さに形成し、
Ｎ+ａ−Ｓｉ及びａ−Ｓｉを同一のマスクでパターニン
グしてＴＦＴのチャンネル部に残すことにより、半導体
コンタクト層（６０）及び半導体動作層（５８）が形成
される。そして、ソース・ドレイン配線として、例えば
Ａｌを８０００Å程度の厚さに積層してパターニングす
ることにより、ドレイン電極（６１）、ドレインライン
（６２）及びソース電極（６３）が形成される。最後
に、ドレイン電極（６１）及びソース電極（６３）をマ
スクとして半導体コンタクト層（６０）のセンター部を
エッチング除去することにより、ドレイン部及びソース
部に分離して、図６に示される構造になる。
る。ガラス基板（１０）上にゲート配線材料として、例
えばＣｒをスパッタリングにより、１５００Åの膜厚で
積層し、パターニングすることにより、ゲート電極（５
１）、補助容量電極（５３）、及びゲート電極（５１）
と一体のゲートライン（５２）、補助容量電極（５３）
と一体の補助容量ライン（５４）が形成される。次に、
下層ゲート絶縁膜（５５）として、全面に２０００〜４
０００ÅのＳｉＮｘまたはＳｉＯ2を、ＣＶＤなどによ
り積層する。続いて、下層ゲート絶縁膜（５５）上にＩ
ＴＯを、スパッタリングで１５００Åの膜厚に積層しパ
ターニングすることにより、表示領域に残して表示電極
（５６）が形成される。更に全面に、上層ゲート絶縁膜
（５７）として、２０００〜４０００ÅのＳｉＮｘまた
はＳｉＯ2を、ＣＶＤなどにより積層し、引き続きＣＶ
Ｄで、アモルファスシリコン（以下、ａ−Ｓｉと略す）
及びＳｉＮｘを、それぞれ、１０００Å、２５００Åの
膜厚に、連続で形成する。最上層のＳｉＮｘは、パター
ニングでゲート電極（５１）に対応する部分に残すこと
により、エッチングストッパー（５９）となる。次に、
燐がドープされたアモルファスシリコン（以下で、Ｎ+
ａ−Ｓｉと略す）をＣＶＤで５００Åの厚さに形成し、
Ｎ+ａ−Ｓｉ及びａ−Ｓｉを同一のマスクでパターニン
グしてＴＦＴのチャンネル部に残すことにより、半導体
コンタクト層（６０）及び半導体動作層（５８）が形成
される。そして、ソース・ドレイン配線として、例えば
Ａｌを８０００Å程度の厚さに積層してパターニングす
ることにより、ドレイン電極（６１）、ドレインライン
（６２）及びソース電極（６３）が形成される。最後
に、ドレイン電極（６１）及びソース電極（６３）をマ
スクとして半導体コンタクト層（６０）のセンター部を
エッチング除去することにより、ドレイン部及びソース
部に分離して、図６に示される構造になる。
【０００５】
【発明が解決しようとする課題】しかしながら、前述の
液晶表示装置には、製造工程において、ＳｉＮｘまたは
ＳｉＯ2でなる上層ゲート絶縁膜（５７）の所定の領域
をエッチングして表示電極（５６）を露出させる際、上
層ゲート絶縁膜（５７）がエッジ部で逆テーパー形状に
なる。そのため、ソース電極（６３）がこの部分で段切
れや、膜剥がれをおこして、表示電極（５６）との接続
不良を招くという問題があった。
液晶表示装置には、製造工程において、ＳｉＮｘまたは
ＳｉＯ2でなる上層ゲート絶縁膜（５７）の所定の領域
をエッチングして表示電極（５６）を露出させる際、上
層ゲート絶縁膜（５７）がエッジ部で逆テーパー形状に
なる。そのため、ソース電極（６３）がこの部分で段切
れや、膜剥がれをおこして、表示電極（５６）との接続
不良を招くという問題があった。
【０００６】
【課題を解決するための手段】本発明は、前記課題に鑑
みて成され、透明な絶縁性基板上に設けられた複数のゲ
ートラインと、ゲートラインに直交して設けられた複数
のドレインラインと、ゲートラインとドレインラインに
囲まれた領域に設けられた表示電極と、ゲートラインと
一体のゲート電極、ゲート絶縁膜を挟みゲート電極に対
向して設けられた半導体動作層、半導体動作層の一端に
被覆された第１の半導体コンタクト層、半導体動作層の
他の一端に被覆された第２の半導体コンタクト層、ドレ
インラインと一体で、かつ、第１の半導体コンタクト層
上に被覆されるドレイン電極、及び、表示電極に接続さ
れ、かつ、第２の半導体コンタクト層上に被覆されるソ
ース電極よりなる薄膜トランジスタとを少なくとも有す
る液晶表示装置において、前記第２の半導体コンタクト
層は、前記半導体動作層から前記表示電極まで延在され
て接続され、かつ、前記ソース電極は前記第２の半導体
コンタクト層上に設けられた構造と、透明な絶縁性基板
上に、ゲート電極及びゲートラインを形成する工程と、
ゲート電極及びゲートラインを被覆して、下層ゲート絶
縁膜を形成する工程と、下層ゲート絶縁膜上の、表示領
域となる予定の領域に表示電極を形成する工程と、表示
電極を被覆して、全面に上層ゲート絶縁膜及び上層ゲー
ト絶縁膜上に非単結晶シリコン層、更に、非単結晶シリ
コン層上に絶縁層を形成する工程と、絶縁層をパターニ
ングすることにより、エッチングストッパーを形成する
工程と、非単結晶シリコン層をパターニングすることに
より、薄膜トンジスタが形成される予定の領域に残し
て、半導体動作層を形成する工程と、エッチングストッ
パーを被覆して、全面に不純物が混入された非単結晶シ
リコン層を形成する工程と、不純物が混入された非単結
晶シリコン層上に導電層を形成する工程と、導電層及び
不純物が混入された非単結晶シリコン層を、同一マスク
でパターニングすることにより、半導体動作層の一端に
被覆されるドレイン電極、半導体動作層の他の一端に被
覆され、かつ、表示電極に接続されるソース電極、及び
ドレイン電極と一体のドレインラインを形成する工程と
を有する製造方法により前述の課題を解決するものであ
る。
みて成され、透明な絶縁性基板上に設けられた複数のゲ
ートラインと、ゲートラインに直交して設けられた複数
のドレインラインと、ゲートラインとドレインラインに
囲まれた領域に設けられた表示電極と、ゲートラインと
一体のゲート電極、ゲート絶縁膜を挟みゲート電極に対
向して設けられた半導体動作層、半導体動作層の一端に
被覆された第１の半導体コンタクト層、半導体動作層の
他の一端に被覆された第２の半導体コンタクト層、ドレ
インラインと一体で、かつ、第１の半導体コンタクト層
上に被覆されるドレイン電極、及び、表示電極に接続さ
れ、かつ、第２の半導体コンタクト層上に被覆されるソ
ース電極よりなる薄膜トランジスタとを少なくとも有す
る液晶表示装置において、前記第２の半導体コンタクト
層は、前記半導体動作層から前記表示電極まで延在され
て接続され、かつ、前記ソース電極は前記第２の半導体
コンタクト層上に設けられた構造と、透明な絶縁性基板
上に、ゲート電極及びゲートラインを形成する工程と、
ゲート電極及びゲートラインを被覆して、下層ゲート絶
縁膜を形成する工程と、下層ゲート絶縁膜上の、表示領
域となる予定の領域に表示電極を形成する工程と、表示
電極を被覆して、全面に上層ゲート絶縁膜及び上層ゲー
ト絶縁膜上に非単結晶シリコン層、更に、非単結晶シリ
コン層上に絶縁層を形成する工程と、絶縁層をパターニ
ングすることにより、エッチングストッパーを形成する
工程と、非単結晶シリコン層をパターニングすることに
より、薄膜トンジスタが形成される予定の領域に残し
て、半導体動作層を形成する工程と、エッチングストッ
パーを被覆して、全面に不純物が混入された非単結晶シ
リコン層を形成する工程と、不純物が混入された非単結
晶シリコン層上に導電層を形成する工程と、導電層及び
不純物が混入された非単結晶シリコン層を、同一マスク
でパターニングすることにより、半導体動作層の一端に
被覆されるドレイン電極、半導体動作層の他の一端に被
覆され、かつ、表示電極に接続されるソース電極、及び
ドレイン電極と一体のドレインラインを形成する工程と
を有する製造方法により前述の課題を解決するものであ
る。
【０００７】
【作用】普通、ＴＦＴの半導体動作層及び半導体コンタ
クト層は、それぞれ、プラズマＣＶＤで形成されたａ−
Ｓｉ膜、及び電気伝導率を上昇させるためにａ−Ｓｉに
燐をドープしたＮ+ａ−Ｓｉ膜である。一般にプラズマ
膜はステップカバレッジが良い。そのため、Ｎ+ａ−Ｓ
ｉ層（２１）をＴＦＴのチャンネル部から表示電極（１
６）まで延在することで、上層ゲート絶縁膜（１７）の
逆テーパー部にも良く対応し、高い密着性をもって接続
されることになる。
クト層は、それぞれ、プラズマＣＶＤで形成されたａ−
Ｓｉ膜、及び電気伝導率を上昇させるためにａ−Ｓｉに
燐をドープしたＮ+ａ−Ｓｉ膜である。一般にプラズマ
膜はステップカバレッジが良い。そのため、Ｎ+ａ−Ｓ
ｉ層（２１）をＴＦＴのチャンネル部から表示電極（１
６）まで延在することで、上層ゲート絶縁膜（１７）の
逆テーパー部にも良く対応し、高い密着性をもって接続
されることになる。
【０００８】また、全面に積層されたソース・ドレイン
配線用のメタルとＮ+ａ−Ｓｉを同一マスクでエッチン
グする方法により、ドレイン電極（２２）、ドレインラ
イン（２３）及びソース電極（２４）が、Ｎ+ａ−Ｓｉ
とメタルの２層構造になるので、断線や膜剥がれの防止
につながる。特に、上層ゲート絶縁膜（１７）の段差に
よるソース電極（６３）の断切れが防がれる。
配線用のメタルとＮ+ａ−Ｓｉを同一マスクでエッチン
グする方法により、ドレイン電極（２２）、ドレインラ
イン（２３）及びソース電極（２４）が、Ｎ+ａ−Ｓｉ
とメタルの２層構造になるので、断線や膜剥がれの防止
につながる。特に、上層ゲート絶縁膜（１７）の段差に
よるソース電極（６３）の断切れが防がれる。
【０００９】
【実施例】以下で本発明の実施例を図１を参照しながら
説明する。絶縁性のガラス基板（１０）上にゲート電極
（１１）、補助容量電極（１３）、及びゲート電極（１
１）と一体のゲートライン（１２）、補助容量電極（１
３）と一体の補助容量ライン（１４）が設けられてお
り、これらを被って全面には下層ゲート絶縁膜（１５）
が積層されている。下層ゲート絶縁膜（１５）上の表示
領域には表示電極（１６）が、非表示領域には上層ゲー
ト絶縁膜（１７）が設けられている。上層ゲート絶縁膜
（１７）上のゲート電極（１１）に対応する領域にはＴ
ＦＴの動作層であるａ−Ｓｉ層（１８）が形成されてお
り、ａ−Ｓｉ層（１８）上のチャンネル部には、配線の
パターン形成の際にａ−Ｓｉ層（１８）を保護するため
のエッチングストッパー（１９）が設けられている。更
にエッチングストッパー（１９）をはさんで、ａ−Ｓｉ
層（１８）の一端にはＮ+ａ−Ｓｉ層（２０）とメタル
の２層構造であるドレイン電極（２２）が被覆されてお
り、ａ−Ｓｉ層（１８）の別の一端にはＮ+ａ−Ｓｉ層
（２１）とメタルの２層構造であるソース電極（２４）
が被覆されている。更に、ドレイン電極（２２）と一体
でドレインライン（２３）が設けられており、ソース電
極（２４）は表示電極（１６）に接続されている。
説明する。絶縁性のガラス基板（１０）上にゲート電極
（１１）、補助容量電極（１３）、及びゲート電極（１
１）と一体のゲートライン（１２）、補助容量電極（１
３）と一体の補助容量ライン（１４）が設けられてお
り、これらを被って全面には下層ゲート絶縁膜（１５）
が積層されている。下層ゲート絶縁膜（１５）上の表示
領域には表示電極（１６）が、非表示領域には上層ゲー
ト絶縁膜（１７）が設けられている。上層ゲート絶縁膜
（１７）上のゲート電極（１１）に対応する領域にはＴ
ＦＴの動作層であるａ−Ｓｉ層（１８）が形成されてお
り、ａ−Ｓｉ層（１８）上のチャンネル部には、配線の
パターン形成の際にａ−Ｓｉ層（１８）を保護するため
のエッチングストッパー（１９）が設けられている。更
にエッチングストッパー（１９）をはさんで、ａ−Ｓｉ
層（１８）の一端にはＮ+ａ−Ｓｉ層（２０）とメタル
の２層構造であるドレイン電極（２２）が被覆されてお
り、ａ−Ｓｉ層（１８）の別の一端にはＮ+ａ−Ｓｉ層
（２１）とメタルの２層構造であるソース電極（２４）
が被覆されている。更に、ドレイン電極（２２）と一体
でドレインライン（２３）が設けられており、ソース電
極（２４）は表示電極（１６）に接続されている。
【００１０】図１の構造では、ソース・ドレイン配線は
下層がＮ+ａ−Ｓｉ、上層がメタルの２層構造となって
おり、二つのＮ+ａ−Ｓｉ層（２０，２１）は、ａ−Ｓ
ｉ層（１８）との接続部において、それぞれａ−Ｓｉ層
（１８）と電気的導通をもつドレイン電極（２２）及び
ソース電極（２４）のコンタクト層として機能する。続
いて図２から図５を参照しながら製造方法を説明する。
下層がＮ+ａ−Ｓｉ、上層がメタルの２層構造となって
おり、二つのＮ+ａ−Ｓｉ層（２０，２１）は、ａ−Ｓ
ｉ層（１８）との接続部において、それぞれａ−Ｓｉ層
（１８）と電気的導通をもつドレイン電極（２２）及び
ソース電極（２４）のコンタクト層として機能する。続
いて図２から図５を参照しながら製造方法を説明する。
【００１１】まずガラス基板（１０）上に、ゲート配線
材料として例えばＣｒをスパッタリングにより約１５０
０Å積層して、所定のパターニングを行うことによりゲ
ート電極（１１）、ゲートライン（１２）、補助容量電
極（１３）、補助容量ライン（１４）が形成される。続
いて、全面にＳｉＮｘまたはＳｉＯ2を２０００〜４０
００Åの厚さにＣＶＤ成膜し、これを下層ゲート絶縁膜
（１５）としている。次に、透明導電材料としてＩＴＯ
を約１０００Åの膜厚にスパッタリングしパターニング
することにより表示領域に残して、表示電極（１６）が
形成される（以上図２参照）。
材料として例えばＣｒをスパッタリングにより約１５０
０Å積層して、所定のパターニングを行うことによりゲ
ート電極（１１）、ゲートライン（１２）、補助容量電
極（１３）、補助容量ライン（１４）が形成される。続
いて、全面にＳｉＮｘまたはＳｉＯ2を２０００〜４０
００Åの厚さにＣＶＤ成膜し、これを下層ゲート絶縁膜
（１５）としている。次に、透明導電材料としてＩＴＯ
を約１０００Åの膜厚にスパッタリングしパターニング
することにより表示領域に残して、表示電極（１６）が
形成される（以上図２参照）。
【００１２】続いて、上層ゲート絶縁膜（１７）として
ＳｉＮｘ（またはＳｉＯ2）を２０００〜４０００Åの
厚さに、プラズマＣＶＤにより成膜し、引き続きプラズ
マＣＶＤで、ａ−Ｓｉを１０００Å、ＳｉＮｘを２５０
０Åの厚さに連続成膜する。最上層のＳｉＮｘをパター
ンニングすることにより、ゲート電極（１１）に対応す
る部分に残して、エッチングストッパー（１９）が設け
られる（以上図３参照）。続いて別のマスクパターンで
ａ−Ｓｉを、ＴＦＴ部を残してエッチング除去すること
により、ＴＦＴのａ−Ｓｉ層（１８）が形成される。更
に別のマスクで上層ゲート絶縁膜（１７）の表示電極
（１６）上の部分をエッチング除去することにより、表
示電極（１６）が露出され、後で形成されるソース電極
（２４）とのコンタクト部が設けられる。（以上図４参
照）。
ＳｉＮｘ（またはＳｉＯ2）を２０００〜４０００Åの
厚さに、プラズマＣＶＤにより成膜し、引き続きプラズ
マＣＶＤで、ａ−Ｓｉを１０００Å、ＳｉＮｘを２５０
０Åの厚さに連続成膜する。最上層のＳｉＮｘをパター
ンニングすることにより、ゲート電極（１１）に対応す
る部分に残して、エッチングストッパー（１９）が設け
られる（以上図３参照）。続いて別のマスクパターンで
ａ−Ｓｉを、ＴＦＴ部を残してエッチング除去すること
により、ＴＦＴのａ−Ｓｉ層（１８）が形成される。更
に別のマスクで上層ゲート絶縁膜（１７）の表示電極
（１６）上の部分をエッチング除去することにより、表
示電極（１６）が露出され、後で形成されるソース電極
（２４）とのコンタクト部が設けられる。（以上図４参
照）。
【００１３】次に、５００ÅのＮ+ａ−Ｓｉをプラズマ
ＣＶＤで成膜し、続いてソース・ドレインの配線材料と
して、例えば、Ａｌ／Ｍｏの２層膜をスパッタリングに
より、７０００Å／１０００Å程度の厚さに積層する
（以上図５参照）。そして、Ａｌ／Ｍｏ及びＮ+ａ−Ｓ
ｉを同一のマスクでパターニングすることにより、Ａｌ
／Ｍｏ／Ｎ+ａ−Ｓｉ構造のドレイン電極（２２）、ド
レインライン（２３）、ソース電極（２４）が形成され
て図１に示される構造になる。
ＣＶＤで成膜し、続いてソース・ドレインの配線材料と
して、例えば、Ａｌ／Ｍｏの２層膜をスパッタリングに
より、７０００Å／１０００Å程度の厚さに積層する
（以上図５参照）。そして、Ａｌ／Ｍｏ及びＮ+ａ−Ｓ
ｉを同一のマスクでパターニングすることにより、Ａｌ
／Ｍｏ／Ｎ+ａ−Ｓｉ構造のドレイン電極（２２）、ド
レインライン（２３）、ソース電極（２４）が形成され
て図１に示される構造になる。
【００１４】
【発明の効果】以上の説明から明らかなように、ステッ
プカバレッジの良いＮ+ａ−Ｓｉ層（２１）を表示電極
（１６）まで延在接続することにより、Ｎ+ａ−Ｓｉが
下地の形状に良く馴染んで、ソース電極（２４）の段切
れや膜剥がれが防止でき、ＴＦＴと表示電極（１６）と
の良好な接続が得られた。更に、ソース・ドレイン配線
をＮ+ａ−Ｓｉとメタルの２層にしたことにより、断線
の防止につながった。
プカバレッジの良いＮ+ａ−Ｓｉ層（２１）を表示電極
（１６）まで延在接続することにより、Ｎ+ａ−Ｓｉが
下地の形状に良く馴染んで、ソース電極（２４）の段切
れや膜剥がれが防止でき、ＴＦＴと表示電極（１６）と
の良好な接続が得られた。更に、ソース・ドレイン配線
をＮ+ａ−Ｓｉとメタルの２層にしたことにより、断線
の防止につながった。
【００１５】また、Ｎ+ａ−Ｓｉとソース・ドレイン配
線用のメタル層を同一のマスクでパターニングすること
により、マスク数の増加を防ぐことができた。
線用のメタル層を同一のマスクでパターニングすること
により、マスク数の増加を防ぐことができた。
【図１】本発明の実施例である液晶表示装置の断面図で
ある。
ある。
【図２】本発明の実施例である液晶表示装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図３】本発明の実施例である液晶表示装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図４】本発明の実施例である液晶表示装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図５】本発明の実施例である液晶表示装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図６】従来の液晶表示装置の断面図である。
１０ ガラス基板 １１ ゲート電極 １２ ゲートライン １３ 補助容量電極 １４ 補助容量ライン １５ 下層ゲート絶縁膜 １６ 表示電極 １７ 上層ゲート絶縁膜 １８ ａ−Ｓｉ層 １９ エッチングストッパー ２０，２１ Ｎ+ａ−Ｓｉ層 ２２ ドレイン電極 ２３ ドレインライン ２４ ソース電極
Claims (3)
- 【請求項１】 透明な絶縁性基板上に設けられた複数の
ゲートラインと、 前記複数のゲートラインに直交して設けられた複数のド
レインラインと、 前記ゲートラインと前記ドレインラインに囲まれた領域
に設けられた表示電極と、 前記ゲートラインと一体のゲート電極、ゲート絶縁膜を
挟み前記ゲート電極に対向して設けられた半導体動作
層、前記半導体動作層の一端に被覆された第１の半導体
コンタクト層、前記半導体動作層の他の一端に被覆され
た第２の半導体コンタクト層、前記ドレインラインと一
体で、かつ、前記第１の半導体コンタクト層上に被覆さ
れるドレイン電極、及び、前記表示電極に接続され、か
つ、前記第２の半導体コンタクト層上に被覆されるソー
ス電極よりなる薄膜トランジスタとを有する液晶表示装
置において、 前記第２の半導体コンタクト層は、前記半導体動作層か
ら前記表示電極まで延在されて接続され、かつ、前記ソ
ース電極は前記第２の半導体コンタクト層上に設けられ
ていることを特徴とする液晶表示装置。 - 【請求項２】 前記第１の半導体コンタクト層は、前記
半導体動作層から延在されて、前記ドレインライン及び
前記ドレイン電極の下部に接続されて設けらていること
を特徴とする請求項１記載の液晶表示装置。 - 【請求項３】 透明な絶縁性基板上に、ゲート電極及び
ゲートラインを形成する工程と、 前記ゲート電極及び前記ゲートラインを被覆して、下層
ゲート絶縁膜を形成する工程と、 前記下層ゲート絶縁膜上の、表示領域となる予定の領域
に表示電極を形成する工程と、 前記表示電極を被覆して、全面に上層ゲート絶縁膜及び
上層ゲート絶縁膜上に非単結晶シリコン層、更に、非単
結晶シリコン層上に絶縁層を形成する工程と、 前記絶縁層をパターニングすることにより、エッチング
ストッパーを形成する工程と、 前記非単結晶シリコン層を、パターニングすることによ
り、薄膜トンジスタが形成される予定の領域に残して半
導体動作層を形成する工程と、 前記上層ゲート絶縁膜の、前記表示電極上の少なくとも
一部をエッチング除去して、前記表示電極を露出する工
程と、 前記エッチングストッパーを被覆して、全面に不純物が
混入された非単結晶シリコン層を形成する工程と、 前記不純物が混入された非単結晶シリコン層上に導電層
を形成する工程と、 前記導電層及び前記不純物が混入された非単結晶シリコ
ン層を、同一マスクでパターニングすることにより、前
記半導体動作層の一端に被覆されるドレイン電極、前記
半導体動作層の他の一端に被覆され、かつ、前記表示電
極に接続されるソース電極、及び前記ドレイン電極と一
体のドレインラインを形成する工程とを有する液晶表示
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15041993A JPH0720490A (ja) | 1993-06-22 | 1993-06-22 | 液晶表示装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15041993A JPH0720490A (ja) | 1993-06-22 | 1993-06-22 | 液晶表示装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720490A true JPH0720490A (ja) | 1995-01-24 |
Family
ID=15496532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15041993A Pending JPH0720490A (ja) | 1993-06-22 | 1993-06-22 | 液晶表示装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720490A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2322967A (en) * | 1997-03-03 | 1998-09-09 | Lg Electronics Inc | LCD source bus |
| US8704236B2 (en) | 2010-10-01 | 2014-04-22 | Samsung Display Co., Ltd. | Thin film transistor and flat panel display device including the same |
-
1993
- 1993-06-22 JP JP15041993A patent/JPH0720490A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2322967A (en) * | 1997-03-03 | 1998-09-09 | Lg Electronics Inc | LCD source bus |
| GB2322967B (en) * | 1997-03-03 | 2000-01-19 | Lg Electronics Inc | Structure of a liquid crystal display and a method of manufacturing the same |
| US6373546B1 (en) | 1997-03-03 | 2002-04-16 | Lg Philips Lcd Co., Ltd. | Structure of a liquid crystal display and the method of manufacturing the same |
| US6614500B2 (en) | 1997-03-03 | 2003-09-02 | Lg Philips Lcd Co., Ltd. | Liquid crystal display having a dummy source pad and method for manufacturing the same |
| US8704236B2 (en) | 2010-10-01 | 2014-04-22 | Samsung Display Co., Ltd. | Thin film transistor and flat panel display device including the same |
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