JPH07201197A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07201197A
JPH07201197A JP5337106A JP33710693A JPH07201197A JP H07201197 A JPH07201197 A JP H07201197A JP 5337106 A JP5337106 A JP 5337106A JP 33710693 A JP33710693 A JP 33710693A JP H07201197 A JPH07201197 A JP H07201197A
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和民 有本
Shigeki Tomishima
茂樹 冨嶋
Hideto Hidaka
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 消費電流の低減、置換効率の向上、チップ面
積の削減、アクセスの高速化などを行なうことができる
ような半導体記憶装置を提供することである。 【構成】 センスアンプ帯ＳＡ0 ，ＳＡ1 で区切られた
メモリアレイＭＡ0 は４つのサブメモリアレイＳＢＭＡ
00〜ＳＢＭＡ03を有し、それぞれのサブメモリアレイに
属するワードドライバはそれぞれに対応して設けられる
セグメント昇圧信号線ＳＬ00〜ＳＬ03に接続されてい
る。そのセグメント昇圧信号線ＳＬ00〜ＳＬ 03のそれぞ
れにはヒューズ５７，５８，５９，６０が設けられてい
て、このヒューズがブローされることで、そのブローさ
れたヒューズに対応するサブメモリアレイＳＢＭＡは使
用されなくなる。そして、使用されなくなったサブメモ
リアレイＳＢＭＡは、スペアメモリアレイＳＭＡのスペ
アサブメモリアレイＳＳＢＭＡで置換される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、昇圧信号線に接続されたワードドライバおよ
び昇圧信号線のレベル保持のための回路構成とその助長
構成に特徴を有する半導体記憶装置に関する。
【０００２】
【従来の技術】図２１は、従来の半導体記憶装置の概略
ブロック図である。
【０００３】図２１を参照して、ダイナミックＲＡＭに
よる半導体記憶装置は、内部にビット線とワード線が縦
横に配線されたメモリアレイ１６１と、外部からのロウ
アドレスが入力されるロウアドレスバッファ１６４と、
ロウアドレスバッファ１６４の出力が入力されるロウデ
コーダ１６３と、ロウデコーダ１６３の出力によってワ
ード線を駆動するワードドライバ１６２ａ〜１６２ｈ
と、外部からのコラムアドレスが入力されるコラムアド
レスバッファ１６７と、コラムアドレスバッファ１６７
の出力が入力されるコラムデコーダ１６６と、コラムデ
コーダ１６６の出力が入力され、メモリアレイ１６１の
微小電流を増幅するセンスアンプ１６５と、センスアン
プ１６５との間でＩ／Ｏ線を介してデータの入出力を行
なう入出力回路１６８と、これらの装置の制御を行なう
ためのロウアドレス・ストローブ信号（／ＲＡＳ），コ
ラムアドレス・ストローブ信号（／ＣＡＳ）および読出
／書込制御（Ｗ）が入力される制御回路１６９とを備え
る。
【０００４】次に、動作について説明する。まず、ロウ
アドレスが入力されるロウアドレスバッファ１６４の出
力に応じてロウデコーダ１６３は、指定されたロウアド
レスに対応するワード線を選択する。そして、たとえば
図において一番上の線のワード線が選択されたとする
と、ワードドライバ１６２ａがワード線を立上げる。次
に、センスアンプ１６５が動作し、メモリアレイ１６１
のビット線とワード線が交差するメモリセルからの読出
された微小電位が増幅される。そして、コラムアドレス
が入力されるコラムアドレスバッファ１６７の出力に応
じて、コラムデコーダ１６６がビット線対を選択する。
選択されたビット線対は入出力回路１６８とセンスアン
プ１６５との間を接続したＩ／Ｏ線に接続される。Ｉ／
Ｏ線に現われたデータは入出力回路１６８のプリアンプ
で増幅され、出力バッファに伝送されて読出動作が行な
われる。一方、外部より与えられたデータは入出力回路
１６８の書込バッファによりＩ／Ｏ線に伝送されて書込
動作が行なわれる。
【０００５】なお、Ｎ（＝ｎ×ｍ）ビットのメモリアレ
イ１６０以外にも不良ビットの置換のためのスペアメモ
リセルが配列されたものもある。
【０００６】ところで、メモリセルは、一方の電極が電
源電位Ｖｃｃの半分の電位（１／２）Ｖｃｃに固定され
るキャパシタと、このキャパシタの他方の電極とビット
線との間に接続され、ゲート電極がワード線に接続され
るｎチャネルＭＯＳトランジスタとから構成されてい
る。そして、キャパシタの他方の電極に所定電位が保持
されてデータは格納されている。よって、ビット線から
キャパシタの他方の電極にｎチャネルＭＯＳトランジス
タのしきい値電圧Ｖｔｈ分の電圧降下なしに電源電位Ｖ
CCを伝えようとすると、ワード線からこのｎチャネルＭ
ＯＳトランジスタのゲート電極にＶCC＋Ｖthよりも高い
ＶPPレベルの電位が与えられる必要がある。そこで、以
下、このようなＶPPレベルの電位を必要とする半導体記
憶装置について説明する。
【０００７】図２２は、図２１の要部拡大等価ブロック
図であり、図２３は、図２２のワードドライバの回路図
である。
【０００８】図２２および図２３を参照して、メモリア
レイ１７１ａ，１７１ｂは、センスアンプ１７２によっ
て区切られている。メモリアレイ１７１ａ，１７１ｂの
一方側には、それぞれに対応してロウデコーダ１７３
ａ，１７３ｂが設けられている。ロウデコーダ１７３ａ
とメモリアレイ１７１ａとの間にはワード線が４ｎ本配
線されており、ロウデコーダ１７３ｂとメモリアレイ１
７１ｂとの間にはワード線が同じく４ｎ本配線されてい
る。そして、それぞれのワード線にはワードドライバが
設けられていて、たとえばロウデコーダ１７３ａとメモ
リアレイ１７１ａとの間に配線されたワード線の上から
４本にはそれぞれワードドライバ１７４ａ，１７４ｂ，
１７４ｃ，１７４ｄが設けられており、ロウデコーダ１
７３ｂとメモリアレイ１７１ｂとの間に配線されたワー
ド線のうち上から４本には、それぞれワードドライバ１
７５ａ，１７５ｂ，１７５ｃ，１７５ｄが設けられてい
る。また、図では横に配線されているワード線に対して
縦方向に昇圧信号線が配線されている。
【０００９】昇圧デコード信号ＲＸ1 が入力される昇圧
信号線は、ワードドライバ１７４ａ，１７５ａに接続さ
れ、昇圧デコード信号ＲＸ2 が入力される昇圧信号線は
ワードドライバ１７４ｂ，１７５ｂに接続され、昇圧デ
コード信号ＲＸ3 が入力される昇圧信号線はワードドラ
イバ１７４ｃ，１７５ｃに接続され、昇圧デコード信号
ＲＸ4 が入力される昇圧信号線はワードドライバ１７４
ｄ，１７５ｄに接続されている。
【００１０】このことは、メモリアレイ１７１ａ，１７
１ｂの一番上のワード線に設けられたワードドライバ１
７４ａ，１７５ａには昇圧デコード信号ＲＸ1 が入力さ
れるように配線され、上から２番目のワード線に設けら
れたワードドライバ１７４ｂ，１７５ｂには昇圧デコー
ド信号ＲＸ2 が入力されるように配線され、上から３本
目のワード線に設けられたワードドライバ１７４ｃ，１
７５ｃには昇圧デコード信号ＲＸ3 が入力されるように
配線され、上から４番目のワード線に設けられたワード
ドライバ１７４ｄ，１７５ｄには昇圧デコード信号ＲＸ
4 が入力されるように配線されている。さらに、５番目
のワード線に設けられたワードドライバには昇圧デコー
ド信号ＲＸ1 が入力され、６番目のワード線に設けられ
たワードドライバには昇圧デコード信号ＲＸ2 が入力さ
れて、ワードドライバに対してこのような繰り返しの昇
圧デコード信号が入力されている。
【００１１】これらの構成からわかるように、各ワード
ドライバには昇圧デコード信号が入力され、さらにロウ
デコーダの出力（信号ＷＤ，ＺＷＤ）が入力されてい
る。そこで、図２３に示すようにワードドライバ１７４
ａは、ロウデコーダ１７３ａである程度デコードとされ
た信号ＷＤがソース／ドレインの一方に、電源電圧ＶCC
がゲートに入力されるトランスファーゲートとしてのｎ
チャネルＭＯＳトランジスタ（Ｎ１）１８１ａと、昇圧
デコード信号ＲＸ1 がドレインに、ｎチャネルＭＯＳト
ランジスタ１８１ａの出力がゲートに入力されるｎチャ
ネルＭＯＳトランジスタ（Ｎ２）１８１ｂと、ロウデコ
ーダ１７３ｂである程度デコードされた信号ＷＤの反転
信号ＺＷＤがゲートに、接地電位ＧＮＤがソースに入力
され、ｎチャネルＭＯＳトランジスタ１８１ｂのソース
にドレインが接続されたｎチャネルＭＯＳトランジスタ
（Ｎ３）１８１ｃとを備える。
【００１２】次に、動作について説明する。ロウデコー
ダ１７３ａである程度デコードされた信号ＷＤとその反
転信号ＺＷＤが各ワード線に設けられたワードドライバ
に入力されている。各ワードドライバがスタンバイ（非
選択状態のときは、信号ＷＤはＬレベルであり、反転信
号ＺＷＤはＨレベルである。そのため、ｎチャネルＭＯ
Ｓトランジスタ１８１ｂはオフ状態、ｎチャネルＭＯＳ
トランジスタ１８１ｃはオン状態になっている。したが
って、ワード線ＷＬはｎチャネルＭＯＳトランジスタ１
８１ｃによって接地電位ＧＮＤに引かれており、活性化
されていない。
【００１３】次に、信号ＷＤがＨレベルになったとき、
ｎチャネルＭＯＳトランジスタ１８１ａを介してノード
Ａは、電源電圧ＶCCのしきい値電圧分下がったＶCC−Ｖ
thのレベルに充電される。信号ＷＤがＨレベルのとき
は、反転信号ＺＷＤはＬレベルのため、ｎチャネルＭＯ
Ｓトランジスタ１８１ｃはオフ状態であり、接地電位Ｇ
ＮＤとは導通されていない。ノードＡが充電された後、
デコードされた昇圧デコード信号ＲＸ1 の昇圧レベルが
ｎチャネルＭＯＳトランジスタ１８１ｂのドレインに入
力されると、ゲートとドレインのカプリングによりノー
ドＡが昇圧され、すなわちセルフブーストされ、ｎチャ
ネルＭＯＳトランジスタ１８１ｂが強くオン状態にな
る。これによって、ワード線ＷＬは昇圧レベルへと十分
充電されて選択されるので、メモリアレイにアクセスで
きる。
【００１４】ところで、ワード線が選択されて立上がる
のは、ロウデコーダである程度デコードされた信号Ｗ
Ｄ、昇圧デコード信号ＲＸ1 がともにＨレベルのときだ
けであり、この組合わせ以外ではワード線は立上がらな
いので選択されることはない。つまり、ワードドライバ
においてもデコードが行なわれている。
【００１５】図２４は、図２２のメモリアレイ中のメモ
リセルに不良が生じたときにそのメモリセルを置換する
ためのスペアメモリセルがさらに設けられた状態を示し
た図である。以下、図２２と異なる部分についてのみ説
明する。
【００１６】図２４を参照して、メモリアレイ１７１ａ
とセンスアンプ１７２との間にスペアメモリアレイ１９
１ａが設けられ、メモリアレイ１７１ｂと図示しないセ
ンスアンプとの間にスペアメモリアレイ１９１ｂが設け
られる。このことに伴って、スペアメモリアレイ１９１
ａ，１９１ｂの一方側には、スペアロウデコーダ１９２
ａ，１９２ｂがそれぞれ設けられる。スペアロウデコー
ダ１９２ａとスペアメモリアレイ１９１ａとの間にはス
ペアワード線が配線され、スペアロウデコーダ１９２ｂ
とスペアメモリアレイ１９１ｂとの間には、同じくスペ
アワード線が配線されている。
【００１７】スペアロウデコーダ１９２ａとスペアメモ
リアレイ１９１ａとの間に配線されたスペアワード線の
上から順にスペアワードドライバ１９３ａ，１９３ｂ，
１９３ｃ，１９３ｄが設けられ、スペアロウデコーダ１
９２ｂと、スペアメモリアレイ１９１ｂとの間に配線さ
れたスペアワード線にはスペアワードドライバ１９４
ａ，１９４ｂ，１９４ｃ，１９４ｄが設けられる。一番
上に配線されたスペアワードドライバ１９３ａ，１９４
ａには昇圧デコード信号ＲＸ1 が入力され、上から２番
目のスペアワードドライバ１９３ｂ，１９４ｂには昇圧
デコード信号ＲＸ 2 が入力され、上から３番目のスペア
ワードドライバ１９３ｃ，１９４ｃには昇圧デコード信
号ＲＸ3 が入力され、上から４番目のスペアワードドラ
イバ１９３ｄ，１９４ｄには昇圧デコード信号ＲＸ4 が
入力されている。
【００１８】動作に関しては、たとえばメモリアレイ１
７１ａ内のメモリセルに不良が生じたとき、スペアロウ
デコーダ１９２ａ内に設けられたヒューズ１９３がブロ
ーされる。そして、ヒューズ１９３ａがブローされるこ
とで、不良メモリセルに対応したロウアドレスがスペア
メモリアレイ１９１ａ内のスペアメモリセルに対応した
ロウアドレスに置換えられて置換が行なわれる。スペア
ワードドライバ１９３ａ〜１９３ｄ，１９４ａ〜１９４
ｄに関しては、図２３に示したワードドライバと同様の
構成であるので説明を省略する。
【００１９】一方、デコード昇圧信号でなく、昇圧電圧
を用いた半導体記憶装置もある。図２５は、そのような
半導体記憶装置の要部拡大ブロック図であり、図２６
は、図２５のワードドライバの回路図である。
【００２０】図２５および図２６を参照して、メモリア
レイ２０１ａ，２０１ｂは、センスアンプ２０２で区切
られて設けられている。メモリアレイ２０１ａ，２０１
ｂの一方側には、それぞれに対応してロウデコーダ２０
３ａ，２０３ｂが設けられる。ロウデコーダ２０３ａと
メモリアレイ２０１ａとの間にはワード線が複数配線さ
れていて、たとえばワードドライバ２０５ａ〜２０５ｈ
がそれぞれに設けられている。同様に、ロウデコーダ２
０３ｂとメモリアレイ２０１ｂとの間にもワード線が配
線されていて、ワードドライバ２０６ａ〜２０６ｈが設
けられている。
【００２１】ワードドライバ２０５ａ〜２０５ｈは、同
一のセグメント昇圧信号線２０７ａで接続されており、
そのセグメント昇圧信号線２０７ａの一端はスイッチン
グトランジスタ２０４ａのソース／ドレインの一方に接
続されている。スイッチングトランジスタ２０４ａのゲ
ートには制御信号φ1 が入力されていて、他方のソース
／ドレインが昇圧電圧ＶPPの電位レベルを有するグロー
バル昇圧信号線２０８ａに接続されている。そのため、
制御信号φ1 に応じてその昇圧電圧ＶPPがセグメント昇
圧信号線２０７ａを介して各ワードドライバ２０５ａ〜
２０５ｈに供給される。
【００２２】同様に、ワードドライバ２０６ａ〜２０６
ｈも同一のセグメント昇圧信号線２０７ｂに接続されて
おり、その他端はスイッチングトランジスタ２０４ｂの
ソース／ドレインの一方に接続されている。スイッチン
グトランジスタ２０４ｂのゲートには制御信号φ2 が入
力されていて、他方のソース／ドレインは昇圧電圧Ｖ PP
を有するグローバル昇圧信号線２０８ｂに接続されてい
る。グローバル昇圧信号線２０８ａ，２０８ｂは最終的
に昇圧電圧ＶPPを発生させるための図示しないＶPP発生
回路に接続されている。
【００２３】ワードドライバ２０５ａ〜２０５ｈ，２０
６ａ〜２０６ｈには、スイッチングトランジスタを介し
て伝達される昇圧電圧ＶPPが入力されるだけでなく、ロ
ウデコーダ２０３ａ，２０３ｂで完全にデコードされ、
かつ昇圧レベルに変換されている反転信号ＺＷＤも入力
されている。したがって、たとえばワードドライバ２０
５ａは、図２６に示すように、デコード信号ＺＷＤがゲ
ートゲートに入力され、ソースがセグメント昇圧信号線
２０７ａに接続されたｐチャネルＭＯＳトランジスタ
（Ｐ１）２１１と、デコード信号ＺＷＤがゲートに入力
され、ソースが接地電位ＧＮＤに接続されたｎチャネル
ＭＯＳトランジスタ（Ｎ１）とを備え、与えられるべき
昇圧電圧ＶPPと接地電位ＧＮＤの間で動作するＣＭＯＳ
インバータ回路として構成されている。
【００２４】次に、特にメモリアレイ２０１ａの動作に
ついて説明する。まず、制御信号φ1 が昇圧電圧ＶPPレ
ベルのとき、スイッチングトランジスタ２０４ａはオフ
状態である。したがって、ワードドライバ２０５ａ〜２
０５ｈには昇圧電圧ＶPPが供給されない。次に、制御信
号φ1 が接地電位ＧＮＤのとき、スイッチングトランジ
スタ２０４ａはオン状態になる。スイッチングトランジ
スタ２０４ａがオン状態になると、昇圧電圧ＶPPがセグ
メント昇圧信号線２０７ａを介してワードドライバ２０
５ａ〜２０５ｈに供給される。
【００２５】しかし、ロウデコーダ２０３ａから出力さ
れた信号ＺＷＤが昇圧電圧ＶPPレベルのときは、ｐチャ
ネルＭＯＳトランジスタ２１１はオフ状態、ｎチャネル
ＭＯＳトランジスタ２１２はオン状態であり、ワード線
ＷＬはｎチャネルＭＯＳトランジスタ２１２によって接
地電位ＧＮＤに引かれてスタンバイ（非選択）状態であ
る。次に、信号ＺＷＤがＬレベルになると、ｎチャネル
ＭＯＳトランジスタ２１２はオフ状態となり、接地電位
ＧＮＤとは導通してないので、ｐチャネルＭＯＳトラン
ジスタ２１１がオン状態となることでワード線ＷＬが昇
圧電位ＶPPレベルへと十分充電される。これによって、
十分に充電されたワード線が選択されたことになる。
【００２６】なお、図２７に示すようにスイッチングト
ランジスタが取除かれ、昇圧電圧Ｖ PPがグローバル昇圧
信号線２２１でワードドライバに直接与えられるような
半導体記憶装置もある。
【００２７】
【発明が解決しようとする課題】ところで、近年はメモ
リ容量が大きくなるとともに、回路が複雑化しており、
消費電流も増加している。そこで、複雑化する回路がで
きるだけ簡略化されれば、消費電流も抑えられるとも考
えられる。しかし、単に回路を単純化してその信頼性が
低下したのでは意味がなく、さらにアクセスを高速化す
ることも半導体記憶装置においては大切である。加え
て、メモリアレイに不良が生じたときのスペアメモリの
置換効率やスペアメモリアレイの有するチップ面積も重
要な要素であり、置換効率が高くチップ面積は小さいも
のが望まれる。
【００２８】ここで、置換効率とは、一般に欠陥のある
メモリセルに対して正常なメモリセルへの置換を行なう
場合において、１つのスペアメモリアレイを用いたとき
に置換えられるメモリセルのかたまりの単位をいう。し
たがって、このかたまりが大きい場合には、１つの置換
に対してのスペアメモリアレイを基本として必要とされ
るメモリ数が大きくなる。このことに伴って、スペアメ
モリアレイのチップ面積は増大してしまう。
【００２９】しかし、近年においては、ＩＳＳＣＣ９
３、 Journal of Tech papers Ｐ４８〜４９で示される
ように、図２０に示したワード線単位の置換ではなく、
メモリアレイ単位の置換による半導体記憶装置が着目さ
れている。これは、特にメモリ容量がたとえば２５６Ｍ
ｂｉｔ以上ではメモリアレイ単位の置換の方がチップ面
積などの点で効率が良いという考えに基づいている。
【００３０】しかし、図２５に示された半導体記憶装置
においては、たとえば、メモリアレイ２０１ａが非選択
状態で、スイッチングトランジスタ２０４ａが非導通状
態のとき、ワードドライバにおけるサブスレッショルド
リーク電流が原因で、セグメント昇圧信号線２０７ａか
らこのワードドライバを介して電荷が流れてしまう。そ
して、セグメント昇圧信号線２０７ａの電位が昇圧電位
ＶPPから低下するので、メモリアレイ２０１ａが選択さ
れ、トランジスタ２０４ａが導通したときに、再びセグ
メント昇圧信号線２０７ａを昇圧電位ＶPPに上昇させな
ければならない。セグメント昇圧信号線２０７ａの電位
が接地電位近くまで低下した場合、昇圧電位ＶPPに上昇
させるまでには時間がかかるので、アクセス時間が遅い
という問題があった。さらに、スペアメモリアレイを用
いた半導体記憶装置においては、メモリアレイをそのま
まスペアメモリアレイで置換するため、置換効率が悪く
チップ面積の点からスペアメモリアレイの数を増やすこ
とが難しくて歩留りの向上が図られにくいという問題も
ある。
【００３１】これに対して、図２４に示したワード線単
位の置換であっても、ワード線に不良が生じ、それに起
因してセグメント昇圧信号線がリークした場合には、そ
のセグメント昇圧信号線に属するワード線がすべて不良
となってしまうので、ブロック置換と同じ置換効率にな
ってしまうという問題もある。
【００３２】ゆえに、この発明の第１の目的は、図２５
に示した従来例の半導体記憶装置の昇圧信号線のリーク
を介して消費電流を抑え、さらにメモリアレイ単位の置
換による半導体記憶装置に対しての置換効率を向上さ
せ、全体としてメモリアレイのチップ面積を抑えること
ができ、加えて昇圧電圧ＶPPによるメモリアレイ単位の
置換に限らず昇圧デコード信号を用いたメモリアレイ単
位の置換における置換効率を向上させることができるよ
うな半導体記憶装置を提供することである。
【００３３】次に、図２５に示した半導体記憶装置にお
いては、ワードドライバがスタンバイ状態からアクティ
ブ状態に変化する速度は、セグメント昇圧信号線の電位
に異存している。すなわち、スイッチングトランジスタ
がオフ状態のときには、接合リークやサブスレッショル
ドリークによってその電位は、極端な場合には接地電位
レベルまで落込んでしまっている。そこで、セグメント
昇圧信号線の電位が昇圧電圧ＶPPの電位レベルと接地電
位レベルとの間の電位レベルで保持されていれば、スイ
ッチングトランジスタがオン状態となってから高速に動
作できると考えられる。
【００３４】ゆえに、この発明の第２の目的は、ワード
ドライバが高速にアクティブ状態となるように、ワード
ドライバに対して昇圧電位レベルと接地電位レベルとの
間の電位レベルの電圧を供給し、さらに昇圧信号線のリ
ークなどに起因する消費電流を抑えることができるよう
な半導体記憶装置を提供することである。
【００３５】次に、図２７に示すようなスイッチングト
ランジスタが取除かれ、直接グローバル昇圧信号線２２
１からの昇圧電圧ＶPPがワードドライバに供給されてい
る場合には、いずれかのワードドライバに不良が生じて
グローバル昇圧信号線２２１からの電流がリークし始め
ると、消費電流が大きくなってスタンバイ電流不良が起
こるという問題があった。ワードドライバに対する不良
としては、たとえば図２６に示すワードドライバが図２
７に示す半導体記憶装置に適用された場合には、ｐチャ
ネルＭＯＳトランジスタ２１１に対して昇圧電圧ＶPPと
接地電圧ＧＮＤという大きな電位差がかかることがあ
り、これによって大きなリーク電流が発生することが挙
げられる。さらに、ワードドライバに入力されるロウデ
コーダの出力は完全にデコードされていなければなら
ず、ロウデコーダの回路は複雑化してロウデコーダに対
するレイアウトピッチがきつくなってしまうという問題
もある。
【００３６】また、図２３に示したワードドライバにお
いては、ｎチャネルＭＯＳトランジスタ１８１ｂでのカ
プリングによるセルフブーストが十分でないと、選択さ
れたワード線であってもそのレベルが駆動するには不十
分なため、メモリアレイにおけるトランスファーゲート
が十分に開かなくて誤動作に至る場合がある。そこで、
昇圧デコード信号ＲＸ1 は遅延段により遅らせセルフブ
ーストが完全に行なわれるように調整していた。ところ
が、遅延段による遅延時間はプロセス変動により変化
し、そのため誤動作が生じる場合がある。さらに、昇圧
デコード信号ＲＸの遅延時間を大きくするとアクセス時
間が遅くなるが、遅らせずに完全なセルフブーストが行
なわれるようなタイミング設計は大変難しい。
【００３７】また、ノードＡがＶCC−Ｖthの状態で、昇
圧デコード信号ＲＸ1 がｎチャネルＭＯＳトランジスタ
１８１ｂに入力されても、ワード線ＷＬの電位レベルが
ＶCC−Ｖthまでしか上がらないため、ノードＡが十分に
充電されてから、昇圧デコード信号ＲＸ1 が入力される
必要がある。すなわち、ノードＡが理想的には、ＶCC＋
ＶPP−Ｖthまでブーストされて、ワード線ＷＬに昇圧デ
コード信号の昇圧電圧ＶPPレベルを伝わらせるため、い
わゆるダブルブーストを行なわせる必要がある。ところ
が、そのときｎチャネルＭＯＳトランジスタ１８１ｂの
ソースとゲートの間には大きな電位差がかかり、ｎチャ
ネルＭＯＳトランジスタ１８１ｂの信頼性が落ちる場合
もある。
【００３８】ゆえに、この発明の第３の目的は、昇圧電
圧ＶPPに対する消費電流を極力抑え、高速にアクセスで
き、さらにデコーダのレイアウトピッチを抑えることが
できるようなワードドライバを提供することである。
【００３９】
【課題を解決するための手段】請求項１の発明に係る半
導体記憶装置は、複数個のメモリセルが配置される複数
のメモリアレイ、電源電位よりも高い昇圧電位が与えら
れるグローバル昇圧線、各メモリアレイに対応して設け
られる複数のセグメント昇圧線、メモリアレイにおける
対応したワード線およびこのメモリアレイに対応したセ
グメント昇圧線にそれぞれが接続され、行デコーダから
のデコード信号を受け、このデコード信号に応じて対応
したセグメント昇圧線の電位を対応したワード線に伝え
る複数のワードドライバを有し、各メモリアレイに対応
して設けられる複数のワードドライバ群、グローバル昇
圧線と複数のセグメント昇圧線との間に接続され、制御
信号を受け、制御信号に基づき複数のセグメント昇圧線
を選択的にグローバル昇圧線と電気的に接続状態とする
スイッチング手段、および各セグメント昇圧線に対応し
て設けられ、この対応するセグメント昇圧線に電位を供
給し、このセグメント昇圧線の電位を接地電位と昇圧電
位との間の所定電位以上に維持する電位維持手段を備え
ている。
【００４０】請求項２では、請求項１の電位維持手段
は、スイッチング手段に並列に接続される抵抗手段と、
抵抗手段に直列に接続される第２のスイッチング手段と
を含み、さらに、昇圧電位の電位レベルを検出する検出
手段を備え、第２のスイッチング手段は検出手段の出力
によって制御されることを特徴としている。
【００４１】請求項３では、請求項２の電位維持手段
は、昇圧電位と接地電位との間の電位が与えられるノー
ドにアノードが接続され、カソードがセグメント昇圧線
に接続されるダイオード素子を含んでいる。
【００４２】請求項４では、請求項３の電位維持手段
は、ダイオード素子に直列に接続されたヒューズ手段を
含んでいる。
【００４３】請求項５の発明に係る半導体記憶装置は、
複数個のメモリセルが配置される複数のメモリアレイ、
電源電位より高い昇圧電位が与えられるグローバル昇圧
線、各メモリアレイに対応して設けられる複数のセグメ
ント昇圧線、メモリアレイに対応したセグメント昇圧線
とこのメモリアレイにおける対応したワード線との間に
接続され、ゲート電極に行デコーダからのデコード信号
を受けるｐチャネルＭＯＳトランジスタと、ワード線と
接地電位が与えられる接地電位ノードとの間に接続さ
れ、ゲート電極にデコード信号を受けるｎチャネルＭＯ
Ｓトランジスタとからそれぞれが構成される複数のワー
ドドライバを有し、各メモリアレイに対応して設けられ
る複数のワードドライバ群、グローバル昇圧線と各セグ
メント昇圧線との間に接続され、ゲート電極に制御信号
を受けるｐチャネルＭＯＳトランジスタ、およびグロー
バル昇圧線とセグメント昇圧線との間に接続される抵抗
手段とヒューズ手段の直列体を有する電位維持手段を備
えている。
【００４４】請求項６の発明に係る半導体記憶装置は、
複数個のメモリセルが配置される複数のメモリアレイ、
電源電位より高い昇圧電位が与えられるグローバル昇圧
線、各メモリアレイに対応して設けられる複数のセグメ
ント昇圧線、メモリアレイに対応したセグメント昇圧線
とこのメモリアレイにおける対応したワード線との間に
接続され、ゲート電極に行デコーダからのデコード信号
を受けるｐチャネルＭＯＳトランジスタと、ワード線と
接地電位が与えられる接地電位ノードとの間に接続さ
れ、ゲート電極にデコード信号を受けるｎチャネルＭＯ
Ｓトランジスタとからそれぞれが構成される複数のワー
ドドライバを有し、各メモリアレイに対応して設けられ
る複数のワードドライバ群、グローバル昇圧線と各セグ
メント昇圧線との間に接続され、ゲート電極に制御信号
を受けるｐチャネルＭＯＳトランジスタ、および電源電
位が与えられる電源電位ノードとセグメント昇圧線との
間に接続されるダイオード手段とヒューズ手段の直列体
を有する電位維持手段を備えている。
【００４５】請求項７では、請求項６の電位維持手段
は、グローバル昇圧線とセグメント昇圧線との間に接続
される抵抗手段とヒューズ手段の直列体を有することを
特徴としている。
【００４６】請求項８では、請求項５から請求項７のい
ずれかのゲート電極に制御信号を受けるｐチャネルＭＯ
Ｓトランジスタは、グローバル昇圧線とセグメント昇圧
線との間に、電位維持手段における直列体のヒューズ手
段と直列接続されることを特徴としている。
【００４７】請求項９の発明に係る半導体記憶装置は、
ｐチャネルＭＯＳトランジスタと、ｐチャネルＭＯＳト
ランジスタに直列に接続されたｎチャネルＭＯＳトラン
ジスタとを備えたワードドライバを含む半導体記憶装置
において、ワードドライバのｐチャネルＭＯＳトランジ
スタおよびｎチャネルＭＯＳトランジスタの制御電極に
行デコード信号が入力され、ｐチャネルＭＯＳトランジ
スタのソース電極に昇圧デコード信号が供給されること
を特徴としている。
【００４８】請求項１０では、請求項９のワードドライ
バは、さらにｎチャネルＭＯＳトランジスタに並列に接
続され、かつその制御電極に昇圧デコード信号を反転し
た信号が入力される第２のｎチャネルＭＯＳトランジス
タを備えている。
【００４９】請求項１１の発明に係る半導体記憶装置
は、複数本のワード線に接続される複数個のメモリセル
が配置され、所定の本数のワード線を含む複数のサブメ
モリアレイを有する複数のメモリアレイ、各メモリアレ
イ間に配置され、対応するメモリアレイ内のビット線対
に接続され、このビット線対間の電位差を増幅するセン
スアンプ、電源電位より高い昇圧電位が与えられるグロ
ーバル昇圧線、各メモリアレイにおけるサブメモリアレ
イに対応して設けられるセグメント昇圧線、および各サ
ブメモリアレイに対応して設けられる昇圧線およびこの
サブメモリアレイに含まれる対応するワード線に接続さ
れ、行デコーダからのデコード信号を受け、このデコー
ド信号に応じて対応するセグメント昇圧線の電位を対応
するワード線に伝える複数のワードドライバを備えてい
る。
【００５０】請求項１２では、請求項１１の半導体記憶
装置は、さらにグローバル昇圧線と複数のセグメント昇
圧線との間に接続され、制御信号を受け、制御信号に基
づき複数のセグメント昇圧線を選択的にグローバル昇圧
線と電気的に接続状態とするスイッチング手段を備える
ことを特徴としている。請求項１３では、請求項１１の
半導体記憶装置は、複数個のスペアメモリセルが配置さ
れ、このスペアメモリセルに接続される所定の本数のス
ペアワード線を含み、メモリアレイにおけるサブメモリ
アレイと置換されるスペアサブメモリアレイを有する複
数のスペアメモリアレイ、スペアサブメモリアレイに対
応して設けられるスペアセグメント昇圧線、スペアサブ
メモリアレイに対応するスペアセグメント昇圧線および
このスペアセグメントアレイに含まれる対応するスペア
ワード線に接続され、スペアデコーダからのデコード信
号を受け、このデコード信号に応じてスペアセグメント
昇圧線の電位をスペアワード線に伝える複数のスペアワ
ードドライバ、およびスペアサブメモリアレイに置換さ
れるサブメモリアレイに対応したセグメント昇圧線とグ
ローバル昇圧線とを常時非導通状態とする非導通手段を
備えている。
【００５１】請求項１４では、請求項１３の半導体記憶
装置は、グローバル昇圧線と複数のセグメント昇圧線と
の間に接続され、第１の制御信号を受け、第１の制御信
号に基づき複数のセグメント昇圧線を選択的にグローバ
ル昇圧線と電気的に接続状態とする第１のスイッチング
手段、およびグローバル昇圧線とスペアセグメント昇圧
線との間に接続され、第２の制御信号を受け、第２の制
御信号に基づきスペアセグメント昇圧線をグローバル昇
圧線と電気的に接続状態とする第２のスイッチング手段
を備えている。
【００５２】請求項１５では、請求項１４の非導通手段
は、グローバル昇圧線と各セグメント昇圧線との間に、
第１のスイッチング手段に直列接続されるヒューズ手段
を含んでいる。
【００５３】請求項１６では、請求項１４の非導通手段
は、ヒューズを有し、このヒューズが切断されると所定
レベルとなる非導通信号を出力する非導通信号発生手
段、およびサブメモリアレイを選択する信号に応じた選
択信号および非導通信号が入力され、第１の制御信号を
出力し、非導通信号が所定レベルとなると選択信号によ
らず第１の制御信号をこの第１の制御信号を受ける第１
のスイッチング手段がスペアサブメモリアレイに置換さ
れるサブメモリアレイに対応したセグメント昇圧線とグ
ローバル昇圧線とを非接続状態とする制御手段を有すし
ている。
【００５４】
【作用】請求項１から請求項８の発明に係る半導体記憶
装置は、電位維持手段がセグメント昇圧線の電位を接地
電位と昇圧電位との間の所定電位以上に維持し、昇圧電
圧を発生するために必要な消費電流が昇圧電位と所定電
位との間の差の分だけで済むので、消費電流を抑えるこ
とがきる。
【００５５】請求項９および請求項１０の発明に係る半
導体記憶装置は、昇圧デコード信号がワードドライバに
入力されて、常に昇圧電位が供給されるわけではないの
で、消費電流を抑えることができる。
【００５６】請求項１１から請求項１６の発明に係る半
導体記憶装置は、メモリアレイが複数のサブメモリアレ
イに区切られ、それに対応してセグメント昇圧信号線が
設けられるので、たとえばリークの生じたセグメント昇
圧信号線に対してのみ昇圧電位が供給されて、消費電流
を抑えることができる。
【００５７】
【実施例】図１は、この発明の第１の実施例による半導
体記憶装置の概略ブロック図であり、図２は、図１の制
御信号φi （ｉ＝０，１，…，３１）を発生する回路を
示した図である。
【００５８】図１を参照して、この半導体記憶装置１
は、複数のメモリアレイＭＡ0 〜ＭＡ 31と、昇圧電圧Ｖ
PPが与えられるグローバル昇圧信号線ＧＬと、セグメン
ト昇圧信号線ＳＬ0 〜ＳＬ31と、メモリアレイＭＡ0 〜
ＭＡ31の各々に配線されたワード線ＷＬ0 〜ＷＬ255 を
選択するワード線選択手段と、センスアンプ帯ＳＡ0 〜
ＳＡ32と、グローバル昇圧信号線ＧＬをセグメント昇圧
信号線ＳＬ0 〜ＳＬ31のそれぞれに接続するか否かを切
換えるスイッチング部ＳＷ0 〜ＳＷ31とを含む。さら
に、半導体記憶装置１は、メモリアレイＭＡ0 〜ＭＡ31
のいずれかと置換えられるスペアメモリアレイＳＭＡ
と、スペアセグメント昇圧信号線ＳＳＬと、スペアメモ
リアレイＳＭＡに配線されたスペアワード線を選択する
スペアワード線選択手段と、スペアセンスアンプ帯ＳＳ
Ａと、グローバル昇圧信号線ＧＬをスペアセグメント昇
圧信号線ＳＳＬに接続するか否かを切換えるスペアスイ
ッチング部ＳＳＷとを含む。
【００５９】複数のメモリアレイＭＡ0 〜ＭＡ31および
スペアメモリアレイＳＭＡは、２５６本のワード線とビ
ット線対ＢＬ0 ，／ＢＬ0 〜ＢＬn ，／ＢＬn との間に
接続される複数のメモリセルＭＣを有する。各メモリア
レイＭＣは、キャパシタ３と、キャパシタ３とビット線
ＢＬ0 〜ＢＬn （／ＢＬ0 〜／ＢＬn ）との間に接続さ
れるｎチャネルＭＯＳトランジスタ２とを有する。各ｎ
チャネルＭＯＳトランジスタ２のゲート電極は、ワード
線ＷＬ0 〜ＷＬ255 のそれぞれに接続されている。
【００６０】ワード線選択手段は、ワードドライバ群Ｄ
ＲＶＧ0 〜ＤＲＶＧ31とロウデコーダＲＤ0 〜ＲＤ31と
を有し、ワードドライバ群ＤＲＶＧ0 〜ＤＲＶＧ31のそ
れぞれは、ワード線ＷＬ0 〜ＷＬ255 のそれぞれに設け
られたワードドライバＤＲＶ 0 〜ＤＲＶ255 で構成され
る。ワードドライバＤＲＶ0 〜ＤＲＶ255 は、ロウデコ
ーダＲＤ0 〜ＲＤ31のそれぞれの出力信号が入力される
ｎチャネルＭＯＳトランジスタ４およびｐチャネルＭＯ
Ｓトランジスタ５を含む。そして、ビット線ＢＬ0 ，／
ＢＬ0 〜ＢＬn ，／ＢＬn は、センスアンプ帯ＳＡ0 〜
ＳＡ32に接続されていて、センスアンプ帯ＳＡ0 〜ＳＡ
32は、センスアンプ、ＩＯゲート・ビット線プリチャー
ジ／イコライズ回路を含み、Ｉ／Ｏ線対ＩＯ0 ，／ＩＯ
0 〜ＩＯ 32〜／ＩＯ32に接続されている。
【００６１】同様に、スペアワード線選択手段は、スペ
アワードドライバ群ＳＤＲＧとスペアロウデコーダＳＲ
Ｄを有している。また、ビット線ＢＬ0 ，／ＢＬ0 〜Ｂ
Ｌn，／ＢＬn は、スペアセンスアンプ帯ＳＳＡに接続
されていて、スペアＩ／Ｏ線対ＳＩＯ，／ＳＩＯに接続
されている。
【００６２】スイッチング部ＳＷ0 〜ＳＷ31は、グロー
バル昇圧信号線ＧＬとセグメント昇圧信号線ＳＬ0 〜Ｓ
Ｌ31との間に接続され、ゲートに制御信号φ0 〜φ31が
入力されるスイッチングトランジスタ６と、スイッチン
グトランジスタ６に対して並列に設けられる高抵抗７お
よびヒューズ８による直列体を有する。同様に、スペア
スイッチング部ＳＳＷは、グローバル昇圧信号線ＧＬと
スペアセグメント昇圧信号線ＳＳＬとの間に接続され、
ゲートに制御信号φs が入力されるスイッチングトラン
ジスタ９と、スイッチングトランジスタ９に対して並列
に設けられる高抵抗１０およびヒューズ１１により直列
体とを有する。
【００６３】スイッチング部ＳＷ0 〜ＳＷ31における高
抵抗７およびスペアスイッチング部ＳＳＷにおける高抵
抗１０のそれぞれは、低レイアウト面積で高抵抗値を得
るために長チャネル長、短チャネル幅で、グローバル昇
圧信号線ＧＬとセグメント昇圧信号線ＳＬ0 〜ＳＬ31ま
たはスペアセグメント昇圧信号線ＳＳＬとの間に接続さ
れ、ゲート電極に接地電位が印加されるｐチャネルＭＯ
Ｓトランジスタとして用いられている。ｐチャネルＭＯ
Ｓトランジスタのチャネル抵抗は、高抵抗７，１１とし
て使用され、その抵抗値は、スイッチングトランジスタ
６，９のオン抵抗に比べてかなり大きく設定されてい
る。
【００６４】一方、スイッチングトランジスタのゲート
に入力される制御信号φi を発生する回路について説明
する。たとえば、制御信号φ0 を発生する回路は、図２
に示すように、レベル変換部１０と、ＮＡＮＤゲート１
１と、ヒューズ１２と、抵抗１３とを含む。ヒューズ１
２は、電源電圧ＶCCと接続点Ｃとの間に接続され、抵抗
１３は、接続点Ｃと接地電位ＧＮＤとの間に接続されて
おり、接続点Ｃからヒューズ１２および抵抗１２の状態
に応じた出力がＮＡＮＤゲート１１の一方に入力され
る。ＮＡＮＤゲート１１の他方に入力には、メモリアレ
イ選択信号ｘ0 が入力されており、ＮＡＮＤゲート１１
の出力はレベル変換部１０に入力される。
【００６５】レベル変換部１０は、ＮＡＮＤゲート１１
の出力がゲートに入力され、ソースが接地電位ＧＮＤに
接続されたｎチャネルＭＯＳトランジスタ１５ａと、Ｎ
ＡＮＤゲート１１の出力が入力されるインバータ１４
と、インバータ１４の出力がゲートに入力され、ソース
が接地電位ＧＮＤに接続されたｎチャネルＭＯＳトラン
ジスタ１５ｂとを備える。さらに、レベル変換部１０
は、ｎチャネルＭＯＳトランジスタ１５ａのドレインと
接続点Ａを介してゲートが接続され、ソースが昇圧電圧
ＶPPに接続されたｐチャネルＭＯＳトランジスタ１６ｂ
と、ｎチャネルＭＯＳトランジスタ１５ｂのドレインと
接続点Ｂを介してゲートが接続され、ソースが昇圧電圧
ＶPPに接続されたｐチャネルＭＯＳトランジスタ１６ａ
とを備える。
【００６６】そして、ｐチャネルＭＯＳトランジスタ１
６ａのドレインは、接続点Ａを介してｎチャネルＭＯＳ
トランジスタ１５ａのドレインおよびｐチャネルＭＯＳ
トランジスタ１６ｂのゲートに接続されている。ｐチャ
ネルＭＯＳトランジスタ１６ｂのドレインは、接続点Ｂ
を介してｎチャネルＭＯＳトランジスタ１５ｂのドレイ
ンおよびｐチャネルＭＯＳトランジスタ１６ｂのゲート
に接続されている。このような構成のレベル変換部１０
の接続点Ｂから制御信号φ0 がスイッチングトランジス
タ６のゲートに入力される。
【００６７】まず、図２に示す制御信号φ0 を発生する
回路の動作について説明する。セグメント昇圧信号線Ｓ
Ｌ0 がリークを起こしてない場合には、ヒューズ１２は
ブローされない。そして、メモリアレイ選択信号ｘ0 が
ＨレベルのときにＮＡＮＤゲート１１の出力はＬレベル
となり、レベル変換部１０の出力である制御信号φ0 は
Ｌレベルとなってスイッチングトランジスタ６はオン状
態となる。そこで、メモリアレイＭＡ0 は選択される。
これに対して、メモリアレイ選択信号ｘ 0 がＬレベルの
ときには、レベル変換部１０の出力である制御信号φ0
はＨレベルとなり、スイッチングトランジスタ６はオフ
状態となってメモリアレイＭＡ0は選択されない。
【００６８】一方、セグメント昇圧信号線ＳＬ0 のリー
クが大きい場合には、スイッチングトランジスタ６がオ
ン状態になっては、グローバル昇圧信号線ＧＬの昇圧電
位Ｖ PPがセグメント昇圧信号線ＳＬ0 に供給されてしま
うので、その場合にはヒューズ１２がブローされる。こ
れによって、ＮＡＮＤゲート１１の出力は、常にＨレベ
ルとなり、レベル変換部１０の出力である制御信号φ0
は常に昇圧電位ＶPPレベルとなって、スイッチングトラ
ンジスタ６は常にオフ状態となる。これによって、グロ
ーバル昇圧信号線ＧＬとセグメント昇圧信号線ＳＬ0 が
接続されず、昇圧電位ＶPPを発生するＶPP発生回路は動
作しないので、消費電流が抑えられる。
【００６９】ところで、ワードドライバＤＲＶ0 〜ＤＲ
Ｖ255 を構成するスイッチングトランジスタ４，５で
は、接続リーク電流やサブスレッショルドリーク電流が
生じている。そのため、スイッチングトランジスタ４，
５に対応したメモリアレイＭＡ i またはスペアメモリア
レイＳＭＡが選択されなくて、昇圧電位ＶPPレベルの制
御信号φi が入力されたスイッチングトランジスタ６，
９が非導通状態のときでも、セグメント昇圧信号線ＳＬ
i ，スペアセグメント昇圧信号線ＳＳＬから電荷はリー
クしている。このリークする電荷によって、セグメント
昇圧信号線ＳＬi、スペアセグメント昇圧信号線ＳＳＬ
の電位は、昇圧電位ＶPPレベルより下がってしまう。
【００７０】しかし、この第１の実施例においては、グ
ローバル昇圧信号線ＧＬとセグメント昇圧信号線ＳＬi
またはスペアセグメント昇圧信号線ＳＳＬとの間に高抵
抗７，１０が設けられているので、高抵抗７，１０を介
してリークされた電荷に相当する小電流が流れる。した
がって、セグメント昇圧信号線ＳＬi およびセグメント
昇圧信号線ＳＳＬは昇圧電位ＶPPに保たれる。そこで、
メモリアレイＭＡi が選択されて制御信号φi が接地電
位となり、スイッチングトランジスタ６が導通したと
き、Ｌレベルのデコード信号を受けるワードドライバに
よって即座にワード線はセグメント昇圧信号線ＳＬi か
ら昇圧電位ＶPPが伝えられて、高速な読出が可能とな
る。
【００７１】また、たとえばごみなどが付着するなどで
ワードドライバＤＲＶ0 〜ＤＲＶ25 5 のいずれかに不良
が生じ、このワードドライバを介してセグメント昇圧信
号線ＳＬi から流れ出るリーク電流が大きい場合があ
る。そのとき、スイッチングトランジスタ６が非導通状
態で、高抵抗７からの小電流ではこの大きなリーク電流
が補いきれない。そのため、セグメント昇圧信号線は結
果的に接地電位近くまで下がってしまうことがある。こ
のときは、不良が生じたワードドライバに属するセグメ
ント昇圧信号線ＳＬi のヒューズ８がブローされること
で、グローバル昇圧信号線ＧＬからセグメント昇圧信号
線ＳＬi に流れる小電流がカットされて、消費電流は低
減される。
【００７２】また、スペアメモリアレイＳＭＡに置換さ
れたメモリアレイＭＡi に対してのワードドライバＤＲ
Ｖ0 〜ＤＲＶ255 は使用されないにもかかわらず、その
使用されなくなったメモリアレイＭＡi に属するワード
ドライバＤＲＶ0 〜ＤＲＶ25 5 では、接合リーク電流や
サブスレッショルドリーク電流が生じている。その電流
値は小さいとはいえ、そのセグメント昇圧信号線ＳＬi
に属するヒューズ８がブローされることで、高抵抗７が
セグメント昇圧信号線ＳＬi に小電流を供給するのを遮
断でき、消費電流は低減される。
【００７３】図３は、この発明の第２の実施例による半
導体記憶装置の要部拡大図であって、図１のスイッチン
グ部ＳＷ0 〜ＳＷ31，スペアスイッチング部ＳＳＷの部
分に相当する図である。以下、図１と異なる部分につい
てのみ説明する。
【００７４】図３を参照して、高抵抗７の代わりにダイ
オード素子１７が設けられる。ダイオード手段（回路）
１７は、この実施例では電源電位ＶCC（たとえば３．３
Ｖ）が与えられている電源ノードとセグメント昇圧信号
線ＳＬi （ｉ＝０，１，２，…，３１）との間に接続さ
れ、ゲート電極が電源電位ノードに接続されるしきい値
電圧Ｖth（たとえば０．６Ｖ）のｎチャネルＭＯＳトラ
ンジスタから構成されている。たとえばセグメント昇圧
信号線ＳＬ0 の電位がＶCC−Ｖthより低くなると、ダイ
オード素子１７は導通して電源電位ノードからセグメン
ト昇圧信号線ＳＬ0 に電荷を供給し、その電位をＶCC−
Ｖthに保つ。一方、セグメント昇圧信号線の電位がＶCC
−Ｖthより高いと、ダイオード素子１７は、非導通状態
となる。さらに、ダイオード素子１７と、セグメント昇
圧信号線ＳＬ0 との間には、接続点Ｄを介してヒューズ
１８が設けられている。
【００７５】以下、メモリアレイＭＡi およびスペアメ
モリアレイＳＭＡの中で、メモリアレイＭＡ0 に着目し
て説明する。たとえば、メモリアレイＭＡ0 やワードド
ライバＤＲＶ0 〜ＤＲＶ255 に不良があり、セグメント
昇圧信号線ＳＬ0 に接合リークやサブスレッショルドリ
ーク以外のたとえばごみなどの付着よるリークが発生し
た場合、およびリークは正常であるがメモリアレイＭＡ
0 に欠陥があり置換が必要とされる場合には、グローバ
ル昇圧信号線ＧＬとセグメント昇圧信号線ＳＬ 0 とが切
離される必要がある。しかし、必ずしも切離す必要はな
く、リーク状態によってはダイオード素子１７から供給
される電源電位ＶCCが与えられることで、その切離しを
回避できる場合がある。
【００７６】すなわち、たとえば単なる製造工程上のば
らつきで設計値よりもリーク電流が多いだけでほかには
不良がないという場合で、スイッチングトランジスタ６
が非導通状態のときは、ダイオード回路１７により電源
電位ノードからセグメント昇圧信号線ＳＬ0 にリーク電
流が補われて、セグメント昇圧信号線ＳＬ0 の電位は接
地電位近くまで低下せずにＶCC−Ｖthに保たれる。スイ
ッチングトランジスタ６が導通したとき、グローバル昇
圧信号線ＧＬからセグメント昇圧信号線ＳＬ0に電荷が
供給され、セグメント昇圧信号線ＳＬ0 がすぐに昇圧電
位ＶPPに復帰する場合は、グローバル昇圧信号線ＧＬと
セグメント昇圧信号線ＳＬ0 を切離す必要がない。
【００７７】しかし、ダイオード素子１７により電源電
位ノードからセグメント昇圧信号線ＳＬ0 に電荷を供給
しても、セグメント昇圧信号線ＳＬ0 の電位が接地電位
近くまで低下する場合には、グローバル昇圧信号線ＧＬ
とセグメント昇圧信号線ＳＬ 0 とを切離す必要がある。
その場合には、図２に示した制御信号φ0 を発生する回
路のヒューズ１２がブローされればよい。これによっ
て、スイッチングトランジスタ６のゲートに入力される
信号は、ＶPPレベルの信号となって、スイッチングトラ
ンジスタ６はオフ状態である。そして、ダイオード素子
１７とセグメント昇圧信号線ＳＬ0 との間に設けられた
ヒューズ１８がブローされれば、グローバル昇圧信号線
ＧＬに与えられる昇圧電位ＶPPを発生するＶPP発生回路
は動作しなくて済み、消費電流は抑えられる。
【００７８】また、第２の実施例においては、電源電位
ノードとセグメント昇圧信号線との間にダイオード回路
１７が設けられたので、スイッチングトランジスタが非
導通状態でセグメント昇圧信号線から少々電流がリーク
していたとしても、電流はＶ CC−Ｖthに保たれる。その
ため、接地電位付近までセグメント昇圧信号線の電位は
低下しないので、スイッチングトランジスタ６が導通し
たときに選択されたワード線を素早く昇圧電位ＶPPに伝
えることができる。
【００７９】さらに、第１の実施例と同様に、ダイオー
ド回路１７とセグメント昇圧信号線ＳＬ0 との間にヒュ
ーズ１８が設けられているので、たとえばごみなどが付
着するなどでワードドライバに不良が生じ、このワード
ドライバを介してセグメント昇圧信号線ＳＬ0 から流れ
出るリーク電流が大きく、かつスイッチングトランジス
タ６が非導通状態のときに、ダイオード回路１７ではこ
のリーク電流が補いきれず、セグメント昇圧信号線ＳＬ
0 が接地電位近くまで下がってしまうような場合は、ヒ
ューズ１８がブローされてダイオード回路１７を介して
電源電位ノードからセグメント昇圧信号線に流れる電流
がカットされるので、消費電流は低減される。
【００８０】また、ワードドライバが正常であっても、
メモリアレイＭＡ0 が不良でスペアメモリアレイＳＭＡ
に置換した場合も、ヒューズ１８がブローされることで
電流値は小さいとはいえ、この使用されなくなったメモ
リアレイＭＡ0 でワードドライバの接合リーク電流やサ
ブスレッショルドリーク電流をダイオード回路１７が補
うのを遮断することで、消費電流が低減される。
【００８１】さらに、第１の実施例のように、グローバ
ル昇圧信号線ＧＬからではなく、電源電位ノードからセ
グメント昇圧信号線ＳＬ0 に電荷を補給しているので、
この補給のための消費電力が第１の実施例と同じでも第
１の実施例よりも多くの電流を流すことができる。した
がって、消費電流が制限されているときでもたとえば単
なる製造工程上のばらつきで設計値よりもセグメント昇
圧信号線からのリーク電流が多いだけでほかに不良がな
いという場合に、このリーク電流をダイオード回路１７
を介して電源電位ノードからセグメント昇圧信号線ＳＬ
0 に補うことで、セグメント昇圧信号線ＳＬ0 の電位を
ＶCC−Ｖthに保ち、メモリアレイＭＡ0をスペアメモリ
アレイＳＭＡに置換しなくて済むようにでき、歩留りが
向上する。
【００８２】つまり、これに関する原因は、昇圧電位Ｖ
PPが電源電位ＶCCからチャージポンプ動作によって発生
するため、このときかなりの電力が消費されることを原
因としている。たとえば、同じ１ｍＷ消費するにして
も、電源電位ＶCCから直接消費すると１ｍＷであるが、
昇圧電位ＶPPから消費すると、この昇圧電位ＶPPを１ｍ
Ｗ分発生するのにたとえば２ｍＷかかると仮定すると３
倍の３ｍＷ消費される。ここで、消費電力が１ｍＷに制
限されたと仮定すると、電源電位ＶCCから電流を流すと
きは丸々１ｍＷ分の電流を流せるが、昇圧電位ＶPPから
電流を流すときは、１／３の０．３３ｍＷ分の電流しか
流せなくなってしまう。
【００８３】図４は、この発明の第４の実施例による半
導体記憶装置要部拡大図であって、この第３の実施例は
第１の実施例と第２の実施例を組合わせたものを示した
図である。以下、図１に示した実施例と異なる部分につ
いてのみ説明する。
【００８４】図４を参照して、電源電位ＶCCに接続され
たダイオード回路１７が設けられ、その出力はワードド
ライバＤＲＶ0 に入力される。さらに、接続点Ｆとダイ
オード回路１７の間にヒューズ１８が設けられる。この
ヒューズ１８は必ずしも接続点Ｆとダイオード回路１７
の間に設けられる必要はなく、たとえば電源電位ＶCCと
ダイオード回路１７との間に設けられてもよい。高抵抗
７の抵抗値はダイオード回路１７のオン抵抗よりも高い
ので、ダイオード回路１７は高抵抗７に比べて大きな電
流を流せる。
【００８５】セグメント昇圧信号線ＳＬ0 のノードにリ
ークがあった場合、高抵抗７を介して昇圧電位ＶPPはワ
ードドライバＤＲＶ0 に供給されるが、リークが大きく
なってくると、セグメント昇圧信号線ＳＬ0 の電位レベ
ルは高抵抗７のみでは下がっていってしまう。しかし、
セグメント昇圧信号線ＳＬ0 の電位レベルがＶCC−Δ
（接合電位）まで下がった場合はダイオード１７を介し
て電源電位ＶCCがワードドライバＤＲＶ0 に供給され
る。
【００８６】このようにして、リークを補償する電流が
すべてＶPP発生回路より発生するわけでなく、高抵抗７
を介して供給される分とダイオード回路１７を介して供
給される分の和がリークを補償する電流であり、ＶPP発
生回路で消費する電流と電源電位ＶCCから直接消費する
電流の和がリークを補償するための消費電流となる。よ
って、ＶPP発生回路から高抵抗７に至るまでの消費電流
が抑えられる。
【００８７】リークの割合がヒューズ８をブローするこ
とで済む程度であれば、この回路は図３に示した実施例
と同様となる。さらにヒューズ８，１８の両方をブロー
する必要がある場合には、図２に示したヒューズ１２も
ブローすることで、制御信号φ0 をＶPPレベルにしてお
くことで、完全にグローバル昇圧信号線ＧＬとセグメン
ト昇圧信号線ＳＬ0 とを切離すことができる。
【００８８】この第３の実施例においては、第１の実施
例と同様にスイッチングトランジスタ６に並列に高抵抗
７を設けたことにより、高速読出が可能となる。また、
第２の実施例と同様に、電源電位ノードとセグメント昇
圧信号線との間にダイオード回路１７を設けたので、た
とえば単なる製造工程のばらつきで設計値よりもセグメ
ント昇圧信号線からのリーク電流が多いだけで、ほかに
不良がないという場合も救済でき、歩留りが向上する。
【００８９】また、高抵抗７とセグメント昇圧信号線Ｓ
Ｌ0 との間と、ダイオード回路１７とセグメント昇圧信
号線ＳＬ0 との間にヒューズ８および１８が設けられた
ので、セグメント昇圧信号線ＳＬ0 からのリーク電流が
大きく、スイッチングトランジスタ６が非導通状態のと
きに、セグメント昇圧信号線ＳＬ0 の電位は昇圧電位Ｖ
PPには上昇できずにＶCC−Ｖth付近のままのときは、ヒ
ューズ８がブローされることで、グローバル昇圧信号線
ＧＬから高抵抗７を介して流れる電流をカットでき、消
費電流が低減される。
【００９０】また、もっとリーク電流が大きくて高抵抗
７およびダイオード回路１７とでセグメント昇圧信号線
ＳＬ0 に電荷を補給しても、このセグメント昇圧信号線
ＳＬ 0 の電位が接地電位付近に低下する場合や、ワード
ドライバＤＲＶ0 などが正常でもメモリアレイＭＡ0 が
不良でスペアメモリアレイＳＭＡに置換した場合に、ヒ
ューズ８および１８がブローされることで、この使用さ
れなくなったメモリアレイＭＡi でのリーク電流を高抵
抗７およびダイオード回路１７が補うのを遮断でき、消
費電流が低減される。
【００９１】図５は、この発明の第４の実施例による半
導体記憶装置の要部拡大図であり、図６は、図５に示し
た実施例を説明するための図である。以下、図４と異な
る部分についてのみ説明する。
【００９２】図４のヒューズ８が除かれ、高抵抗７に直
列でスイッチングトランジスタ１９が設けられる。グロ
ーバル昇圧信号線ＧＬには、昇圧電位ＶPPを供給するた
めの今まで図示していなかったＶPP発生回路２０が接続
されている。そのＶPP発生回路２０によって供給される
昇圧電位ＶPPの電位レベルを検出し、ＶPP発生回路２０
を活性化または非活性化するための信号ＶPeを出力する
ＶPPレベルディテクタ２１が設けられる。ＶPPレベルデ
ィテクタ２１の出力は、デレイ（遅延）回路２２に入力
されており、デレイ回路２２の出力がスイッチングトラ
ンジスタ６のゲートに供給されている。
【００９３】次に、動作に関しては、ＶPPレベルディテ
クタ２１はグローバル昇圧信号線ＧＬの電位レベルがあ
る設定値以下になった場合、ＶPP発生回路２０をその出
力信号ＶPeにより活性化される。セグメント昇圧信号線
ＳＬ0 にリークがある場合には、そのリークの程度によ
って図６に示すように３つの電位レベルがあり得る。こ
こで、セグメント昇圧信号線ＳＬ0 の電位レベルをＶPP
１′として表わす。
【００９４】図６（ａ）に示すように、リークが少ない
場合であって、ＶPP１′のレベルがＶPPディテクタ２１
が動作するディテクトレベルまで下がると、その出力信
号Ｖ Peが入力されたＶPP発生回路２０は活性化される。
これによって、昇圧電位ＶPPのレベルが上昇するととも
に、ＶPP１′のレベルも上昇する。そして、ＶPPレベル
ディテクタ２１の出力信号ＶPeがリレー回路２０に入力
されて、遅延信号がスイッチングトランジスタ１９のゲ
ート電極に入力されるので、スイッチングトランジスタ
１９はオフする。
【００９５】そして、ＶPPレベルディテクタ２１によっ
てＶPP発生回路２０が非活性化される。それに伴って、
今度はＶPP発生回路２０を非活性化した信号の遅延信号
がスイッチングトランジスタ１９のゲート電極に入力さ
れるので、逆にスイッチングトランジスタ１９がオン状
態となる。これによって、ＶPP１′のレベルが下がって
きた場合には、再びＶPP発生回路２０がＶレベルディテ
クタ２１の出力信号Ｖ Peによって活性化される。このよ
うな繰り返しが行なわれれば、図５（ａ）に示すように
間欠的にしかＶPP１′のレベルは下がらず、このことは
ＶPP発生回路は間欠的にしか活性化しないことを意味
し、消費電流は大きくならず、スタンバイ電流のスペッ
ク値以下に設計される。
【００９６】次に、図６（ｂ）に示すように、図６
（ａ）に示すような場合よりもリークが大きい場合に
は、ＶPPレベルディテクタ２１が動作するディテクトレ
ベルまでＶ PP１′のレベルが下がると、その出力信号Ｖ
PeによってＶPP発生回路が活性化されるにもかかわら
ず、ＶPP発生回路２０が供給する電流よりもリークの方
が大きいので、ＶPP１′のレベルは下がっていってしま
う。そこで、ＶCC−Δのレベルまで下がると、ダイオー
ド素子１７を介して電源電位ＶCCからの電流が供給され
てレベル低下は収まる。
【００９７】すなわち、図４においては、ヒューズ８が
ブローされない限り、ＶPP発生回路はずっと活性化し続
けるため、ＶPP発生回路で生じる電流と電源電位ＶCCか
らダイオード回路１７を介して流れ込む電流の和がスタ
ンバイ電流となって、その値は大きくなってしまう。と
ころが、図５においては、ＶPP１′のレベルがディテク
トレベルより下がると、ＶPPレベルディテクタ２１の出
力信号ＶPeがリレー回路２２を介してスイッチングトラ
ンジスタ１９のゲート電極に入力されるので、スイッチ
ングトランジスタ１９がオフ状態となり、グローバル昇
圧信号線ＧＬ自身のリークパスがなくなる。これによっ
て、グローバル昇圧信号線ＧＬの電位レベルＶPPが回復
するので、ＶPP発生回路２０は非活性化される。
【００９８】一方、セグメント昇圧信号線ＳＬ0 の電位
ＶPP１′がＶCC−Δのレベルまで下がると、ダイオード
回路１７を介して電源電位ＶCCによる電流がワードドラ
イバＤＲＶ0 側に供給されるので、ＶPP１′のレベル
は、ＶCC−Δで維持され、レベルの低下が収まる。した
がって、結局ＶPP１′のリークを補償するための電流は
ダイオード回路１７を介して電源電位ＶCCから供給され
る電流のみとなる。これによって、スタンバイ電流が減
らされ、消費電流が抑えられる。
【００９９】図５（ｃ）に示すようなリークが大きすぎ
る場合には、セグメント昇圧信号線ＳＬ0 の電位Ｖ
PP１′のレベルがダイオード回路１７による電源電位Ｖ
CCに基づく電流によっても低下してしまう。そこで、こ
の場合には、スイッチングトランジスタ６に入力される
制御信号φ0 を図２に示した回路で制御して昇圧電位レ
ベルのＨレベルにしておき、かつヒューズ１８がブロー
されればよい。また、図２に示した回路が用いられず、
制御信号φ0 がＬレベルとなる場合には、接続点Ｅとワ
ードドライバＤＲＶ0 との間にヒューズを設けておき、
そのヒューズがブローされればよい。この場合は必ずし
もヒューズ１８が設けられる必要はない。
【０１００】図７は、この発明の第５の実施例による半
導体記憶装置の概略ブロック図であり、図８は、制御信
号φi （ｉ＝０，１，２，…，３１）を発生するための
回路を示した図である。
【０１０１】以下、図１に示した実施例と異なる部分に
ついてのみ説明する。図７を参照して、この実施例にお
いては、メモリアレイＭＡi に対応して設けられるスイ
ッチング部ＳＷi およびスペアメモリアレイＳＭＡに対
応して設けられるスペアスイッチング部ＳＳＷに特徴が
ある。すなわち、図１のスイッチング部ＳＷi のヒュー
ズ８が取除かれ、その代わりに、スイッチングトランジ
スタ６および高抵抗７による並列体に対して直列にセグ
メント昇圧信号線ＳＬi にヒューズ２２が設けられる。
そして、スペアスイッチング部ＳＳＷのヒューズ１１は
取除かれる。
【０１０２】次に、制御信号φi を発生するための回路
として、制御信号φ0 を発生する回路に着目する。図８
を参照して、制御信号φ0 を発生する回路は、レベル変
換部２３と、インバータ２４とを備える。インバータ２
４には、メモリアレイ選択信号ｘ0 が入力され、インバ
ータ２４の出力はレベル変換部２３に入力されて、制御
信号φ0 が出力される。レベル変換部２３は、図２にお
けるレベル変換部１０のインバータ１４に相当するイン
バータ２５と、ｎチャネルＭＯＳトランジスタ１５ａ，
１５ｂに相当するｎチャネルＭＯＳトランジスタ２６
ａ，２６ｂと、ｐチャネルＭＯＳトランジスタ１６ａ，
１６ｂに相当するｐチャネルＭＯＳトランジスタ２７
ａ，２７ｂとを含む。そして、ｎチャネルＭＯＳトラン
ジスタ２６ａ，２６ｂおよびｐチャネルＭＯＳトランジ
スタ２７ａ，２７ｂは、接続点Ａを接続点Ｉとし、接続
点Ｂを接続点Ｊとして接続されている。
【０１０３】図８に示す選択信号ｘ0 がメモリアレイＭ
Ａ0 を選択する信号であったとしても、ワードドライバ
ＤＲＶ0 〜ＤＲＶ255 に不良が生じていたり、メモリア
レイＭＡ0 に不良が生じている場合には、セグメント昇
圧信号線ＳＬ0 がリークしている。そこで、その場合に
は、グローバル昇圧信号線ＧＬとセグメント昇圧信号線
ＳＬ0 が切離されなければならない。そのため、ヒュー
ズ２２がブローされれば、グローバル昇圧信号線ＧＬの
昇圧電位ＶPPがセグメント昇圧信号線ＳＬ0 に供給され
なくて済む。
【０１０４】そして、この第５の実施例においては、第
１の実施例と同様にスイッチングトランジスタ６に並列
に高抵抗７が設けられているので、高速の読出が可能と
なる。さらに、高抵抗７とセグメント昇圧信号線ＳＬ0
との間にヒューズ２２が設けられているので、第１の実
施例と同じように消費電流が低減される。
【０１０５】また、ヒューズ２２は、スイッチングトラ
ンジスタ６とセグメント昇圧信号線ＳＬ0 との間に設け
られているので、メモリアレイＭＡ0 をスペアメモリア
レイＳＭＡに置換える場合に、置換えられるメモリアレ
イＳＡ0 に対応したヒューズ２２がブローされること
で、スイッチングトランジスタ６の導通または非導通に
よらず完全にかつ容易にグローバル昇圧信号線ＧＬとセ
グメント昇圧信号線ＳＬ 0 とが分離される。この分離
は、スイッチングトランジスタ６の導通または非導通に
よらないので、図８に示されるような制御信号φ0 を発
生する回路が用いられて済み、第１の実施例における図
２に示した回路よりも簡単にできる。
【０１０６】図９は、この発明の第６の実施例による半
導体記憶装置の概略ブロック図である。以下、図４に示
した第３の実施例と図７に示した第５の実施例と異なる
部分についてのみ説明する。
【０１０７】図４に示す第３の実施例のヒューズ１８が
取除かれ、その代わりにヒューズ２２が図７に示す実施
例の位置に設けられる。スイッチングトランジスタ６の
ゲート電極に入力される制御信号φ0 は図８に示す制御
信号φ0 を発生するための回路によって与えられる。こ
の実施例の特徴としては、ほぼ図４に示す第３の実施例
と同様の効果が得られることである。
【０１０８】すなわち、スイッチングトランジスタ６に
並列に高抵抗７が設けられ、電源電位ノードとセグメン
ト昇圧信号線ＳＬ0 との間にダイオード回路１７が設け
られたので、高速読出が可能となって歩留りが向上する
こと。
【０１０９】また、高抵抗７とセグメント昇圧信号線Ｓ
Ｌ0 との間にヒューズ８が設けられたので、セグメント
昇圧信号線ＳＬ0 からのリーク電流が大きくスイッチン
グトランジスタ６が非導通状態のときに、セグメント昇
圧信号線ＳＬ0 の電位が昇圧電位ＶPPに上昇できずＶCC
−Ｖth付近のままのときは、ヒューズ８がブローされる
ことで、グローバル昇圧信号線ＧＬから高抵抗７を介し
て流れる電流がカットされて、消費電流が低減される。
また、スイッチングトランジスタ６、高抵抗７およびダ
イオード回路１７とセグメント昇圧信号線ＳＬ0 との間
にヒューズ２２が設けられているので。さらにリーク電
流が大きく高抵抗７およびダイオード回路１７とでセグ
メント昇圧信号線ＳＬ0 に電荷が補給されても、このセ
グメント昇圧信号線の電位が接地電位付近に低下する場
合や、ワードドライバが正常でもメモリアレイＭＡ0 が
不良でスペアメモリアレイＳＭＡに置換した場合は、こ
のヒューズ２２がブローされることでこの使用されなく
なったメモリアレイで高抵抗７およびダイオード回路１
７によりセグメント昇圧信号線ＳＬ0 に電荷が補われる
ことが遮断される。そこで、消費電流は低減される。さ
らに、このヒューズ２２のブローによるグローバル昇圧
信号線ＧＬとセグメント昇圧信号線ＳＬ0 との分離は、
スイッチングトランジスタ６の導通または非導通によら
ないので、制御信号φ0 を発生する回路は、第１の実施
例における図２に示した回路よも簡単になっている。
【０１１０】図１０は、この発明の第７の実施例による
半導体記憶装置のワードドライバの回路図であり、図１
１は、図１０のワードドライバに入力される昇圧デコー
ド信号ＲＸik（ｉ＝０，１，…，３１，ｋ＝０，１，
２，３）を発生するための回路を示した図である。
【０１１１】図１０を参照して、昇圧デコード信号ＲＸ
ikがｐチャネルＭＯＳトランジスタ２６のソースに入力
されている。ロウデコーダの出力である反転信号ＺＷＤ
が与えられて、昇圧デコード信号ＲＸikとの組合わせに
より、ワード線ＷＬが１本選択されて昇圧電位ＶPPレベ
ルに立上げられる。ここで、昇圧デコード信号ＲＸ
ikは、図１１に示すような回路によって発生されるが、
その回路構成は、レベル変換部３０と、インバータ３１
と、ＮＡＮＤゲート３２とを含む。
【０１１２】そして、ＮＡＮＤゲート３２に入力される
信号は、メモリアレイ選択信号ｘiと、プリデコード信
号ＸＳk であり、ＮＡＮＤゲート３２の出力はインバー
タ３１に入力される。インバータ３１の出力は、レベル
変換部３０に入力される。レベル変換部３０は、図２に
示すレベル変換部１０のインバータ１４に相当するイン
バータ３３と、ｎチャネルＭＯＳトランジスタ１５ａ，
１５ｂに相当するｎチャネルＭＯＳトランジスタ３４
ａ，３４ｂと、ｐチャネルＭＯＳトランジスタ１６ａ，
１６ｂに相当るするｐチャネルＭＯＳトランジスタ３５
ａ，３５ｂとを含んでいる。ｎチャネルＭＯＳトランジ
スタ３４ａ，３４ｂおよびｐチャネルＭＯＳトランジス
タ３５ａ，３５ｂは、接続点Ａを接続点Ｋとし、接続点
Ｂを接続点Ｌとして接続されている。接続点Ｌから図１
０に示すワードドライバに入力される昇圧デコード信号
ＲＸikが出力されている。
【０１１３】この昇圧デコード信号ＲＸikは、ロウアド
レス信号に応じてＨレベルとなるメモリアレイ選択信号
ｘi およびロウアドレス信号のうち２ビットの信号に応
じてＨレベルとなるプリデコード信号ＸＳk に基づき発
生される。たとえば入力されたアドレス信号に応じてメ
モリアレイ選択信号ｘ0 ，ｘ16およびプリデコード信号
ＸＳ0 がＨレベルで、他の信号はすべてＬレベルである
とすると、昇圧デコード信号ＲＸ0 ，ＲＸ160 が昇圧電
位ＶPPレベルとなり、他の昇圧デコード信号は接地電位
となる。その他の例としては、メモリアレイ選択信号ｘ
1 ，ｘ17およびプリデコード信号ＸＳ1 がＨレベルであ
り、他の信号はＬレベルであるとすると、昇圧デコード
信号ＲＸ11，ＲＸ171 が昇圧電位ＶPPレベルとなって、
他の昇圧デコード信号は接地電位となる。
【０１１４】この第７の実施例においては、ワードドラ
イバがＣＭＯＳインバータ構成となっているため、図２
３に示された従来のＮＭＯＳ構成のワードドライバのよ
うにロウデコーダからのデコード信号が入力されてから
昇圧デコード信号を昇圧電位ＶPPに立上げ、セルフブー
ストによりこのＶPPレベルの電位をワード線に伝えるこ
とが必要とされない。そのため、昇圧デコード信号ＲＸ
ikを遅延させることが不要となり、昇圧デコード信号Ｒ
Ｘikの遅延時間の増大によるアクセス時間が遅れること
もなく、高速アクセスが可能となる。また、アクセス時
間を遅らせず、かつ十分にセルフブーストが行なわれる
昇圧デコード信号ＲＸikの遅延時間が決定されるための
難しいタイミング設計も不要となって、タイミング設計
が簡単になる。さらにこの昇圧デコード信号ＲＸikを遅
らせていた遅延回路のレイアウト領域も削減されるの
で、チップ面積は小さくなる。
【０１１５】さらに、ＣＭＯＳインバータで構成された
ワードドライバに入力される昇圧電位ＶPPをグローバル
昇圧信号線からでなく、昇圧デコード信号を発生するた
めの回路から昇圧デコード信号ＲＸikとして入力されて
いるので、対応するメモリアレイが非選択のときはＲＸ
ikは接地電位となり、このＲＸikを伝える信号線とグロ
ーバル昇圧信号線とが切離される。そのため、昇圧電位
ＶPPをグローバル昇圧信号線から直接に入力しているも
ののように多数個あるワードドライバを介してのリーク
電流が生じず、消費電流も小さくなり、このリーク電流
が原因で生じるスタンバイ電流ＩCCの不良も抑制され
る。
【０１１６】また、ロウデコーダからの信号ＺＷＤと昇
圧デコード信号ＲＸikを用いたワードドライバ自身でも
デコードするため、信号ＺＷＤをロウデコーダで完全に
デコードする必要がなくなり、ロウデコーダの回路規模
が小さくなる。そのため、ワード線のピッチをもっと狭
くすることもでき、高集積化も可能となる。
【０１１７】図１２は、図１０に示す第７の実施例よっ
てロウデコーダのチップ面積が小さくなることを説明す
るための図である。特に、図１２（ａ）は、ＣＭＯＳイ
ンバータで構成されるワードドライバにグローバル昇圧
信号線から直接昇圧電位ＶPPを供給するものを示した図
であり、図１２（ｂ）は、図１０に示したＣＭＯＳ構成
のワードドライバに昇圧デコード信号ＲＸikによる昇圧
電位ＶPPを与えるものを示した図である。
【０１１８】図１２（ａ）および図１２（ｂ）は、とも
に８本のワード線（ＷＬ＜０＞〜ＷＬ＜７＞）のうち、
１本が選択される場合が示されている。図１２（ａ）に
おいては、ワードドライバ８個に対してそれぞれ入力の
信号ＷＤが８個必要であり、そのため、ロウデコーダも
３ＮＡＮＤゲートが８個必要とされている。さらに、ア
ドレス信号は、信号Ａ０〜Ａ２でデコードされる必要が
あり、それらの反転信号／Ａ０〜／Ａ２を含めてアドレ
ス線は６本必要となっている。これに対して、図１２
（ｂ）においては、ワードドライバ８個に対してロウデ
コーダからの入力信号ＺＷＤは２つでよく、したがっ
て、ロウデコーダも２つでよい。さらに、ロウデコーダ
は３ＮＡＮＤゲートでなく、インバータで済むため、ロ
ウデコーダに必要となる回路部分は小さくなる。
【０１１９】図１３は、この発明の第８の実施例による
半導体記憶装置のワードドライバの回路図である。以
下、図１０に示した実施例と異なる部分についてのみ説
明する。
【０１２０】図１３を参照して、接地電位ＧＮＤに接続
されたｎチャネルＭＯＳトランジスタ２７に並列にｎチ
ャネルＭＯＳトランジスタ３６が接続される。さらに、
ｎチャネルＭＯＳトランジスタ３６のゲートには、昇圧
デコード信号ＲＸikの反転信号ＺＲＸikが入力されてい
る。
【０１２１】まず、図１０に示した実施例の問題点を説
明する。信号ＺＷＤがＬレベル（選択状態）かつ昇圧デ
コード信号ＲＸikがＬレベル（非選択状態）のとき、ｐ
チャネルＭＯＳトランジスタ２６およびｎチャネルＭＯ
Ｓトランジスタ２７は、ともにオフ状態であり、ワード
線ＷＬがＬレベルのフローティング状態になっている。
【０１２２】そのために、昇圧デコード信号ＲＸikの反
転信号ＺＲＸikがｎチャネルＭＯＳトランジスタ３６の
ゲートに入力されれば、ワード線ＷＬが非選択状態のと
きはすべて接地電位ＧＮＤに引くことができる。特に、
信号ＺＷＤがＬレベル（選択状態）かつ昇圧デコード信
号ＲＸがＬレベル（非選択状態）のときは、ワード線Ｗ
Ｌとして非選択状態であったので、反転信号ＺＲＸikが
ｎチャネルＭＯＳトランジスタ３６にＨレベル（非選択
状態）で入力されれば、ｎチャネルＭＯトランジスタ３
６はオン状態となって、ワード線ＷＬを接地電位ＧＮＤ
に引くことができる。
【０１２３】すなわち、図１３に示した実施例における
効果は、図１０に示した実施例における効果に加え、昇
圧デコード信号ＲＸikがＬレベル（非選択状態）のとき
のワード線ＷＬのフローティングを抑えることができ、
ノイズ等によるワード線の電荷が上昇してメモリセルに
格納されたデータが破壊するのを抑制できることであ
る。
【０１２４】図１４は、この発明の第９の実施例による
半導体記憶装置の概略ブロック図であり、図１５は、図
１４のスイッチングトランジスタの制御信号φik（ｉ＝
０，１，…，３１，ｋ＝０，１，２，３）を発生する回
路を示した図である。
【０１２５】図１４を参照して、この半導体記憶装置４
１は、複数のメモリアレイＭＡi （ｉ＝０，１，…，３
１）と、各メモリアレイＭＡi の一方側に設けられるロ
ウデコーダＲＤi （ｉ＝０，１，…，３１）と、各メモ
リアレイＭＡi に対応して配線されるワード線ＷＬ0 〜
ＷＬ255 のそれぞれに設けられるワードドライバＤＲＶ
0 〜ＤＲＶ255 と、ワードＤＲＶ0 〜ＤＲＶ255 のいず
れかに接続されるセグメント昇圧信号線ＳＬik（ｉ＝
０，１，…，３１，ｋ＝０，１，２，３）と、グローバ
ル昇圧信号線ＧＬと、グローバル昇圧信号線ＧＬとセグ
メント昇圧信号線ＳＬikとの間に接続されるスイッチン
グトランジスタと、センスアンプ帯ＳＡ0〜ＳＡ32とを
備える。
【０１２６】メモリアレイＭＡi の各々は、複数のサブ
メモリアレイＳＢＭＡに分割されている。たとえば、メ
モリアレイＭＡ0 は、ワード線ＷＬ0 〜ＷＬ63に対応す
るサブメモリアレイＳＢＭＡ00と、ワード線ＷＬ64〜Ｗ
Ｌ127 に対応するサブメモリアレイＳＢＭＡ01と、ワー
ド線ＷＬ128 〜ＷＬ191 に対応するサブメモリアレイＳ
ＢＭＡ02と、ワード線ＷＬ192 〜ＷＬ255 に対応するサ
ブメモリアレイＳＢＭＡ03とに分割されている。同様
に、メモリアレイＭＡ1 は、サブメモリアレイＳＢＭＡ
10，ＳＢＭＡ11，ＳＢＭＡ12，ＳＢＭＡ13に分割され、
メモリアレイＭＡ 31は、サブメモリアレイＳＢＭ
Ａ310 ，ＳＢＭＡ311 ，ＳＢＭＡ312 ，ＳＢＭＡ 313 に
分割されている。
【０１２７】そして、各サブメモリアレイＳＢＭＡikに
対応するワードドライバは、同一のセグメント昇圧信号
線に接続されている。たとえば、サブメモリアレイＳＢ
ＭＡ 00に対応するワードドライバＤＲＶ0 〜ＤＲＶ
63は、セグメント昇圧信号線ＳＬ 00に接続され、サブメ
モリアレイＳＢＭＡ01に対応するワードドライバＤＲＶ
64〜ＤＲＶ127 は、セグメント昇圧信号線ＳＬ01に接続
され、サブメモリアレイＳＢＭＡ02に対応するワードド
ライバＤＲＶ128 〜ＤＲＶ191 は、セグメント昇圧信号
線ＳＬ02に接続され、サブメモリアレイＳＢＭＡ03に対
応するワードドライバＤＲＶ192 〜ＤＲＶ255 は、セグ
メント昇圧信号線ＳＬ03に接続されている。そして、た
とえばセグメント昇圧信号線ＳＬ00，ＳＬ01，ＳＬ02，
ＳＬ03のそれぞれとグローバル昇圧信号線ＧＬとの間に
は、スイッチングトランジスタ４２，４３，４４，４５
が設けられている。
【０１２８】各スイッチングトランジスタのゲート電極
に与えられる制御信号φikを発生する回路は、図１５に
示すように、レベル変換部４６と、３ＮＡＮＤゲート４
７と、ヒューズ４９と、抵抗４８とを備える。ヒューズ
４９は、電源電位ＶCCと接続点Ｏとの間に接続され、抵
抗４８は、接続点Ｏと接地電位ＧＮＤとの間に接続され
ている。接続点Ｏからの出力は、３ＮＡＮＤゲート４７
に入力される。３ＮＡＮＤゲート４７の他の入力は、メ
モリアレイ選択信号ｘi （ｉ＝０，１，…，３１）と、
サブメモリアレイ選択信号ｓk （ｋ＝０，１，２，３）
である。３ＮＡＮＤゲート４７の出力は、レベル変換部
４６に入力される。
【０１２９】レベル変換部４６は、図２に示すレベル変
換部１０のインバータ１４に対応するインバータ５０
と、ｎチャネルＭＯＳトランジスタ１５ａ，１５ｂに対
応するｎチャネルＭＯＳトランジスタ５１ａ，５１ｂ
と、ｐチャネルＭＯＳトランジスタ１６ａ，１６ｂに対
応するｐチャネルＭＯＳトランジスタ５２ａ，５２ｂと
を備える。ｎチャネルＭＯＳトランジスタ５１ａ，５１
ｂおよびｐチャネルＭＯＳトランジスタ５２ａ，５２ｂ
は、接続点Ａを接続点Ｍとし、接続点Ｂを接続点Ｎとし
て接続されている。そして、接続点Ｎから制御信号φik
が出力される。
【０１３０】図１５に示すヒューズ４９がブローされ
ず、サブメモリアレイ選択信号ｓk とメモリアレイ選択
信号ｘi がともにＨレベルのとき、３ＮＡＮＤゲート４
７の出力はＬレベルとなる。そして、レベル変換部４６
の出力である制御信号φikは昇圧電位ＶPPレベルのＨレ
ベルでスイッチングトランジスタに入力されて、そのス
イッチングトランジスタは導通状態になる。たとえばス
イッチングトランジスタ４２が導通状態であると、ワー
ドドライバＤＲＶ0 〜ＤＲＶ63が駆動してサブメモリア
レイＳＢＭＡ00が選択される。このように、センスアン
プ帯ＳＡ0 〜ＳＡ 32で区切られたメモリアレイＭＡi が
さらに、４分割されているので、サブメモリアレイ選択
信号ｓk が必要となっている。
【０１３１】ところが、何らかの原因によりサブメモリ
アレイＳＢＭＡが置換されるときがある。そのために、
この半導体記憶装置４１は、スペアメモリアレイＳＭＡ
と、スペアメモリアレイＳＭＡの一方側に設けられるス
ペアロウデコーダＳＲＤと、スペアメモリアレイＳＭＡ
に対応して配線されるスペアワード線のそれぞれに設け
られるスペアワードドライバと、スペアワードドライバ
のいずれかに接続されるスペアセグメント信号昇圧線Ｓ
ＳＬsk（ｋ＝０，１，２，３）と、グローバル昇圧信号
線ＧＬとスペアセグメント信号線ＳＳＬskとの間に接続
されるスイッチングトランジスタ５３，５４，５５，５
６と、スペアセンスアンプ帯ＳＳＡとを備える。
【０１３２】スペアメモリアレイＳＭＡは、メモリアレ
イＭＡにおけるサブメモリアレイＳＢＭＡikのメモリ容
量と同等なスペアサブメモリアレイＳＳＢＭＡ0 〜ＳＳ
ＢＭＡ3 に分割されている。たとえば、スペアメモリア
レイＳＭＡに２５６本のワード線が配線されているとす
ると、上から６４本のワード線ごとにスペアサブメモリ
アレイＳＳＢＭＡ0 ，ＳＳＢＭＡ1 ，ＳＳＢＭＡ2 ，Ｓ
ＳＢＭＡ3 に分割されている。そして、各スペアサブメ
モリアレイＳＳＢＭＡ0 〜ＳＳＢＭＡ3 に対応するワー
ドドライバはそれぞれスペアセグメント昇圧信号線ＳＳ
Ｌs0，ＳＳＬs1，ＳＳＬs2，ＳＳＬs3に接続されてい
る。たとえば、スペアメモリアレイＳＳＢＭＡ0 に対応
するスペアワードドライバは、スペアセグメント昇圧信
号線ＳＳＬ s0に接続されている。
【０１３３】スペアセグメント昇圧信号線ＳＳＬs0，Ｓ
ＳＬs1，ＳＳＬs2，ＳＳＬs3のそれぞれとグローバル昇
圧信号線ＧＬとの間にはスイッチングトランジスタ５
３，５４，５５，５６が設けられている。各スイッチン
グトランジスタ５３，５４，５５，５６のゲート電極に
与える制御信号φsiは、置換できるサブメモリアレイＳ
ＢＭＡikに対応した制御信号である。
【０１３４】スペアサブメモリアレイＳＳＢＭＡが使用
されるためには、置換されるべきサブメモリアレイＳＢ
ＭＡikに対応する図１５のヒューズ４９がブローされ
る。ヒューズ４９がブローされることで、サブメモリア
レイ選択信号ｓk とメモリアレイ選択信号ｘi のレベル
にかかわらず、３ＮＡＮＤゲート４７の出力はＨレベル
となって、制御信号φikはＬレベルとなる。この制御信
号φikが置換されるべきサブメモリアレイＳＢＭＡikに
対応するスイッチングトランジスタに入力されても、ス
イッチングトランジスタはオフ状態である。これによっ
て、置換されるべきサブメモリアレイＳＢＭＡikは使用
されず、それに代わり、スペアサブメモリアレイＳＳＢ
ＭＡが使用される。
【０１３５】この第７の実施例における効果としては、
まずセンスアンプ帯ＳＡで区切られたメモリアレイＭＡ
に属するワードドライバがすべて同一のセグメント昇圧
信号線で接続されているのではないため、たとえばセグ
メント昇圧信号線ＳＬ00にリークが生じたときであって
も、制御信号φ00がスイッチングトランジスタ４２を導
通させない限り、図示しないＶPP発生回路は昇圧電位Ｖ
PPを供給する必要がないことである。これによって、結
果的に消費電流が抑えられる。さらに、他の効果として
は、セグメント昇圧信号線ＳＬikにリークが生じていな
くても、サブスレッショルドリークや接合リークが選択
されたセグメント昇圧信号線に属するトランジスタなど
に発生するだけで済み、同一のセグメント昇圧信号線の
ときよりもリーク電流が抑えられる。
【０１３６】また、スペアメモリアレイＳＭＡもスペア
サブメモリアレイＳＳＢＭＡk で分割されているので、
メモリアレイ単位で置換する必要はなく、１つのサブメ
モリアレイＳＢＭＡに対してスペアサブメモリアレイＳ
ＳＢＭＡで置換が行なわれればよく、置換効率が向上す
る。また、必ずしもスペアメモリアレイＳＭＡは複数の
スペアサブメモリアレイＳＳＢＭＡに分割される必要は
ないので、その点からチップ面積は抑えられるといえ
る。
【０１３７】すなわち、この第７の実施例においては、
１つのメモリアレイに対しセグメント昇圧信号線を４本
設け、各セグメント昇圧信号線に対応したスイッチング
トランジスタに接続されるワード線に基づき４つのサブ
メモリアレイに各メモリアレイが分割されているので、
第１の実施例のようにメモリアレイごとにスペアメモリ
アレイに置換する場合よりもより小さなサブメモリアレ
イ単位でスペアサブメモリアレイに置換でき、同じスペ
アメモリアレイの大きさでも第１の実施例に示された場
合よりも置換効率が向上する。たとえば第１の実施例で
は、この第７の実施例の１つ目と２つの目のメモリアレ
イの中の１つ目のサブメモリアレイに相当する部分が不
良の場合、第１の実施例では２つ目のメモリアレイが不
良であるとスペアメモリアレイが１つしかないので、こ
の半導体記憶装置は不良となってしまう。しかし、この
第７の実施例では２つの不良のサブメモリアレイを２つ
のスペアサブメモリアレイで置換でき、その場合この半
導体記憶装置は救済される。
【０１３８】一方、置換効率は低くなるが、チップ面積
を小さくしようと思えば、スペアサブメモリアレイの数
が減らされればよい。これらの置換効率およびチップ面
積に関しては、メモリアレイがいくつに分割されるか、
およびスペアサブメモリアレイがいくつ設けられている
かに依存し、置換効率およびチップ面積の点で最良のも
のが選ばれればよい。
【０１３９】なお、図１４に示す半導体記憶装置では、
４本のセグメント昇圧信号線のうちいずれの信号線に対
応するワード線か、およびそのワード線が４つのサブメ
モリアレイのうちいずれのサブメモリアレイに含まれる
かで、ワード線は局部的に固められている。しかし、た
とえばワード線ＷＬ0 ，ＷＬ4 ，ＷＬ8 ，…が同一のサ
ブメモリアレイ、ワード線ＷＬ1 ，ＷＬ5 ，ＷＬ9 ，…
が他のサブメモリアレイに含まれるのように、３本おき
に同じサブメモリアレイにワード線が配線されてもよ
い。
【０１４０】図１６は、この発明の第１０の実施例によ
る半導体記憶装置の概略ブロック図であり、図１７は、
スイッチングトランジスタの制御信号φik（ｉ＝０，
１，…，３１，ｋ＝０，１，２，３）を発生する回路を
示した図である。以下、図１４および図１５に示した第
９の実施例と異なる部分についてのみ説明する。
【０１４１】この第１０の実施例においては、グローバ
ル昇圧信号線ＧＬと、セグメント昇圧信号線ＳＬik（ｉ
＝０，１，…，３１，ｋ＝０，１，２，３）とを切離す
ために、各セグメント昇圧信号線ＳＬikにヒューズが設
けられる。たとえばスイッチングトランジスタ４２，４
３，４４，４５のセグメント昇圧信号線ＳＬ00，Ｓ
Ｌ 01，ＳＬ02，ＳＬ03のそれぞれにヒューズ５７，５
８，５９，６０が設けられる。このヒューズ５７，５
８，５９，６０は、図１５に示すヒューズ４９に相当す
る役割を果たす。これに伴って、図１５の３ＮＡＮＤゲ
ート４７は、図１７に示すＮＡＮＤゲート５７に代わっ
て、その入力はサブメモリアレイ選択信号ｓk およびメ
モリアレイ選択信号ｘi である。そして、図１７に示す
回路によって、スイッチングトランジスタを制御する制
御信号φikが発生する。
【０１４２】動作に関しては、置換されるべきサブメモ
リアレイＳＢＭＡ（ｉ＝０，１，…，３１，ｋ＝０，
１，２，３）に対応するヒューズがブローされて、スペ
アサブメモリアレイＳＳＢＭＡによって置換が行なわれ
る。
【０１４３】この第１０の実施例においても、メモリア
レイに属するワードドライバがすべて同一のセグメント
昇圧信号線で接続されていないので、４本のうちの１本
のセグメント昇圧信号線にリークが生じたときであって
も、その１本のセグメント昇圧信号線を昇圧電位にする
スイッチングトランジスタが導通されない限り、図示し
てないＶPP発生回路は、リークの生じたセグメント昇圧
信号線を昇圧電位ＶPPにするために動作しないので、消
費電流が抑えられる。さらに、他の効果としては、セグ
メント昇圧信号線にリークが生じていなくても、サブス
レッショルドリークや接合リークが選択されたセグメン
ト昇圧信号線に属するトランジスタなどに発生するだけ
で済み、同一のセグメント昇圧信号線のときよりもリー
ク電流が抑えられる。また、第９の実施例で説明したよ
うに、図１に示した第１の実施例に比べて、置換効率は
向上し、チップ面積は抑えられる。
【０１４４】また、ヒューズ５７，５８，５９，６０
は、図７に示す第５の実施例のヒューズ２２と同様の働
きをする。すなわち、ヒューズ５７，５８，５９，６０
は、スイッチングトランジスタ４２，４３，４４，４５
とセグメント昇圧信号線ＳＬ00，ＳＬ01，ＳＬ02，ＳＬ
03との間に設けられているので、サブメモリアレイをス
ペアサブメモリアレイに置換える場合、置換えられるサ
ブメモリアレイに対応したヒューズがブローされること
で、そのスイッチングトランジスタの導通または非導通
によらず完全にかつ容易にグローバル昇圧信号線とセグ
メント昇圧信号線とを分離できる。この分離は、スイッ
チングトランジスタの導通または非導通によらず、図１
５に示すような制御信号φikを発生する回路を図１７に
示す回路のように簡単にできる。
【０１４５】次に、第１１の実施例について説明する。
ところで、図１４に示す第９の実施例では、サブメモリ
アレイＳＢＭＡおよびスペアサブメモリアレイＳＳＢＭ
Ａのそれぞれに対応してスイッチングトランジスタが設
けられていたので、図１から図６に示した実施例はそれ
らに適用されてもよいと思われる。そこで、図１４に示
す第９の実施例のサブメモリアレイＳＢＭＡおよびスペ
アサブメモリアレイＳＳＢＭＡのそれぞれに対応して設
けられるスイッチングトランジスタに対して、図５に示
す第４の実施例が適用されたものを第１１の実施例とす
る。
【０１４６】すなわち、図１に示す第１の実施例、図３
に示す第２の実施例、図４に示す第３の実施例、および
図５に示す第４の実施例は、ワードドライバに昇圧電位
と接地電位との間の所定電位を供給する発明に関してで
あったので、この実施例が図１４に示す第９の実施例に
適用されれば、より高速な動作を行なう半導体記憶装置
が提供される。この場合、高速にアクセスが可能なだけ
でなく、図５に示す実施例がセグメント昇圧信号線から
のリークを多少は救済できるので、リークが救済された
セグメント昇圧信号線に属するサブメモリアレイはスペ
アサブメモリアレイに置換されなくて済む。したがっ
て、結果的に置換効率が高くなる。
【０１４７】また、チップ面積に関しては、図４に示す
第９の実施例で説明したとおりであるが、図５に示す回
路が各スイッチングトランジスタに設けられては、その
分だけチップ面積を必要とされると考えられる。しか
し、サブメモリアレイと比較すると、チップ面積はスペ
アサブメモリアレイの方が必要とされるので、やはり、
結果的にチップ面積は小さくなると考えられる。
【０１４８】このように、図１４に示す第９の実施例に
図５に示す第４の実施例が適用されることにより、消費
電流の低減、チップ面積の削減、置換効率の向上、アク
セス時間の高速化が達成される。
【０１４９】図１８は、この発明の第１２の実施例によ
る半導体記憶装置の概略ブロック図であり、図１９は、
昇圧デコード信号ＲＸik（ｉ＝０，１，…，３１，ｋ＝
０，１，２，３）を発生するための回路を示した図であ
る。以下、図１４に示した第９の実施例と異なる部分に
ついてのみ説明し、さらに昇圧デコード信号ＲＸikを発
生する回路に関しては、図１１に示す昇圧デコード信号
ＲＸikを発生する回路と異なる部分について説明する。
【０１５０】図１８を参照して、図１４における昇圧電
位ＶPPおよびスイッチングトランジスタ４２，４３，４
４，４５および制御信号φikの代わりに、昇圧デコード
信号ＲＸik（ｉ＝０，１，…，３１，ｋ＝０，１，２，
３）が用いられている。さらに、図１４に示す実施例に
おいては、各メモリアレイのワード線において、上から
６４本ずつのワード線を１組として、その１組のワード
線は、同一のセグメント昇圧信号線で接続されていた。
これに対し、第１２の実施例においては、たとえばワー
ド線ＷＬ0 ，ＷＬ4 ，ＷＬ8 ，…が同一のサブメモリア
レイ、ワード線ＷＬ1 ，ＷＬ5 ，ＷＬ9 ，…が他のサブ
メモリアレイに含まれるような３本おきのワード線が同
一のサブメモリアレイに配線されている。そのため、１
つのメモリアレイは、４つのサブメモリアレイを有す
る。このことは、サブメモリアレイという概念が図１４
に示すような実質的に区切られたものでなく、もっと上
位概念的なものに相当することを意味する。
【０１５１】また、ロウデコーダＲＤ0 の出力信号は、
２５２個の信号／ＷＤ0 〜／ＷＤ25 5 でなく、６３個の
信号／ＷＤ0 〜／ＷＤ63となっている。すなわち、ワー
ド線ＷＬ0 〜ＷＬ3 のそれぞれに設けられるワードドラ
イバＤＲＶ0 〜ＤＲＶ3 に対しては、同一の信号／ＷＤ
0 が入力され、ワード線ＷＬ252 〜ＷＬ255 のそれぞれ
に設けられるワードドライバＤＲＶ252 〜ＤＲＶ255 に
対しては、同一の信号／ＷＤ63が入力される。さらに、
ワードドライバＤＲＶ0 〜ＤＲＶ255 は、図１０に示し
た第７の実施例によるワードドライバである。
【０１５２】そして、ワードドライバＤＲＶ0 〜ＤＲＶ
255 はワードドライバ群ＤＲＶＧ0とし、他のメモリア
レイＭＡi （ｉ＝１，２，…，３１）に対してもワード
ドライバ群ＤＲＶＧi （ｉ＝１，２，…，３１）が設け
られている。同様に、スペアメモリアレイＳＭＡは、４
つのスペアサブメモリアレイに分割されており、スペア
ロウデコーダＳＲＤおよびスペアワードドライバ群ＳＤ
ＲＶＧも設けられている。そのスペアワードドライバ群
ＳＤＲＶＧには、昇圧デコード信号ＳＲＸ0 ，ＳＲ
Ｘ1 ，ＳＲＸ2 ，ＳＲＸ3 が入力されている。
【０１５３】スペアメモリアレイＳＭＡのスペアサブメ
モリアレイでメモリアレイＭＡのサブメモリアレイが置
換されるために、図１１に示した昇圧デコード信号ＲＸ
ikを発生する回路に対して、図１９に示すようなヒュー
ズ５８と、抵抗５９が設けられている。ヒューズ５８
は、電源電位ＶCCと接続点Ｐとの間に接続され、抵抗５
９は、接地電位ＧＮＤと接続点Ｐとの間に接続されてい
る。プリデコード信号ｘ skおよびメモリアレイ選択信号
ｘi がＨまたはＬのいずれかのレベルかにかかわらず、
ヒューズ５８がブローされれば、その昇圧デコード信号
ＲＸikはＬレベルに固定される。したがって、Ｌレベル
に固定された昇圧デコード信号ＲＸikに属するサブメモ
リアレイのワード線は活性化されない。使用されくなっ
たサブメモリアレイは、スペアサブメモリアレイで置換
される。
【０１５４】この実施例においては、まずメモリアレイ
をスペアサブメモリアレイに分割し、スペアサブメモリ
アレイをスペアサブメモリアレイに分割したので、置換
効率、チップ面積の点では図１４に示した第９の実施例
および図１６に示した第１０の実施例と同等な効果が得
られる。
【０１５５】さらに、ワードドライバとして図１０に示
した第７の実施例によるワードドライバが用いられてい
るので、ロウデコーダの回路規模の縮小化、遅延させる
必要のない昇圧デコード信号ＲＸikによって高速なアク
セスが可能となる。
【０１５６】図２０は、この発明の第１３の実施例によ
る半導体記憶装置の概略ブロック図である。以下、図１
８に示した第１２の実施例と異なる部分についてのみ説
明する。
【０１５７】図１９に示したセグメント昇圧信号線ＳＬ
ik（ｉ＝０，１，…，３１，ｋ＝０，１，２，３）のそ
れぞれにヒューズが設けられる。たとえば、セグメント
昇圧信号線ＳＬ00にはヒューズ６０が設けられ、セグメ
ント昇圧信号線ＳＬ01にはヒューズ６１が設けられ、セ
グメント昇圧信号線ＳＬ02にはヒューズ６２が設けら
れ、セグメント昇圧信号線ＳＬ03にはヒューズ６３が設
けられる。これらのヒューズ６０，６１，６２，６３
は、図１９に示したヒューズ５８の役割を果たしてい
る。この第１３の実施例においての効果は、図１８に示
した第１２の実施例とほぼ同様であり、さらに加えられ
る効果としては、昇圧デコード信号ＲＸikを発生する回
路が図１１に示した回路で済むことである。すなわち、
その分だけ回路構成が簡単になる。
【０１５８】なお、図１３に示した第１３の実施例によ
るワードドライバが図１８に示した半導体記憶装置およ
び図２０に示した半導体記憶装置に適用されてもよい。
そのときには、スペアメモリおよびロウデコーダのチッ
プ面積の低減、置換効率の向上、アクセスの高速化、フ
ローティングの抑制、および消費電流の減少などの効果
が得られる。
【０１５９】
【発明の効果】請求項１から請求項８の発明によれば、
消費電流が抑えられるだけでなく、電位維持手段によっ
て昇圧電位と接地電位との間の所定電位がワードドライ
バ群のワードドライバに供給されるので、ワードドライ
バは高速にワード線を立上げることができ、高速なアク
セスが得られる。
【０１６０】請求項９および請求項１０の発明によれ
ば、常に供給される昇圧電圧でなく、昇圧デコード信号
がワードドライバに供給されるので、消費電流を抑える
ことができ、さらに困難なタイミング設計が必要とされ
ないので、メモリに対して高速にアクセスするワードド
ライバが提供され、さらにそのワードドライバに昇圧デ
コード信号を出力する行デコーダなどのレイアウトピッ
チが緩められる。
【０１６１】請求項１１から請求項１６の発明によれ
ば、１つのメモリアレイに対して複数のセグメント昇圧
信号線が設けられることで、たとえばリークによる消費
電流が抑えられ、さらに、セグメント昇圧信号線に対応
して形成されたサブメモリアレイ単位で置換が行なわれ
るので、置換効率を上げたり、スペアサブメモリアレイ
のチップ面積を小さくすることもできる。
【図面の簡単な説明】
【図１】この発明の第１の実施例による半導体記憶装置
の概略ブロック図である。
【図２】図１のスイッチングトランジスタに入力される
制御信号φi の一例である制御信号φ0 を発生するため
の回路を示した図である。
【図３】この発明の第２の実施例による半導体記憶装置
の要部拡大図である。
【図４】この発明の第３の実施例による半導体記憶装置
の要部拡大図である。
【図５】この発明の第４の実施例による半導体記憶装置
の要部拡大図である。
【図６】図５の回路の動作を説明するための図である。
【図７】この発明の第５の実施例による半導体記憶装置
の概略ブロック図である。
【図８】図７のスイッチングトランジスタに入力される
制御信号φi の一例である制御信号φ0 を発生するため
の回路を示した図である。
【図９】この発明の第６の実施例による半導体記憶装置
の概略ブロック図である。
【図１０】この発明の第７の実施例による半導体記憶装
置のワードドライバを示した回路図である。
【図１１】図１０のワードドライバに入力される昇圧デ
コード信号ＲＸikを発生する回路を示した図である。
【図１２】図１０に示した第７の実施例の効果を説明す
るための図である。
【図１３】この発明の第８の実施例による半導体記憶装
置のワードドライバを示した回路図である。
【図１４】この発明の第９の実施例による半導体記憶装
置の概略ブロック図である。
【図１５】図１４のスイッチングトランジスタに入力さ
れる制御信号φikを発生するための回路を示した図であ
る。
【図１６】この発明の第１０の実施例による半導体記憶
装置の概略ブロック図である。
【図１７】図１６のスイッチングトランジスタに入力さ
れる制御信号φikを発生するための回路を示した図であ
る。
【図１８】この発明の第１２の実施例による半導体記憶
装置の概略ブロック図である。
【図１９】図１８の昇圧デコード信号ＲＸikを発生する
ための回路を示した図である。
【図２０】この発明の第１３の実施例による半導体記憶
装置の概略ブロック図である。
【図２１】従来の半導体記憶装置の概略ブロック図であ
る。
【図２２】図２１の要部拡大等価ブロック図である。
【図２３】図２２のワードドライバの回路図である。
【図２４】図２２のメモリアレイ中のメモリセルに不良
が生じたときにそのメモリセルを置換えるためのスペア
メモリアレイをさらに設けた状態を示した図である。
【図２５】従来の他の半導体記憶装置の概略ブロック図
である。
【図２６】図２５のワードドライバの回路図である。
【図２７】従来のさらに他の半導体記憶装置の概略ブロ
ック図である。
【符号の説明】
１，４１ 半導体記憶装置 ２，４，１５ａ，１５ｂ，２７ａ，３４ａ，３４ｂ，３
６ａ，５１ａ，５１ｂｎチャネルＭＯＳトランジスタ ３ キャパシタ ５，１６ａ，１６ｂ，２６，３５ａ，３５ｂ，５２ａ，
５２ｂ ｐチャネルＭＯＳトランジスタ ６，９，１９，４２，４３，４４，４５，５３，５４，
５５，５６ スイッチングトランジスタ ７ 高抵抗 ８，１２，１８，２２，４９，５８，６０，６１，６
２，６３ ヒューズ １０，２３，３０，４６ レベル変換部 １１，３２，５７ ＮＡＮＤゲート １３，４８，５９ 抵抗 １４，２４，２５，３１，３３，５０ インバータ １７ ダイオード回路 ２０ ＶPP発生回路 ２１ ＶPPレベルディテクタ ４７ ３ＮＡＮＤゲート
【手続補正書】
【提出日】平成６年７月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】ワード線選択手段は、ワードドライバ群Ｄ
ＲＶＧ0 〜ＤＲＶＧ31とロウデコーダＲＤ0 〜ＲＤ31と
を有し、ワードドライバ群ＤＲＶＧ0 〜ＤＲＶＧ31のそ
れぞれは、ワード線ＷＬ0 〜ＷＬ255 のそれぞれに設け
られたワードドライバＤＲＶ 0 〜ＤＲＶ255 で構成され
る。ワードドライバＤＲＶ0 〜ＤＲＶ255 は、ロウデコ
ーダＲＤ0 〜ＲＤ31のそれぞれの出力信号が入力される
ｎチャネルＭＯＳトランジスタ４およびｐチャネルＭＯ
Ｓトランジスタ５を含む。ｐチャネルＭＯＳトランジス
タのウエル電位は、昇圧電位Ｖppに接続されている。そ
して、ビット線ＢＬ0 ，／ＢＬ0 〜ＢＬn ，／ＢＬ
n は、センスアンプ帯ＳＡ0 〜ＳＡ32に接続されてい
て、センスアンプ帯ＳＡ0 〜ＳＡ32は、センスアンプ、
ＩＯゲート・ビット線プリチャージ／イコライズ回路を
含み、Ｉ／Ｏ線対ＩＯ0 ，／ＩＯ0 〜ＩＯ32〜／ＩＯ32
に接続されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】一方、セグメント昇圧信号線ＳＬ0 のリー
クが大きい場合には、スイッチングトランジスタ６がオ
ン状態になっては、グローバル昇圧信号線ＧＬの昇圧電
位Ｖ PPがセグメント昇圧信号線ＳＬ0 に供給されてしま
うので、その場合にはヒューズ１２がブローされる。こ
れによって、ＮＡＮＤゲート１１の出力は、常にＨレベ
ルとなり、レベル変換部１０の出力である制御信号φ0
は常に昇圧電位ＶPPレベルとなって、スイッチングトラ
ンジスタ６は常にオフ状態となる。これによって、グロ
ーバル昇圧信号線ＧＬとセグメント昇圧信号線ＳＬ0 が
接続されず、昇圧電位ＶPPを発生するＶPP発生回路は動
作しないので、消費電流が抑えられる。また、ヒューズ
８がブローされた時やスイッチングトランジスタ６がオ
フ状態の時に、ｐチャネルトランジスタ５のウエル電位
とソース電位とが等しい場合には、ウエル電位がフロー
ティング状態になる。それによって、ラッチアップ等が
生じやすくなるという問題があるため、ｐチャネルトラ
ンジスタ５のウエル電位は昇圧電位ＶPPに接続されてい
る。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日高 秀人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 複数個のメモリセルが配置される複数の
    メモリアレイ、 電源電位よりも高い昇圧電位が与えられるグローバル昇
    圧線、 前記各メモリアレイに対応して設けられる複数のセグメ
    ント昇圧線、 前記メモリアレイにおける対応したワード線およびこの
    メモリアレイに対応したセグメント昇圧線にそれぞれが
    接続され、行デコーダからのデコード信号を受け、この
    デコード信号に応じて前記対応したセグメント昇圧線の
    電位を前記対応したワード線に伝える複数のワードドラ
    イバを有し、前記各メモリアレイに対応して設けられる
    複数のワードドライバ群、 前記グローバル昇圧線と前記複数のセグメント昇圧線と
    の間に接続され、制御信号を受け、制御信号に基づき前
    記複数のセグメント昇圧線を選択的に前記グローバル昇
    圧線と電気的に接続状態とするスイッチング手段、およ
    び前記各セグメント昇圧線に対応して設けられ、この対
    応するセグメント昇圧線に電位を供給し、このセグメン
    ト昇圧線の電位を接地電位と前記昇圧電位との間の所定
    電位以上に維持する電位維持手段を備える半導体記憶装
    置。
  2. 【請求項２】 前記電位維持手段は、 前記スイッチング手段に並列に接続される抵抗手段と、 前記抵抗手段に直列に接続される第２のスイッチング手
    段とを含み、 さらに、前記昇圧電位の電位レベルを検出する検出手段
    を備え、 前記第２のスイッチング手段は前記検出手段の出力によ
    って制御されることを特徴とする、請求項１記載の半導
    体記憶装置。
  3. 【請求項３】 前記電位維持手段は、前記昇圧電位と接
    地電位との間の電位が与えられるノードにアノードが接
    続され、カソードがセグメント昇圧線に接続されるダイ
    オード素子を含む、請求項２記載の半導体記憶装置。
  4. 【請求項４】 前記電位手段は、前記ダイオード素子に
    直列に接続されたヒューズ手段を含む、請求項３記載の
    半導体記憶装置。
  5. 【請求項５】 複数個のメモリセルが配置される複数の
    メモリアレイ、 電源電位より高い昇圧電位が与えられるグローバル昇圧
    線、 前記各メモリアレイに対応して設けられる複数のセグメ
    ント昇圧線、 前記メモリアレイに対応したセグメント昇圧線とこのメ
    モリアレイにおける対応したワード線との間に接続さ
    れ、ゲート電極に行デコーダからのデコード信号を受け
    るｐチャネルＭＯＳトランジスタと、前記ワード線と接
    地電位が与えられる接地電位ノードとの間に接続され、
    ゲート電極に前記デコード信号を受けるｎチャネルＭＯ
    Ｓトランジスタとからそれぞれが構成される複数のワー
    ドドライバを有し、前記各メモリアレイに対応して設け
    られる複数のワードドライバ群、 前記グローバル昇圧線と前記各セグメント昇圧線との間
    に接続され、ゲート電極に制御信号を受けるｐチャネル
    ＭＯＳトランジスタ、および前記グローバル昇圧線と前
    記セグメント昇圧線との間に接続される抵抗手段とヒュ
    ーズ手段の直列体を有する電位維持手段を備える半導体
    記憶装置。
  6. 【請求項６】 複数個のメモリセルが配置される複数の
    メモリアレイ、 電源電位より高い昇圧電位が与えられるグローバル昇圧
    線、 前記各メモリアレイに対応して設けられる複数のセグメ
    ント昇圧線、 前記メモリアレイに対応したセグメント昇圧線とこのメ
    モリアレイにおける対応したワード線との間に接続さ
    れ、ゲート電極に行デコーダからのデコード信号を受け
    るｐチャネルＭＯＳトランジスタと、前記ワード線と接
    地電位が与えられる接地電位ノードとの間に接続され、
    ゲート電極に前記デコード信号を受けるｎチャネルＭＯ
    Ｓトランジスタとからそれぞれが構成される複数のワー
    ドドライバを有し、前記各メモリアレイに対応して設け
    られる複数のワードドライバ群、 前記グローバル昇圧線と前記各セグメント昇圧線との間
    に接続され、ゲート電極に制御信号を受けるｐチャネル
    ＭＯＳトランジスタ、および電源電位が与えられる電源
    電位ノードと前記セグメント昇圧線との間に接続される
    ダイオード手段とヒューズ手段の直列体を有する電位維
    持手段を備える半導体記憶装置。
  7. 【請求項７】 前記電位維持手段は、前記グローバル昇
    圧線と前記セグメント昇圧線との間に接続される抵抗手
    段とヒューズ手段の直列体を有することを特徴とする、
    請求項６記載の半導体記憶装置。
  8. 【請求項８】 前記ゲート電極に制御信号を受けるｐチ
    ャネルＭＯＳトランジスタは、前記グローバル昇圧線と
    前記セグメント昇圧線との間に、前記電位維持手段にお
    ける直列体のヒューズ手段と直列接続されることを特徴
    とする、請求項５から７のいずれかに記載の半導体記憶
    装置。
  9. 【請求項９】 ｐチャネルＭＯＳトランジスタと、前記
    ｐチャネルＭＯＳトランジスタに直列に接続されたｎチ
    ャネルＭＯＳトランジスタとを備えたワードドライバを
    含む半導体記憶装置において、 前記ワードドライバの前記ｐチャネルＭＯＳトランジス
    タおよび前記ｎチャネルＭＯＳトランジスタの制御電極
    に行デコード信号が入力され、前記ｐチャネルＭＯＳト
    ランジスタのソース電極に昇圧デコード信号が供給され
    ることを特徴とする、半導体記憶装置。
  10. 【請求項１０】 前記ワードドライバは、さらに前記ｎ
    チャネルＭＯＳトランジスタに並列に接続され、かつそ
    の制御電極に前記昇圧デコード信号を反転した信号が入
    力される第２のｎチャネルＭＯＳトランジスタを備える
    ことを特徴とする、請求項９記載の半導体記憶装置。
  11. 【請求項１１】 複数本のワード線に接続される複数個
    のメモリセルが配置され、所定の本数のワード線を含む
    複数のサブメモリアレイを有する複数のメモリアレイ、 前記各メモリアレイ間に配置され、対応するメモリアレ
    イ内のビット線対に接続され、このビット線対間の電位
    差を増幅するセンスアンプ、 電源電位より高い昇圧電位が与えられるグローバル昇圧
    線、 前記各メモリアレイにおける前記サブメモリアレイに対
    応して設けられるセグメント昇圧線、および前記各サブ
    メモリアレイに対応するセグメント昇圧線およびこのサ
    ブメモリアレイに含まれる対応するワード線に接続さ
    れ、行デコーダからのデコード信号を受け、このデコー
    ド信号に応じて前記対応するセグメント昇圧線の電位を
    前記対応するワード線に伝える複数のワードドライバを
    備える半導体記憶装置。
  12. 【請求項１２】 前記グローバル昇圧線と複数のセグメ
    ント昇圧線との間に接続され、制御信号を受け、制御信
    号に基づき前記複数のセグメント昇圧線を選択的に前記
    グローバル昇圧線と電気的に接続状態とするスイッチン
    グ手段を備えることを特徴とする、請求項１１記載の半
    導体記憶装置。
  13. 【請求項１３】 複数個のスペアメモリセルが配置さ
    れ、このスペアメモリセルに接続される所定の本数のス
    ペアワード線を含み、前記メモリアレイにおけるサブメ
    モリアレイと置換されるスペアサブメモリアレイを有す
    る複数のスペアメモリアレイ、 前記スペアサブメモリアレイに対応して設けられるスペ
    アセグメント昇圧線、 前記スペアサブメモリアレイに対応するスペアセグメン
    ト昇圧線およびこのスペアサブメモリアレイに含まれる
    対応するスペアワード線に接続され、スペアデコーダか
    らのデコード信号を受け、このデコード信号に応じて前
    記スペアセグメント昇圧線の電位を前記スペアワード線
    に伝える複数のスペアワードドライバ、および前記スペ
    アサブメモリアレイに置換される前記サブメモリアレイ
    に対応したセグメント昇圧線とグローバル昇圧線とを常
    時非導通状態とする非導通手段を備えたことを特徴とす
    る、請求項１１記載の半導体記憶装置。
  14. 【請求項１４】 グローバル昇圧線と複数のセグメント
    昇圧線との間に接続され、第１の制御信号を受け、第１
    の制御信号に基づき前記複数のセグメント昇圧線を選択
    的に前記グローバル昇圧線と電気的に接続状態とする第
    １のスイッチング手段、およびグローバル昇圧線とスペ
    アセグメント昇圧線との間に接続され、第２の制御信号
    を受け、第２の制御信号に基づき前記スペアセグメント
    昇圧線を前記グローバル昇圧線と電気的に接続状態とす
    る第２のスイッチング手段を備えることを特徴とする、
    請求項１３記載の半導体記憶装置。
  15. 【請求項１５】 前記非導通手段は、グローバル昇圧線
    と各セグメント昇圧線との間に、前記第１のスイッチン
    グ手段に直列接続されるヒューズ手段を含む、請求項１
    ４記載の半導体記憶装置。
  16. 【請求項１６】 前記非導通手段は、 ヒューズを有し、このヒューズが切断されると所定レベ
    ルとなる非導通信号を出力する非導通信号発生手段、お
    よびサブメモリアレイを選択する信号に応じた選択信号
    および前記非導通信号が入力され、第１の制御信号を出
    力し、前記非導通信号が所定レベルとなると前記選択信
    号によらず前記第１の制御信号をこの第１の制御信号を
    受ける第１のスイッチング手段がスペアサブメモリアレ
    イに置換されるサブメモリアレイに対応したセグメント
    昇圧線とグローバル昇圧線とを非接続状態とする制御手
    段を有することを特徴とする、請求項１４記載の半導体
    記憶装置。
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