JPH0719214B2 - マイクロコンピュ−タ評価装置 - Google Patents
マイクロコンピュ−タ評価装置Info
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- JPH0719214B2 JPH0719214B2 JP62140234A JP14023487A JPH0719214B2 JP H0719214 B2 JPH0719214 B2 JP H0719214B2 JP 62140234 A JP62140234 A JP 62140234A JP 14023487 A JP14023487 A JP 14023487A JP H0719214 B2 JPH0719214 B2 JP H0719214B2
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- Japan
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- circuit
- cpu
- clock
- system clock
- frequency
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータ評価装置に関し、特に２
系統のシステムクロック発振回路を有し、かつCPUの動
作速度を複数段階に切換える機能を有するマイクロコン
ピュータを評価（エミュレーション）するためのマイク
ロコンピュータエミュレーション装置に関する。
系統のシステムクロック発振回路を有し、かつCPUの動
作速度を複数段階に切換える機能を有するマイクロコン
ピュータを評価（エミュレーション）するためのマイク
ロコンピュータエミュレーション装置に関する。
CPUの動作速度を複数段階に切換え可能な共通のCPUアー
キテクチャを有し、かつ周辺機能の一部が異なる一連の
マイクロコンピュータをエミュレーションする方法とし
て、CPU機能をエミュレーションするためのCPUエミュレ
ータと特定のマイクロコンピュータの周辺機能をエミュ
レートするための周辺エミュレータとを独立に設け、こ
れらを接続してマイクロコンピュータをエミュレーショ
ンする方法がある。
キテクチャを有し、かつ周辺機能の一部が異なる一連の
マイクロコンピュータをエミュレーションする方法とし
て、CPU機能をエミュレーションするためのCPUエミュレ
ータと特定のマイクロコンピュータの周辺機能をエミュ
レートするための周辺エミュレータとを独立に設け、こ
れらを接続してマイクロコンピュータをエミュレーショ
ンする方法がある。
第２図に、メインシステムクロック発振回路とサブシス
テムクロック発振回路を有するマイクロコンピュータを
エミュレーションするためのCPUエミュレータと周辺エ
ミュレータの従来の構成図を示す。CPUエミュレータ100
はシステムクロック発振回路101、分周回路102、CPUク
ロック選択回路103および動作速度指定レジスタ104を有
し、制御信号バス150、メモリアドレスバス151およびデ
ータバス152を介して周辺エミュレータ200と接続されて
いる。２系統のシステムクロック発振回路をもたないマ
イクロコンピュータの場合にはCPUエミュレータ100の発
振端子109及び110の水晶振動子等の発振子を接続するこ
とによりシステムクロック発振回路101によりシステム
クロックを発生することができる。２系統のシステムク
ロック発振回路を有するマイクロコンピュータの場合に
は周辺エミュレータ200内に、メインシステムクロック
発振回路201、サブシステムクロック発振回路202を内蔵
し、システムクロック切換フラグ204の指定に基いて、
一方のクロックをシステムクロック選択回路203で選択
し、システムクロック出力端子209より出力するように
なっている。このクロックはCPUエミュレータ100の発振
端子109に入力され、CPUエミュレータ100は発振端子109
に入力されたクロックをシステムクロックとして内部に
供給することができる。CPUエミュレータ100はシステム
クロック発振回路101の出力106又は分周回路102で分周
した２種類の分周出力107及び108のうち、動作速度レジ
スタ104で指定された出力をCPUクロック選択回路103で
選択してCPUクロック発生回路105に与え、CPUクロック
を作成する。システムクロック発振回路101の出力のシ
ステムクロック周波数をｆとすると、例えばCPUクロッ
ク選択回路103へは、出力106としてｆ、出力107としてf
/2、出力108としてf/16といった異なる種類の動作クロ
ックの中から１つを選択してCPUクロックとすることが
できる。
テムクロック発振回路を有するマイクロコンピュータを
エミュレーションするためのCPUエミュレータと周辺エ
ミュレータの従来の構成図を示す。CPUエミュレータ100
はシステムクロック発振回路101、分周回路102、CPUク
ロック選択回路103および動作速度指定レジスタ104を有
し、制御信号バス150、メモリアドレスバス151およびデ
ータバス152を介して周辺エミュレータ200と接続されて
いる。２系統のシステムクロック発振回路をもたないマ
イクロコンピュータの場合にはCPUエミュレータ100の発
振端子109及び110の水晶振動子等の発振子を接続するこ
とによりシステムクロック発振回路101によりシステム
クロックを発生することができる。２系統のシステムク
ロック発振回路を有するマイクロコンピュータの場合に
は周辺エミュレータ200内に、メインシステムクロック
発振回路201、サブシステムクロック発振回路202を内蔵
し、システムクロック切換フラグ204の指定に基いて、
一方のクロックをシステムクロック選択回路203で選択
し、システムクロック出力端子209より出力するように
なっている。このクロックはCPUエミュレータ100の発振
端子109に入力され、CPUエミュレータ100は発振端子109
に入力されたクロックをシステムクロックとして内部に
供給することができる。CPUエミュレータ100はシステム
クロック発振回路101の出力106又は分周回路102で分周
した２種類の分周出力107及び108のうち、動作速度レジ
スタ104で指定された出力をCPUクロック選択回路103で
選択してCPUクロック発生回路105に与え、CPUクロック
を作成する。システムクロック発振回路101の出力のシ
ステムクロック周波数をｆとすると、例えばCPUクロッ
ク選択回路103へは、出力106としてｆ、出力107としてf
/2、出力108としてf/16といった異なる種類の動作クロ
ックの中から１つを選択してCPUクロックとすることが
できる。
周辺エミュレータ200の発振端子205,206には高周波のメ
インシステムクロック発振子、例えば4MHzの発振子を接
続し、メインシステムクロック発振回路201より4MHzの
クロックを出力する。一方、発振端子207,208には低周
波のサブシステムクロック発振子、例えば32.768KMzの
発振子を接続し、サブシステムクロック発振回路202よ
り32.768KMzのクロックを出力する。CPUエミュレータ10
0がデータバス152を介してシステムクロック切換フラグ
204の内容を書き換えることにより、システムクロック
選択回路203はメインシステムクロック発振回路201の出
力又はザブシステムクロック発振回路202の出力のいず
れかを選択してシステムクロック発振端子209を介して
出力し、CPUエミュレータ100にシステムクロックを供給
し、そのクロックに基いてCPUエミュレータ100は動作す
る。
インシステムクロック発振子、例えば4MHzの発振子を接
続し、メインシステムクロック発振回路201より4MHzの
クロックを出力する。一方、発振端子207,208には低周
波のサブシステムクロック発振子、例えば32.768KMzの
発振子を接続し、サブシステムクロック発振回路202よ
り32.768KMzのクロックを出力する。CPUエミュレータ10
0がデータバス152を介してシステムクロック切換フラグ
204の内容を書き換えることにより、システムクロック
選択回路203はメインシステムクロック発振回路201の出
力又はザブシステムクロック発振回路202の出力のいず
れかを選択してシステムクロック発振端子209を介して
出力し、CPUエミュレータ100にシステムクロックを供給
し、そのクロックに基いてCPUエミュレータ100は動作す
る。
上述した従来のエミュレーション装置では、周辺エミュ
レータ200でメインシステムクロックを選択し、かつCPU
エミュレータ100が低速のモード、即ち分周回路102の出
力108を選択している状態で、周辺エミュレータ200がサ
ブシステムクロックに切換えられると、低周波数発振出
力を更に分周してより低周波のCPUクロックが発生され
ることになり、ダイナミック回路を使用している場合に
は周波数が低すぎて動作できないという不都合がある。
従来はこれを回避するために動作速度指定レジスタ104
で分周回路を介さない出力106をまず選択しておき、そ
れからサブシステムクロックに切換えるという操作手順
を規定していた。言い換えれば、高周波のメインシステ
ムクロックをクロックソースとしていて動作速度が高速
モードで動作可能な電源電圧でないとサブシステムクロ
ックに切換えられないという制限があった。
レータ200でメインシステムクロックを選択し、かつCPU
エミュレータ100が低速のモード、即ち分周回路102の出
力108を選択している状態で、周辺エミュレータ200がサ
ブシステムクロックに切換えられると、低周波数発振出
力を更に分周してより低周波のCPUクロックが発生され
ることになり、ダイナミック回路を使用している場合に
は周波数が低すぎて動作できないという不都合がある。
従来はこれを回避するために動作速度指定レジスタ104
で分周回路を介さない出力106をまず選択しておき、そ
れからサブシステムクロックに切換えるという操作手順
を規定していた。言い換えれば、高周波のメインシステ
ムクロックをクロックソースとしていて動作速度が高速
モードで動作可能な電源電圧でないとサブシステムクロ
ックに切換えられないという制限があった。
本発明はCPUの動作速度とは無関係にメインシステムク
ロックからサブシステムクロックへの切換えを可能とす
るマイクロコンピュータエミュレーション装置を提供す
ることを目的とする。
ロックからサブシステムクロックへの切換えを可能とす
るマイクロコンピュータエミュレーション装置を提供す
ることを目的とする。
本発明のマイクロコンピュータ評価装置は、CPUの動作
速度を複数段階に切換える機能を有し、かつメインシス
テムクロックとサブシステムクロックとの２系統のクロ
ックで動作可能なマイクロコンピュータを評価する装置
であって、マイクロコンピュータのCPU機能を評価する
ためのCPUエミュレーション用集積回路と、マイクロコ
ンピュータの周辺機能を評価するためのエミュレーショ
ン用集積回路とを含み、前記CPUエミュレーション用集
積回路内部にシステムクロックを分周する分周回路と分
周出力のうち（分周比１のものも含む）選択すべき出力
を指定するための動作速度指定レジスタを有し、前記周
辺エミュレーション用集積回路内部にメインシステムク
ロック発振回路、サブシステムクロック発振回路、サブ
システムクロックを分周する分周回路、CPUエミュレー
ション用集積回路での動作速度指定と同じ指定が行われ
る動作速度指定レジスタ、前記動作速度指定レジスタに
より指定されるCPU動作速度に対する比が反比例するよ
うな分周出力を前記分周回路から取り出す回路、および
メインシステムクロックと前記分周出力のうち一方をシ
ステムクロックとして選択するシステムクロック選択回
路とを有し、前記システムクロック選択回路で選択した
出力を前記CPUエミュレーション用集積回路のシステム
クロックとして用いる手段を有する。
速度を複数段階に切換える機能を有し、かつメインシス
テムクロックとサブシステムクロックとの２系統のクロ
ックで動作可能なマイクロコンピュータを評価する装置
であって、マイクロコンピュータのCPU機能を評価する
ためのCPUエミュレーション用集積回路と、マイクロコ
ンピュータの周辺機能を評価するためのエミュレーショ
ン用集積回路とを含み、前記CPUエミュレーション用集
積回路内部にシステムクロックを分周する分周回路と分
周出力のうち（分周比１のものも含む）選択すべき出力
を指定するための動作速度指定レジスタを有し、前記周
辺エミュレーション用集積回路内部にメインシステムク
ロック発振回路、サブシステムクロック発振回路、サブ
システムクロックを分周する分周回路、CPUエミュレー
ション用集積回路での動作速度指定と同じ指定が行われ
る動作速度指定レジスタ、前記動作速度指定レジスタに
より指定されるCPU動作速度に対する比が反比例するよ
うな分周出力を前記分周回路から取り出す回路、および
メインシステムクロックと前記分周出力のうち一方をシ
ステムクロックとして選択するシステムクロック選択回
路とを有し、前記システムクロック選択回路で選択した
出力を前記CPUエミュレーション用集積回路のシステム
クロックとして用いる手段を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
CPUエミュレータ100の構成は第２図に示す従来と全く同
一でよい。また、周辺エミュレータ200の内部回路のう
ち201,204はCPUエミュレータと同一である。分周回路20
3はサブシステム発振回路202の出力を分周する分周回路
で、分周出力206〜208のうち１出力を動作速度指定レジ
スタ104と同様の内容が設定される動作速度指定レジス
タ204の指定により選択回路205で選択して出力する。
一でよい。また、周辺エミュレータ200の内部回路のう
ち201,204はCPUエミュレータと同一である。分周回路20
3はサブシステム発振回路202の出力を分周する分周回路
で、分周出力206〜208のうち１出力を動作速度指定レジ
スタ104と同様の内容が設定される動作速度指定レジス
タ204の指定により選択回路205で選択して出力する。
第２図で示したメインシステムクロックがfn、サブシス
テムクロック発振出力がfsであり、システムクロック切
換回路出力をｆ、CPUクロック選択回路への入力106が
ｆ、入力107が、f/n1、入力108がf/n2である場合には、
分周回路203の分周出力206がn2fs、出力207がn2fs、出
力208がfsとなるように発振端子207,208に接続する発振
子と分周回路の段数（分周比）を決定する。例えばn1＝
２、n2＝16の場合には出力206〜208はそれぞれ16fs,2
fs，fsとなる。
テムクロック発振出力がfsであり、システムクロック切
換回路出力をｆ、CPUクロック選択回路への入力106が
ｆ、入力107が、f/n1、入力108がf/n2である場合には、
分周回路203の分周出力206がn2fs、出力207がn2fs、出
力208がfsとなるように発振端子207,208に接続する発振
子と分周回路の段数（分周比）を決定する。例えばn1＝
２、n2＝16の場合には出力206〜208はそれぞれ16fs,2
fs，fsとなる。
動作速度指定レジスタ204には動作速度指定レジスタ104
と同一の内容がデータバス152を介して書き込まれ、出
力106即ち周波数ｆを選択する内容のときは出力208、即
ち周波数fsを選択し、出力107即ち周波数f/2を選択する
内容のときは出力207即ち周波数２fsを選択し、出力108
即ち周波数f/16を選択する内容のときは出力206即ち周
波数16fsを選択するというようにCPUの動作速度指定に
対し反比例した分周出力を選択するよう選択回路205を
構成する。従って、動作速度指定レジスタ104によって
周波数出力106〜108のいずれの出力が選択されている場
合においても、システムクロック選択回路210でメイン
システムクロックからサブシステムクロックに切換えた
時はCPUクロック選択回路103の出力周波数は常に一定の
fsとなり本来選択しようとする一定のサブシステムクロ
ック出力をCPUクロックとすることができる。
と同一の内容がデータバス152を介して書き込まれ、出
力106即ち周波数ｆを選択する内容のときは出力208、即
ち周波数fsを選択し、出力107即ち周波数f/2を選択する
内容のときは出力207即ち周波数２fsを選択し、出力108
即ち周波数f/16を選択する内容のときは出力206即ち周
波数16fsを選択するというようにCPUの動作速度指定に
対し反比例した分周出力を選択するよう選択回路205を
構成する。従って、動作速度指定レジスタ104によって
周波数出力106〜108のいずれの出力が選択されている場
合においても、システムクロック選択回路210でメイン
システムクロックからサブシステムクロックに切換えた
時はCPUクロック選択回路103の出力周波数は常に一定の
fsとなり本来選択しようとする一定のサブシステムクロ
ック出力をCPUクロックとすることができる。
例えば、メインシステムクロック周波数を4MHz目的とす
るサブシステムクロックを32.768KMzとすると、発振端
子213,214には4.194304MHzの発振子を接続させることが
でき、分周回路203の分周出力206を16×32.768KMz（＝
4.194304/23）、分周出力207を２×32.768KMz（＝4.194
304/26）、分周出力208を32.768KMzとなるように分周出
力をとり出して選択回路205に入力すれば、サブシステ
ムクロックとしては常にfs＝32.768KMzがCPUクロック選
択回路103より出力されることになる。
るサブシステムクロックを32.768KMzとすると、発振端
子213,214には4.194304MHzの発振子を接続させることが
でき、分周回路203の分周出力206を16×32.768KMz（＝
4.194304/23）、分周出力207を２×32.768KMz（＝4.194
304/26）、分周出力208を32.768KMzとなるように分周出
力をとり出して選択回路205に入力すれば、サブシステ
ムクロックとしては常にfs＝32.768KMzがCPUクロック選
択回路103より出力されることになる。
以上説明したように本発明は、CPUエミュレータに接続
される周辺エミュレータの内部にCPUエミュレータ内の
動作速度指定レジスタと同一内容が書込まれる動作速度
指定レジスタを設け、また周辺エミュレータに本来のサ
ブシステムクロックの整数倍の発振子をサブシステムク
ロック発振用端子に接続し、その出力を分周回路により
分周して、CPUの動作速度指定に反比例するように、即
ちCPUエミュレータがサブシステムクロックに切換えた
場合にCPUクロックが常に一定となるように複数の分周
出力から１出力を選択してCPUエミュレータに出力する
ことにより、CPU動作速度指定の内容がいずれの値の場
合にもメインシステムクロックからサブシステムクロッ
クに切換えることができるため、低電圧動作のためのサ
ブシステムクロックへの切換えが容易に実現できるとい
う優れた効果が得られる。
される周辺エミュレータの内部にCPUエミュレータ内の
動作速度指定レジスタと同一内容が書込まれる動作速度
指定レジスタを設け、また周辺エミュレータに本来のサ
ブシステムクロックの整数倍の発振子をサブシステムク
ロック発振用端子に接続し、その出力を分周回路により
分周して、CPUの動作速度指定に反比例するように、即
ちCPUエミュレータがサブシステムクロックに切換えた
場合にCPUクロックが常に一定となるように複数の分周
出力から１出力を選択してCPUエミュレータに出力する
ことにより、CPU動作速度指定の内容がいずれの値の場
合にもメインシステムクロックからサブシステムクロッ
クに切換えることができるため、低電圧動作のためのサ
ブシステムクロックへの切換えが容易に実現できるとい
う優れた効果が得られる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のブロック図である。 100……CPUエミュレータ、101……システムクロック発
振回路、102……分周回路、103……CPUクロック選択回
路、104……動作速度指定レジスタ、105……CPUクロッ
ク発生回路、109,110……発振端子、150……制御信号、
151……メモリアドレスバス、152……データバス、200
……周辺エミュレータ、201……メインシステムクロッ
ク発振回路、202……サブシステムクロック発振回路、2
03……分周回路、204……動作速度指定レジスタ、205…
…選択回路、206〜208……分周出力、209……システム
クロック切換フラグ、210……システムクロック選択回
路、211〜214……発振端子。
従来のブロック図である。 100……CPUエミュレータ、101……システムクロック発
振回路、102……分周回路、103……CPUクロック選択回
路、104……動作速度指定レジスタ、105……CPUクロッ
ク発生回路、109,110……発振端子、150……制御信号、
151……メモリアドレスバス、152……データバス、200
……周辺エミュレータ、201……メインシステムクロッ
ク発振回路、202……サブシステムクロック発振回路、2
03……分周回路、204……動作速度指定レジスタ、205…
…選択回路、206〜208……分周出力、209……システム
クロック切換フラグ、210……システムクロック選択回
路、211〜214……発振端子。
Claims (1)
- 【請求項１】CPUの動作速度を複数段階に切換える機能
を有し、かつメインシステムクロックとサブシステムク
ロックとの２系統のクロックで動作可能なマイクロコン
ピュータを評価する装置であって、マイクロコンピュー
タのCPU機能を評価するためのCPUエミュレーション用集
積回路と、マイクロコンピュータの周辺機能を評価する
ためのエミュレーション用集積回路とを含み、前記CPU
エミュレーション用集積回路内部にシステムクロックを
分周する分周回路と分周出力のうち（分周比１のものも
含む）選択すべき出力を指定するための動作速度指定レ
ジスタを有し、前記周辺エミュレーション用集積回路内
部にメインシステムクロック発振回路、サブシステムク
ロック発振回路、サブシステムクロックを分周する分周
回路、CPUエミュレーション用集積回路での動作速度指
定と同じ指定が行われる動作速度指定レジスタ、前記動
作速度指定レジスタにより指定されるCPU動作速度に対
する比が反比例するような分周出力を前記分周回路から
取り出す回路、およびメインシステムクロックと前記分
周出力のうち一方をシステムクロックとして選択するシ
ステムクロック選択回路とを有し、前記システムクロッ
ク選択回路で選択した出力を前記CPUエミュレーション
用集積回路のシステムクロックとして用いることを特徴
とするマイクロコンピュータ評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140234A JPH0719214B2 (ja) | 1987-06-03 | 1987-06-03 | マイクロコンピュ−タ評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140234A JPH0719214B2 (ja) | 1987-06-03 | 1987-06-03 | マイクロコンピュ−タ評価装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63303437A JPS63303437A (ja) | 1988-12-12 |
| JPH0719214B2 true JPH0719214B2 (ja) | 1995-03-06 |
Family
ID=15264028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62140234A Expired - Lifetime JPH0719214B2 (ja) | 1987-06-03 | 1987-06-03 | マイクロコンピュ−タ評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719214B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3684832B2 (ja) | 1998-03-31 | 2005-08-17 | セイコーエプソン株式会社 | マイクロコンピュータ、電子機器及びデバッグシステム |
| JP3666237B2 (ja) | 1998-03-31 | 2005-06-29 | セイコーエプソン株式会社 | 情報処理装置及び電子機器 |
-
1987
- 1987-06-03 JP JP62140234A patent/JPH0719214B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63303437A (ja) | 1988-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080306 Year of fee payment: 13 |