JPH02282813A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02282813A JPH02282813A JP1105042A JP10504289A JPH02282813A JP H02282813 A JPH02282813 A JP H02282813A JP 1105042 A JP1105042 A JP 1105042A JP 10504289 A JP10504289 A JP 10504289A JP H02282813 A JPH02282813 A JP H02282813A
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- 230000010355 oscillation Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 230000001105 regulatory effect Effects 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野１
本発明は、マイクロコンピュータの計時信号の出力周期
の論理緩急に関する。
の論理緩急に関する。
［従来の技術］
従来のマイクロコンピュータは、論理緩急を行なうため
に第３図の如き構造であった。即ち、第３図において、
ｌは発振回路、２はｌの出力信号、３は分周回路、４は
計時信号出力、１７は複数の汎用入力端子、６は入力制
御回路、７はデータバス、８はアドレス信号、９はＣＰ
Ｕ、１０はマイクロコードを格納するためのＲＯＭ、１
１は１０の出力信号、１２は論理緩急のための専用入力
端子、１４は緩急手段である０以上の如〈従来の技術で
は論理緩急のための専用の入力端子を必要としていた。
に第３図の如き構造であった。即ち、第３図において、
ｌは発振回路、２はｌの出力信号、３は分周回路、４は
計時信号出力、１７は複数の汎用入力端子、６は入力制
御回路、７はデータバス、８はアドレス信号、９はＣＰ
Ｕ、１０はマイクロコードを格納するためのＲＯＭ、１
１は１０の出力信号、１２は論理緩急のための専用入力
端子、１４は緩急手段である０以上の如〈従来の技術で
は論理緩急のための専用の入力端子を必要としていた。
【発明が解決しようとする課題］
しかし従来のマイクロコンピュータに於て論理緩急を行
うためには、専用の入力端子を使用するため、他の汎用
入力端子と置き換えるといった選択ができなかった。ま
た専用の入力端子から論理緩急を実行する回路まで専用
の配線が必要であるためにマイクロコンピュータの面積
が大きくなるといった欠点があった。
うためには、専用の入力端子を使用するため、他の汎用
入力端子と置き換えるといった選択ができなかった。ま
た専用の入力端子から論理緩急を実行する回路まで専用
の配線が必要であるためにマイクロコンピュータの面積
が大きくなるといった欠点があった。
そこで本発明では１以上の如き欠点をなくシ。
その目的とするところは、緩急の手段の緩急データ、即
ち分周回路のフリップフロップのデータをセットか、ま
たはリセットするかを決定するデータを格納する緩急レ
ジスタと複数の汎用入力端子と、データバスと、マイク
ロコードを格納するためのＲＯＭとから構成することに
より上記問題点を解決するマイクロコンビニーりを提供
することにある。
ち分周回路のフリップフロップのデータをセットか、ま
たはリセットするかを決定するデータを格納する緩急レ
ジスタと複数の汎用入力端子と、データバスと、マイク
ロコードを格納するためのＲＯＭとから構成することに
より上記問題点を解決するマイクロコンビニーりを提供
することにある。
［課題を解決するための手段］
本発明のマイクロコンピュータは、
（１）ａ）単一半導体基板上に、
ｂ）発振回路と。
ｃ）？！Ｉ数のフリップフロップで構成され計時信号を
出力する分周回路と、 ｄ）マイクロコンピュータの動作を制御するＣＰＵと、 ｅ）＠配分周回路のフリップフロップのデータをセット
や、リセットをして計時信号の出力周期を変化させる緩
急手段と。
出力する分周回路と、 ｄ）マイクロコンピュータの動作を制御するＣＰＵと、 ｅ）＠配分周回路のフリップフロップのデータをセット
や、リセットをして計時信号の出力周期を変化させる緩
急手段と。
ｆ）前記緩急手段の緩急データ、すなわち前記分周回路
のフリップフロップのデータをセットか、またはリセッ
トするかを決定するデータを格納する緩急レジスタと、 ｇ）？Ｉ数の汎用入力端子と。
のフリップフロップのデータをセットか、またはリセッ
トするかを決定するデータを格納する緩急レジスタと、 ｇ）？Ｉ数の汎用入力端子と。
ｈ）マイクロコードを格納するためのＲＯＭとから構成
されることを特徴とする。
されることを特徴とする。
ｆ実 施 例］
第１図は１本発明のマイクロコンビエータの構成を示す
ブロック図である。１は発振回路、２は１の出力信号、
３は分周回路、４は計時信号出力、５は複数の汎用入力
端子、６は入力制御回路、７はデータバス、８はアドレ
ス信号、９はＣＰＵ、１０はマイクロコードを格納する
ためのＲＯＭ、１１は１０の出力信号、１２は緩急レジ
スタ、１４は緩急手段である。以下詳細を説明する。第
１図発振回路ｌよりある周期の出力２が分周回路３とＣ
ＰＵ９に供給される。計時信号出力４を外部にて検出し
、その周期と希望する周期とのずれよりコードを決定し
、このコードを任意の汎用入力端子５に設定しておく０
次にＲＯＭｌ０に格納されているマイクロコードによっ
てＣＰＵ９は任意の汎用入力端子５のアドレスを指定し
データバスを利用して汎用入力端子５に設定されたコー
ドを読み込み一時記憶しさらに緩急レジスタ１２のアド
レスを指定し一時記憶しているコードをデータバス７を
利用して緩急レジスタ１２に出力する１次に緩急手段１
４により緩急のためのタイミングが作られ５このタイミ
ングに同期して緩急レジスタ１２のレジスタの内容が分
周回路３のフリップフロップのセット、または、リセッ
トへ入力される。これにより計時１８号出力４の周期を
変化させることができる。
ブロック図である。１は発振回路、２は１の出力信号、
３は分周回路、４は計時信号出力、５は複数の汎用入力
端子、６は入力制御回路、７はデータバス、８はアドレ
ス信号、９はＣＰＵ、１０はマイクロコードを格納する
ためのＲＯＭ、１１は１０の出力信号、１２は緩急レジ
スタ、１４は緩急手段である。以下詳細を説明する。第
１図発振回路ｌよりある周期の出力２が分周回路３とＣ
ＰＵ９に供給される。計時信号出力４を外部にて検出し
、その周期と希望する周期とのずれよりコードを決定し
、このコードを任意の汎用入力端子５に設定しておく０
次にＲＯＭｌ０に格納されているマイクロコードによっ
てＣＰＵ９は任意の汎用入力端子５のアドレスを指定し
データバスを利用して汎用入力端子５に設定されたコー
ドを読み込み一時記憶しさらに緩急レジスタ１２のアド
レスを指定し一時記憶しているコードをデータバス７を
利用して緩急レジスタ１２に出力する１次に緩急手段１
４により緩急のためのタイミングが作られ５このタイミ
ングに同期して緩急レジスタ１２のレジスタの内容が分
周回路３のフリップフロップのセット、または、リセッ
トへ入力される。これにより計時１８号出力４の周期を
変化させることができる。
以上の論理緩急を用いた本発明のマイクロコンビエータ
は、従来のマイクロコンピュータに比べると、汎用の入
力端子を使用できるため、専用の入力端子を作る必要が
なく、任意の入力端子を選択できる。またデータバスを
使用しているため、論理緩急のための専用の配線を引か
なくで済み。
は、従来のマイクロコンピュータに比べると、汎用の入
力端子を使用できるため、専用の入力端子を作る必要が
なく、任意の入力端子を選択できる。またデータバスを
使用しているため、論理緩急のための専用の配線を引か
なくで済み。
マイクロコンビエータの面積を小さくすることができる
。
。
第２図は、本発明の一実施例である。１８は緩急の手段
１４が緩急のためのタイミングを作るためにＣＰＬＩ９
より出力される信号、１９は計時出力のバッファ、２０
は入力端子のプルアップ回路である。入力端子５の任意
の端子より論理緩急のためのコードを設定しておくと、
ＲＯＭｌ０に格納されているマイクロコードによってＣ
ＰＵ９は任意の汎用入力端子５のアドレスを指定しデー
タバス７を利用して汎用入力端子５に設定されたコード
を内部に一時記憶しさらに緩急レジスタ１２のアドレス
を指定し一時記憶しているコードをデ−タバス７を利用
して緩急レジスタ１２に出力する。緩急の手段１４は発
振回路ｌの出力とＣＰＵからのある出力Ｉ８より緩急の
ためのタイミングを作り、このタイミングに同期して緩
急レジスタ１２のレジスタの内容が分周回路３のフリッ
プフロップのセットへ入力される。これにより計時信号
出力４の周期を変化させることができる０以上の様に論
理緩急を行う為のコードを入力する端子を任意の汎用入
力端子より選択できまた、緩急レジスタへのコードの入
力もデータバスを用いるため専用の配線を必要としない
。
１４が緩急のためのタイミングを作るためにＣＰＬＩ９
より出力される信号、１９は計時出力のバッファ、２０
は入力端子のプルアップ回路である。入力端子５の任意
の端子より論理緩急のためのコードを設定しておくと、
ＲＯＭｌ０に格納されているマイクロコードによってＣ
ＰＵ９は任意の汎用入力端子５のアドレスを指定しデー
タバス７を利用して汎用入力端子５に設定されたコード
を内部に一時記憶しさらに緩急レジスタ１２のアドレス
を指定し一時記憶しているコードをデ−タバス７を利用
して緩急レジスタ１２に出力する。緩急の手段１４は発
振回路ｌの出力とＣＰＵからのある出力Ｉ８より緩急の
ためのタイミングを作り、このタイミングに同期して緩
急レジスタ１２のレジスタの内容が分周回路３のフリッ
プフロップのセットへ入力される。これにより計時信号
出力４の周期を変化させることができる０以上の様に論
理緩急を行う為のコードを入力する端子を任意の汎用入
力端子より選択できまた、緩急レジスタへのコードの入
力もデータバスを用いるため専用の配線を必要としない
。
［発明の効果］
以上の説明で明らかなように本発明によれば、分周回路
のフリップフロップのデータをセットかまたはリセット
するかを決定するデータを格納する緩急レジスタと、複
数の汎用入力端子と、データバスと、マイクロコードを
格納するためのＲＯＭとからによって構成されることに
よって、従来に比べ論理緩急のための専用の端子を任意
の汎用入力端子から選択でき、また緩急レジスタへのコ
ードの人力も専用の配線を必要としないことからマイク
ロコンピュータの面積を小さくすることが可能となる。
のフリップフロップのデータをセットかまたはリセット
するかを決定するデータを格納する緩急レジスタと、複
数の汎用入力端子と、データバスと、マイクロコードを
格納するためのＲＯＭとからによって構成されることに
よって、従来に比べ論理緩急のための専用の端子を任意
の汎用入力端子から選択でき、また緩急レジスタへのコ
ードの人力も専用の配線を必要としないことからマイク
ロコンピュータの面積を小さくすることが可能となる。
第１図は１本発明のマイクロコンピュータの構成を示す
ブロック図。 第２図は１本発明の一実施例を示す回路図。 第３図は、従来の技術のマイクロフンピユータの構成を
示すブロック図。 ・発振回路 ・発振回路の出力 ・分周回路 ・計時信号出力 ・複数の汎用入力端子 ・入力制御回路 ・データバス ・アドレス信号 ・ＣＰＵ １０ ・ ｌ １ ・ １２ ・ １３ ・ ｌ ４ ・ ｌ ５ ・ １６、 ｌ ９ ・ ２０ ・ ・マイクロコードを格納するＲＯＭ ｌ０の出力 ・緩急レジスタ ・１２の出力 ・緩急手段 ・１４の出力 ９の出力 出力バッファ プルアップ回路 以 上
ブロック図。 第２図は１本発明の一実施例を示す回路図。 第３図は、従来の技術のマイクロフンピユータの構成を
示すブロック図。 ・発振回路 ・発振回路の出力 ・分周回路 ・計時信号出力 ・複数の汎用入力端子 ・入力制御回路 ・データバス ・アドレス信号 ・ＣＰＵ １０ ・ ｌ １ ・ １２ ・ １３ ・ ｌ ４ ・ ｌ ５ ・ １６、 ｌ ９ ・ ２０ ・ ・マイクロコードを格納するＲＯＭ ｌ０の出力 ・緩急レジスタ ・１２の出力 ・緩急手段 ・１４の出力 ９の出力 出力バッファ プルアップ回路 以 上
Claims (1)
- （１）ａ）単一半導体基板上に、 ｂ）発振回路と、 ｃ）複数のフリップフロップで構成され計時信号を出力
する分周回路と、 ｄ）マイクロコンピュータの動作を制御するＣＰＵと、 ｅ）前記分周回路のフリップフロップのデータをセット
や、リセットをして計時信号の出力周期を変化させる緩
急手段と、 ｆ）前記緩急手段の緩急データ、すなわち前記分周回路
のフリップフロップのデータをセットか、またはリセッ
トするかを決定するデータを格納する緩急レジスタと、 ｇ）複数の汎用入力端子と、 ｈ）マイクロコードを格納するためのＲＯＭとから構成
されることを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105042A JPH02282813A (ja) | 1989-04-25 | 1989-04-25 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105042A JPH02282813A (ja) | 1989-04-25 | 1989-04-25 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02282813A true JPH02282813A (ja) | 1990-11-20 |
Family
ID=14396949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105042A Pending JPH02282813A (ja) | 1989-04-25 | 1989-04-25 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02282813A (ja) |
-
1989
- 1989-04-25 JP JP1105042A patent/JPH02282813A/ja active Pending
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