JPH06149566A - 信号処理器 - Google Patents

Abstract

(57)【要約】 【目的】 演算器にリセットタイミング発生器を取り付
ける事により、信号処理器の演算器の拡張を従来の回路
変更なしに行い、拡張性のある信号処理器を得る。ま
た、リセットタイミング発生装置を記憶装置を用いずに
構成することにより、回路全体の動作速度が速く、従来
の回路より単純で、部品数が少なく、実装面積の少ない
信号処理器を得る。また、リセットタイミングの変更
が、各演算部のリセットタイミング制御プログラムを変
更するだけで、行うことができ、プログラムの開発効率
や、メンテナンス効率の良い信号処理器を得る。 【構成】 各演算器毎に演算部コントローラで制御され
るリセットタイミング発生器を持つ信号処理装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は航空機等に搭載し、受
信信号から目標信号を取り出す信号処理器特に、その性
能向上に関するものである。

【０００２】

【従来の技術】図５は従来のパイプライン方式の信号処
理器であり、演算器が３つの場合を示す。１は演算内容
の設定を行うマイクロ設定器、２は演算部コントロー
ラ、３は演算器、４は演算器３により処理されるデータ
の流れるデータバス、５は各演算器のリセットを行うリ
セットタイミング発生器である。

【０００３】従来のパイプライン方式の信号処理器は上
記のように構成され、例えば図５のマイクロ設定器１は
演算処理内容に応じた、制御プログラムを演算部コント
ローラ２に設定する。演算部コントローラ２は、制御プ
ログラムに応じて演算器３の制御を行う。演算器３は演
算部コントローラ２の制御に従い、データバス４のデー
タを処理し、処理結果を次段の演算器３に出力する。リ
セットタイミング発生器５は予め設定されたプログラム
に従い、演算器３のデータに対して、期待の演算結果が
得られるようリセットをかける。

【０００４】ここで、信号処理器の演算部のリセットタ
イミング制御について図７を用いて説明する。図７は演
算器３のリセットタイミングチャートであり、６はクロ
ック、７は演算器３に入力されるデータ、８は初期リセ
ットクロック数、９はリセット“Ｌ”クロック数、１０
はリセット“Ｈ”クロック数、１１はリセット“Ｈ”信
号、１２はリセット“Ｌ”信号を示す。

【０００５】図６の演算部３で演算処理時に不要なデー
タを削除したい場合、リセットタイミング発生器５より
図７に示すリセット“Ｈ”信号が出力され、演算部３は
上記リセット“Ｈ”信号が入力されるとデータバス４よ
り演算器３に入力されるデータ７を強制的に０に設定す
る。

【０００６】図７はリセットタイミング発生器５より出
力されるリセットタイミングデータの一例であり、初期
リセットクロック数８とリセット“Ｈ”クロック数１０
の間リセット“Ｈ”信号１１が出力され、その間、演算
器３へのデータバス４の入力データ７は０となる。リセ
ット“Ｌ”クロック数９の間リセット“Ｌ”１２が出力
され、その間、演算器３はデータバス４のデータ７を入
力できる。

【０００７】ここで、図６のリセットタイミング発生器
５の動作について図を用いて詳細に説明する。

【０００８】図８は、図６のリセットタイミング発生器
５の動作を示すブロック図であり、１２はアドレスカウ
ンタ、１３は記憶部、１４はリセット信号出力クロック
数保持部、１５は出力リセット信号保持部、１６はカウ
ンタ部、１７は比較部、１８はリピートアドレス保持
部、１９はアドレス比較部、２０はセレクタ部、２１は
リピートステップ保持部、２２は加算器、２３はアドレ
スデータ、２４はカウント許可信号、２５はリピート処
理起動信号である。

【０００９】図において、演算処理が起動されると、ア
ドレスカウンタ部１２はアドレスデータ２３を出力す
る。記憶部１３は、アドレスデータ１８で示されるアド
レスに格納されている、リセット信号出力クロック数と
出力リセットデータを出力リセット信号保持部１５とリ
セット信号出力クロック数保持部１６に出力する。出力
リセット信号保持部１５は、上記出力リセットデータを
保持し、演算器３へ上記出力リセットデータを出力す
る。リセット信号出力クロック数保持部８は上記リセッ
ト信号出力クロック数を保持し、カウンタ部１６に上記
リセット信号出力クロック数を設定する。カウンタ部１
６は設定された上記リセット信号出力クロック数より１
ずつ減算していき、減算結果を比較部１７に出力する。
比較部１７は上記減算結果と固定値０とを比較し、上記
減算結果が０になった時、アドレスカウンタ部１２にカ
ウント許可信号２４を出力する。アドレスカウンタ部１
２はカウント許可信号２４が入力されると出力アドレス
２３を１つカウントアップする。演算処理起動前に、リ
ピートアドレス保持部１８にはリピートアドレスデータ
が設定され、リピートステップ保持部２１にはリピート
アドレスステップ値が設定される。アドレス比較部１９
はアドレスデータ２３とリピートアドレス保持部１８に
保持されている上記リピートアドレス値との比較を行
い、アドレスデータ２３と上記リピートアドレス値が等
しい場合は、リピート処理起動信号２５を出力する。セ
レクタ部２０はリピート処理起動信号２５が入力されて
いない時は０を出力し、リピート処理起動信号２５が入
力された場合は、上記リピートステップ値を出力する。
加算部２２はアドレスデータ２３と上記リピートステッ
プ値との加算を行い、加算結果をアドレスカウンタ部１
２に出力する。アドレスカウンタ部１２はリピート処理
起動信号２４が入力された場合、加算部２２の上記加算
結果をアドレスデータ２３として設定する。

【００１０】図８の記憶部１３に記憶されているリセッ
トタイミング制御プログラムについて図９、図１０、図
１１を用いて説明する。

【００１１】図９はリセットタイミング制御プログラム
のフォーマットの一例を示し、２５は信号出力クロック
数、２６は出力リセット信号を示す。

【００１２】図１０は図４の演算器３を３つ制御する場
合の制御タイミングチャートを示し、２７は演算器の番
号１のリセットタイミング、２８は演算器の番号２のリ
セットタイミング、２９は演算器の番号３のリセットタ
イミング、３０は上記３つの信号のくり返し範囲を表す
リピート区間を示す。

【００１３】図１１は図７のタイミングを発生させるた
めのリセットタイミング制御プログラムである。

【００１４】図９のリセットタイミング制御プログラム
は図６でしめされる、３つの演算器のリセットタイミン
グを制御する場合のフォーマットの一実施例であり、３
つの演算器を異なるタイミングで制御が行える。各演算
器には固有の番号が設定されており、たとえば演算器３
の上から順に番号１、番号２、番号３と設定するものと
する。

【００１５】リセットタイミング制御プログラムは８ビ
ットで構成され、７〜４ｂｉｔには信号出力クロック数
２５が設定され、信号出力クロック数２５の間、２〜０
ｂｉｔの出力リセット信号２６が演算器に出力される。
出力リセット信号２６は各ｂｉｔが１のとき、アサイン
された演算器３にリセット信号を出力する。出力リセッ
ト信号２６は０ｂｉｔに演算器３の番号１がアサインさ
れ、１ｂｉｔに演算器３の番号２がアサインされ、２ｂ
ｉｔに演算器３の番号３がアサインされている。

【００１６】演算器３の番号１、番号２、番号３に対し
て、リセット信号を図１０のリセット信号２７、２８、
２９に示すように出力し、上記リセット信号をリピート
区間３０で繰り返す場合、その発生プログラムは図１１
のようになる。

【００１７】

【発明が解決しようとする課題】上記のように構成され
た信号処理器では、図６において、機能拡張のため、演
算器３をあらたに追加する場合、タイミング発生器５の
図８における、出力リセット信号保持部１５の出力デー
タ数を必要ｂｉｔ数分追加し、出力リセット信号保持部
１５と演算器３を結ぶバスを追加し、記憶器１３の記憶
容量を必要ｂｉｔ数分追加する必要があり、演算器３を
追加する場合、多くの変更が必要で、拡張性がよくない
という課題があった。

【００１８】また、タイミング発生器５は、記憶部１３
の部品寸法が大きく、動作速度が遅いため、実装面積が
大きく、また、タイミング発生器５の動作速度は記憶部
１３の速度より速くできないため遅くなり、このため、
演算器１０の処理速度も速くできず、信号処理器全体の
処理速度が遅くなる課題があった。

【００１９】また、タイミング変更についての課題を図
１２、図１３を用いて説明する。

【００２０】図１２は図１０のリセットタイミングを変
更したタイミングチャートを示し、２７から３０は図１
０と同じものを示す。

【００２１】図１３は図１２のタイミングを発生させる
ためのリセットタイミング制御プログラムである。

【００２２】図１２のタイミングチャートにおいて、信
号処理器３の番号２のタイミング２６だけを図９に示す
ように変更した場合、リセットタイミング制御プログラ
ムは図１３のようになり、リピートアドレス、リピート
ステップ、全てのアドレスのプログラムに変更が発生す
る。このように、１つの演算部のタイミングを変更する
とリセットタイミング制御プログラム全体の変更が必要
となり、プログラムの作成効率が悪く、メンテナンス性
が悪いという課題があった。

【００２３】この発明はかかる課題を解決するためにな
されたものであり、信号処理器の演算部３を追加する場
合、タイミング発生部５の変更をおこなうことなく、演
算部を追加できるようにし、信号処理器の拡張性を良く
することを目的とする。

【００２４】また、実装面積が従来のタイミング発生部
より小さくなるようにし、タイミング発生部５の動作速
度をあげ、信号処理器全体の動作速度を向上させること
を目的とする。

【００２５】また、リセットタイミングプログラムのプ
ログラム作成効率を向上させ、プログラムのメンテナン
ス性を向上させることを目的とする。

【００２６】

【課題を解決するための手段】この発明に係る信号処理
器は、各演算器毎に演算部コントローラで制御されるリ
セットタイミング発生器を持ち、各演算器に演算部コン
トローラの制御情報によるリセットタイミング発生機能
を付加したものである。

【００２７】また、上記リセットタイミング発生部を、
初期値データ保持部の値によりトグルＦ／Ｆの初期出力
を設定し、初期クロック数保持部と“Ｈ”クロック数保
持部と、“Ｌ”クロック数保持部の出力をセレクタによ
り切り換え、上記セレクタ出力とクロックカウント部の
カウント値とを比較部にて比較し、比較部出力によりク
ロックカウント部のリセット制御を行い、上記比較部出
力により、上記トグルＦ／Ｆの制御を行い、トグルＦ／
Ｆの出力により演算部のリセットタイミング制御を行
い、パワーオンリセット信号発生部の出力により制御さ
れたＦ／Ｆ部出力と上記トグルＦ／Ｆの出力との値によ
りセレクタ部の出力を制御することにより構成する。

【００２８】また、リセットタイミング発生部のリセッ
トタイミング制御プログラムを各演算器毎の、初期値デ
ータ、初期クロック数データ、“Ｈ”クロック数デー
タ、“Ｌ”クロック数データにより構成する。

【００２９】

【作用】上記のように構成された信号処理器は、各演算
部毎に演算部コントローラの制御によるリセットタイミ
ング発生部を持つため、各演算部毎にリセットタイミン
グ制御を行う事ができ、演算器部の外にリセットタイミ
ング発生部を持つ必要がないので、リセットタイミング
発生部を変更することなく演算部を追加することができ
る。

【００３０】また、リセット信号出力部は初期値データ
と初期クロック数と“Ｈ”クロック数と“Ｌ”クロック
数を設定し、パワーオンリセット投入時、初期クロック
数の間、初期値データを演算部に出力し、初期クロック
数データ出力後、演算部にリセット信号を“Ｈ”クロッ
ク数と“Ｌ”クロック数で示された値に従って、出力す
ることにより、記憶部を使用せずに、簡単な回路で実装
面積を従来のタイミング発生部より小さくし、タイミン
グ発生部の動作速度をあげ、信号処理器全体の動作速度
を向上させることができる。

【００３１】また、リセット信号出力部はリセットタイ
ミング制御プログラムとして、各演算部毎に、リセット
信号出力部は初期値データと初期クロック数と“Ｈ”ク
ロック数と“Ｌ”クロック数を設定するので、リセット
タイミングの変更が、各演算部のリセットタイミング制
御プログラムを変更するだけで、行うことができ、プロ
グラムの開発効率や、メンテナンス効率を良くすること
ができる。

【００３２】

【実施例】実施例１．図１はこの発明の１実施例を示す
ブロック図であり、１〜４は従来の装置と全く同一のも
のであり、３１は演算部コントローラにより制御される
リセットタイミング発生器である。

【００３３】上記のように構成された信号処理器は、例
えば図１のマイクロ設定器１は演算処理内容に応じた、
制御プログラムを高速制御部コントローラ２に設定す
る。高速制御部コントローラ２は、制御プログラムに応
じて演算器３の制御を行い、同時にタイミング発生器５
にリセットタイミングデータを設定する。リセットタイ
ミング発生器５はリセットタイミングデータに従い、演
算器３のデータに対して、期待の演算結果が得られるよ
うリセットをかける。演算器３は演算部コントローラ２
の制御に従い、データバス４のデータを処理し、処理結
果を出力する。

【００３４】ここで、図１の信号処理器に演算部３を追
加する場合、について図２を用いて説明する。図におい
て、３２は追加される演算器、３３は追加される演算部
コントローラ、３４は追加されるリセットタイミング発
生器である。

【００３５】ここで、図１の信号処理器に演算部３を追
加する場合、図２に示すように演算器３２と演算部コン
トローラ３３とリセットタイミング発生器３４を追加
し、データバス４を演算器３２に接続するだけでよく、
従来からある回路の変更は一切行う必要がない。このた
め、機能の拡張性が良い。

【００３６】ここで、図１のリセットタイミング発生器
３１の動作について図３を用いて詳細に説明する。

【００３７】図１の演算部コントローラ２よりのリセッ
トタイミングデータは図３の初期クロック数保持部３
５、初期値データ保持部３６、“Ｈ”クロック数保持部
３７、“Ｌ”クロック数保持部３８に設定される。演算
処理が起動されると、演算部コントローラ２より演算開
始信号３９が出力される。演算開始信号３９が出力され
ると初期値データ保持部３６に設定されている値に応じ
て、トグルＦ／Ｆ４０はリセット“Ｈ”又は、リセット
“Ｌ”を演算部３に出力する。Ｆ／Ｆ部４１は演算開始
信号３９が入力されると、初期データ出力フラグ信号４
２を出力する。セレクタ部４３では初期データ出力フラ
グ信号４２が入力されると、初期クロック数保持部３５
に保持されている初期リセットクロック数を比較部に出
力する。クロックカウント部４４は演算開始信号３９が
入力されると、カウントアップを開始し、カウント値を
比較部４５に出力する。比較部４５は上記クロックカウ
ント部４４出力値と上記セレクタ部４３出力値を比較
し、両者が等しい場合、タイミング変更信号４６を出力
する。トグルＦ／Ｆ部４０はタイミング変更信号が入力
されると、トグルＦ／Ｆ部４０の出力データに応じて、
リセット“Ｈ”出力の場合は、リセット“Ｌ”出力に変
化し、リセット“Ｌ”出力の場合は、リセット“Ｈ”出
力に変化する。Ｆ／Ｆ部４１はタイミング変更信号４６
が入力されると、初期データ出力フラグ信号４２の出力
を停止する。クロックカウント部４４はタイミング変更
信号４６が入力されるとカウント値を０にクリアし、０
より再びカウントアップを始める。セレクタ部４３はト
グルＦ／Ｆ部４０の出力に応じて、トグルＦ／Ｆ部４０
の出力がリセット“Ｈ”の場合は“Ｈ”クロック数保持
部３７に保持されているリセット“Ｈ”クロック数を出
力し、トグルＦ／Ｆ部４０の出力がリセット“Ｌ”の場
合は“Ｌ”クロック数保持部３８に保持されているリセ
ット“Ｌ”クロック数を出力する。

【００３８】図のように構成されたリセットタイミング
発生器は動作速度の遅い記憶部が必要ないため、回路全
体の動作速度を速くできる。また、回路も従来の回路よ
り単純になり、部品数が少なくできるため、実装面積を
少なくできる。

【００３９】つぎに、リセットタイミング発生器のプロ
グラムについて、図を用いて説明する。

【００４０】図４は、図１０のリセットタイミングを本
発明によるリセットタイミング発生器にて発生させるた
めのプログラムである。

【００４１】図５は、図１２のリセットタイミングを本
発明によるリセットタイミング発生器にて発生させるた
めのプログラムである。

【００４２】発明によるリセットタイミング発生器３１
に、リセットタイミングを設定する場合、各演算器毎に
初期値データ、初期クロック数、“Ｈ”クロック数、
“Ｌ”クロック数を設定することになり、図１０のリセ
ットタイミングのプログラムは図４となる。

【００４３】図１０のリセットタイミングを図１２で示
すように、演算器２のリセットタイミングを変更した場
合のプログラムは図５で表わされ、演算器３の番号２の
タイミングを変更するだけでよく、従来のプログラムに
比べて、変更量が少なくてすみ、プログラムの修正効率
がよくなる。

【００４４】ところで、上記発明では、この発明を信号
処理器の演算処理に用いたが、その他の演算処理にも利
用できることはいうまでもない。

【００４５】

【発明の効果】この発明は以上説明したように構成され
ているので、以下に記載されるような効果を奏する。

【００４６】演算器にリセットタイミング発生器を取り
付ける事により、信号処理器の演算器の拡張を従来の回
路変更なしに行うことができる。

【００４７】また、上記リセットタイミング発生部を、
初期値データ保持部の値によりトグルＦ／Ｆの初期出力
を設定し、初期クロック数保持部と“Ｈ”クロック数保
持部と“Ｌ”クロック数保持部の出力をセレクタにより
切り換え、上記セレクタ出力とクロックカウント部のカ
ウント値とを比較部にて比較し、比較部出力によりクロ
ックカウント部のリセット制御を行い、上記比較部出力
により、上記トグルＦ／Ｆの制御を行い、トグルＦ／Ｆ
の出力により演算部のリセットタイミング制御を行い、
パワーオンリセット信号発生部の出力により制御された
Ｆ／Ｆ部出力と上記トグルＦ／Ｆの出力との値によりセ
レクタ部の出力を制御することにより構成することによ
り、動作速度の遅い記憶部が必要ないため、回路全体の
動作速度を速くできる。また、回路も従来の回路より単
純になり、部品数が少なくできるため、実装面積を少な
くできる。

【００４８】また、リセットタイミング発生部のリセッ
トタイミング制御プログラムを各演算器毎の、初期値デ
ータ、初期クロック数データ、“Ｈ”クロック数デー
タ、“Ｌ”クロック数データの設定だけで行う事によ
り、リセットタイミングの変更が、各演算部のリセット
タイミング制御プログラムを変更するだけで、行うこと
ができ、プログラムの開発効率や、メンテナンス効率を
良くすることができる。

【図面の簡単な説明】

【図１】この発明の実施例を示すブロック図である。

【図２】この発明の実施例を示すブロック図である。

【図３】この発明におけるリセットタイミング発生器の
実施例を示すブロック図である。

【図４】この発明におけるリセットタイミング発生器の
プログラム例を示す図である。

【図５】この発明におけるリセットタイミング発生器の
プログラム例を示す図である。

【図６】従来の装置の実施例を示すブロック図である。

【図７】リセットタイミングを示すタイミングチャート
図である。

【図８】従来の装置の実施例を示すブロック図である。

【図９】従来の装置のプログラムフォーマット図であ
る。

【図１０】リセットタイミングを示すタイミングチャー
ト図である。

【図１１】従来の装置のリセットタイミング発生器のプ
ログラム例を示す図である。

【図１２】リセットタイミングを示すタイミングチャー
ト図である。

【図１３】従来の装置のリセットタイミング発生器のプ
ログラム例を示す図である。

【符号の説明】

１ マイクロ設定器 ２ 演算部コントローラ ３ 演算器 ４ データバス ３１ リセットタイミング発生器 ３５ 初期クロック数保持部 ３６ 初期値データ保持部 ３７ “Ｈ”クロック数保持部 ３８ “Ｌ”クロック数保持部 ４０ トグルＦ／Ｆ部 ４１ Ｆ／Ｆ部 ４３ セレクタ部 ４４ クロックカウント部 ４５ 比較部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 処理内容に応じて、処理内容データを出
   力するマイクロ設定器と、上記マイクロ設定器によりデ
   ータが設定される演算部コントローラと、上記演算部コ
   ントローラの制御により、演算器のリセットタイミング
   を出力するリセットタイミング発生器と、上記演算部コ
   ントローラと上記リセットタイミング発生器を各演算器
   毎に持ち、上記演算部コントローラと上記リセットタイ
   ミング発生器の制御でデータ処理を行う演算部と、上記
   演算部に処理データを供給するデータバスを持つ事を特
   徴とする信号処理器。
2. 【請求項２】 上記リセットタイミング発生部を、上記
   演算部コントローラのデータによりデータ設定される初
   期クロック数保持部と、“Ｈ”信号出力時間を保持する
   “Ｈ”クロック数保持部と、“Ｌ”信号出力時間を保持
   する“Ｌ”クロック数保持部と、上記演算部コントロー
   ラの処理開始信号で出力信号が制御されるＦ／Ｆ（Ｆｌ
   ｉｐ−Ｆｌｏｐ）部と、上記初期クロック数保持部と上
   記“Ｈ”クロック数保持部と上記“Ｌ”クロック数保持
   部の出力を上記Ｆ／Ｆ部の出力により制御するセレクタ
   部と、上記演算部コントローラの処理開始信号でクロッ
   ク数のカウントアップを開始するクロックカウント部
   と、上記セレクタ部出力と上記クロックカウント部の出
   力とを比較する比較部と、上記比較部出力により演算部
   のリセットタイミング制御を行うトグルＦ／Ｆ部と、ト
   グルＦ／Ｆ部の初期値を設定する初期値データ保持部に
   より、上記リセットタイミング発生部を構成することを
   特徴とする、請求項１記載の信号処理器。
3. 【請求項３】 上記リセットタイミング発生部のリセッ
   トタイミング制御プログラムを、タイミング出力開始時
   のデータを示す初期値データと、前記初期値データの出
   力クロック数を示す初期クロック数データと、“Ｈ”信
   号の出力クロック数を示す“Ｈ”クロック数データと、
   “Ｌ”信号の出力クロック数を示す“Ｌ”クロック数デ
   ータとを各演算器毎に設定することにより構成すること
   を特徴とする、請求項１記載の信号処理器。