JPH07175781A

JPH07175781A - ディジタル信号処理プロセッサ

Info

Publication number: JPH07175781A
Application number: JP6224915A
Authority: JP
Inventors: Toru Umaji; 徹馬路
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-27
Filing date: 1994-09-20
Publication date: 1995-07-14
Also published as: US5513374A; KR950009455A

Abstract

(57)【要約】【目的】周辺およびホストのデータ転送要求を迅速に
処理し、また、ホスト・インタフェースをもたらす、Ｄ
ＳＰチップに内蔵のオンチップＤＭＡＣならびに、その
ＤＭＡＣを内蔵したシングルチップＤＳＰを提供する。【構成】ＤＳＰ１１００のメモリ・マップされた資源
として、オンチップ・プログラム・メモリ１４００、オ
ンチップ・データ・メモリ１９００、オンチップ・レジ
スタ、メモリ・マップされた外部メモリおよび周辺装置
が含まれる。本ＤＭＡＣ３０００は、本来のデータ転送
の他に２つの割込みデータ転送を処理するためのアドレ
ス・レジスタおよび反復回数レジスタを個別に有する。
反復回数レジスタおよびアドレス・レジスタは、１つの
減数器と１つのアドレス計算回路をそれぞれ共有する。
ＤＭＡＣはホスト・コンピュータ１２００および周辺装
置からの割込みを処理する専用の割込みコントローラを
有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部のホスト・プロセ
ッサへのインタフェース、周辺Ｉ／Ｏ（入出力）装置に
対する幾つかのオンチップ・インタフェース、外部メモ
リへのオンチップ並列インタフェース、オンチップ・デ
ータ・メモリ、オンチップ命令メモリおよび複数のバス
を有するＤＳＰ（ディジタル信号処理プロセッサ）であ
って、更に、ＤＳＰチップ上に内蔵のオンチップＤＭＡ
（ダイレクト・メモリ・アクセス）コントローラ（ＤＭ
ＡＣ）を設けたシングルチップＤＳＰに関する。

【０００２】

【従来の技術】データ処理システムにおいては、一般に
２種類のデータ転送がある。その第一は、メモリと中央
処理装置（ＣＰＵ）との間のデータおよび命令の転送で
あり、その第二には、周辺Ｉ／Ｏ装置とメモリとの間お
よびメモリ間のデータ転送がある。データ処理システム
は、これらの転送を２つの方法のうちのいずれか一方で
処理する。即ち、（１）ＣＰＵがすべてのデータ転送を管理できる。これ
は、ＣＰＵへのデータ転送またはＣＰＵからのデータ転
送を伴う場合には、勿論、必要である。

【０００３】（２）ＣＰＵがデータ処理の作業をし続け
ている間は、ＤＭＡ（ダイレクト・メモリ・アクセス）
コントローラを用いて、データ転送を管理することがで
きる。このため、データ転送の動作制御にはＣＰＵの時
間は殆ど使われない。

【０００４】ＤＭＡコントローラ（ＤＭＡＣ）を有する
ディジタル信号処理プロセッサはあるが、従来のデータ
処理システムでは、ＣＰＵチップ上にＤＭＡＣを備えた
ものはない。さらに、従来のデータ処理システムでは、
ＤＭＡＣで管理される殆どの構成要素は、ＣＰＵチップ
から離れて配置される。このため、殆どのＤＭＡ転送
は、比較的低速の外部バスで行われるので、時間が掛か
り、ＤＭＡバスおよびそれぞれの周辺装置によって与え
られる種々のバス・インタフェースの速度によって制限
される。

【０００５】

【発明が解決しようとする課題】よって、本発明の一つ
の目的は、ＤＭＡＣの性能およびデータ転送速度を向上
させることである。この目的は、メモリ、周辺インタフ
ェースおよびＤＭＡコントローラを含む、可能な限り多
くの機能をチップに載せることによって部分的に達成さ
れる。このＤＭＡＣは、ＤＳＰの中心部と連携して動作
し、メモリおよび種々の入出力（Ｉ／Ｏ）周辺装置を含
むＤＳＰのメモリ・マップされた資源の間のローカルな
データ転送を可能にし、且つホストおよび周辺装置のデ
ータ転送要求を受け付ける。

【０００６】これらの機能の幾つかを実現するために、
既存のＤＭＡＣは、ＤＭＡ転送に専用のバスを与えて、
データを転送する周辺Ｉ／Ｏ装置からの割込みに応答し
ている。しかし、これらのＤＭＡＣは何れも、周辺割込
みを処理するためにローカルなＤＭＡ（例えば、メモリ
間のデータ転送）に割り込むこともなければ、周辺割込
みに対して専用のポインタやカウンタを提供することも
ない。このため、現在のチップに内蔵された（即ちオン
チップ（ｏｎ−ｃｈｉｐ））ＤＭＡＣによる周辺割込み
の処理は最適とは言えない。同様に、既存のＤＭＡＣ
で、ローカルなＤＭＡ動作の最中に（データ転送の要求
またはコマンドのための）ホストの割込みに応答した
り、ホストのデータ転送を極力効率化するために専用の
レジスタを提供するものはない。要するに、ホストによ
るＤＳＰコマンドの発行やブートＲＯＭによる独立型の
（スタンド・アロン）ＤＳＰへのプログラムおよびデー
タのダウンロードを可能とするホスト・インタフェース
を既存のＤＭＡＣは提供していない。このようなホスト
機能をＤＭＡＣに集積していないため、そのようなホス
ト機能なしで済ませるか、どこかに余分なハードウェア
をわざわざ設けなければならないことになる。

【０００７】したがって、本発明の目的は、ＤＳＰと連
携して動作し、周辺およびホストのデータ転送要求を迅
速に処理し、また、オンチップ・ハードウェアの最小化
を目的としてホスト・インタフェースをもたらす、ＤＳ
Ｐ内蔵のオンチップＤＭＡＣを提供することにある。

【０００８】また、本発明の具体的な目的は、次のもの
を提供することである。

【０００９】即ち、ローカルなＤＭＡ転送中のホストお
よび周辺のデータ転送；周辺の各割込みに対する専用の
ポインタおよびカウンタ；ホストの割込みの専用ポイン
タ；ＤＭＡＣハードウェアを用いるホスト・インタフェ
ース機能；強力なホスト・コマンドおよび全メモリ資源
へのアクセス能力；および独立型のＤＳＰをバイト構成
のＲＯＭからブート（起動）する能力

【００１０】

【課題を解決するための手段】本発明の前記およびその
他の目的は、メモリ・マップされた資源およびチップ上
のダイレクト・メモリ・アクセス・コントローラ（ＤＭ
ＡＣ）を含むシングルチップ・ディジタル信号処理プロ
セッサ（ＤＳＰ）によって達成される。ＤＳＰのメモリ
・マップされた資源には、オンチップ・プログラム・メ
モリ（命令メモリ）、オンチップ・データ・メモリ、内
部レジスタ、メモリ空間に割り当てられた外部メモリお
よび周辺装置が含まれる。ＤＭＡＣには、本来のデータ
転送および２つの割込みデータ転送をそれぞれ処理する
アドレス用と計数用のレジスタが個別に含まれる。計数
レジスタ（回数レジスタ、カウンタとも称する）は、す
べて一つの減数器を共有し、アドレス・レジスタも、す
べて一つのアドレス算出回路を共有する。また、ＤＭＡ
Ｃは、ホスト・コンピュータおよび周辺装置からの割込
みを処理する専用の割込みコントローラも有する。

【００１１】ＤＭＡＣは、本来のＤＭＡ転送を行う一方
で、アドレス・レジスタと計数レジスタとの情報をメモ
リのスタック領域に格納することを必要とすることな
く、ホストと２つの周辺装置からの割込みを受信し処理
することができる。これにより、ＤＭＡＣは、本来のＤ
ＭＡ転送から割込みによるＤＭＡ転送への切換およびそ
の逆の切換が、レジスタ内容のメモリ・スタック領域へ
の待避および復活に伴う「間接処理」のために命令サイ
クルを一切用いることなく、可能である。

【００１２】また、ＤＭＡＣが、ホスト・コンピュータ
・インタフェースも備えることにより、ホスト・コンピ
ュータが、（Ａ）ＤＳＰのメモリ・マップされた資源と
の間のデータ転送を開始するリード、ライト、およびＤ
ＭＡのコマンド、（Ｂ）ＤＳＰの動作モードを実行、休
止およびソフトウェア待機の何れかに設定するコマン
ド、（Ｃ）ＤＳＰを既知の状態とする全体リセットを行
うコマンド、および（Ｄ）ＤＳＰコアに単一命令を実行
させるコマンドをＤＭＡＣに送ることができるようにな
る。

【００１３】また、ＤＭＡＣのホスト・インタフェース
が、バイト構成のブートＲＯＭに接続されるように設計
されており、さらにＤＭＡＣがブート・シーケンサを持
っているので、ブートＲＯＭがホスト・インタフェース
に接続されていてＤＳＰがリセットされた場合は、何時
でもブート・プログラムがＲＯＭからＤＭＡＣチップ上
の命令メモリに自動的にロードされる。

【００１４】本発明のその他の目的ならびに特徴は以下
の詳細な説明ならびに特許請求の範囲において、表なら
びに添付の図面と共に考慮することにより一層容易に明
らかにされる。

【００１５】

【実施例】以下、本発明を図１〜図２４に示す実施例に
基づいて詳細に説明する。これらの図において、同様の
構成要素は同様の数字で表記する。

【００１６】ＤＳＰのアーキテクチャ（概念構造）図１は、ディジタル信号処理プロセッサ（ＤＳＰ）１
１００およびホストのマイクロプロセッサ（以降、単に
「ホスト」とも言う）１２００を有するデータ処理シス
テム１０００を示す。ＤＳＰ１１００は、ハーバード・
アーキテクチャを有しており、データおよび命令のため
の別個の２４ビット内部バス、即ち、Ｘデータ・バス
（ＸＤ）１１０２、Ｙデータ・バス（ＹＤ）１１０４、
ＤＭＡデータ・バス（ＤＤ）１１０６およびＰＣ命令バ
ス（ＩＮＳＴ）１１１４を備えている。ＸＤ１１０２、
ＹＤ１１０４、ＤＤ１１０６およびＩＮＳＴ１１１４の
各バスを介して転送される２４ビットのデータおよび命
令は、１８ビットの内部アドレス・バス、Ｘアドレス・
バス（ＸＡ）１１０８、Ｙアドレス・バス（ＹＡ）１１
１０、ＤＭＡＣアドレス・バス（ＤＡ）１１１２および
ＰＣアドレス・バス（ＰＣ）１１１６上にそれぞれ出さ
れるアドレスでアクセスされる。ＸＤ１１０２、ＹＤ１
１０４およびＩＮＳＴ１１１４バス上での転送は、ＤＳ
Ｐコア３５００の制御下にあり、ＤＳＰコアだけがバス
ＸＡ１１０８、ＹＡ１１１０およびＰＣ１１１６へポイ
ンタを出すことができる。一方、ＤＤ１１０６上の転送
は、ダイレクト・メモリ・アクセス・コントローラ（Ｄ
ＭＡＣ）３０００がバスＤＡ１１１２へポインタを出す
ことによって制御される。ＤＳＰコア３５００には、プ
ログラム制御ユニット１５００、演算ユニット１７００
およびアドレス・ユニット１８００が含まれる。

【００１７】この複数のデータ・バスによって、チップ
上のプロセッサ（ＤＳＰコア３５００およびＤＭＡＣ３
００）とＤＳＰの記憶資源（データ・メモリ１９００、
命令メモリ１４００、外部メモリ２５００およびチップ
外の周辺装置２３００）との間の同時的な多重データ転
送が可能となる。これらの記憶資源は、複数のデータ・
バスにより次のように結合される。

【００１８】ＤＳＰコア３５００へのＤＭＡＣ３０００への記憶資源結合を行うバス結合を行うバス −−−−−−−− −−−−−−−−−−−− −−−−−−−−−−− テ゛ータ・メモリ1900 ＸＤとＸＡ，ＹＤとＹＡＤＤとＤＡ命令メモリ1400 ＩＮＳＴとＰＣＤＤとＤＡ外部メモリ2500 ＸＤとＸＡ，ＹＤとＹＡＤＤとＤＡＩＮＳＴとＰＣ周辺装置インタフェース2200 ＸＤとＸＡ，ＹＤとＹＡＤＤとＤＡ図１に示したように、ＸＤ１１０２とＸＡ１１０８、Ｙ
Ｄ１１０４とＹＡ１１１０を介してＤＳＰコア３５００
に結合される記憶資源は、データ・メモリ１９００、周
辺装置インタフェース（ＰＤＩ）２２００（外部周辺装
置２３００のアクセス用）、およびパラレル・メモリ・
インタフェース４０００（外部メモリ２５００のアクセ
ス用）である。さらに、ＤＭＡＣ３０００は、バスＸＤ
１１０２にも結合されるので、ＤＳＰコア３５００とＤ
ＭＡＣ３０００との間の直接転送が可能となる。ＤＭＡ
Ｃ３０００は、バスＤＤ１１０６およびＤＡ１１１２を
介してデータ・メモリ１９００、命令メモリ１４００、
パラレル・メモリ・インタフェース４０００および周辺
装置インタフェース２２００に結合される。ＰＣ命令バ
ス（ＩＮＳＴ）１１１４およびＰＣアドレス・バス（Ｐ
Ｃ）１１１６は、ＤＳＰコア３５００を命令メモリ１４
００およびパラレル・メモリ・インタフェース４０００
に結合する際に使用される。

【００１９】図１によれば、ＤＭＡＣ３０００は、バス
ＸＤ１１０２を介してＤＳＰコア３５００にも接続され
ているので、チップ上の２つのプロセッサ間の直接転送
が可能となる。また、ＤＭＡＣ３０００がバスＤＡ１１
１２上に乗せたポインタ、またはＤＳＰコア３５００が
バスＸＡ１１０８、ＹＡ１１１０もしくはＰＣ１１１６
上に乗せたポインタは、何れも並列アービタ２１００に
よって受信される。並列アービタ２１００は、これらの
アドレス・バスを監視することにより、（記憶資源がす
べて単一のポートしか持っていない場合で）単一ポート
メモリ装置に対し複数のバスによって同時にアクセスし
ようとした場合に発生するメモリ・アクセスの競合を調
停することができる。並列アービタ２１００を図２に示
し、以下に詳細に述べる。

【００２０】並列アービタ本ＤＳＰ１１００において、レジスタ、内部メモリ、外
部メモリ、周辺装置への内部インタフェースなどを含む
事実上すべての資源が「メモリ空間に割り当てられてい
る（メモリ・マップされている）」ので、これらの各資
源は、予め定義された独自のアドレスを持つことにな
る。ＤＭＡＣ３０００とＤＳＰコア３５００は独立に、
殆どの内部レジスタの他、外部メモリ２５００、命令メ
モリ１４００、周辺装置２３００、またはデータ・メモ
リ１９００における殆どすべてのメモリ・マップされた
位置にアクセスすることができる。また、すべてのＤＳ
Ｐ資源をメモリ空間に割り当てることで、ＤＳＰ１１０
０により、すべてのメモリ・マップされた資源にホスト
・プロセッサ１２００がアクセスできるようになる。

【００２１】さらに、既に述べたように、これらの記憶
資源は、すべて単一ポートを有し、各記憶資源は、ＤＭ
ＡＣ３０００（バスＤＡ１１１２を経由）およびＤＳＰ
コア３５００（ＸＡ１１０８、ＹＡ１１１０またはＰＣ
１１１６の少なくとも１つを経由）によって同時にアク
セスすることができる。この結果、本ＤＳＰでは、次の
ようなメモリ・アクセスの競合が発生しうる。

【００２２】ページの競合：データ・メモリ１９００
は、４ページ（Ｐ０、Ｐ１、Ｐ２、Ｐ３）からなり、各
ページは、ＤＳＰコア３５００（Ｘアドレス・バス１１
０８およびＹアドレス・バス１１１０を経由）およびＤ
ＭＡアドレス・バス１１１２（ＤＭＡＣ３０００の制御
下にある）によって別々にアクセスすることができる。
ページの競合は、バスＸＡ１１０８、ＹＡ１１１０また
はＤＡ１１１２のポインタの中の２つ以上が同じメモリ
・ページをアクセスする場合に起こる。

【００２３】外部アクセスの競合：ＸＡバス１１０８、
ＹＡバス１１１０（ＤＳＰコア３５００の制御によって
制御される）、ＤＡバス１１１２（ＤＭＡＣ３０００の
制御下にある）、またはＰＣバス１１１６上のポインタ
の中の２つ以上が、外部メモリ２５００を同時にアクセ
スする。

【００２４】周辺アクセスの競合：ＸＡバス１１０８ま
たはＹＡバス１１１０（ＤＳＰコア３５００により制
御）またはＤＡバス１１１２（ＤＭＡＣの制御下）の上
のポインタの中の２つ以上が、周辺装置インタフェース
２２００を介して周辺装置２３００をアクセスする。

【００２５】命令メモリの競合：ＰＣバス１１１６また
はＤＡバス１１１２の上のポインタの中、２つ以上が、
チップ上の命令メモリ１４００を同時にアクセスする。

【００２６】並列アービタ２１００は、これらの競合を
解消するため、アドレス・バスＸＡ１１０８、ＹＡ１１
１０、ＤＡ１１１２およびＰＣ１１１６上に置かれたす
べてのメモリ・ポインタをモニター・デコードして、前
記競合の発生を検出して、固定の優先順位によってバス
・アクセス権を与える。この設計には、単一ポート・メ
モリへの多重バス・インタフェースを扱うのに必要な制
御論理の複雑度を大幅に単純化しながらも、ＤＳＰコア
３５００およびＤＭＡＣ３０００が必要に応じて記憶資
源を独自にアクセスすることを許すという２つの長所が
ある。

【００２７】図２において、並列アービタ２１００は、
前記競合の１つをそれぞれ調停する４個の調停ブロッ
ク、即ち、ＰＧＡ２１０２（ページ・アービタ、即ち
（オンチップ・）データ・メモリ・ページ・アービ
タ）、ＥＡ２１０４（外部メモリ・アービタ）、ＰＲＡ
２１０６（周辺アービタ）およびＩＡ２１０８（オンチ
ップ命令メモリ・アービタ）から成る。これらの各アー
ビタは、対応する記憶資源へのアクセスを可能にするア
ドレス・バスから入力を受け取る。したがって、ＰＧＡ
２１０２は、バスＸＡ１１０８、ＹＡ１１１０およびＤ
Ａ１１１２から入力を受信し；ＥＡ２１０４は、バスＸ
Ａ１１０８、ＹＡ１１１０、ＤＡ１１１２およびＰＣ１
１１６から；ＰＲＡ２１０６は、バスＸＡ１１０８、Ｙ
Ａ１１１０およびＤＡ１１１２から；そして、ＩＡ２１
０８は、バスＤＡ１１１２およびＰＣ１１１６からそれ
ぞれ受信する。また、調停ブロックＰＧＡ２１０２、Ｅ
Ａ２１０４、ＰＲＡ２１０６およびＩＡ２１０８は、バ
ス・イネーブル信号ＸＡＢＵＳＥ、ＹＡＢＵＳＥ、ＤＡ
ＢＵＳＥおよびＰＣＢＵＳＥも受信する。これらの信号
は、活性化されると、それぞれＸＡ１１０８、ＹＡ１１
１０、ＤＡ１１１２またはＰＣ１１１６のアドレス・バ
スを介してＤＳＰコア３５００またはＤＭＡＣ３０００
がメモリにアクセスしようとしていることを示す。

【００２８】ＰＧＡ２１０２、ＥＡ２１０４、ＰＲＡ２
１０６およびＩＡ２１０８の各調停ブロックは、前記バ
ス上のアドレスを解読することによりメモリ・アクセス
の競合を検出し、記憶資源へのバス選択信号を生成する
とともに、延期信号を生成して、チップ上のプロセッサ
（ＤＭＡＣ３０００およびＤＳＰコア３５００）が競合
中のバス・アクセスを試みるのを遅らせる。

【００２９】ＤＳＰコア３５００への延期信号は、ＰＧ
ＳＴＡＬＬ（ＰＧＡより）、ＥＡＳＴＡＬＬ（ＥＡよ
り）、ＰＲＳＴＡＬＬ（ＰＲＡより）およびＩＡＳＴＡ
ＬＬ（ＩＡより）であり、これらをＯＲゲート２１１０
で集め、その出力ＰＡＳＴＡＬＬをＤＳＰコアに与え
る。ＤＭＡＣ３０００への延期信号は、ＰＧＤＳＴＡＬ
Ｌ（ＰＧＡより）、ＥＡＤＳＴＡＬＬ（ＥＡより）、Ｐ
ＲＤＳＴＡＬＬ（ＰＲＡより）およびＩＡＤＳＴＡＬＬ
（ＩＡより）であり、これらをＯＲゲート２１１２で集
め、その出力ＰＡＤＳＴＡＬＬをＤＭＡＣに与える。

【００３０】調停は、調停ブロックにおいて以下の規則
により進行する。

【００３１】規則１：調停は、アクセス優先度に基づ
く。２つ以上のアドレス・ポインタが、同じメモリ資源
または外部／周辺ポートにアクセスする場合、次のアク
セス順位表に基づいてアクセスのサービスを行う。

【００３２】１）待機中のＤＡ１１１２２）ＸＡ１１０８３）ＹＡ１１１０４）ＰＣ１１１６５）ＤＡ１１１２規則２：ＤＳＰコア３５００およびＤＭＡＣ３０００に
対する調停は、独立している。ＤＳＰコア３５００また
はＤＭＡＣ３０００のアクセスが終了した場合、必ず対
応する延期信号を他と無関係にリセットする。

【００３３】規則３：すべての調停が済むまで待機す
る。これは、並列アービタの最終段のＯＲゲート２１１
０および２１１２によって実現される。

【００３４】規則４：前の調停が終了するまで待機す
る。ＤＳＰコア３５００およびＤＭＡＣ３０００に対す
る調停が独立して実行されるので、並列アービタ２１０
０の制御下で前のＤＭＡＣアクセスが実行されている間
に、次のＤＳＰコアのアクセスが要求される可能性があ
る。この場合、この並列アービタ２１００は、ＰＡＳＴ
ＡＬＬ信号を出して、前のＤＭＡＣ３０００アクセスが
終了するまで、次のＤＳＰコア３５００アクセスを遅ら
せる。同様の規則は、前のＤＳＰコア３５００のアクセ
スが実行中の場合にも適用する。

【００３５】規則５：アクセス待機状態は、外部アクセ
スの調停に含まれる。ＰＩＯレディ信号ＰＩＯＲＥＡＤ
Ｙが、パラレル・インタフェースの待機状態コントロー
ラから外部アービタＥＡに送られる。外部アクセスが待
機状態である限り、外部アービタＥＡは、信号ＥＡＳＴ
ＡＬＬまたはＥＡＤＳＴＡＬＬをHIGHに設定して、当該
ユニット（即ち、ＤＳＰコアまたはＤＭＡＣ）が外部ア
クセスを行うのを引き延ばすようにする。

【００３６】図３Ａは、ページ・アービタ（データ・メ
モリ・ページ・アービタ）ＰＧＡ２１０２の一部である
第０ページ調停回路２１０２−１の内部構造を示す。３
つのデコーダにより、ＸＡ、ＹＡおよびＤＡの各バスに
より第０ページがアドレス指定されている時期を検出す
る。ページ・メモリが４つのページＰ０、Ｐ１、Ｐ２お
よびＰ３から構成されるため、ＰＧＡは、図３Ａに示し
たブロックと同じ４つのブロックからなる。この図は、
同じアーキテクチャを有する他の調停ブロックＥＡ、Ｐ
ＲＡおよびＩＡに対して一般化することができる。

【００３７】第０ページ調停回路は、第０ページへのア
クセスが行われようとしているか否かをそれぞれＸＡ、
ＹＡおよびＤＡのアドレス・バスを介して判断する３つ
の同じデコーダＰ０ＸＤＥＣ、Ｐ０ＹＤＥＣおよびＰ０
ＤＤＥＣを有する。この結果得られる復号された信号
は、バスＸＡ、ＹＡおよびＤＡの各バスが現在のＤＳＰ
命令サイクルにおいて使用中であるか否かを示すバス・
イネーブル信号ＸＡＢＵＳＥ、ＹＡＢＵＳＥおよびＤＡ
ＢＵＳＥと論理積がとられ、要求信号ＸＲＥＱ、ＹＲＥ
ＱおよびＤＲＥＱが生成されて、第０ページ・アービタ
へと入力される。次に、通常の調停回路は、許可された
要求信号が２つ以上受信された場合、一定の優先順位
（最上位：Ｘ、次位：Ｙ、最低位：Ｄ）を用いて、要求
信号に順位を与える。アービタは、調停に続いて、（ア
ドレス・バスの少なくとも１つは許可されており、ま
た、第０ページをアドレス指定しているものと仮定し
て）第０ページのメモリに向かうバス選択信号ＸＳＥ
Ｌ、ＹＳＥＬおよびＤＳＥＬの中の１つを活性化する
（これにより、どのアドレス・バスが第０ページへのポ
インタを与えるかが決定される）。ある命令サイクルの
期間中に、許可されたアドレス・バスＸＡ、ＹＡまたは
ＤＡの何れもが第０ページのアドレスを指定していない
場合、アービタＰＧ０Ａは、その命令サイクル中は、不
活性となる。

【００３８】アービタは、３つのアクセス要求を同時に
受信する可能性があるものの、必要上、ＤＳＰサイクル
毎に１つのアクセスしか認めることができないので、待
機アクセス要求を示すＮｅｘｔＡｃｃｅｓｓ（Ｙ，Ｄ）
信号を生成する。これらの待機要求信号は、別の調停が
始まる前にその待機アクセス要求が処理されるように、
その第０ページ・アービタに帰還される。ＰＧＡ第０ペ
ージ・アービタは、Ｙバス・アクセス要求が遅れた場
合、ＤＳＰコアの延期信号ＰＧＳＴＡＬＬを生成し、Ｄ
ＭＡバス・アクセス要求が遅れた場合、ＤＭＡＣ延期信
号ＰＧＤＳＴＡＬＬを生成する。４つのページ・アービ
タからの延期信号は、論理和をとり、図２に示した信号
ＰＧＳＴＡＬＬおよびＰＧＤＳＴＡＬＬを生成する。

【００３９】ＸＡ、ＹＡおよびＤＡのバス上のアドレス
間での１つのメモリ・ページへのアクセスに対する３方
の競合のタイミング図、およびＰＣおよびＤＡのバス上
のアドレス間での外部メモリへのアクセスに対する双方
の競合のタイミング図を図３Ｂおよび３Ｃに示す。これ
らのタイミング図では、ＤＭＡのリード動作を「ＤＡ
（Ｒ）」、ライト動作を「ＤＡ（Ｗ）」とそれぞれ示し
て、すべてのＤＭＡデータ転送がリード（転送元のデー
タ・メモリからレジスタへ）およびライト（レジスタか
ら転送先のデータ・レジスタへ）から成るという事実を
反映している。

【００４０】図３Ｂでは、外部メモリ２５００が十分高
速でウェート・ステートを必要としないため、外部メモ
リ・アクセスのウェートは無いものと仮定し、一方、図
３Ｃでは、外部メモリの各アクセスに対して１ウェート
・ステートを要するものと仮定する。

【００４１】図３Ｂにおいて、ＸＡ１１０８、ＹＡ１１
１０、ＰＣ１１１６およびＤＡ１１１２が、すべてＤＳ
Ｐサイクル１にアクセス要求を出している。ここで、Ｘ
Ａ、ＹＡおよびＤＡのすべてのバスが、オンチップ・デ
ータ・メモリの同じページのアドレスを出している一方
で、ＰＣは外部メモリをアクセスしようとしている。Ｐ
ＧＡブロック２１０２は、ＸＡ、ＹＡおよびＤＡの（リ
ード）要求を調停して、そのメモリ・ページへのアクセ
ス権をＤＳＰサイクル１、２および３においてそれぞれ
与える。サイクル１において、ＰＧＡ２１０２は、ＸＡ
１１０８のアクセスは許すが、ＹＡ１１１０アクセスが
待機中のため、ＤＳＰコアを引き延ばすためにＰＧＳＴ
ＡＬＬ信号を出す。また、サイクル１では、調停ブロッ
クＥＡが、ＰＣ１１１６アクセスを与え、ＥＡＳＴＡＬ
Ｌ信号をリセットする。しかし、ＤＳＰコア３５００へ
の延期信号ＰＡＳＴＡＬＬは、ＤＳＰコアへのすべての
延期信号（その中の１つＰＧＳＴＡＬＬは出されてい
る）のＯＲをとることによって生成されるため、出され
たままである。ＤＳＰサイクル２において、ＰＧＡ２１
０２は、そのメモリ・ページへのＹＡアクセスを許可
し、ＰＧＳＴＡＬＬをクリアする。このクリアを行うの
は、ＤＳＰからのアクセスで保留されているものがな
く、ＤＳＰがサイクル３で次の命令ｎ＋１に進むことが
できるからである。これに対して、ＤＡからのアクセス
は、ＤＳＰサイクル３まで延期される。このサイクルで
は、ＤＭＡＣへの延期信号（ＰＡＤＳＴＡＬＬ）をリセ
ットして、ＤＭＡＣが第４サイクルに次のＤＭＡ命令ｋ
＋１に進めるようにする。

【００４２】第３サイクルのＰＣアクセスは、この命令
サイクルの間はＤＭＡＣがオンチップ・メモリをアクセ
スしているので、ＤＡ（ライト）アクセスとの競合に合
わない。第４サイクルでは、正にＸＡおよびＹＡが同じ
オンチップ・データ・メモリ・ページをアクセスするの
で、最初にＸＡ、次にＹＡがサービスされる。ｎ＋１番
目の命令フェッチ（ＰＣn+1)のアクセスが終了しても、
ＤＳＰコアは、ＹＡアクセスが許されるまで、待たなけ
ればならないので、第４サイクル中にＰＡＳＴＡＬＬ信
号が出される。

【００４３】外部メモリへのＰＣn+1 アクセスは第３サ
イクルで終了したので、ＤＡ（ライト）アクセスを第４
サイクルでの延期なしに実行することができる。この例
で実証したように、ＤＳＰコア３５００およびＤＭＡＣ
３０００に対し独立した延期信号を用意することによ
り、調停過程が非常に効率的になる。

【００４４】図３Ｃには、外部メモリへのアクセスを完
了するのに１ウェート・サイクルを必要とする（これ
は、外部メモリへのアクセスの度に２命令サイクルを必
要とすることになる）場合の並列アービタの動作を示
す。したがって、外部メモリへの最初のＰＣアクセス
（ＰＣn ）に第１および第２のアクセス・サイクルがか
かる。しかし、ＸＡおよびＹＡのアクセスも、それらの
アクセス間のページ競合のために、完了に２サイクルを
必要とする。したがって、ＤＳＰコアの第ｎ命令サイク
ルは、図３Ｂに示したウェートなしの例の場合と同じ時
間で終了する。

【００４５】第３サイクルにおいて、次のＰＣn+1 アク
セス・サイクルが開始するが、ＸＡおよびＹＡアクセス
は、ＤＡ（リード）アクセス（これも、第１命令サイク
ル中に宣言されたものである）が終了するまで、１サイ
クル分延期される。ＤＭＡＣが、第４サイクルにおい
て、そのｋ＋１番目の命令を実行し始める。しかし、Ｄ
ＭＡＣは、外部メモリへのＰＣn+1 アクセスがまだ終わ
っていないので、第４サイクルの期間中に並列アービタ
により引き延ばされるため、外部メモリへのＤＭＡＣラ
イトＤＡ（Ｗ）k+1 は、第５サイクルに始まる。

【００４６】ＤＭＡＣアーキテクチャＤＳＰのメモリ・マップされた記憶資源（外部の周辺装
置２３００、データ・メモリ１９００、命令メモリ１４
００および外部メモリ２５００に対するアドレスを含
む）の間およびホスト１２００とＤＳＰコア３５００と
の間のローカルなデータ転送をＤＭＡＣ３０００が制御
する様子を、図１および図４Ａ〜図４Ｆを参照しなが
ら、説明する。ＤＭＡＣ３０００は、ホストおよび周辺
のデータ転送要求を扱う時には、ローカルなデータ転送
を中断し、ホスト・コマンドの統合的な処理を与え、且
つ、ＤＳＰ１１００がスタンド・アロン・プロセッサと
して動作している場合、プログラムおよびデータをバイ
ト構成のブートＲＯＭからＤＳＰ１１００へとロードす
る。

【００４７】ＤＭＡＣ３０００は、主にローカルなデー
タ転送に使用されるが、それを中断して、２つまでのチ
ップ上の「周辺装置」（これは、シリアルＩ／Ｏ装置０
および１、ならびにシリアル通信装置からなる）および
ホスト１２００からのデータ転送要求を処理することが
できる。次のＤＭＡＣ３０００の機能ブロックの説明で
明らかとなるように、ＤＭＡＣ３０００は、ローカルな
データ転送、２つの割込み駆動の周辺転送、ならびに割
込み駆動のホスト・データおよびコマンドの転送に専用
のレジスタを別個に備えることにより、多様な転送を処
理する。

【００４８】ＤＭＡＣのデータ転送プログラム一般に、ＤＭＡＣ３０００のデータ転送は、すべて限ら
れた数の転送プログラムによって決定される。このプロ
グラムは、ハードウェアで実現され、且つ一貫してロー
ドおよびストア動作から構成される。このロードおよび
ストア動作では、ＤＭＡＣ３０００の制御下で、データ
が、送信位置からＤＭＡＣ３０００の一時的なデータ・
レジスタを通って受信位置まで転送される。ＤＭＡＣ
は、殆ど常に、ＤＤバス１１０６上のデータを送受信す
る一方で、ＤＭＡＣ３０００は、ＤＡバス１１１２に送
信位置および受信位置にポインタを一斉送信する。前記
の転送プログラムは、４種類に限定されている。即ち、
データ転送が、１つの転送元と１の転送先、１つの転送
元と複数の転送先、複数の転送元と１つの転送先、そし
て複数の転送元と複数の転送先の間で行われるものであ
る。

【００４９】このような範囲の転送および割込みを容易
にするために、ＤＭＡＣ３０００は、チップ上の転送の
ために制御レジスタ（ローカル転送および２つの周辺デ
ータ転送の反復回数、ローカル転送のプログラム番号、
ならびにＤＳＰコアによって設定されるＤＭＡＣの状態
および制御フラグなどの情報を格納する）を備えてい
る。また、ＤＭＡＣ３０００は、ローカルなデータ転
送、２つの割込み駆動周辺データ転送およびホストのデ
ータ転送に対する転送元と転送先とのポインタを同時に
格納するレジスタを有する。ＤＭＡＣ３０００は、また
複数の転送元と複数の転送先を伴う転送を容易にするた
めに、それらのポインタをインクリメントする回路も備
える。最後に、ＤＭＡＣ３０００は、ホストの転送およ
び２つの周辺転送に対する多重割込みを解決するため
に、それ独自の割込みハンドラを備え、且つホスト１２
００とＤＳＰ１１００との間でデータおよびコマンドを
転送するために、幾つかのレジスタをホスト・インタフ
ェース専用にする。

【００５０】データ転送コントローラ図４Ｄに示すように、データ転送コントローラ３００２
は、転送回数レジスタ（反復回数レジスタ）ｒｃ３０
１０、ｉｒｃ０３０１２およびｉｒｃ１３０１４を
含み、バックグラウンドのローカル転送ならびに周辺デ
ータ転送０および１に対して転送するべきデータ数をそ
れぞれ保持する。また、データ転送コントローラは、機
能レジスタｆｒ３０１６、制御レジスタｃｔｒ３０
１８および状態レジスタｓｔｒ３０２０も含む。

【００５１】制御レジスタｃｔｒ３０１８には、ＤＳ
ＰコアおよびＤＭＡＣによる読み出しおよび書き込みが
可能なローカル・データ転送許可フラグＤＴが含まれ
る。ＤＴ＝１のとき、ローカルなデータ転送が許可さ
れ、ＤＴ＝０のとき、ローカル・データ転送動作は行わ
れない。一般に、ＤＳＰにおいて、ローカルなデータ転
送は、すべてＤＴ＝１と設定することにより開始され
る。ＤＭＡＣ３０００は、ローカルなデータ転送を完了
すると、ＤＴフラグをクリアする。

【００５２】前記のｒｃ３０１０、ｉｒｃ０３０１
２およびｉｒｃ１３０１４は、反復回数レジスタであ
る。レジスタｒｃは、フォアグラウンドデータ転送、あ
るいは、中断可能なデータ転送としても知られる、ロー
カルなデータ転送の反復回数を保持する。レジスタｉｒ
ｃ０およびｉｒｃ１は、周辺割込みＰＩＲＱ０およびＰ
ＩＲＱ１によってそれぞれ開始されるデータ転送の反復
回数を保持する。データ転送を開始すると、行うべきデ
ータ転送の回数が、レジスタの中で実行中の転送の種類
に対応するものに直ちに格納される。転送元から転送先
に１データ・ワードが転送される度に、現在使用中の反
復回数レジスタが、デクリメントされる。各反復回数レ
ジスタには、２５６Ｋの大きさの値（アクセス可能な最
大メモリ・サイズに等しい）を格納することができる。
反復回数レジスタｉｒｃ０、ｉｒｃ１およびｒｃの何れ
でも現在の転送動作に使用されているレジスタのデクリ
メントには、シーケンサ３０５０において共有されるデ
クリメント回路３０５１を使用する。

【００５３】ローカル・データ転送動作を開始する場
合、ＤＳＰコア３５００により、所望の転送動作の機能
番号を図４Ｂおよび４Ｄに示したＤＭＡＣの機能レジス
タｆｒに書き込む。この機能番号（この有効な値は、０
〜３および５である）は、ＰＬＡシーケンサ３０５０に
おいて実現され、且つ表１に示した６個の基本命令から
構成されるデータ転送プログラムを表す。

【００５４】

【表１】

【００５５】表１において、変数ｒは、一時的データ・
レジスタｄｒ３０４６、ｈｉ３０４２、ｈｏ３０４４の
１つを表す。ローカル転送に対しては、変数ｒは、常に
ｄｒ３０４６を意味することになる。変数ｓｐ、ｄｐ
は、転送元ポインタ・レジスタ（ａｓ３０３８、ａｉｓ
０３０３２、ａｉｓ１３０３４）の１つ、および転
送先ポインタ・レジスタ（ａｄ３０３６、ａｉｄ０
３０２８、ａｉｄ１３０３０）の１つをそれぞれ表
す。前に「＊」を付けたポインタ変数は、そのポインタ
によってアドレス指定されたデータのアクセスを示す。
前に「＊」を付け且つ後に「＋＋」を付けたポインタ変
数は、そのポインタがアクセスの後にインクリメントさ
れるべきことを示す。したがって、命令ｒ＝＊ｓｐは、
ｓｐで指し示された（ポイントされた）データのデータ
・レジスタｒへの転送を伴う転送元データのロードであ
る。一方、命令ｒ＝＊ｓｐ＋＋は、アクセスに続いてｓ
ｐが次のメモリ・アドレスを指し示すような事後インク
リメントを伴う転送元データ・ロードである。同様に、
命令＊ｄｐ＝ｒは、データ・レジスタの内容のｄｐで示
されるメモリ位置への転送を伴う転送先（への）データ
書き込みであり、命令＊ｄｐ＋＋＝ｒは、ｄｐへの事後
インクリメント付き転送先データ・ライトである。

【００５６】２つのＤＭＡＣ制御命令ｄｒｅｐｅａｔ、
ｄｓｔｏｐも備えている。ｄｒｅｐｅａｔ命令を転送プ
ログラムで使用すると、この命令により、ＤＭＡＣは、
次の２つのプログラム命令を反復回数レジスタｒｃに指
定された回数だけ繰り返す。

【００５７】ｄｓｔｏｐ命令により、ＤＭＡＣは、レジ
スタｃｔｒにあるデータ転送フラグＤＴをクリアして、
停止する（ホールト状態になる）。また、これは、ＤＩ
ＲＱフラグをセットすることによりローカルなＤＭＡ転
送が完了したことを示しながら、ＤＳＰコアに割込みを
発する。

【００５８】

【表２】

【００５９】表２は、異なる種類のＤＭＡ転送に対して
表１に表した４つのデータ転送動作によって使用される
オペランド（被作用子）を示す。例えば、ｈｏおよびｈ
ｉレジスタ３０４２、３０４４は、ホストのＤＭＡ転送
の期間中にデータを一時的に格納するために、またホス
ト・コマンドを実行するためにも使用される。一方、ｄ
ｒレジスタ３０４６は、ローカルなＤＭＡまたは周辺割
込み転送の最中に一時的にデータを格納するのに用いら
れる。

【００６０】図５Ａにおいて、ＤＭＡＣの転送制御シー
ケンサ３０５０は、表１および表２に示した６つの基本
機能を用いるローカル・データ転送プログラムを４つ備
えている。この４つのローカル・データ転送プログラム
は、それぞれに関係付けられた値を機能レジスタｆｒに
持つ。ｆｒ＝０と設定すると１つの転送元と１つの転送
先とのデータ転送となり、ｆｒ＝１は１つの転送元と複
数の転送先とのデータ転送となり、ｆｒ＝２は複数の転
送元から１つの転送先へのデータ転送となり、ｆｒ＝３
は複数の転送元から複数の転送先へのデータ転送とな
る。複数の転送元または転送先が関与するプログラムに
おいては、ｄｓｔｏｐは、最後の命令であり、データ転
送命令をｄｒｅｐｅａｔにより必要な回数だけ行った後
に限り実行するものであるという点に注意を要する。デ
ータ転送の期間中、シーケンサ３０５０は、６ビットの
シーケンス・レジスタｄｓｓｒ３０５２を用いて、現在
実行中のデータ転送マイクロプログラムの現在のステッ
プの追跡を続ける。

【００６１】図５Ｂは、ＤＭＡＣに格納されている周辺
割込みデータ転送のマイクロプログラムを示し、図５Ｃ
は、ＤＭＡＣに格納されているホスト・データ転送およ
びホストＤＭＡ動作のマイクロプログラムを示す。図５
Ｄは、ローカル・データ転送動作に対するＤＭＡＣの状
態図である。

【００６２】ステータス・レジスタｓｔｒ３０２０に
は、ビット・フラグＤＲＰＴ、ＤＭＡＥＰが含まれる。
ＤＭＡＥＰは、割込みマスクである。ＤＭＡＥＰがセッ
トされている場合、ＤＭＡＣは、ローカルなＤＭＡ転送
の完了時にＤＭＡＥ（ローカルなＤＭＡ終了）信号でＤ
ＳＰコアに割込みをかけることができる。ＤＭＡＥＰフ
ラグがクリアされている場合は、ＤＭＡＣは、ローカル
なＤＭＡ転送の完了時に、ＤＭＡＥ割込みをＤＳＰに送
らない。ＤＭＡＣが２ワード以上の転送を開始する場合
には、必ずＤＲＰＴフラグがセットされ、ＤＭＡＣがリ
ピート・モードにあることを示す。ｄｓｔｏｐ命令が実
行されデータ転送が完了すると、直ちにＤＲＰＴがリセ
ットされる。

【００６３】ＤＭＡＣ割込みコントローラＤＭＡＣによって調整される典型的なデータ転送は、オ
ンチップ・データ・メモリおよびオンチップ命令メモリ
ならびに外部メモリを含む高速メモリ間のものである。
ＤＭＡＣは、外部システムのための比較的低速の周辺装
置２３００からシリアルＩ／Ｏインタフェースやシリア
ル通信インタフェースを介してデータ転送要求を処理し
なければならない場合もいろいろある。図４Ｄおよび４
Ｅにおいて、周辺装置インタフェースからの割込み信号
は、３つまで別々に処理することができる。それらの周
辺装置インタフェースは、それぞれ独自の出力エンプテ
ィ（アウトプット・エンプティ、ＯｕｔｐｕｔＥｍｐ
ｔｙ）割込み（外向きのデータ転送用）および入力フル
（インプット・フル、ＩｎｐｕｔＦｕｌｌ）割込み
（内向きのデータ転送用）を有する。即ち、シリアルＩ
／Ｏ周辺装置０２３０２に対してはＳ０ＤＯＥおよび
Ｓ０ＤＩＦ、シリアルＩ／Ｏ周辺装置１２３０４に対
してはＳ１ＤＯＥおよびＳ１ＤＩＦ、ならびにシリアル
通信装置２３０６に対してはＳＣＤＯＥおよびＳＣＤＩ
Ｆを有する。シリアルＩ／Ｏ装置０および１は、符号／
復号器（コーデック、ＣＯＤＥＣ）チップまたはシリア
ル・デジタル・データにアクセスするその他の装置でも
よい。シリアル通信装置２３０６は、一般に、ＲＳ２３
２Ｃポートを有する装置である。

【００６４】なお、外部周辺装置２３０８は、割込み信
号を生成しないことに注意を要する。外部の装置２３０
８は、一般に、１つ以上のスイッチ、種々の装置の１つ
以上の制御ピン、多数の回路ノードのリードもしくはラ
イトもしくはその両方を行うために「モード制御」の設
定などに多く用いられるインタフェース、またはこれら
の組み合わせである。

【００６５】ＤＭＡＣは、専用のＤＭＡ割込みコントロ
ーラ３０６０を用いて、これらの周辺データ転送要求を
割込みに基づいて処理する。これらの転送を許可するの
は、図４Ｂ、４Ｄおよび６に示した専用の周辺割込み制
御レジスタｉｃｔｒ３０２２である。レジスタｉｃｔｒ
３０２２には、２つの可能な周辺割込みＰＩＲＱ０およ
びＰＩＲＱ１のそれぞれに対し４つの情報フィールドを
設けてある。ＤＳＰコアは、割込みフラグ（ＰＩＲＱ
１、ＰＩＲＱ０）自体を除く、ｉｃｔｒ３０２２の全フ
ィールドのリード／ライト・アクセス権を有するが、割
込みフラグに対してはリード・アクセス権のみを持つ。

【００６６】割込み選択フィールド（ＰＩＲＱ１の場合
はＳ１２、Ｓ１１、Ｓ１０、またＰＩＲＱ０の場合はＳ
０２、Ｓ０１、Ｓ００）により、割込みの発信源である
周辺装置（シリアルＩ／Ｏ装置０２３０２、シリアル
Ｉ／Ｏ装置１２３０４またはシリアル通信Ｉ／Ｏ２
３０６の何れか）およびその周辺装置がリード（「Ｏｕ
ｔｐｕｔＥｍｐｔｙ」）またはライト（「Ｉｎｐｕｔ
Ｆｕｌｌ」）の用意ができているかどうかを指定す
る。例えば、ビットＳ０２、０１、００＝＜０，０，０
＞ならば、シリアルＩ／Ｏ０周辺装置からのＩｎｐｕ
ｔＦｕｌｌ（即ち、受信データ）割込みに周辺割込み
０が割り当てられる。

【００６７】機能選択フィールド（ＰＩＲＱ１の場合は
Ｆ１１、Ｆ１０、またＰＩＲＱ０の場合はＦ０１、Ｆ０
０）により、実行すべきデータ転送動作が指定される。
図６に割込みのデータ転送機能を短縮形式で示す。ただ
し、図示した各データ転送機能は、実際には、前述のよ
うにロードおよびストアの基本的な動作を別個に行う。
なお、ＤＳＰコア３５００が実行するソフトウェアは、
周辺装置インタフェース２２００がＤＭＡＣ３０００と
共に行うべき周辺Ｉ／Ｏ動作がある場合、それらを指定
するために、フィールドＳｊ２、Ｓｊ１、Ｓｊ０、Ｆｊ
１、Ｆｊ０に値をロードするので、注意を要する。

【００６８】ＤＭＡＣ割込みフラグＰＩＲＱ０およびＰ
ＩＲＱ１は、セットされている場合、ＤＭＡＣへの未処
理のＰＩＲＱ０およびＰＩＲＱ１割込みを示す。これら
のフラグは、その割込みの受け付け時に、ＤＭＡＣによ
って解除される。最後に、ＤＳＰ割込み優先度フラグＰ
ＴＥ１ＰおよびＰＴＥ０Ｐがセットされている場合、Ｄ
ＭＡＣは、未処理のデータ転送が終了する（即ち、ｉｒ
ｃ０またはｉｒｃ１が１に等しい）と直ちに、ＤＳＰコ
アに割込みをかける。また、ＰＴＥ０ＰまたはＰＴＥ１
Ｐが０に等しい場合、ＤＭＡＣは、ＤＳＰコア３５００
に割込みを発しない。

【００６９】アドレス生成ブロックＤＭＡＣは、異なる種類のデータ転送を処理する。最も
一般的なデータ転送は、メモリ空間に割り当てられた記
憶資源の間のローカルなデータ転送である。メモリ空間
に割り当てられたオンチップ周辺装置（２つのシリアル
Ｉ／Ｏインタフェースおよびシリアル通信インタフェー
スを含む）から２つまでのデータ転送が、ローカルなデ
ータ転送に割り込むことができる。これらの異なるロー
ド／ストア・データ転送を極力迅速に処理するために、
ローカルなデータ転送および２つの周辺（インタフェー
スによる）割込み転送のそれぞれ専用とする３組の転送
元レジスタおよび転送先レジスタをＤＭＡＣに設ける。

【００７０】アドレス生成ブロック３００６は、データ
転送の元と先のアドレスをＤＡバス１１１２に与える。
これらのアドレスは、次の１８ビットの専用レジスタに
よって与えられる。

【００７１】aid0 3028, aid1 3030：高速割込み周辺転
送０および１の転送先アドレスをそれぞれ格納する。

【００７２】ais0 3032, ais1 3034：高速割込み周辺転
送０および１の転送元アドレスをそれぞれ格納する。

【００７３】ad 3036, as 3038：ローカルなデータ転送
の送信先および送信元のアドレスを格納する。

【００７４】ホスト・プロセッサは、ＤＳＰのすべての
レジスタおよびメモリ位置に対しＤＭＡＣによってリー
ド／ライト・アクセスすることができるので、前記のア
ドレス・ブロック・レジスタにもリード／ライト・アク
セスすることができる。

【００７５】ＤＭＡＣ３０００は、常に１つのデータ転
送しか実行できないが、割込みデータ転送およびローカ
ルなデータ転送のためにそれぞれ専用のアドレス・レジ
スタを備えることにより、ＤＭＡＣは極めて迅速に割込
みを処理することが可能である。特に、割り込まれたロ
ーカルなデータ転送に対するアドレス・レジスタの値
は、その割込み処理の前にスタック・メモリ領域に格納
する必要がないので、レジスタ値の待避に通常使用され
る幾つかの命令サイクルを節約することができ、その割
込み処理の終了後にそれらのレジスタ値を復元するため
の命令サイクルも同様に節約できる。

【００７６】図４Ｃを説明すると、ホスト・データ転送
のため、アドレス生成ブロック３００６は、１８ビット
のホスト・ポインタ・レジスタｈｐ３０２４を備えてお
り、このレジスタはＤＳＰデータ転送の転送元または転
送先の何れかのアドレスを保持する。ホスト・ポインタ
・レジスタ値のアドレスは、２ビットのホスト・ポイン
タ基底カウンタｈｐｂ３０２６（これは、ＤＳＰがバイ
ト構成のＲＯＭから起動されているときに、動作を開始
する）により拡張される。１８ビットのｈｐレジスタ３
０２４は、ホストのデータ・バスが８ビット幅の場合
は、３つの別個のレジスタｈｐ０、ｈｐ１、ｈｐ２とし
てホストＣＰＵ１２００によりアクセスされ、ホストの
データ・バスが１６ビット幅の場合は、２つの別個のレ
ジスタｈｐ１、ｈｐ２としてアクセスされる。

【００７７】また、アドレス生成ブロック３００６は、
ＤＭＡ演算ユニットｄａｕ３０４０を備え、これによ
り、前述のレジスタに保持されたアドレスをインクリメ
ントして、先に説明した事後インクリメント動作を伴う
データ・ロードおよびストアを実現している。

【００７８】ＤＭＡＣのデータ・レジスタ前述のように、ＤＭＡＣが行うデータ転送は、一連のロ
ード／ストア動作によって実現される。このとき、デー
タ・ワードが、転送元アドレスから転送レジスタへと読
まれ、この転送レジスタから転送先アドレスに書き込ま
れる。ＤＭＡＣは、このため専用に３個の２４ビット・
データ転送レジスタ、即ち、ホスト・データ入力レジス
タｈｉ３０４２、ホスト・データ出力レジスタｈｏ
３０４４およびＤＭＡデータ・レジスタｄｒ３０４６
を備える。レジスタｈｉ３０４２およびｈｏ３０４
４は、ホストのデータ転送で使用し、ｈｉ３０４２に
はホスト１２００によって書かれるデータ、ｈｏ３０
４４にはホスト１２００によって読まれるデータを格納
する。レジスタｄｒ３０４６は、ローカルなデータ転
送用の一時データ記憶手段として利用する。

【００７９】ＤＭＡＣホスト・インタフェース制御ブロ
ックＤＭＡＣには、ホスト・データ転送用のレジスタを幾つ
か備えたホスト・インタフェース制御ブロック３０７０
が含まれる。これらの専用レジスタには、ホスト制御レ
ジスタｈｃｔｒ３０１１、ホスト状態レジスタｓｔｒ０
３０１３、ホスト状態レジスタ１ｓｔｒ１３０１
５およびホスト割込みレジスタｈｒｑ３０１７が含まれ
る。これらのホスト・インタフェース・レジスタの使用
は、「ホスト・データ転送」と題する部分において後述
する。ＤＭＡＣにホスト・インタフェースを組み込んで
あるので、ＤＭＡＣと同じハードウェアを使用するため
回路構成の点から非常に効率的である。さらに、ＤＭＡ
Ｃにホスト・インタフェースを含むことにより、ホスト
がＤＭＡＣにコマンドを送ることが可能となる。ホスト
のコマンド（ホスト・コマンド）は、後述の「ホスト転
送コマンド」に関する説明の部分において表７として示
す。

【００８０】バスの接続図１、図４Ｂ、図４Ｃおよび図４Ｅは、ＤＳＰバスＤ
Ａ、ＤＤ、ＸＤおよびホスト・バスＨＡ１１２４、Ｈ
Ｄ１１２２へのＤＭＡＣ３０００の接続を示す。ホス
ト・レジスタ、周辺インタフェース、外部メモリおよび
オンチップ・メモリを含むメモリ・マップされた記憶資
源の間のデータ転送は、ＤＭＡデータ・バスＤＤ１１
０６およびＤＭＡアドレス・バスＤＡ１１１２を用い
て行われる。したがって、図４Ｃに示すように、アドレ
ス・レジスタｈｐ３０２４、ａｉｄ０３０２８、ａ
ｉｄ１３０３０、ａｉｓ０３０３２、ａｉｓ１３
０３４、ａｄ３０３６、およびａｓ３０３８がＤＭ
Ａアドレス・バスＤＡ１１１２に接続され、図４Ｂに
示すように、データ・レジスタｈｉ３０４２、ｈｏ３
０４４、およびｄｒ３０４６がＤＭＡデータ・バスＤ
Ｄ１１０６に接続される。また、ＤＭＡＣは、ＸＤバ
ス１１０２による以外にアクセスできないＤＳＰコア３
５００内部のレジスタへのホスト・データ転送も、ホス
ト・データ・レジスタｈｏおよびｈｉによってサポート
する。これらの転送に対しては、ＤＭＡＣのホスト・デ
ータ・レジスタｈｉ３０４２およびｈｏ３０４４と
ＸＤバス１１０２とが接続されている。

【００８１】また、図４Ｅは、ＤＭＡＣとオンチップ周
辺インタフェースＡ２２０２、Ｂ２２０４、Ｃ２２
０６、Ｄ２２０８との間の直接接続も示す。これら
は、２４ビット周辺データ・バスＰＤ０〜２３１１２
６、４ビット周辺アドレス・バスＰＡ０〜３１１２８
および周辺選択バスＰＡＳＥＬを介して外部の周辺装置
２３００のための周辺インタフェースを構成する。ＤＭ
ＡＣは、これらの周辺装置インタフェース（ＰＤＩ）に
はＤＤおよびＤＡバスを介してアクセスし、これによ
り、並列アービタ２１００のＰＲＡ２１０６によって
許可された場合、ＰＤおよびＰＡバスへのＤＭＡＣのア
クセスが許される。後述のように、周辺のアドレスおよ
びデータのバスは、ＤＳＰコアも利用し、これにより、
メモリに割り当てられたＤＭＡＣの内部レジスタを直接
リードしたりライトしたりする。

【００８２】なお、実際には、バスＰＤは、ＸＤ１１０
２、ＹＤ１１０４、およびＤＤ１１０６の１つから並列
アービタ２１００によって選択され、且つバスＰＡは、
ＸＡ１１０８、ＹＡ１１１０およびＤＡ１１１２の１つ
から並列アービタによって選択される。図４Ｅに、その
周辺バスに接続すべき内部バスを選択するマルチプレク
サ回路を示す。周辺装置２３００にアクセスするため
に、ＤＳＰコアまたはＤＭＡＣは、まず、バス・イネー
ブル信号（例えば、ＸＡＢＵＳＥ、ＹＡＢＩＳＥ、ＤＴ
ＢＵＳＥ）を並列アービタ２１００に供給し、メモリ・
マップされた周辺装置のアドレスを対応するアドレス・
バスに置くとともに、同じアドレスを並列アービタに与
える。ここで、並列アービタ２１００は、その周辺装置
へのアクセス権を与える。アクセスの競合がある場合に
は、幾分遅れて与えられる。並列アービタは、そのアク
セス権を与えるとき、バスの中の１つを周辺のデータ・
バスおよびアドレス・バスとして選択して、ＸＡ、ＹＡ
およびＤＡの各選択信号をＰＤＩのマルチプレクサ２２
１０に送る。そして、ＰＤＩは、選択された周辺バスの
２４ビットの線を周辺データ・バスＰＤ０〜２３に結合
する。また、ＰＤＩには、１１の可能な周辺装置の中か
ら当該データ転送の転送元または転送先として１つを選
択するための１１ビットの周辺選択信号ＰＡＳＥＬ０〜
１０を生成するアドレス・デコーダ２２１２も含まれ
る。ＰＤＩは、ＤＭＡＣまたはＤＳＰコアによって供給
される１８ビット周辺アドレスのうちの第４〜７ビット
をデコードすることにより、この信号を生成する（これ
らのビットは、１つの周辺装置に一通りに対応する）。
次に、ＰＤＩ２２００は、１８ビット周辺アドレスの第
０〜３ビットを周辺アドレス・バスＰＡ０〜３を介して
周辺装置に供給することにより、選択された周辺装置内
部の１６の可能なレジスタの１つをアドレス指定する。
次の表は、周辺レジスタのメモリ割り当てとそれらのＰ
ＡＳＥＬアドレスを示す。

【００８３】周辺装置アドレス範囲ＰＡＳＥＬ −−−−−−−−−−−−− −−−−−−−−−−−− −−−−− ビット・インタフェース０７４００−０７４０Ｆ０パラレルＩ／Ｏポート０７４１０−０７４１Ｆ１シリアルＩ／Ｏポート００７４２０−０７４２Ｆ２シリアルＩ／Ｏポート１０７４３０−０７４３Ｆ３シリアル通信インタフェース０７４４０−０７４４Ｆ４タイマ０７４５０−０７４５Ｆ５ＤＭＡＣの標準ＤＭＡレジスタ０７４６０−０７４６Ｆ６ＤＭＡＣの割込駆動レジスタ０７４７０−０７４７Ｆ７ＤＭＡＣのホスト０７４８０−０７４８Ｆ８インタフェース駆動レジスタＤＭＡＣのマイクロＲＯＭ０７４９０−０７４９Ｆ９予備領域０７４Ａ０−０７４ＡＦＡここに掲げたアドレスにおいて、各アドレスは、４桁の
１６進数によって表される１８ビットの値である（４桁
の１６進数の最初の桁は２ビットしか操作できず、その
両者とも、ここに掲げたメモリ割り当て資源について
は、０に設定されている）。

【００８４】前記のメモリ・マッピング方式によれば、
ＤＳＰコア３５００において稼働中のプログラムが、Ｘ
Ａ１１０８バスを用いてＤＭＡＣの制御レジスタｃｔｒ
３０１８にアクセスする必要がある場合、ＤＳＰコア３
５００は、Ｘバス許可信号ＸＡＢＵＳＥをｃｔｒ３０１
８のアドレス０ｘ７４６０（この値は、ＤＳＰコア３５
００がＸＡバス１１０８に設定する）と共に並列アービ
タ２１００に送る。並列アービタ２１００では、アドレ
スの第４〜７ビットをデコードして、ＰＡＳＥＬバスに
よって周辺装置６、即ち、ＤＭＡＣの標準ＤＭＡレジス
タを選択する。最後に、並列アービタが、制御レジスタ
ｃｔｒのアドレス（これは、ＤＭＡＣ内部でアドレス
「００００」に指定されている）を指定するようなアド
レス・ビット０〜３（「００００」）を周辺アドレス・
バスＰＡ０〜３上に乗せる。

【００８５】ＤＭＡＣの機能ＤＭＡＣは、４つのデータ転送機能を有する。

【００８６】（１）データ・メモリ１９００、命令メモ
リ１４００およびパラレルＩ／Ｏインタフェース２４０
０を含むメモリ・マップされた資源の間のローカルなデ
ータ転送（２）周辺データ転送要求の高速処理（３）ＤＳＰ１１００とホスト・マイクロプロセッサ１
２００との間のデータ転送（４）ＤＳＰのスタンド・アロン動作におけるバイト構
成のＲＯＭからのブート前述のように、これらのデータ
転送機能は、すべて一連のロード／ストア動作から構成
される。これらの命令を実行するために、ＤＭＡＣに
は、前の命令の実行中に新たな命令のフェッチと解読を
行う２段階パイプラインを採用する。次に、これらの機
能を説明する。

【００８７】ローカルなデータ転送ＤＭＡＣにより制御されるデータ転送の最も一般的な形
態は、ローカルなデータ転送であり、それはデータ・メ
モリ１９００、命令メモリ１４００、パラレル・メモリ
・インタフェース２４００（外部メモリ２５００にイン
タフェースを与える）および周辺装置インタフェース２
２００（外部の周辺装置２３００にインタフェースを与
える）の間におけるデータの高効率な移動を伴うもので
ある。典型的なローカルなデータ転送においては、ＤＭ
ＡＣにより比較的低速の外部メモリ２５００から高速の
オンチップ命令メモリ１４００にＤＳＰプログラムを移
すことがある。ローカルなデータ転送は、最も一般的な
ＤＭＡＣのデータ転送であるため、比較的頻度の低い周
辺およびホストのデータ転送要求によって割り込むこと
ができる。

【００８８】他のＤＭＡＣデータ転送と同様に、ローカ
ルなデータ転送は、一連のロード／ストア動作からな
る。ロード／ストア動作においては、データが、転送元
のアドレス（転送元アドレス・レジスタａｓに格納され
ている）からデータ転送レジスタｄｒに一時的にロード
され、さらに転送先のアドレス（転送先アドレス・レジ
スタａｄに格納されている）に書き込まれる。ローカル
なデータ転送は、すべて専用のバスＤＡ１１１２および
ＤＤ１１０６を用いるので、バスＤＤ１１０６にデータ
・レジスタｄｒが接続され、ＤＡ１１１２バスにアドレ
ス・レジスタａｓおよびａｄが接続される。殆どの場
合、ＤＭＡＣは、ＤＳＰコアの動作と並列にローカルな
データ転送を実行することができる。しかし、ＤＭＡＣ
（ＤＭＡアドレス・バス使用）とＤＳＰコア（Ｘ、Ｙま
たはＰＣアドレス・バス使用）とが同時に同じメモリ装
置をアクセスしようとすると、ローカルなデータ転送が
遅れることもある。前記のように、このようなアクセス
の競合の解消は、並列アービタにより、ＤＭＡＣの動作
を引き延ばしてＤＳＰコアのアクセスを許可してから、
ＤＳＰコアからサイクルを盗んでＤＭＡＣのメモリ・ア
クセスを許可することによって、行われる。

【００８９】図７に、メモリのブロック転送の場合のロ
ーカル・データ転送手順を示す。ＤＳＰプログラムは、
この転送の始めに、まず転送元の開始アドレスをレジス
タａｓ３０３８に、転送先の開始アドレスをレジスタ
ａｄ３０３６に、そして転送するべきワードの数を反
復回数レジスタｒｃ３０１０に書き込む。次に、ＤＳ
Ｐプログラムは、ＤＭＡマイクロ機能レジスタｆｒ３
０１６に３を書き込むことによってブロック転送機能を
指定する。なお、ＤＳＰコアは、必要であれば、ｆｒ
３０１６に０、１、２などの値を設定することにより、
別のローカル転送を指定することも可能である（ここ
で、０：単一の転送元から単一の転送先へのデータ転
送、１：単一の転送元から複数の転送先への転送、２：
複数の転送元から単一の転送先へのデータ転送）。ＤＭ
ＡＣのローカルなデータ転送を開始する最終段階とし
て、ＤＳＰが、ｃｔｒレジスタ３０１８に含まれるＤＴ
フラグをセットする。

【００９０】ＤＳＰコアが、ＤＴフラグをセットすると
直ちに、ＤＭＡＣが、複数の転送元から複数の転送先の
プログラムの最初の転送命令を実行する。この命令は、
次のステップからなるポインタ・インクリメント付き転
送元データ・ロード（ｄｒ＝＊ａｓ＋＋）である。

【００９１】（１）ＤＭＡＣ３０００が、転送元データ
・レジスタａｓ３０３８の内容をＤＭＡアドレス・バ
ス１１１２および並列アービタ２１００に送る（即ち、
ＤＭＡＣが、転送元メモリへのアクセスを要求する）。

【００９２】（２）ＤＭＡＣが、転送元データへのアク
セスに対する並列アービタの許可を待つ。ＤＭＡＣが、
ＤＳＰコアと同じ記憶装置にアクセスしようとすると、
並列アービタが、ＰＡＤＳＴＡＬＬ信号をHighに保つこ
とによってＤＭＡＣのアクセスを遅らせる。遅延の物理
的な命令サイクルの数は、転送元のデータが格納されて
いるメモリ装置のアクセスにウェートが必要な場合、そ
のウェート・ステート数に依存することになるが、アー
ビタによるＤＭＡＣの遅れは、最悪の場合（ＤＳＰコア
が、バスＸＡ、ＹＡおよびＰＣを介してＤＭＡＣ３００
０と同じメモリのアクセスを試みている場合）でも、３
「論理」命令サイクルである。

【００９３】（３）転送元のメモリをアクセスする要求
を並列アービタに許可されてから、ＤＭＡＣ３０００
は、ＤＡバス１１１２上に設定された転送元アドレスの
データをＤＭＡデータ・バスを介してデータ・レジスタ
３０４６にロードする。

【００９４】（４）ＤＭＡＣが、転送元アドレス・レジ
スタの内容をｄａｕ３０４０を介してインクリメント
する。

【００９５】次に、ＤＭＡＣ３０００は、以下のステッ
プからなるポインタ・インクリメント付き転送先データ
・ストア（＊ａｄ＋＋＝ｄｒ）を実行する。

【００９６】（１）ＤＭＡＣ３０００が、ａｄ３０３
６の内容をＤＭＡアドレス・バスＤＡ１１１２と並列ア
ービタ２１００に送り、ｄｒレジスタ３０４６の内容を
ＤＭＡデータ・バスＤＤ１１０６上に置く。

【００９７】（２）並列アービタ２１００がライト（書
き込み）要求を認めると、転送先の装置がＤＤバス１
１０６に接続されて書き込み動作が行われる。アドレス
の競合が発生した場合、並列アービタにより、ＰＡＤＳ
ＴＡＬＬを発してＤＭＡ転送動作を遅らせてもよい。

【００９８】（３）転送の終了時に、ＤＭＡＣにより、
転送先アドレス・レジスタａｄ３０３６の内容をｄａ
ｕ３０４０を介してインクリメントする。

【００９９】このシーケンスの終了後、反復カウンタ
（反復回数レジスタ）ｒｃ３０１０を検査して、デー
タ転送が完了したかどうかを判断する。ｒｃ３０１０
が２に等しいかそれ以上の場合、転送が終わっていない
ことを示すので、ｒｃ３０１０が１だけデクリメント
され、ＤＭＡＣが次のデータをロードすることによりブ
ロック転送動作を継続する。ｒｃ３０１０＝１の場
合、ＤＭＡＣは、実行を停止し、ＤＴフラグを解除する
とともにＤＴＤＭＡＥ（ＤＭＡ終了）割込みをＤＳＰの
割込みコントローラ２６００に送ることによりＤＳＰコ
アにデータ転送の終了の信号を送る。ただし、状態レジ
スタｓｔｒ３０２０の割込み優先フラグＤＭＡＥＰが
０に設定されている場合、ＤＭＡＣ３０００は、その割
込みを発しない。

【０１００】ＤＭＡＣは、ローカル転送機能０、１、２
に対しても、ポインタの事後インクリメントを除いて同
じ動作シーケンスに従う。機能０の転送（単一の転送元
から単一の転送先）の場合、転送元および転送先のアド
レスに対するロード／ストア後のインクリメントは、な
い。機能１および２の転送の場合、ＤＭＡＣは、転送先
または転送元のポインタをそれぞれ事後インクリメント
する。

【０１０１】図８Ａは、新たに開始された複数の転送元
から複数の転送先へのローカル・データ転送動作（機能
３）のタイミングを示す。なお、ＤＭＡＣにおいて実行
される命令は、命令のフェッチ・解読サイクルおよび実
行サイクルからなるパイプラインを通して実行される。
前述のように、このデータ転送動作を開始する前に、Ｄ
ＳＰコアが、機能レジスタｆｒ、転送元および転送先の
レジスタａｓおよびａｄ、ならびに反復回数レジスタの
ロードを行う。次に、ＤＳＰコアは、制御レジスタｃｔ
ｒ３０１８のＤＴフラグを設定することにより、ＤＭ
ＡＣデータ転送プログラムを開始する。ＤＴ設定後の最
初の命令サイクルにおいて、ＤＭＡＣは、最初のｄｒｅ
ｐｅａｔ命令（この命令が実行されると、ロード／スト
ア・シーケンスを繰り返す回数が決定される）のフェッ
チ・解読を行い、ＮＯＰ命令を１つ実行する。第２の命
令サイクルにおいて、ＤＭＡＣは、ポインタ・インクリ
メント付きロード命令をフェッチ・解読し、且つｄｒｅ
ｐｅａｔ命令（ｓｔｒレジスタ３０２０のＲＰＴフラグ
を設定する）を実行する。第３の命令サイクルにおい
て、ＤＭＡＣは、ポインタ・インクリメント付きロード
命令を実行する一方で、後続のポインタ・インクリメン
ト付きストア命令をフェッチする。ＤＭＡＣが、そのポ
インタ・インクリメント付きストア命令を実行し、次の
ロード／インクリメント命令をフェッチ／解読すること
により、最初のロード／ストア・シーケンスが第４サイ
クルで完了する。

【０１０２】ＤＳＰコアが、制御レジスタｃｔｒ３０
１８のＤＴフラグを解除することにより実行中のローカ
ル・データ転送動作を停止（ホールト）し、後にＤＴフ
ラグを再び設定することにより動作を再開させる場合の
ＤＭＡＣによって行われる動作シーケンスを図８Ｂに示
す。ＤＳＰコアがＤＴフラグを解除した後、ＤＭＡＣ
は、処理中のリード・ライト動作の終了に続いて、パイ
プラインの状態を凍結する。ＤＳＰコアが制御レジスタ
ｃｔｒ３０１８のＤＴフラグを再設定すると、ＤＭＡ
Ｃは、凍結したパイプラインの状態から実行を再開す
る。

【０１０３】図８Ｃは、データ転送の最後にＤＭＡＣが
行う動作を示す。

【０１０４】周辺装置の割込み６種類あるＤＭＡＣ動作への割込みを表３に示す。これ
らの割込みにより、ＤＳＰがローカル・データ転送動作
に迅速に割り込んでホストや周辺装置のデータ転送要求
を処理することが可能となるという点において、これら
の割込みは、本ＤＳＰの比類無き特徴の１つである。

【０１０５】

【表３】

【０１０６】表３および図９を参照すると、優先度が最
高の割込みは、ＤＳＰコア（ＲＳＴ信号）またはホスト
・インタフェース（ＧＲＥＳホスト・コマンドで開始さ
れるＤＴＲＥＳＥＴ）からのリセットである。これらの
１つが検出されると、レジスタが解除され、ＤＭＡＣが
停止（ホールト、ＨＡＬＴ）モードに入る。リセットが
全く検出されない場合、ＤＭＡＣは、レジスタｈｓｔｒ
１のビット・フラグによってそれぞれ表されるホスト・
インタフェースの割込みＤＩＦ（data input full 、デ
ータ入力フル）およびＤＯＥ（data output empty 、デ
ータ出力エンプティ）を探す。これらが見つかった場
合、ＤＭＡＣは、ホスト・ポインタ・レジスタｈｐ３
０２４とデータ・レジスタｈｉ３０４２またはｈｏ
３０４４とを用いてホストＤＭＡデータ転送またはＷＲ
Ｐ／ＲＤＰホスト・コマンドを実行する。これが終わる
と、ＤＭＡＣは、ＤＴフラグを検査する。ＤＴフラグが
設定されている場合、ＤＭＡＣは、中断された本来のデ
ータ転送動作を開始する。ＤＴフラグが解除されている
場合、ＤＭＡＣは、ＨＡＬＴモードに入る。

【０１０７】最後に、ＤＭＡＣは、レジスタｉｃｔｒの
ビット・フラグによってそれぞれ表される周辺割込み０
（ＰＩＲＱ０）、そして周辺割込み１（ＰＩＲＱ１）を
探す。これらの割込みの何れかが検出された場合、ＤＭ
ＡＣは、割込み制御レジスタｉｃｔｒ３０２２におい
て指定される機能を伴う「load dr 」および「stored
r」コマンドを実行することにより、単一データ転送シ
ーケンスを実行する。割込みＰＩＲＱ０およびＰＩＲＱ
１には、転送先レジスタａｉｄ０／１、転送元レジスタ
ａｉｓ０／１および反復回数レジスタｉｒｃ０／１がそ
れぞれ使用される。この転送の終了の後、ＤＭＡＣは、
制御レジスタｃｔｒのＤＴフラグを検査する。このフラ
グが設定されている場合、ＤＭＡＣは、中断した本来の
データ転送動作を再開する。ＤＴが解除されている場
合、ＤＭＡＣは、ＨＡＬＴモードにはいる。

【０１０８】図１０は、ＤＭＡＣがシリアル・インタフ
ェースの入力レジスタ（周辺装置インタフェース２２０
０の一部）からメモリ・ブロックへとデータを転送する
過程を示す。転送先アドレス・ポインタ（あるメモリ位
置への）は、割込みの度にインクリメントする。このよ
うにして、シリアル装置からの非同期信号を転送先メモ
リに順次書き込むことができる。これは、モデムまたは
コーデックから内部または外部のメモリへのデータ転送
のような単一転送元レジスタから複数のメモリ位置への
データ転送の一例である。

【０１０９】ＤＳＰは、転送を始めるにあたり、最初
に、選択された周辺装置、転送機能およびＤＳＰの割込
み要求モードを割込み制御レジスタｉｃｔｒ３０２２
に書き込む。この場合、ＤＳＰは、＜Ｓ２０，Ｓ１０，
Ｓ００＞を＜０，０，０＞と設定することにより、シリ
アル・インタフェース０の入力を周辺割込み０ＰＩＲ
Ｑ０として選ぶ。第２に、ＤＳＰは、＜Ｆ０１，Ｆ００
＞を＜０、１＞と設定する（これは、転送機能＊ａｉｄ
＋＋＝＊ａｉｓに相当する）ことにより、転送が単一の
転送元（シリアル・インタフェース０のデータ受信レジ
スタ）から複数の転送先（メモリの１ブロック）へのも
のであることを指定する。第３に、ＤＭＡＣがデータ転
送の終了後にＤＳＰに割り込むか否かを決定するＰＴＥ
０ＰフラグをＤＳＰコアにより設定する。ＰＴＥ０Ｐを
０に設定することは、ＤＳＰコアに割込みが送られない
ことを意味する。ＰＴＥ０Ｐを１に設定することによ
り、ＤＭＡＣが、割込み転送カウンタｉｒｃ０が１に等
しいときに、それぞれの割込みＰＴＥ０またはＰＴＥ１
をＤＳＰコアに送るようになる。

【０１１０】次に、ＤＳＰが、転送元および転送先のア
ドレスをａｉｓ０３０３２およびａｉｄ０３０２８
にそれぞれ設定する。この例では、ａｉｓ０が、シリア
ル・インタフェース０の受信データ・レジスタのアドレ
スを保持し、ａｉｄ０が、前記のシリアル・データの書
き込まれるメモリ・ブロックの開始アドレスを保持す
る。必要であれば、転送予定のデータ数を割込み反復回
数レジスタｄｉｒｃ０に書き込む。

【０１１１】次に、ＤＳＰにより、シリアル・インタフ
ェース０の制御レジスタｓｃｔｒ０３０７１のフラグＲ
ＩＥ０を１に設定することによりシリアル・インタフェ
ース割込みのマスクを解除する（図４Ｅおよび４Ｇ参
照）。シリアル・インタフェース２２０２は、そのデー
タ読み込みレジスタｒｄｒ０３０７３（実施例におい
ては２４ビットのシフト入力パラレル出力レジスタ）を
満たすデータを受信すると、状態レジスタｓｓｔｒ０
３０７２のＲＤＲＦ０フラグをセットする。レジスタｓ
ｃｔｒ０のＲＩＥ０フラグを１に設定すると、シリアル
受信データ・レジスタｒｄｒ０が外部の装置２３０２か
ら受信したデータで一杯になったときに、シリアル・イ
ンタフェース０２２０２は、受信データ割込み信号を
ＤＭＡＣまたはＤＳＰの割込みコントローラの何れかに
送ることが可能となる。ｓｃｔｒ０レジスタ３０７１の
ＩＡＤ０（割込み要求アドレス）フラグが０に等しい場
合、受信データ割込みは、ＤＳＰコア３５００に送られ
る。ＩＡＤ０フラグが１に等しい場合、受信データ割込
みはＤＭＡＣに送られる。ＲＩＥ０が０に設定されてい
る場合、受信されたデータ割込みは、ＤＳＰ割込みコン
トローラにもＤＭＡＣにも送られないので、データはＤ
ＳＰに全く受信されないことになる。

【０１１２】同様に、周辺装置へのデータの転送に対し
ては、周辺インタフェース２２０２が、転送されるべき
データが格納される送信データレジスタｔｄｒ０（実施
例においては２４ビットパラレル入力シフト出力レジス
タ）を有する。周辺インタフェース２２０２は、レジス
タｔｄｒ０のデータが周辺装置２３０２により総て受信
されると、状態レジスタｓｓｔｒ０のビット・フラグＴ
ＤＲＥ０をセットした後、対応する「出力エンプティ」
割込み要求信号を生成する。ＩＤＡ０が１に等しい場
合、この割込みは、ＤＭＡＣ３０００へと経路選択され
て送られ、次に、その周辺インタフェースに対する反復
回数ｉｒｃ０が２以上の場合、ＤＭＡＣが、次のデータ
・ワードを送信データレジスタｔｄｒ０にロードする。

【０１１３】シリアル・インタフェース１２２０４も
同様のレジスタｓｃｔｒ１、ｓｓｔｒ１、ｒｄｒ１およ
びｔｒｄ１を備えている。

【０１１４】ＤＭＡＣの割込み動作は、シリアル・イン
タフェース０２２０２からのシリアル入力データ・レ
ジスタフル割込み信号Ｓ０ＤＩＦによって開始される。
即ち、この割込み信号が、ＤＳＰの割込みコントローラ
２６００に送られ、そこで、ｉｃｔｒ３０２２の割込
みフラグＰＩＲＱ０が値１に設定される。さらに、これ
により、シリアル・データのリードの用意のできたこと
が、ＤＭＡＣの割込みコントローラ３００４に信号で通
知される。ＤＭＡＣに到達する多数の周辺割込みが、表
３で決定された優先度によって処理される。周辺のデー
タ転送が受け付けられると、一対のｄｒロード動作およ
びｄｒストア動作によって転送が実現される。前記のよ
うに、ｄｒロードおよびｄｒストアの動作中に行われる
メモリ・アクセスに対しては、競合の調停が行われる。
ＤＭＡＣの割込みプログラムのｄｒロード動作の直前
に、ＤＭＡＣがＰＩＲＱ０フラグを解除して、ＤＭＡＣ
の割込みコントローラに次の割込みを受ける準備をさせ
る。ｄｒロード動作に続いて、ＤＭＡＣは、シリアル入
力データレジスタフルフラグＲＤＲＦ０を解除して、そ
のシリアル・インタフェースにさらにデータを受信する
準備をさせる。フラグＰＩＲＱ０およびＲＤＲＦ０の解
除は別として、割込みデータ転送動作は、転送元および
転送先のレジスタがａｉｓ０およびａｉｄ０である点を
のぞけば、前述のローカル・データ転送動作と正に同じ
である。

【０１１５】ｄｒロードおよびｄｒストアの終了後、Ｄ
ＭＡＣは、反復カウンタｉｒｃ０の内容を検査する。ｉ
ｒｃ０＝１（周辺転送が終了していることを意味す
る）、且つＰＴＥ０Ｐ＝０（転送終了ののち直ちに、Ｄ
ＳＰコア３５００が割込みを受けることを意味する）の
場合、ＤＭＡＣは、割込みＰＴＥ０（周辺転送０終了）
をＤＳＰコア３５００に発する。ｉｒｃ＞＝２の場合、
反復カウンタｉｒｃ０を１だけデクリメントし、ＤＭＡ
Ｃが、次の周辺割込みを待つ。この時点で、フラグＤＴ
＝１（割り込まれたＤＭＡＣのデータ転送プロセスを意
味する）の場合、ＤＭＡＣは、その中断したプロセスを
再開する。フラグＤＴ＝０（割込みを受けた動作が無い
ことを意味する）の場合、ＤＭＡＣは、ＨＡＬＴとな
る。

【０１１６】図１１は、周辺データ転送動作のタイミン
グを示す。ＤＭＡＣの割込みが、割込みを受信し（フラ
グＰＩＲＱ０をセットするＤＳＰを介して）、次のサイ
クルにおいて、優先度を解読する。競合する割込みの場
合、優先度の低い割込みは無視する。次のサイクルで、
ＤＭＡＣの割込みコントローラが、その割込みを承認
（アクノリッジ）して、割込み処理プログラムをフェッ
チする（ｉｃｔｒにおいて指定される転送機能からＰＬ
Ａ状態が生成される）。２つの連続した命令（ロードｄ
ｒおよびストアｄｒ）がフェッチされる。２サイクルで
それらの命令が実行された後に、ＤＭＡＣの割込みコン
トローラにより、本来の転送ルーチンを再開する。な
お、ＤＭＡＣは、既に実行中のローカルなデータ転送が
終了するまで、割込み処理プログラムの実行を延期す
る。つまり、前のデータ転送動作の実行が終わっていな
い場合、割込み動作をＤＭＡＣの１動作周期だけ遅らせ
る。

【０１１７】ホストのデータ転送ＤＭＡＣ３０００には、日立製作所製のものおよびその
他の馴染み深いマイクロプロセッサに対するインタフェ
ースが含まれる。このインタフェースは、ホスト・デー
タ・バス（ＨＤ）１１２２への１６ビットまたは８ビッ
トの接続ならびにホスト・アドレス・バスＨＡ１１２
４への４ビットの接続を提供する（これにより、ホスト
は、８または１６ビット単位でＤＳＰレジスタにアクセ
スすることが可能となる）。このホスト・インタフェー
スによって、次の機能が提供される。

【０１１８】１）データ転送コマンドおよびＤＳＰコア
３５００への動作モード・コマンドを含むホスト・マイ
クロプロセッサからのコマンドの受信。

【０１１９】２）外部メモリ２５００を含むＤＳＰのす
べてのメモリ／レジスタ資源へのホストからのアクセ
ス。この機能は、ＤＭＡＣ３０００のホスト・ポインタ
・レジスタｈｐ３０２４、およびホスト・データ入出
力レジスタｈｉ３０４２およびｈｏ３０４４によっ
て実現され、これにより、ホストは、メモリ空間に割り
当てられた任意の資源にアクセスすることが可能とな
る。

【０１２０】３）ホストＤＭＡコントローラ１２０２に
よるホスト・メモリとすべてのＤＭＡメモリとの間のＤ
ＭＡ転送。

【０１２１】図４Ｂ、図４Ｄおよび表４に示すように、
ホスト・コンピュータ１２００は、ホスト・インタフェ
ースにおける次のような接続線の集合によってＤＳＰに
接続される。

【０１２２】

【表４】

【０１２３】本明細書においては、モード制御信号およ
びＩ／Ｏ制御信号をまとめてホスト制御信号バスと称す
る。

【０１２４】図４Ｂおよび４Ｄに示したように、ホスト
・バス・インタフェース３０７５により、ホストと次の
ＤＳＰレジスタとの間に接続を与える。このＤＳＰレジ
スタには、２４ビットのデータ・レジスタｈｉ３０４
２、ｈｏ３０４４、１８ビットのホスト・ポインタ・
レジスタｈｐ３０２４、ホスト・インタフェース状態
レジスタｈｓｔｒ０３０１３、ｈｓｔｒ１３０１
５、およびホスト制御レジスタｈｃｔｒ３０１１が含
まれる。ホスト・バス・インタフェース３０７５が許可
されるのは、デコーダ３０７６（ＤＳＰの外部の）が、
ホスト・アドレスの上位数ビット（あるいはＨＡ３より
上のホスト・アドレス線）が所定のまたは予め割り当て
られた値と一致することを発見して有効なホスト・チッ
プ選択信号ＨＣＳをＤＳＰのＨＣＳ＼入力ピンに印加す
る場合に限られる。

【０１２５】ホスト・データ・バス１１２２では８また
は１６ビット・データしか与えられないので、ＤＭＡＣ
のホスト・インタフェース・レジスタｈｏ３０４４、
ｈｉ３０４２およびｈｐ３０２４は、まとめてではな
く、８ビットまたは１６ビットに分けてアクセスされ
る。ホストＣＰＵ１２００からのＨＢＷ信号で、ホスト
・データ・バスＨＤが８ビット幅か１６ビット幅かを指
定する。４ビットのホスト・アドレス・バス・インタフ
ェースにより、ホストは、８ビットＤＳＰレジスタを１
６個まで直接にアドレス指定できる。その他のＤＳＰレ
ジスタおよびメモリ資源は、すべて、レジスタ・アドレ
スまたはメモリ・アドレスをｈｐレジスタ３０２４に指
定した後、ＭＤＡＣのｈｉおよびｈｏレジスタを通して
データ転送を行うことにより、アクセスされる。

【０１２６】ＤＭＡＣのアドレス可能なレジスタは２４
ビットのホスト・ポインタ・レジスタｈｐ３０２４、
ホスト入力レジスタｈｉ３０４２、ホスト出力レジス
タの８ビットあるいは１６ビットのレジスタ・セグメン
トからなっている。ホスト・コンピュータにより直接ア
ドレス可能な他のレジスタはホスト制御レジスタならび
に状態レジスタｈｃｔｒ３０１１、ｈｓｔｒ０３０
１３、ｈｓｔｒ１０３１５である。これらのレジスタ
は、８ビットあるいは１６ビットのホスト・データ・バ
スに直接接続されており、４ビットのホスト・アドレス
線を介してアドレス可能である。表５は、ＨＤが８ビッ
トの場合（即ち、レジスタが一度に８ビットでアクセス
される場合）、アドレスＨＡ０〜３がどのようにレジス
タに対応するか示されており、表６は、ＨＤが１６ビッ
トの場合（即ち、レジスタが一度に１６ビットでアクセ
スされる場合）アドレスＨＡ０〜３がどのようにレジス
タに対応するかが示されている。

【０１２７】

【表５】

【０１２８】

【表６】

【０１２９】本発明のＤＳＰ１１００では、幾つかの外
部ピンをホスト・インタフェース専用としている。これ
らのピンを表６に示す。これらのピンの幾つかの状態
が、ホスト・レジスタｓｔｒ０、ｓｔｒ１およびｈｃｔ
ｒのフラグに結び付けられている。

【０１３０】ホスト・データ転送は、転送元データ・ロ
ードとそれに続く転送先データ・ライトからなるという
点において、前述のローカルなデータ転送と同じであ
る。ホスト・データ転送が、他方と異なるのは、ホスト
・データ転送では転送元または転送先の何れかがＤＳＰ
の外にあるという点であり、これは、ＤＭＡバスが転送
の半分に使用されるにすぎないことを意味する。例え
ば、ＤＳＰメモリに書く場合、ホストＣＰＵ１２００
は、転送先のメモリ・アドレスをホスト・ポインタ・レ
ジスタｈｐ３０２４に書き、入力データをホスト入力
データ・レジスタｈｉ３０４２に書き込む。ＤＳＰメモ
リから読む場合は、ホストが、転送先のメモリ・アドレ
スをホスト・ポインタ・レジスタｈｐ３０２４に書
き、ＤＳＰが、ホストにより読み出されるホスト出力デ
ータ・レジスタｈｏ３０４４に出力データを入れる。

【０１３１】ホスト・データ転送には２種類ある。ホス
ト・ポインタ・レジスタｈｐ３０２４は、ホストが読
んだり書いたりするデータの転送元または転送先のアド
レスをホストが書き込む所である。そのホスト・データ
・インタフェースに接続された２つのレジスタｈｉ３
０４２およびｈｏ３０４４、即ち、ホスト入力レジス
タおよびホスト出力レジスタが、ＤＭＡＣにより与えら
れる。ＤＭＡＣは、これらの２つのバスおよび３つのレ
ジスタを用いて、２種類のホスト・データ転送をサポー
トする。１つは、ＤＭＡＣによって制御されるＲＤＰ／
ＷＲＰホスト・コマンドによる独立したリード／ライト
であり、他方は、ホストＤＭＡコントローラにより制御
される連続的なホストＤＭＡ転送である。

【０１３２】表７に、実施例においてホスト・コンピュ
ータがＤＭＡＣに送ることができるホスト・コマンド・
セットを掲げる。ホスト・コンピュータは、ホスト・コ
マンドをホスト制御レジスタｈｃｔｒ３０１１に書き
込む。

【０１３３】

【表７】

【０１３４】独立したホスト・リード／ライト動作によ
り、ＤＳＰのパラレル・インタフェースに接続された外
部メモリを含むＤＳＰの任意の位置へのランダム・アク
セスが可能となる。このことは、ＤＳＰとその周辺装置
のデータや設定済みの制御機能の小部分を修正するのに
有用である。これに対し、ＤＭＡ転送により、比較的大
量のデータを転送する効率的な方法が得られる。

【０１３５】ＤＳＰチップのメモリ空間割り当て資源が
ホスト・データ転送の転送元または転送先である場合、
その転送動作は、何れもＤＭＡＣへの割込みとして実行
される。ホストによる割込みは、前記の周辺割込みとし
て処理される。なお、ホスト・データ入力フル割込みＤ
ＩＦは、優先度が２番目の割込みであり、データ出力エ
ンプティ割込みＤＯＥは、第３の優先度を有する。この
ように、ホストの割込みは、周辺割込みにより優先され
て処理される。その他のローカルなデータ転送に関して
も同様であるが、ホストによるアクセスは、すべて並列
アービタ２１００を通り、必要な場合（ページ・アクセ
スの競合がある場合）には、ＤＳＰコアのサイクルの合
間をぬってメモリにアクセスする。メモリ・アクセスの
競合がない場合、低速のホスト・データ転送でも、ＤＳ
Ｐコアの動作速度を落とすことなくバックグラウンドで
実行することができる。

【０１３６】転送元または転送先がＤＳＰコアのレジス
タの場合、ＤＭＡＣが、ＲＤＰ（ＤＳＰを読む）または
ＷＲＰ（ＤＳＰに書く）コマンドをＤＳＰの共用デコー
ダに送る。そして、これらのコマンドがＤＳＰコアによ
り正規のレジスタ間の移動（move）動作として実行され
る。ホストＲＤＰ／ＷＲＰコマンドは、次に説明する。

【０１３７】ＲＤＰ／ＷＲＰホスト・コマンドによるリ
ード／ライト図１２Ａおよび図１２Ｂは、８ビット・ホスト・データ
・バスに対するホストのリードおよびライトの手順を示
し、図１３Ａおよび１３Ｂは、１６ビット・ホスト・デ
ータ・バスに対するホストのリードおよびライトの手順
を示す。

【０１３８】８ビット・ホスト・データ・バスの場合、
８ビット・データ・バスＨＤ０〜７を通してホストが２
４ビットのデータをリード／ライトしたり、１８ビット
のポインタ・データを設定したりする場合、ＤＳＰを３
回アクセスしなければならない。したがって、この手順
を実行するには、計７回のホスト・アクセス（データ転
送に３回、ポインタ転送に３回、さらにＷＲＰ／ＲＤＰ
コマンドに１回）が必要となる。１６ビット・ホスト・
データ・バスの場合、１６ビットのＨＤ０〜１５を通し
てホストが２４ビットのデータをリード／ライトした
り、１８ビットのポインタ・データを設定したりする場
合、ＤＳＰを２回アクセスしなければならない。したが
って、この手順を実行するには、計５回のホスト・アク
セス（データ転送に２回、ポインタ転送に２回、さらに
ＷＲＰ／ＲＤＰコマンドに１回）が必要となる。

【０１３９】ＤＳＰのメモリまたは周辺装置からリード
するためには、ホストは、まず１８ビットのメモリ転送
元アドレスをホスト・ポインタ・レジスタｈｐ３０２
４に直に書き込む（８ビット・ホスト・データ・バスを
用いる場合、このｈｐレジスタは、レジスタｈｐ２、ｈ
ｐ１およびｈｐ０としてアクセスされ、１６ビット・ホ
スト・データ・バスを用いる場合、このｈｐレジスタ
は、レジスタｈｐ２およびｈｐＬとしてアクセスされ
る）。次に、ホストが、ＲＤＰコマンドをホスト制御レ
ジスタｈｃｔｒ３０１１に書くことによりＲＤＰコマ
ンドを送る（図４Ａおよび４Ｂ参照）と、直ちに、ｈｐ
レジスタによって指示される転送元データがホスト出力
レジスタ３０４４に転送される。

【０１４０】ホスト状態レジスタ１ｈｓｔｒ１のビッ
トの１つが、割込みフラグＤＯＥ１である。ＤＯＥ１割
込みフラグは、ＲＤＰホスト・コマンドがＤＳＰにより
フェッチされ、割込み信号ＤＯＥ（ホスト・データ出力
エンプティ）がＤＭＡＣの割込みコントローラに送られ
た後に、セットされる。ＤＭＡＣ割込みコントローラが
その割込みを受け付けた後、割込みアクノリッジ信号Ｄ
ＡＣＫが、ＤＭＡＣ３０００に送り返されて、ＤＯＥ１
がクリアされる。ＤＯＥ割込みは、優先度３である（表
３参照）。

【０１４１】結局、ホストは、ｈｏ２、ｈｏ１およびｈ
ｏ０から一度に８ビットずつ読むか、またはｈｏ２およ
びｈｏＬから２回読むことにより、レジスタｈｏから読
むことができる。

【０１４２】ホストがデータをＤＳＰに書き込む場合、
ホスト１２００は、まず、１８ビットの転送先アドレス
をポインティング・レジスタｈｐ３０２４に直接書き
込む（８ビット・ホスト・データの場合、ｈｐはｈｐ２
〜０であり、１６ビットホスト・データの場合、ｈｐは
ｈｐ２およびＬである）。そして、ホストは、ホスト入
力レジスタｈｉ２〜０（８ビット・ホスト・データの場
合）またはｈｉ２およびＬ（１６ビット・ホスト・デー
タの場合）にデータを書き込む。次に、ホスト・コマン
ドＷＲＰをホスト制御レジスタｈｃｔｒ３０１１に書
き込む。このコマンドにより、ｈｉ３０４２の内容が
ｈｐ３０２４によって示された転送先に書き込まれ
る。

【０１４３】ＷＲＰホスト・コマンドのフェッチの後、
ＤＭＡＣの（レジスタｈｓｔｒ１の）割込みフラグＤＩ
ＦＩが、ＤＭＡＣによりセットされ、割込み信号ＤＩＦ
が、ＤＳＰの割込みコントローラに送られる。ＤＳＰの
割込みコントローラ２６００は、ＤＡＣＫ信号をＤＭＡ
Ｃ３０００に送ることにより、その割込みを承認する。
ここで、ＤＭＡＣは、ＤＩＦＩフラグを解除する。

【０１４４】図１４Ａおよび１４Ｂには、ホスト１２０
０がＤＳＰの資源をアクセスする種々のデータ経路を示
す。転送が、ホスト入力レジスタｈｉ３０４２および
ホスト出力レジスタｈｏ３０４４とＤＳＰのメモリ
（オンチップ・データ／命令メモリ１９００、１４０
０、メモリ空間に割り当てられた周辺装置２３００、ま
たは外部メモリ２５００）との間で行われる場合、この
転送は、バスＤＡ１１１２およびＤＤ１１０６によ
って実行され、ＤＭＡＣ３０００の割込みとして実行さ
れる。

【０１４５】図１４Ｂは、ホスト入力／出力レジスタｈ
ｉ、ｈｏとＤＳＰコア３５００との間のデータ転送を示
す。ホスト・アドレス・ポインタｈｐがＤＳＰコアのレ
ジスタ（ＤＭＡバスＤＡ、ＤＤからアクセスできない）
のアドレスを保持している時は、ＤＭＡＣは、割込みデ
ータ転送を行わない。代わりに、ＤＭＡＣは、ＲＤＰ／
ＷＲＰホスト・コマンドをＤＴＣＯＭ０〜３信号線を通
して、７ビットのＤＳＰコアレジスタ・コードをＤＴＸ
ＣＯＤＥ０〜６信号線を通して、命令デコーダ１６００
に送る（図４Ｃ参照）。共通デコーダ１６００は、この
データ転送をレジスタ間の移動（move）動作として実行
する。

【０１４６】ＲＤＰ／ＷＲＰを用いたメモリへのリード
／ライトＤＳＰがＨＡＬＴ（ホールト、停止）またはＲＵＮ（ラ
ン、実行）モードの時でも、メモリまたは周辺装置への
ホストのデータ転送は、実行することができる。データ
転送動作がないと、ＤＭＡＣはＨＡＬＴモードに置かれ
る。進行中のデータ転送があるときは、ＤＭＡＣはＲＵ
Ｎモードにある。

【０１４７】図１５は、（遅延がなく）ＤＭＡＣがＨＡ
ＬＴモードである時のホストＲＤＰ／ＷＲＰコマンドに
対する実行のタイミングを示す。ＤＳＰがＲＵＮモード
の場合もＤＳＰがＳＬＥＥＰモードの場合も、この種の
転送が可能である。

【０１４８】ホスト・コマンドがラッチされた後のサイ
クルにおいて、ＤＭＡＣの入力レジスタフル割込みＤＩ
Ｆ（ＷＲＰコマンドに対して）または出力レジスタエン
プティ割込みＤＯＥ（ＲＤＰコマンドに対して）が、Ｄ
ＭＡＣ割込みコントローラに送られる。ＤＭＡＣの割込
みコントローラ３０２２が、この割込みを受けると、直
ちに、表３の優先順位表を用いてその優先度を解読す
る。その割込みが受理されると、割込みコントローラ３
０２２は、割込み承認（アクノリッジ）ＤＡＣＫを送り
返して、ＤＩＦ／ＤＯＥフラグをクリアする。同時に、
そのホスト・コマンドに対応する割込み命令が、解読・
実行される。ホスト・コマンドがＷＲＰの場合、＊ｈｐ
＝ｈｉがフェッチされて解読される。そのコマンドがＲ
ＤＰならば、ｈｏ＝＊ｈｐがフェッチ・解読される。こ
れらの命令は、次のサイクルで実行される。ＤＭＡアド
レス・バスＤＡ１１１２上にアドレスが出され、次に
ＤＭＡデータ・バスＤＤ１１０６を通してデータが転
送される。

【０１４９】このデータ転送実行サイクル中に、並列ア
ービタからのＰＡＳＴＡＬＬ信号が時刻ｔ２に監視され
る。この信号がLow の場合（メモリ・アクセスを進める
ことができることを意味する）、ＷＲＰ／ＲＤＰが実行
されたことがホストにわかるように、ホストへの繰り延
べ信号ＨＷＡＩＴを解除する。

【０１５０】ＤＭＡＣがＨＡＬＴモードで、アドレス位
置へのアクセスに１サイクル分のウェートが必要な場合
のホストＲＤＰ／ＷＲＰコマンドに対する実行タイミン
グを図１６に示す。この場合、並列アービタ２１００か
らの延期信号ＰＡＳＴＡＬＬが、最初のデータ転送実行
サイクルにおいてセットされ、１サイクル後にリセット
される。この延期信号がセットされている限り、ＤＤバ
スから転送先に書き込まれるデータは、保留される。繰
り延べ信号ＨＷＡＩＴの解除は、ウェートのない例と比
較して、１サイクルだけ延期される。

【０１５１】ＤＭＡＣがＲＵＮモードで（即ち、ＤＭＡ
Ｃがローカルなデータ転送を実行して）、アドレス指定
された位置へのリード／ライト・アクセスにウェートを
必要としない（即ち、メモリ・アクセスの競合がなく、
アドレス指定された位置が１サイクルでアクセスするこ
とができる）場合のホストＲＤＰ／ＷＲＰコマンドに対
する実行のタイミングを図１７に示す。この実行タイミ
ングは、ＤＳＰコアのＲＵＮおよびＳＬＥＥＰの両モー
ドで適用できる。ホストＲＤＰ／ＷＲＰ割込みシーケン
スにおいては、ＤＭＡＣ本来のデータ転送サイクルから
アクセス・サイクルが盗用される。この割込みは、現在
のＤＭＡＣのデータ転送の終了後（即ちｄｒ３０４０
へのロードおよびｄｒ３０４０からのストア）に限っ
て、受け付けられる。

【０１５２】ＲＤＰ／ＷＲＰを用いたＤＳＰコアのレジ
スタへのリード／ライトＤＭＡＣがＳＬＥＥＰモードであり、ホストによりアク
セスされている位置がＤＳＰコアのレジスタである場合
のホストＲＤＰ／ＷＲＰコマンドの実行タイミングを図
１８に示す。この種の転送は、ＤＳＰコアがＲＵＭまた
はＳＬＥＥＰモードの場合に、可能である。

【０１５３】ホスト・アドレス・ポインタｈｐ３０２
４により、ＤＳＰコアのレジスタのメモリ・マップされ
た・アドレスが保持される。このアドレスは、ホスト・
コマンドがラッチされた後のサイクルで解読（デコー
ド）される。次のサイクルで、ＤＭＡＣが、ＲＤＰ／Ｗ
ＲＰホスト・コマンドをＤＴＣＯＭ０〜３信号線を通し
て、７ビットのレジスタ・コードをＤＴＸＣＯＤＥ０〜
６信号線を通して、命令デコーダ１６００に送る。共通
デコーダ１６００は、そのホスト・コマンドを受信する
と直ちに、それを解読して、そのデータ転送をレジスタ
間の移動（move）動作として実行する。

【０１５４】図１９Ａは、ＤＭＡＣ内部のホスト・イン
タフェース・レジスタを直接アクセスするホスト・コン
ピュータの実行タイミングを示す。このようにアクセス
可能なレジスタは、図４Ｂに示した。ホスト・コンピュ
ータに直接アクセス可能なレジスタの場合、そのように
アクセスされるレジスタのデータは、ＨＲＤの立ち下が
りエッジに続く２番目のＤＳＰ命令サイクルの時刻ｔ０
に、ホスト・データ・バスＨＤ０〜１５上に直接出され
る。ＨＲＤの立ち上がりエッジの検出の後、データ・バ
スＨＤ０〜１５は、ＨＲＤ信号の取り下げに続く第２の
ＤＳＰサイクルの時刻ｔ０にハイ・インピーダンスとな
る。このシーケンスの間、ウェート・ピンＨＷＡＩＴ
は、Highに保持される。この場合、ウェート・ステート
は無用である。

【０１５５】図１９Ｂは、ｈｃｔｒを含まないホスト・
インタフェース・レジスタへのホスト・コンピュータ・
ライトのシーケンスの実行タイミングを示す。（ホスト
制御レジスタｈｃｔｒに書き込みを行うと、そのレジス
タに書き込まれたコマンドは、何れを問わずＤＭＡＣに
より実行され、その後、ｈｔｃｒは、ＤＭＡＣのホスト
・インタフェース制御ブロックにより自動的にクリアさ
れるので、注意を要する。）ＨＷＲの立ち上がりエッジ
に続くＤＳＰサイクルの相ｔ０において、ホスト・デー
タ・バスＨＤ０〜１５上のデータが、ホスト・アドレス
・バスＨＡ０〜３上の信号によって指定される転送先レ
ジスタに格納される。このシーケンスの期間中、ウェー
ト・ピンＨＷＡＩＴがHighに保持される。ここでは、ウ
ェート・ステートは、必要ない。

【０１５６】さらに、図４Ｄを参照して注目されること
であるが、ビット・フラグ・レジスタｈｒｑ３０１７を
セットすると、ＨＩＲＱ信号がホスト・コンピュータに
送られるので、ＤＳＰは、これにより、割込み要求をホ
スト・コンピュータに送ることができる。ホストが、Ｈ
ＩＡＣＫ信号を送り返すと、ビット・フラグ・レジスタ
ｈｒｑ３０１７は、ＤＭＡＣによってクリアされる。

【０１５７】ホスト・メモリとＤＳＰの間のホストＤＭ
Ａ転送ホストＤＭＡは、ホスト・メモリ１２０４とＤＳＰの間
の高速データ転送として使用される。ホストＤＭＡ転送
を用いて、データと命令の両方をＤＳＰに送ることがで
きる。したがって、ホストのメモリ、ホストのハード・
ディスク、フロッピィ・ディスク、または通信網から大
きなアプリケーション・プログラムやデータをダウンロ
ードすることができる。ホスト１２００は、それ自体の
ＤＭＡコントローラ１２０２を用いて（図４Ｄ参照）、
ＤＳＰに内蔵のメモリおよびレジスタのみならず、ＤＳ
Ｐの外部メモリ２５００もアクセスすることができる。
ホストＤＭＡは、２つのモードで行うことができる。即
ち、ＤＳＰがホストからメモリ・アクセス・サイクルを
盗用するサイクル・スチール・モード、および転送中に
ＤＳＰがホストバスを占有するバースト・モードであ
る。

【０１５８】図２０は、本発明のＤＳＰに接続されたＤ
ＭＡコントローラを備えたホスト・コンピュータを示
す。ホストのＤＭＡＣ１２０２は、ホスト１２００に内
蔵されているか、またはホスト１２００の外にあって、
それに接続されていることがありうる。ＤＳＰのホスト
・データ・バスＨＤ０〜７（ホスト・バス幅信号ＨＢＷ
＝０のとき）またはＨＤ０〜１５（ＨＢＷ＝１のとき）
は、ホスト自体のデータ・バスの対応する部分、即ち、
ビット０〜７またはビット０〜１５に接続される。ホス
トは、アドレスをアドレス・バスを介してＤＭＡＣに送
る代わりに、アドレスをホスト・ポインタ・レジスタｈ
ｐ３０２４を介してＤＳＰに送る。ホストは、ホスト
ＤＭＡ転送の期間中、転送を３回（ＨＢＷ＝０の場合）
または２回（ＨＢＷ＝１の場合）行う度にｈｐ３０２
４の値をインクリメントする。この回数は、２４ビット
のＤＳＰレジスタの書き込みに要する転送回数に対応す
る。

【０１５９】ホストＤＭＡ転送は、ハンドシェーク信号
ＨＤＲＥＱ、ＨＤＡＣＫおよびＨＥＯＤによって制御さ
れる。サイクル・スチール・データ転送では、ＤＭＡＣ
が、ＨＤＲＥＱ信号をセットすることにより次のデータ
を要求する。すると、ホストＤＭＡコントローラが、そ
の要求を認めてＨＤＡＣＫ信号をＤＳＰに送る。バース
ト転送モードにおいては、転送期間中、ＨＤＲＥＱがHi
ghに保持される。ＨＤＡＣＫの立ち下がりエッジによっ
て、ＤＳＰ内部のデータ移動が開始される。データ転送
処理がすべて完了すると、ホストＤＭＡコントローラ１
２０２が、データ終了信号ＨＥＯＤを発する。

【０１６０】図２１は、ホストのバスが８ビットの場合
のサイクル・スチールＤＭＡリードにおけるＤＭＡ手順
を示す。まず、ホストが、そのＤＭＡ転送に対する開始
アドレスをＤＳＰポインタ・レジスタに書き込む。ま
た、ホストは、ホスト・メモリ位置の転送元または転送
先とＤＭＡ転送回数とをホストＤＭＡＣ１２０２に送
る。そして、ホストが、開始コマンドをホストＤＭＡＣ
に書き込むと、ＤＭＡＣは、ＤＳＰからのＨＤＲＥＱ信
号の受信後、直ちに転送を開始する準備が整う。

【０１６１】ホストは、ＨＤＲＥＱ信号を受信すると直
ちに、ＤＭＡＣＲ（ＤＭＡサイクル・スチール・リー
ド）ホスト・コマンドをＤＳＰに送る。これにより、ｈ
ｓｔｒ０レジスタ３０１３のＤＭＡモード・フラグＤＭ
１およびＤＭ０が値「０，０」に設定される（図４Ｆ参
照）。ポインタ・レジスタｈｐ３０２４によって指し
示されるメモリ／レジスタの内容が、出力レジスタｈｏ
３０４４に移される。この転送の後、ＤＳＰのＤＭＡ
Ｃが、ｈｐ３０２４の内容をインクリメントする。

【０１６２】サイクル・スチールＤＭＡモードの場合、
そのような転送が終了する度に、データ転送要求信号Ｈ
ＤＲＥＱが、ＤＳＰからホストのＤＭＡＣ１２０２に送
られる。なお、動作がＤＭＡライトである場合、ＨＤＲ
ＥＱがホストＤＭＡＣに送られる前にデータが転送され
ることはない。

【０１６３】ホストＤＭＡＣ１２０２が、ＨＤＲＥＱ信
号を受信し、バス要求ＲＱをホストに送る。ホストがバ
スの利用を許可した後、ホストＤＭＡＣ１２０２が、ア
クノリッジ信号ＨＤＡＣＫをＤＳＰに送る。ＨＤＡＣＫ
信号の受信に続いて、ＤＳＰは、ＨＤＲＥＱ信号を取り
下げ、レジスタｈｏ３０４４に読み出し用のデータが
用意されたことをホストＤＭＡＣ１２０２に合図する。
次に、ホストＤＭＡＣが、ＨＷＲ信号を送ることによ
り、ｈｏレジスタの内容がホスト・メモリ１２０４に書
き込まれる。なお、ＤＳＰにおけるＨＲＤおよびＨＷＲ
の信号の意味が、ホストＤＭＡモードに対しては入れ替
わるので、注意する必要がある。これは、ホスト・メモ
リ１２０４とＤＳＰ１１００が、同じＨＲＤおよびＨＷ
Ｒ線に接続されていても、それらの一方のみが送信側と
なることができ、他方は受信側となるからである。した
がって、ホストＤＭＡモードでは、ＨＷＲコマンドによ
り、ｈｏレジスタのデータが読み出されてホスト・デー
タ・バスＨＤ上に出され、一方、ＨＲＤコマンドによ
り、ホスト・データ・バスＨＤ上のデータがｈｉレジス
タに書き込まれる。

【０１６４】サイクル・スチール・モードにおけるホス
トＤＭＡライトの場合、一度、データが入力レジスタｈ
ｉ３０４２に送られると、ＤＳＰにおいて、ｈｉの内
容がｈｐ３０２４で示される転送先に移され、ｈｐ
３０２４に格納されているポインタがインクリメントさ
れる。例えば、ホストがデータをｈｉ３０４２に書き
込むと、ＤＭＡのホスト・インタフェースが、ＨＩＦフ
ラグをセットする。これにより、割込みがＤＭＡＣシー
ケンサに送られる。

【０１６５】これらのホストＤＭＡ動作は、ＤＭＡＣへ
の割込みとして実行される。ホスト・コンピュータが、
ｈｓｔｒ１（表５に示されているようにホスト・コンピ
ュータが直接アクセスできる）のＤＯＥＩフラグをセッ
トすると、リード割込みが発生し、対応する割込みが、
ＤＭＡＣの割込みコントローラに送られるが、一方、デ
ータがホスト・コンピュータにより入力レジスタｈｉに
ストアされた後、ホスト・コンピュータがｈｓｔｒ１の
ＤＩＦＩフラグをセットすると、ライト割込みが発生
し、対応する割込みが、ＤＭＡＣの割込みコントローラ
に送られる。ＤＭＡＣシーケンサによって実行される割
込みプログラムは、ライトに対しては＊ｈｐ＋＋＝ｈｉ
であり、リードに対してはｈｏ＝＊ｈｐ＋＋である。先
に説明したように、ホスト・データ・バスが８ビット・
バスの場合、ホスト・コンピュータは、１８ビット・ホ
スト・ポインタ・レジスタｈｐ３０２４を設定するた
めにも、またｈｏ／ｈｉホスト・データ・レジスタをリ
ード／ライトするためにも、アクセスを３回ずつ行わな
ければならない。ホスト・データ・バスが１６ビット幅
の場合には、それらの各動作に対して２回のアクセスが
必要となる。

【０１６６】図２２を参照すると、ホスト・バースト転
送においては、ＤＯＥ（ホスト・リードの指定）または
ＤＩＦ（ホスト・ライトの指定）の何れかの割込みを一
回だけＤＳＰに送り、以降、データの最後に達するまで
連続的にデータを転送する点を除けば、ホスト・バース
トＤＭＡ転送は、サイクル・スチール・データ転送と同
じである。これに対して、サイクル・スチール・モード
ＤＭＡ転送では、各ワードの転送の前にＤＳＰの割込み
処理が必要となる。バースト・モード転送は、ＤＳＰが
ＤＭＡ処理の期間中ＨＲＥＱピンをHighに保つことによ
って実行され、各データ転送は、ＨＤＡＣＫ信号の立ち
下がりエッジで開始される。さらに、ホスト・バースト
ＤＭＡ転送の場合、ＤＭＡＣ３０００において内部回数
カウンタはデクリメントされない。そのかわり、ホスト
・コンピュータ、即ち、ホスト・コンピュータのＤＭＡ
により、カウンタが維持され、最後のデータ・ワードが
転送された後、データ終了信号ＨＥＯＤがＤＭＡＣ（Ｈ
ＥＯＤ＼ピン）に送られる。

【０１６７】すべてのホストＤＭＡ処理は、同様の実行
タイミングを有する。ホスト・コマンドＤＭＡＣＲまた
はＤＭＡＢＲの後、ＤＳＰは、データ移動を行って、Ｈ
ＤＲＥＱ信号を送る。これは、割込みＤＯＥをＤＭＡＣ
割込みコントローラに送り、且つ割込みプログラムｈｏ
＝＊ｈｐ＋＋を実行することにより実行される。最初の
転送に対しては、ＤＭＡＣＲおよびＤＭＡＢＲにより、
割込みを開始する（ＤＯＥＩ割込みフラグをセットす
る）。以降のデータ転送に対しては、ホスト（ホストＤ
ＭＡＣ）が、すべてのｈｏレジスタ（即ち、ｈｏ２，ｈ
ｏ１，ｈｏ０、または、ｈｏ２，ｈｏＬ）を読んだ時
に、割込みが開始される。ＤＭＡＣが実行中の場合、こ
のＤＭＡＣ割込みのために、ローカルなＤＭＡアクセス
動作から１サイクルが盗まれる。このＤＭＡデータ転送
に対しては、余分なハードウェアを一切必要としない。

【０１６８】ホストＤＭＡライトの場合、ＤＭＡＣＷま
たはＤＭＡＢＷホスト・コマンドの後に、ＨＲＥＱ信号
が出される。このデータ転送＊ｈｐ＋＋＝ｈｉは、すべ
てのホスト入力レジスタｈｉ（ｈｉ２，ｈｉ１，ｈｉ
０、または、ｈｉ２，ｈｉＬ）に書き込まれてから、行
われる。

【０１６９】ＤＳＰのブートＲＳＴ＼ピンは、通常、これにＲＳＴパルスを生成する
電源リセット回路、ウォッチドッグ回路、外部ホスト・
プロセッサ、手動スイッチ、またはこれらの組み合わせ
に接続される。ＲＳＴ＼へのリセット・パルスにより、
ＤＳＰが、それ自体をリセットし、ＨＭＯＤ＜０，１＞
ピンを検査し、さらにＨＭＯＤ＜０，１＞ピンの設定状
態に基づいて少なくとも１つのリセット動作を行う。

【０１７０】本発明は、２つのＤＳＰブート・モード、
即ち、ローカルおよびホストを与える。ブート・モード
は、信号ＨＭＯＤ０および１によって制御される。ＤＳ
Ｐのパラレル・インタフェースにＲＯＭが接続されてい
ないときに、ホスト・コンピュータから起動するために
は、外部ピンＨＭＯＤ＜０，１＞の信号を「１、０」に
設定する。信号ＨＭＯＤ＜０，１＞をホスト・ブート・
モードに設定した状態でＲＳＴピンをセット出力する
と、ＤＳＰは、いつでもレジスタをすべてリセットし
て、スリープ・モードで待機する。ここで、ホストが、
ＷＲＰコマンドまたはバースト・モードの連続ＤＭＡ転
送を用いて、割込みベクトルおよびリセット・ルーチン
・プログラムをオンチップ・命令メモリまたはＤＳＰの
外部メモリにダウンロードする。次に、ＤＳＰにおい
て、制御フラグをセットして、６４の割込みベクトル・
ワードの格納場所（即ち、チップ上かチップ外か）を示
す。最後に、ホストが、ＧＲＥＳ（全体リセット）コマ
ンドを送って、ＤＳＰの動作を開始する。また、ホスト
は、ＧＲＥＳコマンドを送る前に、付加的なプログラム
およびデータをＤＳＰの内部および外部のメモリにダウ
ンロードするのが一般的であるが、付加的なプログラム
は、ＧＲＥＳコマンドを送った後にロードすることもあ
り得る。

【０１７１】ローカル・ブート・モード割込みベクトルが、チップ上の命令メモリか、またはパ
ラレル・インタフェースに接続されたローカルな外部メ
モリにある場合、ローカル・ブート・モードが用いられ
る。ホスト・モード信号ＨＭＯＤ＜０，１＞を「０，
０」に設定することにより、ローカル・モードが選択さ
れる。ＲＳＴ信号がセットされると、ＤＳＰは、すべて
のレジスタをリセットし、直ちにＲＳＴベクトル記憶位
置まで飛び越してリセット・ルーチンを開始する。

【０１７２】ホスト・インタフェースに接続されたＲＯ
Ｍを用いたスタンド・アロン・ブート・モードＤＳＰにホストが接続されていない場合、このＤＳＰ
は、そのパラレル・インタフェースに接続されたＲＯＭ
またはホスト・インタフェースに接続されたバイト構成
のＲＯＭから起動することができる。後者の構成は、次
の理由から特に有用である。

【０１７３】１）ＤＳＰのすべてのデータおよびプログ
ラム（これは２６Ｋワード×２４ビット＝６．１１４Ｍ
ｂを超えない）を保持するには、８Ｍｂ（１Ｍワード×
８ビット）もしくはそれ以上のＲＯＭが１個で十分であ
る。しかし、ＲＯＭの最大ワード長は８ビットであるか
ら、２４ビット・パラレル・ポートでＤＳＰにロードす
るには、８ＭｂのＲＯＭが３個必要となる。

【０１７４】２）パラレル・インタフェースからブート
ＲＯＭを取り去ることにより、並列な外部メモリのロー
ド処理が減るので、外部のＲＡＭへのウェート無しのア
クセスがさらに実現しやすくなる。

【０１７５】図２３は、ＲＯＭに対するホスト・インタ
フェースの接続を示す。ホスト・インタフェースをこの
モードに設定するには、モード制御ピンＨＭＯＤ＜０，
１＞を値「１，０」に設定する。このモードにおいて
は、ピンＨＣＳ、ＨＤＡＣＫ、ＨＥＯＤ、ＨＩＡＣＫお
よびＨＷＲをすべてHigh（Ｖｃｃ）にする必要がある。
ピンＨＢＷは、０に接続して、ホスト・インタフェース
が８ビットのホスト・データを受信するように用いられ
ることを指定しなければならない。

【０１７６】なお、ホスト起動機能のために、２４ビッ
トのＤＳＰ１１００（通常、１８ビット・アドレスを使
用）が２０ビットのアドレスを有する８ビットＲＯＭか
らロードできることが必要となる。このため、ＤＳＰと
ＲＯＭが効率的に通信できるように、２つの適応が必要
となる。第１に、ＤＳＰが必要とする２４ビット・ワー
ドを書き込むために、３つの連続したメモリ位置からの
８ビットのＲＯＭデータをホスト入力レジスタを構成す
るレジスタｈｉ２、ｈｉ１、ｈｉ０に順次書き込む。こ
れには３サイクル必要である。第２に、ＲＯＭの２０ビ
ット・アドレス空間をアクセスできるように、ＤＳＰ
が、２ビットのホスト・ポインタ基底カウンタｈｐｂ
３０２６を付加的に使用する（図４Ｃも参照）ととも
に、外部のラッチ３２０２、３２０４を使用して、８ビ
ットのデータ・バスＨＤ０〜７と４ビット・ホスト・ア
ドレス・バスＨＡ０〜３によって２０ビットのアドレス
が得られるようにする。

【０１７７】ＤＳＰのメモリ資源にアドレスを送る（例
えば、命令メモリやデータ・メモリにロードする場合）
ために、ホスト・ポインタ・レジスタｈｐ２、ｈｐ１、
ｈｐ０を使用する。バイト構成のＲＯＭにアクセスする
ために、スタンド・アロン・ブート中は、付加的な２ビ
ットのベース・ポインタ・レジスタｈｐｂ３０２６を
ｈｐポインタ・レジスタに、それらの最下位の位置に設
ける。これにより、ＲＯＭの全メモリ空間をアドレス指
定するのに必要な２０ビットが与えられる。

【０１７８】ｈｐｂカウンタ３０２６が０から２までイ
ンクリメントされる間に、１つの２４ビット・ワードの
最下位バイト、中間のバイトおよび最上位バイトが、Ｒ
ＯＭからホスト入力レジスタｈｉに対するホスト・ポイ
ンタ・レジスタに書き込まれる。ｈｐｂ＝３に対するＲ
ＯＭの記憶位置は使用されない。したがって、ＲＯＭの
ワード・アドレスの境界は４の倍数で発生する。ＲＯＭ
の長いアドレスＡ０〜１９は、８ビットの双方向ホスト
・データ・インタフェースＨＤ０〜７において、データ
と共に多重化される。ＲＯＭアドレスＡ０〜１９の２０
ビットがすべて同時に得られることを保証するために、
アドレス・ビットＡ２〜９およびＡ１０〜１７をそれぞ
れラッチする２つのラッチ３２０２および３２０４を設
けた。アドレス・ビットＡ２〜９／Ａ１０〜１７のラッ
チは、第１および第２のアドレス・ラッチ３２０２およ
び３２０４の制御ピンＣＰにそれぞれ接続された外部ピ
ンＨＡＬ１およびＨＡＬ２をセットすることにより行
う。アドレス・ビットＡ０〜１およびＡ１８〜１９は、
ＨＡ０〜３のための双方向のホスト・アドレス・インタ
フェース３２０６によってホスト・アドレス線ＨＡ０〜
３上に直接与えられる。

【０１７９】図２４は、ＤＳＰの命令メモリの最初の１
０２４ワードをバイト構成のＲＯＭからダウンロードす
るバイト・ブート・シーケンスを示す。バイト・ブート
動作のシーケンスは、ＤＳＰのリセット・ピンＲＳＴを
セットすることにより、開始される。ＲＳＴ信号の立ち
上がりエッジで、ホスト・モード・ピンＨＭＯＤ＜０，
１＞が「０，１」に設定されている場合、ＤＭＡＣは、
（図４Ｆに示すように、ホスト状態レジスタｈｓｔｒ１
のＰＳＭ０〜１を「０、１」に設定することにより）ホ
ストをＳＬＥＥＰモードにし、ホスト・ポインタ・レジ
スタｈｐ２，１，０およびｈｐｂを０ｘ０００００に設
定し、さらに反復回数レジスタｒｃを値１０２３に設定
することにより、バイト・ブート・シーケンスを開始す
る。

【０１８０】なお、フラグＰＳＭ０〜１に値「０１」を
格納することによりＤＳＰのモードを「スリープ」に設
定することは、ホスト・コマンド「ｓｔｅｐ」の受信時
に１命令を実行することを除いて、ＤＳＰコアの動作を
停止することであるから、注意を要する。フラグＰＳＭ
０〜１に値「１０」を格納することによりＤＳＰのモー
ドを「ソフトウェア・スタンバイ（ＳＳＢＹ）」に設定
することは、ＤＳＰコア３５００およびＤＭＡＣ３００
０の動作を停止することである。

【０１８１】図４Ｃに示すように、バイト・ブート・シ
ーケンスは、ＤＭＡＣ３０００において独立したバイト
・ブート・シーケンサ・ステート・マシーン３０８０に
よって制御される。

【０１８２】ここで、ＤＭＡＣは、ＤＳＰの命令メモリ
の最初の１０２４の２４ビット・ワードがＲＯＭから８
ビット・ワードずつダウンロードされる反復的処理を開
始する。これは、次の動作シーケンスによって実現され
る。

【０１８３】（１）８ビット・ホスト・ポインタ・レジ
スタｈｐ０の内容をデータ・ピンＨＤ０〜７を通してア
ドレス・ラッチ１に出力し、ここで、ＨＡＬ１を一時的
に出すことによりＲＯＭのアドレス・ビットＡ２〜９と
してラッチする。

【０１８４】（２）８ビット・ホスト・ポインタ・レジ
スタｈｐ１の内容をデータ・ピンＨＤ０〜７を通してア
ドレス・ラッチ２に出力し、ここで、ＨＡＬ２を一時的
に出すことによりＲＯＭのアドレス・ビットＡ１０〜１
７としてラッチする。

【０１８５】（３）２ビットのホスト・ポインタ・レジ
スタｈｐ２および２ビットのホストベース・ポインタ・
レジスタｈｐｂの内容をそれぞれアドレス・ビットＡ１
８，１９（Ａ１９は、ＲＯＭのアドレスの最上位ビット
である）およびアドレス・ビットＡ０，１（Ａ０は、Ｒ
ＯＭのアドレスの最下位ビットである）としてアドレス
・ピンＨＡ０〜３に出力するとともに、出力イネーブル
信号ＨＯＥをメモリに出力することにより、ＲＯＭがア
ドレスＡ０〜１９にある８ビットをホスト・データ・バ
スＨＤ０〜７に出すようにする。

【０１８６】データ・ピンＨＤ０〜７を通してＤＳＰに
入力される最初の８ビットをホスト入力レジスタの下位
８ビットｈｉ０にラッチする。この転送には７サイクル
の一定なウェート（例えば、４０ｎｓ／サイクルなら
ば、２８０ｎｓのウェートに相当する）を与える。この
最初の転送が終了した後、ホストべースポインタ・レジ
スタを１だけインクリメントする。

【０１８７】レジスタｈｐ２、ｈｐｂをバス線ＨＡ０〜
３に出力するステップ、ＨＯＥを出すステップ、ホスト
・データ・バス上のデータをラッチするステップおよび
ｈｐｂをインクリメントするステップを繰り返して、２
４ビットの命令ワードの中間および上位のバイトをそれ
ぞれｈｉ１およびｈｉ２に一時的にラッチする。これら
の第２および第３の転送に対して、２つのアドレス・ラ
ッチのアドレス・ビットＡ２〜１９は、そのまま保持す
る。これにより、これらのラッチは、２４ビットダウン
ロードする度に一回だけ更新するようにする。

【０１８８】３つのバイトをｈｉ２、ｈｉ１、ｈｉにダ
ウンロードした後、バイト・ブート・シーケンサによ
り、ＤＭＡＣの転送コントローラ内のレジスタｄｓｓｒ
３０５２に１６進値３Ｄを格納する。これにより、Ｄ
ＭＡＣの転送コントローラがコマンド＊ｈｐ＋＋＝ｈｉ
を実行する（図５Ｃ参照）。このコマンドにより、レジ
スタｈｉの２４ビット・データが、１８ビット・ホスト
・ポインタ・レジスタｈｐで示されるアドレスに書き込
まれ、さらにデータ転送の実行後、レジスタｈｐが１だ
けインクリメントされる。なお、ホスト・ライト・コマ
ンドにおいて、２ビットのｈｐｂの値は使用されない。

【０１８９】２４ビット・データの転送が終了したと
き、４回目に備えて、ポインタｈｐｂをインクリメント
すると、ｈｐｂカウンタはゼロとなる（これにより、転
送されるべき次の３つの８ビットＲＯＭワードの最初の
ワードを指し示す）。

【０１９０】最初の１０２４の２４ビット・ワードを命
令メモリに書き込むまで、このサイクルを繰り返す。こ
れらの最初の１０２４ワードをダウンロードし終える
と、ＤＭＡＣが、ＤＳＰの共通デコーダにＧＲＥＳコマ
ンドを送る、つまり、ホスト制御レジスタｈｃｔｒにお
ける４ビットのホスト・コマンド・フィールドにコード
「１０１１」を書き込む。これにより、プログラム・カ
ウンタが、リセット・ベクトルの格納位置までジャンプ
し、そこからリセット・ルーチン（一般に、バイト構成
のＲＯＭからダウンロードした最初の１０２４ワードに
含まれる）のアドレスを取り出す。最後に、ＤＳＰが、
リセット・ルーチンを実行する。

【０１９１】ここで、図２４のフローチャートの最後の
ステップを参照すると、ＲＯＭからデータをさらにダウ
ンロードしなければならない場合もあり得る。このた
め、ＤＭＡＣは、プログラム可能なバイト・ブート機能
を用意している。この機能は、ｆｒ機能レジスタ３０１
６に値５をロードしたときに、バイト・ブート・シーケ
ンサ・ステート・マシーンが実行する。このＤＭＡＣ機
能により、２４ビット・ワードの指定された数「Ｋ」を
指定された任意の宛先アドレス「Ｌ」で始まるＤＳＰの
命令メモリにダウンロードすることが可能となる。ＲＯ
Ｍにおいてダウンロードされるべき領域は、ＲＯＭアド
レス４Ｌで始まる４Ｋの８ビット・メモリ・ワードを占
める。これは、ＲＯＭにおいては、ＤＳＰワードが４ワ
ード間隔で発生する（４ワードのうち３つが２４ＤＳＰ
ビットを与え、４番目のワードが使用されない）からで
ある。このようにすることにより、ｈｐの内容が、常に
ＲＯＭのアドレス・ビットＡ１９〜２に対応するように
なる。

【０１９２】特に、リセット・プログラム（ＤＳＰの全
体リセットの後に実行される）が、ダウンロード位置開
始アドレスＬをホスト・ポインタ・レジスタｈｐに書き
込むことにより、プログラム可能なバイト・ブート機能
を呼び出す。次に、リセット・プログラムは、ダウンロ
ードするべき２４ビット・ワードの数Ｋを反復回数レジ
スタｒｃに書き込む。最後に、そのリセット・プログラ
ムの制御下にあるＤＳＰコアにより、機能レジスタｆｒ
を、そのプログラマブル・バイト・ブート機能の機能番
号である０ｘ５という値に設定する。

【０１９３】機能レジスタが０ｘ５に設定されると直ち
に、ＤＭＡＣのバイト・ブート・シーケンサ３０８０
が、ＳＬＥＥＰホスト・コマンドを共用デコーダに送る
ことによって、ＤＳＰコアをＳＬＥＥＰモードにする。
ＤＳＰが停止している間に、ＤＭＡＣのバイト・ブート
・シーケンサ・ステート・マシーン３０８０が、ＲＯＭ
の転送元アドレス４Ｌで始まるＫワードをＤＳＰの転送
先アドレスＬにダウンロードし始める。スタンド・アロ
ン・バイト・ブートの場合と同様に、データは、ホスト
入力レジスタｈｉに格納され、さらにｈｐで示された転
送先に書き込まれる。Ｋワードがダウンロードされる
と、バイト・ブート・シーケンサ３０８０が、ＲＵＮホ
スト・コマンドをＤＳＰコアに送る（このコマンドをホ
スト制御レジスタｈｃｔｒに書き込む）。そして、ＤＭ
ＡＣの動作が再開する。

【０１９４】他の実施例以上本発明者らによってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

【０１９５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１９６】本発明によれば、ＤＭＡＣの性能およびデ
ータ転送速度を向上させることができる。

【０１９７】本発明によれば、ＤＳＰと連携して動作
し、周辺およびホストのデータ転送要求を迅速に処理
し、また、オンチップ・ハードウェアの最小化を目的と
してホスト・インタフェースをもたらす、ＤＳＰチップ
に内蔵のＤＭＡＣを提供することができる本発明によれば、次のものを提供し、また可能にするこ
とができる。即ち、ローカルなＤＭＡ転送中のホストお
よび周辺のデータ転送；周辺の各割込みに対する専用の
ポインタおよびカウンタ；ホストの割込みの専用ポイン
タ；ＤＭＡＣハードウェアを用いるホスト・インタフェ
ース機能；強力なホスト・コマンドおよび全メモリ資源
へのアクセス能力；およびスタンド・アロンのＤＳＰを
バイト構成のＲＯＭからブート（起動）する能力。

【０１９８】周辺割込みを処理するためにローカルなＤ
ＭＡ（例えば、メモリ間のデータ転送）に割り込む機能
が提供され、周辺割込みに対して専用のポインタやカウ
ンタが提供されることにより、周辺割込みへの応答や、
データ転送を効率化することができる。また、専用のレ
ジスタにより、ローカルなＤＭＡ動作の最中に（データ
転送の要求またはコマンドのための）ホストの割込みに
応答したり、ホストのデータ転送を極力効率化すること
ができる。

【０１９９】ＤＭＡＣはホスト・コンピュータおよび周
辺装置からの割込みを専用の割込みコントローラで処理
するため、本来のＤＭＡ転送を行う一方で、アドレス・
レジスタと反復回数レジスタの情報をメモリのスタック
領域に格納する必要もなく、ホストおよび周辺装置から
の割込を処理することができる。このため、本来のＤＭ
Ａ転送と割込みによるＤＭＡ転送またはホストＤＭＡ転
送との間の切換が、レジスタ内容のメモリ・スタック領
域への待避および復活に伴う「間接」処理のために命令
サイクルを一切用いることなく、可能である。

【０２００】また、本発明によれば、ＤＭＡＣを内蔵し
たシングルチップ・ディジタル信号処理プロセッサ（Ｄ
ＳＰ）で、内蔵ＤＭＡＣにより周辺およびホストのデー
タ転送要求を迅速に処理するＤＳＰを提供することがで
きる。

【図面の簡単な説明】

【図１】本発明によるディジタル信号処理プロセッサ
（ＤＳＰ）のブロック図である。

【図２】バス・アクセス調停回路のブロック図である。

【図３Ａ】ＤＳＰの内部メモリの一つのページ（頁）に
対するアクセス・アービタのブロック図である。

【図３Ｂ】内部データ・メモリ・ページ・アービタ２１
０２−０の動作および特定の命令シーケンスに対するペ
ージ・アービタの外部アクセス・アービタ２１０４との
協調動作を示すタイミング図である。

【図３Ｃ】内部データ・メモリ・ページ・アービタ２１
０２−０の動作および特定の命令シーケンスに対するペ
ージ・アービタの外部アクセス・アービタ２１０４との
協調動作を示すタイミング図である。

【図４Ａ】本発明のダイレクト・メモリ・アクセス・コ
ントローラ（ＤＭＡＣ）のブロック図である。

【図４Ｂ】本発明のダイレクト・メモリ・アクセス・コ
ントローラ（ＤＭＡＣ）のブロック図である。

【図４Ｃ】本発明のダイレクト・メモリ・アクセス・コ
ントローラ（ＤＭＡＣ）のブロック図である。

【図４Ｄ】本発明のダイレクト・メモリ・アクセス・コ
ントローラ（ＤＭＡＣ）のブロック図である。

【図４Ｅ】シリアル通信を行う周辺装置とのＤＭＡ転送
に用いるオンチップ周辺装置インタフェースのブロック
図である。

【図４Ｆ】ＤＭＡＣ内のあるレジスタのブロック図であ
る。

【図４Ｇ】オンチップ周辺装置インタフェースにおける
あるレジスタのブロック図である。

【図５Ａ】本発明のＤＭＡＣにおいてデータ転送シーケ
ンサによって実行されるデータ転送マイクロ制御プログ
ラムを図式的に表した図である。

【図５Ｂ】本発明のＤＭＡＣにおいてデータ転送シーケ
ンサによって実行されるデータ転送マイクロ制御プログ
ラムを図式的に表した図である。

【図５Ｃ】本発明のＤＭＡＣにおいてデータ転送シーケ
ンサによって実行されるデータ転送マイクロ制御プログ
ラムを図式的に表した図である。

【図５Ｄ】本発明のＤＭＡＣにおいてデータ転送シーケ
ンサによって実行されるデータ転送マイクロ制御プログ
ラムを図式的に表した図である。

【図６】ＤＭＡ割込み制御レジスタのフィールドを図式
表現した図である。

【図７】ＤＭＡＣが行うローカルなデータ転送のフロー
チャートである。

【図８Ａ】複数の発信源と複数の受信先との間のローカ
ルなデータ転送を表す図である。

【図８Ｂ】複数の発信源と複数の受信先との間のローカ
ルなデータ転送を表す図である。

【図８Ｃ】複数の発信源と複数の受信先との間のローカ
ルなデータ転送を表す図である。

【図９】重複した多数の割込みをＤＭＡＣが処理するべ
き順序を決めるための優先順位決定過程のフローチャー
トである。

【図１０】ＤＭＡＣが行う周辺装置へのデータ転送のフ
ローチャートである。

【図１１】周辺割込み転送動作によって割り込まれるロ
ーカルなデータ転送のタイミング図である。

【図１２Ａ】８ビットのホスト・データバスを用いるホ
ストのリード手順およびライト手順のフローチャートで
ある。

【図１２Ｂ】８ビットのホスト・データバスを用いるホ
ストのリード手順およびライト手順のフローチャートで
ある。

【図１３Ａ】１６ビットのホスト・データバスを用いる
ホストのリード手順およびライト手順のフローチャート
である。

【図１３Ｂ】１６ビットのホスト・データバスを用いる
ホストのリード手順およびライト手順のフローチャート
である。

【図１４Ａ】ホストＣＰＵがＤＳＰのメモリ資源をアク
セスする場合のデータ経路を示す図である。

【図１４Ｂ】ホストＣＰＵがＤＳＰのメモリ資源をアク
セスする場合のデータ経路を示す図である。

【図１５】ＤＭＡＣがＨＡＬＴ（停止）モードにあり、
且つアドレス指定されたメモリ資源へのアクセスにウェ
ートの必要がない時のホストのＲＤＰ／ＷＲＰコマンド
の実行に対するタイミング図である。

【図１６】ＤＭＡＣがＨＡＬＴモードにあり、且つアド
レス指定されたメモリ資源へのアクセスに１サイクル分
のウェートが必要な時のホストのＲＤＰ／ＷＲＰコマン
ドの実行に対するタイミング図である。

【図１７】ＤＭＡＣがＲＵＮ（実行）モードにあり、且
つアドレス指定された資源へのアクセスにウェートの必
要がない時のホストのＲＤＰ／ＷＲＰコマンドの実行に
対するタイミング図である。

【図１８】ホスト・プロセッサによるコア・レジスタへ
のアクセスのタイミング図である。

【図１９Ａ】ＤＭＡＣのホスト・インタフェース内のＤ
ＭＡＣレジスタに対するホストのリードおよびライトの
実行タイミングを示す図である。

【図１９Ｂ】ＤＭＡＣのホスト・インタフェース内のＤ
ＭＡＣレジスタに対するホストのリードおよびライトの
実行タイミングを示す図である。

【図２０】本発明のＤＳＰに接続されたホストＤＭＡコ
ントローラを有するホスト・コンピュータのブロック図
である。

【図２１】８ビットのホスト・バスを使用するサイクル
・スチール・モードのＤＭＡリード動作に対するホスト
ＤＭＡ手順のフローチャートである。

【図２２】８ビットのホスト・バスを使用するバースト
・モードのＤＭＡライト動作に対するホストＤＭＡ手順
のフローチャートである。

【図２３】スタンド・アロン・バイト・ブート・モード
で使用するために本発明のＤＳＰに結合されるブートＲ
ＯＭのブロック図である。

【図２４】バイト構成のＲＯＭからプログラムおよびデ
ータをダウンロードするバイト・ブート・シーケンスを
示す図である。

【符号の説明】

１０００データ処理システム１１００ディジタル信号処理プロセッサ（ＤＳＰ）１１０２Ｘデータ・バス（ＸＤ）１１０４Ｙデータ・バス（ＹＤ）１１０６ＤＭＡＣデータ・バス（ＤＤ）１１０８Ｘアドレス・バス１１１０Ｙアドレス・バス１１１２ＤＭＡＣアドレス・バス１１１４ＰＣ命令バス（ＩＮＳＴ）１１１６ＰＣアドレス・バス１１１８メモリ選択線１１２０クロック線１６９８イミーディエトデータ線１２００ホスト・プロセッサ１３００タイミング・ユニット１４００命令メモリ１５００プログラム制御ユニット１６００命令デコーダ１７００演算ユニット１８００アドレス・ユニット１９００データ・メモリ２１００並列アービタ２３００周辺装置２４００パラレル・メモリ・インタフェース２５００外部メモリ２２００周辺装置インタフェース（ＰＤＩ）２６００割り込みコントローラ２８００ＡＳＥ３０００ダイレクト・メモリ・アクセス・コントロー
ラ（ＤＭＡＣ）４０００パラレルＩ／Ｏインタフェース３５００ＤＳＰコア５０００発振器２１００並列アービタ２１０２オンチップ・データ・メモリ・ページ・アー
ビタＰＧＡ２１０４外部メモリ・アービタＥＡ２１０６周辺アービタＰＲＡ２１０８命令メモリ・アービタＩＡ３００２データ転送コントローラ３０１０反復回数レジスタｒｃ３０１２反復回数レジスタｉｒｃ０３０１４反復回数レジスタｉｒｃ１３０１６機能レジスタｆｒ３０２０状態レジスタｓｔｒ３０３８転送元アドレス・レジスタａｓ３０３６転送先アドレス・レジスタａｄ３０４２ホスト・データ入力レジスタｈｉ３０４４ホスト・データ出力レジスタｈｏ３０２２割り込み制御レジスタ３０５１デクリメント回路３０５０ＰＬＡシーケンサ３０８１制御レジスタｃｔｒ

Claims

【特許請求の範囲】

【請求項１】ディジタル信号処理プロセッサ（ＤＳ
Ｐ）であって、ＤＳＰデータを格納するデータ・メモリにおける記憶場
所、ＤＳＰ命令を格納するプログラム・メモリにおける
記憶場所、および前記ＤＳＰに外部の周辺装置とのイン
タフェースを与える複数のオンチップ周辺インタフェー
ス、を含む複数のメモリ・マップされた（メモリ空間に
割り当てられた）資源と、前記のデータ・メモリおよびプログラム・メモリに接続
され、前記の格納されたＤＳＰ命令を実行するＤＳＰコ
アと、前記のデータ・メモリ、プログラム・メモリおよびオン
チップ周辺インタフェースに接続され、前記メモリ・マ
ップされた資源の指定されたものどうしの間のローカル
なデータ転送を行うＤＭＡコントローラと、前記のデータ・メモリ、プログラム・メモリ、オンチッ
プ周辺インタフェース、ＤＳＰコアおよびＤＭＡコント
ローラの所定の部分集合にそれぞれ接続された複数のデ
ータ／アドレス・バス対とを備え、前記複数のオンチップ周辺インタフェースは、前記周辺
装置が前記メモリ・マップされた資源との間でデータを
転送する用意があるときに、データ・リードおよびデー
タ・ライトの割込み信号を生成し、前記複数のデータ／アドレス・バス対のうち、第１の対
が前記ＤＭＡコントローラにより行われるデータ転送に
専用され、第２の対が前記ＤＳＰコアとの間でデータを
転送するために前記ＤＳＰコアにより制御されるデータ
転送に専用され、前記ＤＭＡコントローラが、データ転送レジスタ、前記
ＤＳＰコアにより開始され且つ前記ＤＭＡコントローラ
により実行されるローカル信号転送のための転送制御レ
ジスタの第１のレジスタ集合、および前記オンチップ周
辺インタフェースからの割込みにより開始され且つ前記
ＤＭＡコントローラにより実行されるデータ転送のため
の転送制御レジスタの第２のレジスタ集合を含み、前記第１のレジスタ集合が、第１の転送元アドレス・レ
ジスタ、第１の転送先アドレス・レジスタおよび第１の
反復回数レジスタを含んで前記ローカルなデータ転送の
ための転送元および転送先ならびに前記ローカルなデー
タ転送により転送するべきデータ数を指定し、前記第２
のレジスタ集合が、第２の転送元アドレス・レジスタ、
第２の転送先アドレス・レジスタおよび第２の反復回数
レジスタを含み、さらに、前記ＤＭＡコントローラが、前記オンチップ周辺インタ
フェースの何れかより前記のデータ・リードおよびデー
タ・ライトの割込み信号の何れかを受信したときに前記
第１のレジスタ集合を用いて行われているローカルなデ
ータ転送を中断し、前記の受信した割込み信号に対応す
る別のデータ転送のための転送元および転送先のアドレ
スを指定するためまた前記別のデータ転送によって転送
するべきデータ量を指定するために前記第２のレジスタ
集合を用いて、前記別のデータ転送を行い、且つ前記別
のデータ転送が終了したときに前記ローカルなデータ転
送を再開するＤＭＡ割込みコントローラを含む、ことを
特徴とするディジタル信号処理プロセッサ。
【請求項２】前記ＤＭＡコントローラが、指定された
データ転送動作を行うデータ転送シーケンサを含み、該
データ転送シーケンサが、各データ転送動作の各ワード
を転送するために一組のロード／ストア動作を行う手段
を含み、さらにロード／ストア動作の前記組が、ローカ
ルなデータ転送の第１の命令サイクルの期間中に前記第
１の転送元アドレスレジスタにより指定される位置から
前記データ転送レジスタにワードをロード複写するこ
と、および第２の命令サイクルの期間中に前記データ転
送レジスタにある前記ワードを前記第１の転送先アドレ
ス・レジスタにより指定される位置にストアすることか
らなり、前記ＤＭＡ割込みコントローラが、前記オンチップ周辺
インタフェースの何れかより前記のデータ・リードおよ
びデータ・ライトの割込み信号の何れかを受信したとき
に割込み未処理信号を前記データ転送シーケンサに送る
手段を含み、前記データ転送シーケンサが、前記割込み未処理信号に
対応するデータ転送動作でない他のデータ転送動作を前
記データ転送シーケンサが実行している場合、前記割込
み未処理信号の受信時に実行されているロード／ストア
動作の前記組の終了まで前記の対応するデータ転送動作
の実行を遅らせる手段を含む、ことを特徴とする請求項
１記載のディジタル信号処理プロセッサ。
【請求項３】前記データ転送シーケンサが、多数の基
本転送動作を実行する手段を含み、前記の基本転送動作
の各々が、メモリ・マップされた（メモリ空間に割り当
てられた）位置からレジスタへのロード動作、またはレ
ジスタからメモリ位置へのストア動作を含み、複数の前
記の基本転送動作が、前記の基本転送動作各々の実行後
に前記第１の転送元アドレス・レジスタ、第１の転送先
アドレス・レジスタ、第２の転送元アドレス・レジスタ
および第２の転送先アドレス・レジスタの内の指定され
たものを自動的にインクリメントすることを含む、こと
を特徴とする請求項２記載のディジタル信号処理プロセ
ッサ。
【請求項４】前記ＤＭＡコントローラが、第３の転送
元アドレス・レジスタ、第３の転送先アドレス・レジス
タおよび第３の反復回数レジスタを含む第３のレジスタ
集合を含み、前記データ転送シーケンサが、前記第１のレジスタ集合
を用いてローカルなデータ転送を実行し、前記周辺装置
の中の指定された第１の周辺装置の間の指定されたデー
タ転送を前記第２のレジスタ集合を用いて実行し、さら
に前記周辺装置の中の指定された第２の周辺装置の間の
指定されたデータ転送を前記第３のレジスタ集合を用い
て実行する手段を含む、ことを特徴とする請求項１記載
のディジタル信号処理プロセッサ。
【請求項５】前記ＤＭＡコントローラが、前記ＤＳＰ
をホスト・プロセッサに結合するホスト・プロセッサ・
インタフェースを含み、前記ホスト・プロセッサ・イン
タフェースが、ホスト・ポインタ・レジスタ、ホスト入
力データ・レジスタおよびホスト出力データ・レジスタ
を含む転送制御レジスタの第４のレジスタ集合を含み、前記ホスト・プロセッサ・インタフェースが、前記ホス
ト・プロセッサが前記ホスト入力データ・レジスタにデ
ータを直に書き込むことも前記ホスト出力データ・レジ
スタからデータを直に読み出すこともできるようにする
手段を含み、前記データ転送シーケンサが、前記第４のレジスタ集合
を用いて前記ホスト・プロセッサとの間のデータ転送を
実行する手段を含み、該手段は前記ホスト・プロセッサ
により前記ホスト入力レジスタに書き込まれた前記デー
タを前記ホスト・ポインタ・レジスタにより指定される
位置に格納する手段および前記ホスト・ポインタ・レジ
スタにより指定される位置から前記ホスト出力データ・
レジスタにデータをロードする手段を備えている、こと
を特徴とする請求項１記載のディジタル信号処理プロセ
ッサ。
【請求項６】前記ＤＭＡコントローラが、第１および
第２のホストＤＭＡ転送コマンドを含む複数のホストＤ
ＭＡ転送コマンドの何れかを受信するホスト・コマンド
・レジスタを含み、前記ＤＭＡコントローラが、前記ホスト入力データ・レ
ジスタが前記ホスト・プロセッサからデータを受け取っ
た場合、前記第１のホストＤＭＡ転送コマンドが前記ホ
スト・コマンド・レジスタによって受信された後に、第
１のホスト割込み信号を生成する手段を含み、前記ＤＭＡコントローラが、前記ホスト出力データ・レ
ジスタが前記ホスト・プロセッサによりデータを読み出
された場合、前記第２のホストＤＭＡ転送コマンドが前
記ホスト・コマンド・レジスタによって受信された後
に、第２のホスト割込み信号を生成する手段を含み、前記ＤＭＡ割込みコントローラが、前記第１のホスト割
込み信号が生成されたときに前記第１のレジスタ集合を
用いて行われていたローカルなデータ転送を中断し、前
記ホスト入力データ・レジスタの前記データを前記ホス
ト・ポインタ・レジスタで指定される位置に転送し、さ
らに前記の中断したローカルなデータ転送を再開し、ま
た前記第２のホスト割込み信号が生成されたときに前記
第１のレジスタ集合を用いて行われていたローカルなデ
ータ転送を中断し、前記ホスト・ポインタ・レジスタに
より指定される前記メモリ・マップされた資源の１つか
ら前記ホスト出力レジスタにデータを転送し、さらに前
記の中断したローカルなデータ転送を再開する手段を含
む、ことを特徴とする請求項５記載のディジタル信号処
理プロセッサ。
【請求項７】前記第１のアドレス／データ・バス対を
介する前記ＤＭＡコントローラと前記第２のアドレス／
データ・バス対を介する前記ＤＳＰコアとにより競合す
る、前記メモリ・マップされた資源の何れかに対するア
クセスの間を調停するアービタをさらに備え、該アービ
タは所定の優先度決定基準に従って前記複数のアドレス
／データ・バス対の内の所定のバス対を介してアクセス
を与える手段を含んでいる、ことを特徴とする請求項６
記載のディジタル信号処理プロセッサ。
【請求項８】前記の所定且つ複数のホストＤＭＡ転送
コマンドが、第３および第４のホストＤＭＡ転送コマン
ドを含み、前記ＤＭＡコントローラが、前記第３のホストＤＭＡ転
送コマンドが前記ホスト・コマンド・レジスタにより受
信された後に第３のホスト割込み信号を生成する手段
と、前記第４のホストＤＭＡ転送コマンドが前記ホスト
・コマンド・レジスタにより受信された後に第４のホス
ト割込み信号を生成する手段とを含み、前記ＤＭＡ割込みコントローラが、前記第３のホスト割
込み信号が生成されたときに前記第３のホスト割込み信
号に応じて前記ホスト入力データ・レジスタから前記ホ
スト・ポインタ・レジスタによって指定される一連のメ
モリ・マップされた資源への一連のデータ転送を実行
し、且つ前記一連のデータ転送の各々が行われている間
に前記第１のレジスタ集合を用いて行われている何れの
ローカルなデータ転送も中断する手段と、前記第４のホ
スト割込み信号が生成されたときに前記ホスト・ポイン
タ・レジスタによって指定される一連の前記メモリ・マ
ップされた資源から前記ホスト出力レジスタへの一連の
データ転送を行い、且つ前記一連のデータ転送の各々が
行われている間に前記第１のレジスタ集合を用いて行わ
れている何れのローカルなデータ転送も中断する手段と
を含む、ことを特徴とする請求項６記載のディジタル信
号処理プロセッサ。
【請求項９】前記第１のアドレス／データ・バス対を
介する前記ＤＭＡコントローラと前記第２のアドレス／
データ・バス対を介する前記ＤＳＰコアとにより競合す
る、前記メモリ・マップされた資源の何れかに対するア
クセスの間を調停するアービタをさらに備え、所定の優
先度決定基準に従って前記複数のアドレス／データ・バ
ス対の内の所定のバス対を介してアクセスを与える手段
を含んでいる、ことを特徴とする請求項８記載のディジ
タル信号処理プロセッサ。
【請求項１０】前記データ転送シーケンサが、所定の内部状態を有するステート・マシーンと、前記ステート・マシーンが前記集合の１つの内部状態に
入ったときに、それに対応する所定のデータ転送動作を
実行する手段とを備えた、ことを特徴とする請求項５記
載のディジタル信号処理プロセッサ。
【請求項１１】前記データ・メモリおよびプログラム
・メモリ、またはそのいずれか一方のメモリにおける前
記メモリ・マップされた（メモリ空間に割り当てられ
た）メモリ位置に、前記シングルチップ・ディジタル信
号処理プロセッサの内部のオンチップ・メモリ・アレイ
のメモリ位置と前記シングルチップ・ディジタル信号処
理プロセッサの外部のメモリのメモリ位置とが含まれ、前記オンチップ・メモリ・アレイおよび前記シングルチ
ップ・ディジタル信号処理プロセッサの外部のメモリに
ある情報を前記ホスト・プロセッサ・インタフェースと
の間で転送するために、前記第１のバス対が、前記オン
チップ・メモリ・アレイの前記メモリ・マップされた・
メモリ位置および前記シングルチップ・ディジタル信号
処理プロセッサの外部のメモリのメモリ位置に接続され
ている、ことを特徴とする請求項５記載のディジタル信
号処理プロセッサ。
【請求項１２】シングルチップ・ディジタル信号処理
プロセッサであることを特徴とする請求項１記載のディ
ジタル信号処理プロセッサ。
【請求項１３】ディジタル信号処理プロセッサ（ＤＳ
Ｐ）であって、ＤＳＰデータを格納するデータ・メモリにおける記憶場
所、ＤＳＰ命令を格納するプログラム・メモリにおける
記憶場所、および前記ＤＳＰの外部の周辺装置とのイン
タフェースを与える複数のオンチップ周辺インタフェー
スを含む複数のメモリ・マップされた（メモリ空間に割
り当てられた）資源と、前記のデータ・メモリ、プログラム・メモリおよびオン
チップ周辺インタフェースに接続され、前記メモリ・マ
ップされた資源の指定されたものどうしの間のローカル
なデータ転送を行うＤＭＡコントローラと、を備え、前記複数のオンチップ周辺インタフェースは、前記周辺
装置が前記メモリ・マップされた資源との間でデータを
転送する用意があるときに、データ・リードおよびデー
タ・ライトの割込み信号を生成し、前記ＤＭＡコントローラが、複数の転送制御レジスタ集
合を含み、各転送制御レジスタ集合に、データ転送のた
めの転送元アドレスおよび転送先アドレスならびに転送
するべきデータ量を指定する転送元アドレス・レジス
タ、転送先アドレスレジスタおよび反復回数レジスタが
含まれ、前記ＤＭＡコントローラが、前記複数の転送制御レジス
タ集合の第１の転送制御レジスタ集合を利用して第１の
データ転送を実行し、第２のデータ転送の要求を受信
し、前記第２のデータ転送の前記要求が受信されたとき
に前記第１のデータ転送を中断し、前記複数の転送制御
レジスタ集合の第２の転送制御レジスタ集合を利用して
前記第２のデータ転送を行い、さらに該第２のデータ転
送が終了したときに前記第１のデータ転送を再開する手
段を含む、ことを特徴とするディジタル信号処理プロセ
ッサ。
【請求項１４】シングルチップ・ディジタル信号処理
プロセッサであることを特徴とする請求項１３記載のデ
ィジタル信号処理プロセッサ。