JPH07153937A - ヘテロ接合ｆｅｔ - Google Patents
ヘテロ接合ｆｅｔInfo
- Publication number
- JPH07153937A JPH07153937A JP30025793A JP30025793A JPH07153937A JP H07153937 A JPH07153937 A JP H07153937A JP 30025793 A JP30025793 A JP 30025793A JP 30025793 A JP30025793 A JP 30025793A JP H07153937 A JPH07153937 A JP H07153937A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- doped
- silicon
- gate
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】ミリ波帯で使用するヘテロ接合ＦＥＴにおいて
大信号動作時に線形利得を低下させず、かつ飽和入力電
圧付近の線形利得の伸びを向上させながら、高出力、高
耐圧が得られる事を目的とする。 【構成】半絶縁性ＧａＡｓ基板１上にノンドープＧａＡ
ｓバッファ層２、ノンドープＩｎ0.2 Ｇａ0.8 Ａｓチャ
ネル層３、第一のシリコンドープＧａＡｓ層４、シリコ
ンドープＡｌＧａＡｓ層５、ノンドープＡｌＧａＡｓ層
６、を積層し、６上にショットキーゲートを形成する。
５，６によりゲートショットキー接合での、トンネリン
グ電流、鏡像効果等に起因した熱電子放出電流は低減さ
れ、ゲート逆方向リーク電流は大きく低減される。
大信号動作時に線形利得を低下させず、かつ飽和入力電
圧付近の線形利得の伸びを向上させながら、高出力、高
耐圧が得られる事を目的とする。 【構成】半絶縁性ＧａＡｓ基板１上にノンドープＧａＡ
ｓバッファ層２、ノンドープＩｎ0.2 Ｇａ0.8 Ａｓチャ
ネル層３、第一のシリコンドープＧａＡｓ層４、シリコ
ンドープＡｌＧａＡｓ層５、ノンドープＡｌＧａＡｓ層
６、を積層し、６上にショットキーゲートを形成する。
５，６によりゲートショットキー接合での、トンネリン
グ電流、鏡像効果等に起因した熱電子放出電流は低減さ
れ、ゲート逆方向リーク電流は大きく低減される。
Description
【０００１】
【産業上の利用分野】本発明は高出力ヘテロ接合ＦＥＴ
に関し、特にミリ波帯で大信号動作時に高利得、高出
力、高耐圧が得られるヘテロ接合ＦＥＴに関する。
に関し、特にミリ波帯で大信号動作時に高利得、高出
力、高耐圧が得られるヘテロ接合ＦＥＴに関する。
【０００２】
【従来の技術】図２は、従来のミリ波帯高出力ＦＥＴの
断面図であり、半導体基板１１、バッファ層１２、ノン
ドープＩｎ0.2 Ｇａ0.8 Ａｓ層３、第一のシリコンドー
プＡｌ0.2 Ｇａ0.8 Ａｓ層（３ｘ１０18（ｃｍ-3））１
３、第二のシリコンドープＡｌ0.2 Ｇａ0.8 Ａｓ層（１
ｘ１０17（ｃｍ-3））１４、高濃度シリコドープＧａＡ
ｓ層７、１４にショットキー接合を形成したゲート電
極、それぞれ９，１０にオーミック接合を形成したソー
ス，ドレイン電極を有している。次に、動作について説
明する。３は電子が走行するチャネル層として動作し、
１３，１４はチャネルへの２次元電子ガス（以下２ＤＥ
Ｇ）の電子供給層として動作する。ここで、Ｉｎ0.2 Ｇ
ａ0.8 Ａｓ３は２ＤＥＧを閉じこめる量子井戸として働
くが、格子不整合である１３との間に転位を生じさせな
いための臨界膜厚として１５０−２００Ａに律速される
ため、量子井戸の持ちうる２ＤＥＧの最大量子状態部と
して働くと共に、主にＲｓの増大を抑制しつつ、かつ８
とのゲートショットキー接合部のトンネル電流を低減し
高ゲート耐圧の実現に寄与している。これらにより、ミ
リ波帯等の高周波で高出力を達成するものである。
断面図であり、半導体基板１１、バッファ層１２、ノン
ドープＩｎ0.2 Ｇａ0.8 Ａｓ層３、第一のシリコンドー
プＡｌ0.2 Ｇａ0.8 Ａｓ層（３ｘ１０18（ｃｍ-3））１
３、第二のシリコンドープＡｌ0.2 Ｇａ0.8 Ａｓ層（１
ｘ１０17（ｃｍ-3））１４、高濃度シリコドープＧａＡ
ｓ層７、１４にショットキー接合を形成したゲート電
極、それぞれ９，１０にオーミック接合を形成したソー
ス，ドレイン電極を有している。次に、動作について説
明する。３は電子が走行するチャネル層として動作し、
１３，１４はチャネルへの２次元電子ガス（以下２ＤＥ
Ｇ）の電子供給層として動作する。ここで、Ｉｎ0.2 Ｇ
ａ0.8 Ａｓ３は２ＤＥＧを閉じこめる量子井戸として働
くが、格子不整合である１３との間に転位を生じさせな
いための臨界膜厚として１５０−２００Ａに律速される
ため、量子井戸の持ちうる２ＤＥＧの最大量子状態部と
して働くと共に、主にＲｓの増大を抑制しつつ、かつ８
とのゲートショットキー接合部のトンネル電流を低減し
高ゲート耐圧の実現に寄与している。これらにより、ミ
リ波帯等の高周波で高出力を達成するものである。
【０００３】
【発明が解決しようとする課題】上述した従来のＦＥＴ
では、ゲートショットキー接合部でのトンネル電流は低
減できるが、１４は低能度であってもドーピングがされ
ているため、ノンドープＡｌＧａＡｓに比ベショットキ
ーバリア高さ（ΦＢ）が低い、電界集中に起因して鏡像
効果によるΦＢの低下が生ずる、という欠点があった。
これらは熱電子放出電流を増加させ、それが種電流とな
り低電圧でアバランシェ増倍を引き起こし、ゲート電圧
を低下させてしまっていた。また、それを補うために、
１４をさらに低濃度化した場合、高抵抗のＡｌＧａＡｓ
により、オーミックからのトンネル電流、又はバリア越
え電流が減少するため、Ｒｓが増大し、ＦＥＴの高周波
特性である小信号動作時のｆｍａｘの低下、大信号動作
時の線形利得の低下を引き起こすという問題があった。
さらに、大信号動作時にゲートの順方向に電圧を印加し
た場合、パラレルコンダクタンス（ｇｍ）が上ずまり、
高周波での飽和入力電圧付近で線形利得が劣化するとい
う問題があった。
では、ゲートショットキー接合部でのトンネル電流は低
減できるが、１４は低能度であってもドーピングがされ
ているため、ノンドープＡｌＧａＡｓに比ベショットキ
ーバリア高さ（ΦＢ）が低い、電界集中に起因して鏡像
効果によるΦＢの低下が生ずる、という欠点があった。
これらは熱電子放出電流を増加させ、それが種電流とな
り低電圧でアバランシェ増倍を引き起こし、ゲート電圧
を低下させてしまっていた。また、それを補うために、
１４をさらに低濃度化した場合、高抵抗のＡｌＧａＡｓ
により、オーミックからのトンネル電流、又はバリア越
え電流が減少するため、Ｒｓが増大し、ＦＥＴの高周波
特性である小信号動作時のｆｍａｘの低下、大信号動作
時の線形利得の低下を引き起こすという問題があった。
さらに、大信号動作時にゲートの順方向に電圧を印加し
た場合、パラレルコンダクタンス（ｇｍ）が上ずまり、
高周波での飽和入力電圧付近で線形利得が劣化するとい
う問題があった。
【０００４】
【課題を解決するための手段】本発明のヘテロ接合ＦＥ
Ｔは、半導体基板上に順に成長した、ノンドープＩｎＧ
ａＡｓ層、第一のシリコンドープされたＧａＡｓ層、シ
リコンドープされたＡｌＧａＡｓ層、ノンドープＡｌＧ
ａＡｓ層、第二のシリコンドープされたＧａＡｓ層を有
し、ノンドープＡｌＧａＡｓ層にショットキー接合を形
成したゲート電極、第二のＧａＡｓ層にオーミック接合
を形成したドレイン、ソース電極を備えている。好まし
くは、ＩｎＧａＡｓ層がＩｎ組成比２０％、膜厚１５０
Ａで、第一のＧａＡｓ層の膜厚が５０Ａ、濃度３ｘ１０
18（ｃｍ-3）、ノンドープＡｌＧａＡｓ層の膜厚が２０
０Ａである事を特徴とする。
Ｔは、半導体基板上に順に成長した、ノンドープＩｎＧ
ａＡｓ層、第一のシリコンドープされたＧａＡｓ層、シ
リコンドープされたＡｌＧａＡｓ層、ノンドープＡｌＧ
ａＡｓ層、第二のシリコンドープされたＧａＡｓ層を有
し、ノンドープＡｌＧａＡｓ層にショットキー接合を形
成したゲート電極、第二のＧａＡｓ層にオーミック接合
を形成したドレイン、ソース電極を備えている。好まし
くは、ＩｎＧａＡｓ層がＩｎ組成比２０％、膜厚１５０
Ａで、第一のＧａＡｓ層の膜厚が５０Ａ、濃度３ｘ１０
18（ｃｍ-3）、ノンドープＡｌＧａＡｓ層の膜厚が２０
０Ａである事を特徴とする。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のヘテロ接合ＦＥＴの断面
図である。
る。図１は本発明の一実施例のヘテロ接合ＦＥＴの断面
図である。
【０００６】半絶縁性ＧａＡｓ基板１上に、ＭＢＥによ
り順に、膜厚２０００ＡのノンドープＧａＡｓ２、膜厚
１５０ＡでＩｎ組成比２０％のノンドープＩｎＧａＡｓ
３、膜厚５０Ａで濃度３ｘ１０18（ｃｍ-3）の第一のシ
リコンドープＧａＡｓ層４、膜厚２００Ａで濃度１ｘ１
０17（ｃｍ-3）のシリコンドープＡｌ0.2 Ｇａ0.8 Ａｓ
層５、膜厚２００ＡのノンドープＡｌ0.2 Ｇａ0.8 Ａｓ
層６、膜厚１０００Ａで濃度３ｘ１０18（ｃｍ-3）の第
二のシリコンドープＧａＡｓ層７を積層する。さらに、
６に対してショットキー接合を形成するようゲート電極
を設け、７に対してオーミック接合を形成するようソー
ス、ドレイン電極９，１０を設ける。
り順に、膜厚２０００ＡのノンドープＧａＡｓ２、膜厚
１５０ＡでＩｎ組成比２０％のノンドープＩｎＧａＡｓ
３、膜厚５０Ａで濃度３ｘ１０18（ｃｍ-3）の第一のシ
リコンドープＧａＡｓ層４、膜厚２００Ａで濃度１ｘ１
０17（ｃｍ-3）のシリコンドープＡｌ0.2 Ｇａ0.8 Ａｓ
層５、膜厚２００ＡのノンドープＡｌ0.2 Ｇａ0.8 Ａｓ
層６、膜厚１０００Ａで濃度３ｘ１０18（ｃｍ-3）の第
二のシリコンドープＧａＡｓ層７を積層する。さらに、
６に対してショットキー接合を形成するようゲート電極
を設け、７に対してオーミック接合を形成するようソー
ス、ドレイン電極９，１０を設ける。
【０００７】ＡｌＧａＡｓ層５，６は、ゲートショット
キー接合部とチャネル３間のトンネリング電流を低減す
る。さらに、ゲート近傍の電界を大きく緩和させ、鏡像
効果を抑制すると共に、表面ノンドープＡｌＧａＡｓ層
６はΦＢを向上させ、熱電子放出電流も大きく低減され
る。これらにより、ゲート逆方向リーク電流は大きく低
減されるため、アバランシェ増倍の種電流はほぼ無くな
り、増倍は電圧のみを依存するようになり、ゲート電圧
は向上する。また、６によるＲｓの増大は、４の第一の
高濃度ＧａＡｓ層により抑制される。すなわち、ＧａＡ
ｓ４はＡｌ混晶比２０％のＡｌＧａｓのＬ谷の伝導帯側
で比べ、室温で約０．２２ｅｖ程度ポテンシャルは低い
ため、ソース９から注入された電子のＩｎＧａＡｓ層３
への実効的なトンネリング、または、バリア越えの距離
はほぼＧａＡｓ４の膜厚分減少する。これは、ノンドー
プＡｌＧａＡｓ層６による深さ方向の抵抗成分の増大を
抑制し、Ｒｓの低下に起因した、ｆｍａｘの低下、線形
利得の低下を抑制する。また、ゲート順方向へ電圧印加
した場合は、ＡｌＧａＡｓに比べモビリティの高いＧａ
Ａｓ４中を電子が走行するため、パラレルコンダクタン
ス成分の抵抗は低減され、ｇｍの上ずまりは解消され、
飽和電圧付近での線形利得の劣化は抑制される。これら
により、ミリ波帯等の高周波で利得を低下させる異なく
高出力を達成できる。
キー接合部とチャネル３間のトンネリング電流を低減す
る。さらに、ゲート近傍の電界を大きく緩和させ、鏡像
効果を抑制すると共に、表面ノンドープＡｌＧａＡｓ層
６はΦＢを向上させ、熱電子放出電流も大きく低減され
る。これらにより、ゲート逆方向リーク電流は大きく低
減されるため、アバランシェ増倍の種電流はほぼ無くな
り、増倍は電圧のみを依存するようになり、ゲート電圧
は向上する。また、６によるＲｓの増大は、４の第一の
高濃度ＧａＡｓ層により抑制される。すなわち、ＧａＡ
ｓ４はＡｌ混晶比２０％のＡｌＧａｓのＬ谷の伝導帯側
で比べ、室温で約０．２２ｅｖ程度ポテンシャルは低い
ため、ソース９から注入された電子のＩｎＧａＡｓ層３
への実効的なトンネリング、または、バリア越えの距離
はほぼＧａＡｓ４の膜厚分減少する。これは、ノンドー
プＡｌＧａＡｓ層６による深さ方向の抵抗成分の増大を
抑制し、Ｒｓの低下に起因した、ｆｍａｘの低下、線形
利得の低下を抑制する。また、ゲート順方向へ電圧印加
した場合は、ＡｌＧａＡｓに比べモビリティの高いＧａ
Ａｓ４中を電子が走行するため、パラレルコンダクタン
ス成分の抵抗は低減され、ｇｍの上ずまりは解消され、
飽和電圧付近での線形利得の劣化は抑制される。これら
により、ミリ波帯等の高周波で利得を低下させる異なく
高出力を達成できる。
【０００８】また、この時ＧａＡｓ４の濃度、膜厚は本
条件でのＩｎＧａＡｓ層３の２ＤＥＧ容量（２ｘ１０12
（ｃｍ-2））より少し低めの電荷量（１．５ｘ１０
12（ｃｍ-2））に設定されており、熱平衡状態で中性領
域を残す異なく完全空乏化する。これにより、ＡｌＧａ
Ａｓ／ＩｎＧａＡｓとＧａＡｓ／ＩｎＧａＡｓとの△Ｅ
ｃの差に起因するｎｓの低下は、抑制されている。
条件でのＩｎＧａＡｓ層３の２ＤＥＧ容量（２ｘ１０12
（ｃｍ-2））より少し低めの電荷量（１．５ｘ１０
12（ｃｍ-2））に設定されており、熱平衡状態で中性領
域を残す異なく完全空乏化する。これにより、ＡｌＧａ
Ａｓ／ＩｎＧａＡｓとＧａＡｓ／ＩｎＧａＡｓとの△Ｅ
ｃの差に起因するｎｓの低下は、抑制されている。
【０００９】実際に、この条件でＦＥＴを試作し、ゲー
ト長０．２ｕｍ、ゲート・ドレイン間距離０．５ｕｍの
一段ワイドリセス構造のＦＥＴで、従来と同等の最大チ
ャネル電流３６０ｍＡ／ｍｍを有しながら、従来より約
７Ｖ高いゲート電圧２２Ｖ、従来と同等のｆｍａｘ＝１
６０ＧＨｚ（ゲート幅１００ｕｍ）が得られ、かつ、ゲ
ート順方向の同じゲート電圧で比較して従来構造に比べ
図３のようにｆｍａｘの伸び向上した、という結果を得
ている。
ト長０．２ｕｍ、ゲート・ドレイン間距離０．５ｕｍの
一段ワイドリセス構造のＦＥＴで、従来と同等の最大チ
ャネル電流３６０ｍＡ／ｍｍを有しながら、従来より約
７Ｖ高いゲート電圧２２Ｖ、従来と同等のｆｍａｘ＝１
６０ＧＨｚ（ゲート幅１００ｕｍ）が得られ、かつ、ゲ
ート順方向の同じゲート電圧で比較して従来構造に比べ
図３のようにｆｍａｘの伸び向上した、という結果を得
ている。
【００１０】次に本発明の実施例２について説明する。
図１において、５の濃度を５ｘ１０17（ｃｍ-3）とす
る。これにより、Ｂｖｇｄの向上は、従来に比べ約３Ｖ
程度になるが、Ｉｍａｘは従来に比べ約１．５倍程度に
向上する。さらに、高濃度化によりＩｓは低減されるた
め、ｆｍａｘは従来より約１０ＧＨｚ程度向上する。
図１において、５の濃度を５ｘ１０17（ｃｍ-3）とす
る。これにより、Ｂｖｇｄの向上は、従来に比べ約３Ｖ
程度になるが、Ｉｍａｘは従来に比べ約１．５倍程度に
向上する。さらに、高濃度化によりＩｓは低減されるた
め、ｆｍａｘは従来より約１０ＧＨｚ程度向上する。
【００１１】
【発明の効果】以上説明したように、明発明は、半導体
基板上に順に成長した、ノンドープＩｎＧａＡｓ層、高
濃度にシリコンドープされた第一のＧａＡｓ層、前記Ｇ
ａＡｓ層に比べ低濃度にシリコンドープされたＡｌＧａ
Ａｓ層、ノンドープＡｌＧａＡｓ層、高濃度にシリコン
ドープされた第二のＧａＡｓ層を有し、ノンドープＡｌ
ＧａＡｓ層にショットキー接合を形成したゲート電極、
第二のＧａＡｓ層にオーミック接合を形成したドレイ
ン、ソース電極を設けた。これにより、ゲートショット
キー接合部での、トンネリング電流、鏡像効果等に起因
した熱電子放出電流は低減され、ゲート逆方向電流も低
減されるため、アバランシェ像倍の種電流は減少し、ゲ
ート耐圧は大きく向上する。また、同時に第一のＧａＡ
ｓ層の効果にり、Ｒｓの増大も抑制され、従来程度のｆ
ｍａｘを保持しつつ、かつ、ゲート順方向時のｆｍａｘ
の伸びも向上できる。
基板上に順に成長した、ノンドープＩｎＧａＡｓ層、高
濃度にシリコンドープされた第一のＧａＡｓ層、前記Ｇ
ａＡｓ層に比べ低濃度にシリコンドープされたＡｌＧａ
Ａｓ層、ノンドープＡｌＧａＡｓ層、高濃度にシリコン
ドープされた第二のＧａＡｓ層を有し、ノンドープＡｌ
ＧａＡｓ層にショットキー接合を形成したゲート電極、
第二のＧａＡｓ層にオーミック接合を形成したドレイ
ン、ソース電極を設けた。これにより、ゲートショット
キー接合部での、トンネリング電流、鏡像効果等に起因
した熱電子放出電流は低減され、ゲート逆方向電流も低
減されるため、アバランシェ像倍の種電流は減少し、ゲ
ート耐圧は大きく向上する。また、同時に第一のＧａＡ
ｓ層の効果にり、Ｒｓの増大も抑制され、従来程度のｆ
ｍａｘを保持しつつ、かつ、ゲート順方向時のｆｍａｘ
の伸びも向上できる。
【図１】本発明の一実施例のＦＥＴ断面図。
【図２】従来のＦＥＴ断面図。
【図３】本発明の一特性例。
１ 半絶縁性ＧａＡｓ基板 ２ ノンドープＧａＡｓ ３ ノンドープＩｎ0.2 Ｇａ0.8 Ａｓ ４ 第一シリコンドープＧａＡｓ ５ シリコンドープＡｌＧａＡｓ ６ ノンドープＡｌＧａＡｓ ７ 第二シリコンドープＧａＡｓ ８ ゲート電極 ９ ソース電極 １０ ドレイン電極 １１ 半導体基板 １２ バッファ層 １３ 第一シリコンドープＡｌＧａＡｓ １４ 第二シリコンドープＡｌＧａＡｓ
Claims (2)
- 【請求項１】 半導体基板上に順に成長した、ノンドー
プＩｎＧａＡｓ層、第一のシリコンドープあれたＧａＡ
ｓ層、シリコンドープされたＡｌＧａＡｓ層、ノンドー
プＡｌＧａＡｓ層、第二のシリコンドープされたＧａＡ
ｓ層を有し、ノンドープＡｌＧａＡｓ層にショットキー
接合を形成したゲート電極、第二のＧａＡｓ層にオーミ
ック接合を形成したドレイン、ソース電極を備える事を
特徴とするヘテロ接合ＦＥＴ。 - 【請求項２】 前記ＩｎＧａＡｓ層がＩｎ組成比２０
％、膜厚１５０Ａで、第一のＧａＡｓ層の膜厚が５０
Ａ、濃度３ｘ１０18（ｃｍ-3）、ノンドープＡｌＧａＡ
ｓ層の膜厚が２００Ａである事を特徴とする請求項１記
載のヘテロ接合ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30025793A JP2581423B2 (ja) | 1993-11-30 | 1993-11-30 | ヘテロ接合ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30025793A JP2581423B2 (ja) | 1993-11-30 | 1993-11-30 | ヘテロ接合ｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153937A true JPH07153937A (ja) | 1995-06-16 |
| JP2581423B2 JP2581423B2 (ja) | 1997-02-12 |
Family
ID=17882613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30025793A Expired - Fee Related JP2581423B2 (ja) | 1993-11-30 | 1993-11-30 | ヘテロ接合ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581423B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010116699A1 (ja) * | 2009-04-06 | 2010-10-14 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、半導体基板の判定方法、および電子デバイス |
-
1993
- 1993-11-30 JP JP30025793A patent/JP2581423B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010116699A1 (ja) * | 2009-04-06 | 2010-10-14 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、半導体基板の判定方法、および電子デバイス |
| JP2010263196A (ja) * | 2009-04-06 | 2010-11-18 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法、半導体基板の判定方法、および電子デバイス |
| US20120025271A1 (en) * | 2009-04-06 | 2012-02-02 | Sumitomo Chemical Company, Limited | Semiconductor wafer, method of producing semiconductor wafer, method of judging quality of semiconductor wafer, and electronic device |
| CN102369594A (zh) * | 2009-04-06 | 2012-03-07 | 住友化学株式会社 | 半导体基板、半导体基板的制造方法、半导体基板的判定方法以及电子器件 |
| US9117892B2 (en) | 2009-04-06 | 2015-08-25 | Sumitomo Chemical Company, Limited | Semiconductor wafer with improved current-voltage linearity |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2581423B2 (ja) | 1997-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5488237A (en) | Semiconductor device with delta-doped layer in channel region | |
| JPH05275463A (ja) | 半導体装置 | |
| US5596211A (en) | Field effect transistor having a graded bandgap InGaAsP channel formed of a two-dimensional electron gas | |
| JP3429700B2 (ja) | 高電子移動度トランジスタ | |
| JP3159198B2 (ja) | 電界効果トランジスタ | |
| US4903091A (en) | Heterojunction transistor having bipolar characteristics | |
| JP2804041B2 (ja) | 電界効果型トランジスタ | |
| JP2758803B2 (ja) | 電界効果トランジスタ | |
| JP2964637B2 (ja) | 電界効果トランジスタ | |
| JPH0837292A (ja) | 電界効果型半導体装置 | |
| JPH0682691B2 (ja) | 電界効果型トランジスタ | |
| JP2581423B2 (ja) | ヘテロ接合ｆｅｔ | |
| JP3094500B2 (ja) | 電界効果トランジスタ | |
| US5408111A (en) | Field-effect transistor having a double pulse-doped structure | |
| JP2500457B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JP3054216B2 (ja) | 半導体装置 | |
| KR970004485B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH0261149B2 (ja) | ||
| JPH0620142B2 (ja) | 半導体装置 | |
| JPH05343435A (ja) | 半導体装置 | |
| JP2000294767A (ja) | 電界効果トランジスタ | |
| JPH09213937A (ja) | Ｈｅｍｔ素子およびショットキーダイオード | |
| JPH0763094B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04245645A (ja) | 電界効果トランジスタ | |
| JPH05251473A (ja) | 電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961001 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |