JPH05251473A

JPH05251473A - 電界効果トランジスタ

Info

Publication number: JPH05251473A
Application number: JP4851492A
Authority: JP
Inventors: Masaaki Kuzuhara; 正明葛原; Kazuhiko Onda; 和彦恩田; Yuji Ando; 裕二安藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-03-05
Filing date: 1992-03-05
Publication date: 1993-09-28

Abstract

(57)【要約】【目的】低電界動作領域および高電界動作領域のいず
れにおいても優れた電子輸送特性が期待できるヘテロ接
合電界効果トランジスタを提供する。【構成】アンドープＩｎＡｌＡｓ層３２とアンドープ
ＩｎＰ層３３とアンドープＩｎＧａＡｓ層３４とｎ型不
純物を含むＩｎＡｌＡｓ層３５がこの順で積層され、前
記アンドープＩｎＧａＡｓ層３４および前記アンドープ
ＩｎＰ層３３に蓄積した電子が電流路を形成する電界効
果トランジスタであって、前記ｎ型不純物を含むＩｎＡ
ｌＡｓ層３５上に配設されたゲート電極とを有してい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電界効果トランジスタ、
詳しくは２次元電子ガスを用いたヘテロ接合電界効果ト
ランジスタ構造の改良に関する。

【０００２】

【従来の技術】選択ドープヘテロ接合界面に生じる２次
元電子ガスの優れた輸送特性を利用したヘテロ接合電界
効果トランジスタが、超高周波帯における低雑音素子や
高電力素子および超高速ディジタル集積回路の基本素子
として期待されている。

【０００３】従来から知られている最も一般的なヘテロ
接合電界効果トランジスタの断面構造図を図９に示す。
この第１のトランジスタ構造の従来例は、例えば、常信
（Ｊｏｓｈｉｎ）らによって１９８３ＩＥＥＥＭＴ
Ｔ−Ｓ国際マイクロウェーブ・シンポジウム・ダイジ
ェスト（ＩＥＥＥ、ＭＴＴ−Ｓ、Ｉｎｔｅｒｎａｔｉｏ
ｎａｌＭｉｃｒｏｗａｖｅＳｙｍｐｏｓｉｕｍＤ
ｉｇｅｓｔ）５６３頁、１９８３年に報告されているも
のである。図において、１はアンドープＧａＡｓチャネ
ル層、２はアンドープＡｌＧａＡｓスペーサ層、３はｎ
型ＡｌＧａＡｓドナー層、４はｎ型ＧａＡｓコンタクト
層、５はゲート電極、６はソース電極、７はドレイン電
極である。アンドープＧａＡｓチャネル層１に蓄積した
電子はゲート電極５に印加されたゲート電圧によってそ
の濃度が制御され、ソース電極６とドレイン電極７の間
に印加されたドレイン電界によって加速される。この従
来構造をもつ電界効果トランジスタの基本特性は、アン
ドープＧａＡｓチャネル層１の電子輸送特性によって決
定される。

【０００４】図１０はヘテロ接合電界効果トランジスタ
の断面構造を示す別の従来例を示したものである。この
トランジスタ構造は、榎木らによって第５２回応用物理
学会学術講演会講演予稿集、１１９４頁、１９９１年に
報告されているものである。図において、１１はアンド
ープＩｎＡｌＡｓ層バッファ層、１２はｎ型ＩｎＰドナ
ー層、１３はアンドープＩｎＧａＡｓチャネル層、１４
はｎ型ＩｎＡｌＡｓドナー層、１５はｎ型ＩｎＧａＡｓ
コンタクト層である。アンドープＩｎＧａＡｓチャネル
層１３およびｎ型ＩｎＰ層ドナー層１２に蓄積した電子
はゲート電極５に印加されたゲート電圧によってその濃
度が制御され、ソース電極６とドレイン電極７の間に印
加されたドレイン電界によって加速される。この従来構
造をもつ電界効果トランジスタの基本特性は、アンドー
プＩｎＧａＡｓチャネル層１３およびｎ型ＩｎＰドナー
層１２の両方の電子輸送特性によって決定される。

【０００５】

【発明が解決しようとする課題】図９に示した従来構造
のチャネル層であるアンドープＧａＡｓのドリフト速度
−電界特性を図１１に示す。電界強度が４ｋＶ／ｃｍ付
近で電子速度は最大値約２×１０⁷ｃｍ／秒を示すが、
それ以上の高電界領域では電子速度は逆に低下する。図
１１にはＩｎ組成比が０．５３のＩｎＧａＡｓのドリフ
ト速度−電界特性も同時に示してある。得られる最大電
子速度はＧａＡｓに比べて向上するものの、電界強度４
〜５ｋＶ／ｃｍ以上の高電界領域ではＧａＡｓの場合と
同様にＩｎＧａＡｓの場合においても電子速度は低下す
る。すなわち、チャネル層としてＩｎ組成比０．５３の
ＩｎＧａＡｓを用いた場合、低電界領域では優れた電子
輸送特性が期待できるが、高電界領域では必ずしも優れ
た特性が期待できないという問題点があった。

【０００６】この高電界領域での問題点を改善するため
のひとつの方法として、図１０の従来例に示した方法が
知られている。この方法では、Ｉｎ組成比０．５３のＩ
ｎＧａＡｓチャネル層に隣接してｎ型不純物を含むＩｎ
Ｐ層が導入されている。このｎ型不純物を含むＩｎＰ層
の役割は、次のように説明することができる。すなわ
ち、ドレイン電界によって加速されて熱くなった電子の
一部は、ＩｎＧａＡｓチャネル層から前記ｎ型不純物を
含むＩｎＰ層に実空間遷移を起こし、このＩｎＰ層内を
走行する。一方、ＩｎＰ材料のドリフト速度−電界特性
は、図１１に示すように１０ｋＶ／ｃｍ付近でピークを
もつことが知られている。したがって、前記Ｉｎ組成比
０．５３のＩｎＧａＡｓチャネル層で加速され熱くなっ
た電子にとっては、そのまま、ＩｎＧａＡｓチャネル層
内を走行するより隣接するＩｎＰ層に実空間遷移してＩ
ｎＰ層内を走行した方が全体としては優れた電子輸送特
性が期待できることになる。

【０００７】しかし、この場合、ＩｎＰ層がｎ型にドー
プされているため、このｎ型ＩｎＰ層内を走行する電子
はイオン化不純物散乱の影響を受けて、電子のドリフト
速度が期待されるほど大きくならないという問題点があ
った。

【０００８】本発明の目的は低電界、高電界動作領域の
いずれかにおいても優れた電子輸送特性をもつヘテロ接
合電界効果トランジスタを提供することにある。

【０００９】

【課題を解決するための手段】本願発明の電界効果トラ
ンジスタは、半導体基板上にアンドープＩｎＡｌＡｓ層
とアンドープＩｎＰ層とアンドープＩｎＧａＡｓ層とｎ
型不純物を含むＩｎＡｌＡｓ層がこの順で積層され、前
記アンドープＩｎＧａＡｓ層および前記アンドープＩｎ
Ｐ層に蓄積した電子が電流路を形成する電界効果トラン
ジスタであって、前記ｎ型不純物を含むＩｎＡｌＡｓ層
上にゲート電極を配設してなることを特徴とする。

【００１０】または、半導体基板上にｎ型不純物を含む
第１のＩｎＡｌＡｓ層とアンドープＩｎＰ層とアンドー
プＩｎＧａＡｓ層とｎ型不純物を含む第２のＩｎＡｌＡ
ｓ層がこの順で積層され、前記アンドープＩｎＧａＡｓ
層および前記アンドープＩｎＰ層に蓄積した電子が電流
路を形成する電界効果トランジスタであって、前記ｎ型
不純物を含む第２のＩｎＡｌＡｓ層上にゲート電極を配
設してなることを特徴とする。

【００１１】あるいは、半導体基板上にアンドープＩｎ
ＡｌＡｓ層とアンドープＩｎＧａＡｓＰ層とアンドープ
ＩｎＧａＡｓ層とｎ型不純物を含むＩｎＡｌＡｓ層がこ
の順で積層され、前記アンドープＩｎＧａＡｓ層および
前記アンドープＩｎＧａＡｓＰ層に蓄積した電子が電流
路を形成する電界効果トランジスタであって、前記ｎ型
不純物を含むＩｎＡｌＡｓ層上にゲート電極を配設して
なることを特徴とする。

【００１２】または、半導体基板上にｎ型不純物を含む
第１のＩｎＡｌＡｓ層とアンドープＩｎＧａＡｓＰ層と
アンドープＩｎＧａＡｓ層とｎ型不純物を含む第２のＩ
ｎＡｌＡｓ層がこの順で積層され、前記アンドープＩｎ
ＧａＡｓ層および前記アンドープＩｎＧａＡｓＰ層に蓄
積した電子が電流路を形成する電界効果トランジスタで
あって、前記ｎ型不純物を含む第２のＩｎＡｌＡｓ層上
にゲート電極を配設してなることを特徴とする。

【００１３】

【作用】本発明によれば、アンドープＩｎＧａＡｓ、お
よびアンドープＩｎＰまたはＩｎＧａＡｓＰの２つのチ
ャネル層をもち、エネルギーの低い電子は主としてアン
ドープＩｎＧａＡｓチャネル層中を走行するが、電子エ
ネルギーが高くなるにつれてその熱い電子の一部がアン
ドープのＩｎＰまたはＩｎＧａＡｓＰチャネル層中を走
行するヘテロ接合電界効果トランジスタが得られる。こ
の際、熱い電子が主として走行するＩｎＰやＩｎＧａＡ
ｓＰのドリフト速度−電界特性は、図１１に示すように
ＩｎＧａＡｓのドリフト速度−電界特性に比べて高電界
側にピークをもつため、熱い電子のチャネル層としては
望ましい特性を有している。

【００１４】さらに、熱い電子のチャネル層となるＩｎ
ＰまたはＩｎＧａＡｓＰには不純物が含まれていないた
め、ＩｎＰまたはＩｎＧａＡｓＰチャネル層についても
イオン化不純物散乱の影響のない良好な電子輸送特性を
得ることができる。

【００１５】また、チャネル層の１つにＩｎＧａＡｓＰ
層を用いた場合は、アンドープＩｎＧａＡｓＰ層のＧａ
組成比とＡｓ組成比を選択することによって、ドリフト
速度が最大となる電界値やアンドープＩｎＧａＡｓ層と
アンドープＩｎＧａＡｓＰ層の界面に存在するポテンシ
ャル障壁の高さを変化させることができる利点がある。

【００１６】

【実施例】以下、図面を参照しつつ本発明の実施例を詳
細に説明する。

【００１７】図１は、本発明の電界効果トランジスタの
第１の実施例の断面構造を示す模式図である。図におい
て、３１は半絶縁性ＩｎＰ基板、３２はアンドープＩｎ
ＡｌＡｓ層、３３は、アンドープＩｎＰ層、３４はアン
ドープＩｎＧａＡｓ層、３５はｎ型不純物を含むＩｎＡ
ｌＡｓ層、３６はｎ型ＩｎＧａＡｓ層コンタクト層であ
る。アンドープＩｎＧａＡｓ層３４のＩｎ組成比ｘは半
絶縁性ＩｎＰ基板３１に格子整合する０．５３に選ぶこ
とができるが、この値に制限されるものではなく、０．
４≦ｘ≦０．９の範囲で変化させることが可能である。
同様に、アンドープＩｎＡｌＡｓ層３２およびｎ型不純
物を含むＩｎＡｌＡｓ層３５の各Ｉｎ組成比についても
半絶縁性ＩｎＰ基板３１に格子整合する０．５２に選ぶ
ことができるが、この値に制限されるものではない。ま
た、ｎ型不純物を含むＩｎＡｌＡｓ層３５の内部での不
純物分布は一様分布とすることができるが、これに限ら
れるものではなく、不純物分布を深さ方向に傾斜状やス
テップ状に変化させたり、不純物が存在する位置を局在
化させたり（例えば、プレーナ・ドーピングなど）する
ことが可能である。

【００１８】図２は本実施例のトランジスタ構造のゲー
ト直下でのエネルギーバンド図（図の実線）と熱平衡時
の電子濃度分布図（図の破線）を示したものである。電
子は、アンドープＩｎＧａＡｓ層３４の内部ばかりでな
く、その一部がアンドープＩｎＰ層３３にも及んで分布
する。

【００１９】このような電界効果トランジスタは以下の
ようにして作製することができる。まず、半絶縁性Ｉｎ
Ｐ基板３１上に有機金属気相成長法（ＭＯＣＶＤ）によ
り、アンドープＩｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓバッファ
層３２を厚さ８００ｎｍ、アンドープＩｎＰサブチャネ
ル層３３を１０ｎｍ、アンドープＩｎ_{0 . 5 3}Ｇａ
_{0. 4 7}Ａｓチャネル層３４を２０ｎｍ、アンドープＩ
ｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓスペーサ層（図示してはい
ない）を２ｎｍ、Ｓｉを４×１０^{1 8}ｃｍ^{- 3}程度ドー
プしたｎ型Ｉｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓ層３５を１５
ｎｍ、アンドープＩｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓショッ
トキー層（図示してはいない）を２０ｎｍ、Ｓｉを５×
１０^{1 8}ｃｍ^{- 3}程度ドープしたｎ型Ｉｎ_{0 . 5 3}Ｇａ
_{0 . 4 7}Ａｓコンタクト層３６を４０ｎｍ、この順序で
エピタキシャル成長する。ｎ型Ｉｎ_{0. 5 3}Ｇａ
_{0 . 4 7}Ａｓコンタクト層上に金ゲルマニウム／ニッケ
ル（ＡｕＧｅ／Ｎｉ）金属からなるソース電極６とドレ
イン電極７を形成した後、温度４２０℃程度の熱処理に
よってオーム性接触を形成する。次に、ｎ型Ｉｎ
_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓコンタクト層をエッチング除
去したリセス部にアルミニウム（Ａｌ）からなるゲート
電極５を形成する。

【００２０】このようにして作製された電界効果トラン
ジスタのゲート直下では、電子がアンドープＩｎ
_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓチャネル層３４とアンドープ
ＩｎＰサブチャネル層３３の両方に分布して存在する。
さらに、ソース・ドレイン間に印加するバイアス電圧を
増加させると、チャネルを走行する電子のエネルギーが
増加し、実空間遷移によってアンドープＩｎＰサブチャ
ネル層に存在する電子の割合が増加する。したがって、
ソース・ドレイン間バイアス電圧が低い動作領域ではＩ
ｎＧａＡｓ材料の低電界動作領域での良好な電子輸送特
性が利用でき、ソース・ドレイン間バイアス電圧が高く
なった高電界動作領域ではＩｎＰ材料の高電界特性を反
映した良好な電子輸送特性が利用できる。

【００２１】この第１の実施例に示す電界効果トランジ
スタはマイクロ波やミリ波領域で高い電力利得を示す。
したがって、低雑音増幅器、広帯域増幅器、中出力用増
幅器などのアナログ応用からデジタル応用に至る広い用
途に利用することができる。

【００２２】図３は本発明の電界効果トランジスタの第
２の実施例の断面構造を示す模式図である。図におい
て、１３２はｎ型不純物を含む第１のＩｎＡｌＡｓ層、
１３５はｎ型不純物を含む第２のＩｎＡｌＡｓ層であ
る。

【００２３】第１の実施例と同様に、ＩｎＧａＡｓ層３
４やＩｎＡｌＡｓ層１３２、１３５の組成やＩｎＡｌＡ
ｓ層の不純物濃度、分布形状はデバイスの目的に応じて
設定すればよい。

【００２４】図４は本実施例のトランジスタ構造のゲー
ト直下でのエネルギーバンド図（実線）と熱平衡時の電
子濃度分布図（破線）を示したものである。電子は、ア
ンドープＩｎＧａＡｓ層３４の内部ばかりでなく、その
一部がアンドープＩｎＰ層３３にも及んで分布する。

【００２５】このような電界効果トランジスタは以下の
ようにして作製することができる。まず。半絶縁性Ｉｎ
Ｐ基板３１上に有機金属気相成長法（ＭＯＣＶＤ）によ
り、アンドープＩｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓバッファ
層３２を厚さ８００ｎｍ、Ｓｉを５×１０^{1 7}ｃｍ^{- 3}
程度ドープしたｎ型Ｉｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓ層１
３２を１０ｎｍ、アンドープＩｎＰサブチャネル層３３
を１０ｎｍ、アンドープＩｎ_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓ
チャネル層３４を２０ｎｍ、アンドープＩｎ_{0. 5 2}Ｇ
ａ_{0 . 4 8}Ａｓスペーサ層（図示してはいない）２ｎ
ｍ、Ｓｉを２×１０^{1 8}ｃｍ^{- 3}程度ドープしたｎ型Ｉ
ｎ_{. 5 2}Ａｌ_{0 . 4 8}Ａｓ層１３５を１５ｎｍ、アンド
ープＩｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓショットキー層（図
示してはいない）を２０ｎｍ、Ｓｉを５×１０^{1 8}ｃｍ
^{- 3}程度ドープしたｎ型Ｉｎ_{0 . 53}Ｇａ_{0 . 4 7}Ａｓ
コンタクト層３６を４０ｎｍ、この順序でエピタキシャ
ル成長する。ｎ型Ｉｎ_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓコンタ
クト層上にＡｕＧｅ／Ｎｉ金属からなるソース電極６と
ドレイン電極７を形成した後、温度４２０℃程度の熱処
理によってオーム性接触を形成する。次に、ｎ型Ｉｎ
_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓコンタクト層をエッチング除
去したリセス部にアルミニウム（Ａｌ）からなるゲート
電極５を形成する。

【００２６】このようにして作製された電界効果トラン
ジスタのゲート直下では、電子がアンドープＩｎ
_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓチャネル層３４とアンドープ
ＩｎＰサブチャネル層３３の両方に分布して存在する。
さらに、ソース・ドレイン間に印加するバイアス電圧を
増加させると、チャネルを走行する電子のエネルギーが
増加し、実空間遷移によってアンドープＩｎＰサブチャ
ネル層に存在する電子の割合が増加する。したがって、
ソース・ドレイン間バイアス電圧が低い動作領域ではＩ
ｎＧａＡｓ材料の低電界動作領域での良好な電子輸送特
性が利用でき、ソース・ドレイン間バイアス電圧が高く
なった高電界動作領域ではＩｎＰ材料の高電界特性を反
映した良好な電子輸送特性が利用できる。

【００２７】この第２の実施例に示す電界効果トランジ
スタの特徴はアンドープＩｎＧａＡｓチャネル層とアン
ドープＩｎＰサブチャネル層の２層を挟んで、上下に２
層のｎ型ＩｎＡｌＡｓ層が存在することである。したが
って、第１の実施例に示した構造に比べてこの第２の電
界効果トランジスタにおいては、ゲート電極側にある上
層のｎ型ＩｎＡｌＡｓ層のドナー濃度を低く設定して
も、下層のｎ型ＩｎＡｌＡｓ層のドナー濃度を適切に設
定することにより、所望のしきい値電圧を得ることが可
能となる。ゲート電極側のｎ型ＩｎＡｌＡｓ層のドナー
濃度はゲート・ドレイン間耐圧の決定に大きな影響を及
ぼし、通常このドナー濃度を低く設定することによって
大きなゲート・ドレイン間耐圧が得られる。すなわち、
この第２の実施例に示す電界効果トランジスタは、マイ
クロ波やミリ波領域での高出力増幅器や発振器などの大
振幅動作を伴うアナログ応用やデジタル応用により広く
利用することができる。

【００２８】図５は、本発明の電界効果トランジスタの
第３の実施例の断面構造を示す模式図である。図におい
て、３１は半絶縁性ＩｎＰ基板、３２はアンドープＩｎ
ＡｌＡｓ層、１３３は、アンドープＩｎＧａＡｓＰ層、
３４はアンドープＩｎＧａＡｓ層、３５はｎ型不純物を
含むＩｎＡｌＡｓ層、３６はｎ型ＩｎＧａＡｓコンタク
ト層である。アンドープＩｎＧａＡｓ層３４のＩｎ組成
比ｘは半絶縁性ＩｎＰ基板３１に格子整合する０．５３
に選ぶことができるが、この値に制限されるものではな
く、０．４≦ｘ≦０．９の範囲で変化させることが可能
である。また、アンドープＩｎＧａＡｓＰ層３３のＧａ
組成比およびＡｓ組成比についても半絶縁性ＩｎＰ基板
３１に格子整合するようにそれぞれ選ぶことができる
が、この条件に必ずしも制限されるものではない。さら
に、アンドープＩｎＡｌＡｓ層３２およびｎ型不純物を
含むＩｎＡｌＡｓ層３５の各Ｉｎ組成比についても半絶
縁性ＩｎＰ基板３１に格子整合する０．５２に選ぶこと
ができるが、この値に制限されるものではない。また、
ｎ型不純物を含むＩｎＡｌＡｓ層３５の内部での不純物
分布は一様分布とすることができるが、これに限られる
ものではなく、不純物分布を深さ方向に傾斜状やステッ
プ状に変化させたり、不純物が存在する位置を局在化さ
せたり（例えば、プレーナ・ドーピングなど）すること
が可能である。

【００２９】図６は本実施例のトランジスタ構造のゲー
ト直下でのエネルギーバンド図（図の実線）と熱平衡時
の電子濃度分布図（図の破線）を示したものである。電
子は、アンドープＩｎＧａＡｓ層３４の内部ばかりでな
く、その一部がアンドープＩｎＧａＡｓＰ層３３にも及
んで分布する。

【００３０】このような電界効果トランジスタは以下の
ようにして作製することができる。まず、半絶縁性Ｉｎ
Ｐ基板３１上に有機金属気相成長法（ＭＯＣＶＤ）によ
り、アンドープＩｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓバッファ
層３２を厚さ８００ｎｍ、アンドープＩｎ_{0 . 7 8}Ｇａ
_{0 . 2 2}Ａｓ_{0 . 4 9}Ｐ_{0 . 5 1}サブチャネル層１３３
を１０ｎｍ、アンドープＩｎ_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓ
チャネル層３４を２０ｎｍ、アンドープＩｎ_{0 . 5 2}Ａ
ｌ_{0 . 4 8}Ａｓスペーサ層（図には示していない）を２
ｎｍ、Ｓｉを４×１０^{1 8}ｃｍ^{- 3}程度ドープしたｎ型
Ｉｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓ層３５を１５ｎｍ、アン
ドープＩｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓショットキー層
（図には示していない）を２０ｎｍ、Ｓｉを５×１０
^{1 8}ｃｍ^{- 3}程度ドープしたｎ型Ｉｎ_{0 . 5 3}Ｇａ
_{0 . 4 7}Ａｓ層コンタクト層３６を４０ｎｍ、この順序
でエピタキシャル成長する。ｎ型Ｉｎ_{0 . 5 3}Ｇａ
_{0 . 4 7}Ａｓコンタクト層３６上にＡｕＧｅ／Ｎｉ金属
からなるソース電極６とドレイン電極７を形成した後、
温度４２０℃程度の熱処理によってオーム性接触を形成
する。次に、ｎ型Ｉｎ_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓコンタ
クト層をエッチング除去したりセス部にアルミニウム
（Ａｌ）からなるゲート電極５を形成する。

【００３１】このようにして作製された電界効果トラン
ジスタのゲート直下では、電子がアンドープＩｎ
_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓチャネル層３４とアンドープ
Ｉｎ_{0 . 78}Ｇａ_{0 . 2 2}Ａｓ_{0 . 4 9}Ｐ_{0 . 5 1}サブ
チャネル層１３３の両方に分布して存在する。さらに、
ソース・ドレイン間に印加するバイアス電圧を増加させ
ると、チャネルを走行する電子のエネルギーが増加し、
実空間遷移によってアンドープＩｎ_{0 . 7 8}Ｇａ
_{0 . 2 2}Ａｓ_{0 . 4 9}Ｐ_{0 . 5 1}サブチャネル層に存在
する電子の割合が増加する。したがって、ソース・ドレ
イン間バイアス電圧が低い動作領域ではＩｎＧａＡｓ材
料の低電界動作領域での良好な電子輸送特性が利用で
き、ソース・ドレイン間バイアス電圧が高くなった高電
界動作領域ではＩｎＧａＡｓＰ材料の高電界特性を反映
した良好な電子輸送特性が利用できる。

【００３２】この第３の実施例に示す電界効果トランジ
スタはマイクロ波やミリ波領域で高い電力利得を示す。
したがって、低雑音増幅器、広帯域増幅器、中出力用増
幅器などのアナログ応用からデジタル応用に至る広い用
途に利用することができる。

【００３３】図７は、本発明の電界効果トランジスタの
第４の実施例の断面構造を示す模式図である。図におい
て、１３２はｎ型不純物を含む第１のＩｎＡｌＡｓ層、
１３５はｎ型不純物を含む第２のＩｎＡｌＡｓ層であ
る。前述の実施例と同様に、ＩｎＧａＡｓ層３４やＩｎ
ＡｌＡｓ層１３２、１３５の組成や不純物濃度分布はデ
バイスの目的に応じて設定すればよい。

【００３４】図８は本実施例のトランジスタ構造のゲー
ト直下でのエネルギーバンド図（実線）と熱平衡時の電
子濃度分布図（破線）を示したものである。電子は、ア
ンドープＩｎＧａＡｓ層３４の内部ばかりでなく、その
一部がアンドープＩｎＧａＡｓＰ層１３３にも及んで分
布する。

【００３５】このような電界効果トランジスタは以下の
ようにして作製することができる。まず、半絶縁性Ｉｎ
Ｐ基板３１上に有機金属気相成長法（ＭＯＣＶＤ）によ
り、アンドープＩｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓバッファ
層３２を８００ｎｍ、Ｓｉを５×１０^{1 7}ｃｍ^{- 3}程度
ドープしたｎ型Ｉｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓ層１３２
を１０ｎｍ、アンドープＩｎ_{0 . 7 8}Ｇａ_{0 . 2 2}Ａｓ
_{0 . 4 9}Ｐ_{0 . 5 1}サブチャネル層１３３を１０ｎｍ、
アンドープＩｎ_{0 . 5 3 Ｇ}ａ_{0 . 4 7}Ａｓチャネル層３
４を２０ｎｍ、アンドープＩｎ_{0 . 5 2}Ａｌ_{0 . 4 8}Ａ
ｓスペーサ層（図示していない）を例えば２ｎｍ、Ｓｉ
を２×１０^{1 8}ｃｍ^{- 3}程度ドープしたｎ型Ｉｎ
_{0 . 5 2}Ａｌ_{0 . 4 8}Ａｓ層１３５を１５ｎｍ、アンド
ープＩｎ_{0 . 52}Ａｌ_{0 . 4 8}Ａｓショットキー層（図
示していない）を２０ｎｍ、Ｓｉを５×１０^{1 8}ｃｍ
^{- 3}程度ドープしたｎ型Ｉｎ_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓ
コンタクト層３６を４０ｎｍ、この順序でエピタキシャ
ル成長する。ｎ型Ｉｎ_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓコンタ
クト層上にＡｕＧｅ／Ｎｉ金属からなるソース電極６と
ドレイン電極７を形成した後、温度４２０℃程度の熱処
理によってオーム性接触を形成する。次に、ｎ型Ｉｎ
_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓコンタクト層をエッチング除
去したリセス部にアルミニウム（Ａｌ）からなるゲート
電極５を形成する。

【００３６】このようにして作製された電界効果トラン
ジスタのゲート直下では、電子がアンドープＩｎ
_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓチャネル層３４とアンドープ
Ｉｎ_{0 . 78}Ｇａ_{0 . 2 2}Ａｓ_{0 . 4 9}Ｐ_{0 . 5 1}サブ
チャネル層１３３の両方に分布して存在する。さらに、
ソース・ドレイン間に印加するバイアス電圧を増加させ
ると、チャネルを走行する電子のエネルギーが増加し、
実空間遷移によってアンドープＩｎ_{0 . 7 8}Ｇａ
_{0 . 2 2}Ａｓ_{0 . 4 9}Ｐ_{0 . 5 1}サブチャネル層に存在
する電子の割合が増加する。したがって、ソース・ドレ
イン間バイアス電圧が低い動作領域ではＩｎＧａＡｓ材
料の低電界動作領域での良好な電子輸送特性が利用で
き、ソース・ドレイン間バイアス電圧が高くなった高電
界動作領域ではＩｎＧａＡｓＰ材料の高電界特性を反映
した良好な電子輸送特性が利用できる。

【００３７】この第４の実施例に示す電界効果トランジ
スタの特徴は、アンドープＩｎＧａＡｓチャネル層とア
ンドープＩｎＧａＡｓＰサブチャネル層の２層を挟ん
で、上下に２層のｎ型ＩｎＡｌＡｓ層が存在することで
ある。したがって、第３の実施例に示した構造に比べて
この第４の電界効果トランジスタにおいては、ゲート電
極側にある上層のｎ型ＩｎＡｌＡｓ層のドナー濃度を低
く設定しても、下層のｎ型ＩｎＡｌＡｓ層のドナー濃度
を適切な値に設定することにより、所望のしきい値電圧
を得ることが可能となる。ゲート電極側のｎ型ＩｎＡｌ
Ａｓ層のドナー濃度はゲート・ドレイン間耐圧の決定に
大きな影響を及ぼし、通常このドナー濃度を低く設定す
ることによって大きなゲート・ドレイン間耐圧が得られ
る。すなわち、この第４の実施例に示す電界効果トラン
ジスタは、マイクロ波やミリ波領域での高出力増幅器や
発振器などの大振幅動作を伴うアナログ応用やデジタル
応用により広く利用することができる。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
低電界動作領域で優れた電子輸送特性を示すＩｎＧａＡ
ｓ材料と、高電界動作領域で優れた電子輸送特性を示す
ＩｎＰまたはＩｎＧａＡｓＰ材料の両方の長所を活用で
きる電界効果トランジスタが実現できる。さらに、本発
明の電界効果トランジスタにおいては、サブチャネル層
を形成するＩｎＰ層またはＩｎＧａＡｓＰ層をアンドー
プとして用いることができるため、イオン化不純物散乱
に起因する電子移動度やドリフト速度の低下はない。

【図面の簡単な説明】

【図１】本発明の電界効果トランジスタの第１の実施例
の断面構造を示す模式図である。

【図２】本発明の第１の実施例に示す電界効果トランジ
スタのゲート直下でのエネルギーバンド図と熱平衡時の
電子濃度分布図である。

【図３】本発明の電界効果トランジスタの第２の実施例
の断面構造を示す模式図である。

【図４】本発明の第２の実施例に示す電界効果トランジ
スタのゲート直下でのエネルギーバンド図と熱平衡時の
電子濃度分布図である。

【図５】本発明の電界効果トランジスタの第３の実施例
の断面構造を示す模式図である。

【図６】本発明の第３の実施例を示す電界効果トランジ
スタのゲート直下でのエネルギーバンド図と熱平衡時の
電子濃度分布図である。

【図７】本発明の電界効果トランジスタの第４の実施例
の断面構造を示す模式図である。

【図８】本発明の第４の実施例に示す電界効果トランジ
スタのゲート直下でのエネルギーバンド図と熱平衡時の
電子濃度分布図である。

【図９】従来技術による電界効果トランジスタの断面構
造図である。

【図１０】別の従来技術による電界効果トランジスタの
断面構造図である。

【図１１】ＧａＡｓ、Ｉｎ_{0 . 5 3}Ｇａ_{0 . 4 7}Ａｓ、
Ｉｎ_{0 . 7 8}Ｇａ_{0 . 2 2}Ａｓ_{0. 4 9}Ｐ_{0 . 5 1}、お
よびＩｎＰの各ドリフト速度−電界特性を示す図であ
る。

【符号の説明】

１アンドープＧａＡｓチャネル層。２アンドープＡｌＧａＡｓスペーサ層３ｎ型ＡｌＧａＡｓドナー層４ｎ型ＧａＡｓコンタクト層５ゲート電極６ソース電極７ドレイン電極１１アンドープＩｎＡｌＡｓ層バッファ層１２ｎ型ＩｎＰ層ドナー層１３アンドープＩｎＧａＡｓチャネル層１４ｎ型ＩｎＡｌＡｓ層ドナー層１５ｎ型ＩｎＧａＡｓコンタクト層３１半絶縁性ＩｎＰ層基板３２アンドープＩｎＡｌＡｓ層３３アンドープＩｎＰ層３４アンドープＩｎＧａＡｓ層３５ｎ型不純物を含む第１のＩｎＡｌＡｓ層３６ｎ型ＩｎＧａＡｓコンタクト層１３２ｎ型不純物を含む第１のＩｎＡｌＡｓ層１３３アンドープＩｎＧａＡｓＰ層１３５ｎ型不純物を含む第２のＩｎＡｌＡｓ層

Claims

【特許請求の範囲】

【請求項１】半導体基板上にアンドープＩｎＡｌＡｓ
層とアンドープＩｎＰ層とｎ型不純物を含むＩｎＡｌＡ
ｓ層がこの順で積層され、前記アンドープＩｎＧａＡｓ
層および前記アンドープＩｎＰ層に蓄積した電子が電流
路を形成する電界効果トランジスタであって、前記ｎ型
不純物を含むＩｎＡｌＡｓ層上にゲート電極を配設して
なることを特徴とする電界効果トランジスタ。
【請求項２】半導体基板上にｎ型不純物を含む第１の
ＩｎＡｌＡｓ層とアンドープＩｎＰ層とアンドープＩｎ
ＧａＡｓ層とｎ型不純物を含む第２のＩｎＡｌＡｓ層が
この順で積層され、前記アンドープＩｎＧａＡｓ層およ
び前記アンドープＩｎＰ層に蓄積した電子が電流路を形
成する電界効果トランジスタであって、前記ｎ型不純物
を含む第２のＩｎＡｌＡｓ層上にゲート電極を配設して
なることを特徴とする電界効果トランジスタ。
【請求項３】半導体基板上にアンドープＩｎＡｌＡｓ
層とアンドープＩｎＧａＡｓＰ層とアンドープＩｎＧａ
Ａｓ層とｎ型不純物を含むＩｎＡｌＡｓ層がこの順で積
層され、前記アンドープＩｎＧａＡｓ層および前記アン
ドープＩｎＧａＡｓＰ層に蓄積した電子が電流路を形成
する電界効果トランジスタであって、前記ｎ型不純物を
含むＩｎＡｌＡｓ層上にゲート電極を配設してなること
を特徴とする電界効果トランジスタ。
【請求項４】半導体基板上にｎ型不純物を含む第１の
ＩｎＡｌＡｓ層とアンドープＩｎＧａＡｓＰ層とアンド
ープＩｎＧａＡｓ層とｎ型不純物を含む第２のＩｎＡｌ
Ａｓ層がこの順で積層され、前記アンドープＩｎＧａＡ
ｓ層および前記アンドープＩｎＧａＡｓＰ層に蓄積した
電子が電流路を形成する電界効果トランジスタであっ
て、前記ｎ型不純物を含む第２のＩｎＡｌＡｓ層上にゲ
ート電極を配設してなることを特徴とする電界効果トラ
ンジスタ。