JPH0715316A - Ｅｃｌ出力回路 - Google Patents
Ｅｃｌ出力回路Info
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- JPH0715316A JPH0715316A JP18089593A JP18089593A JPH0715316A JP H0715316 A JPH0715316 A JP H0715316A JP 18089593 A JP18089593 A JP 18089593A JP 18089593 A JP18089593 A JP 18089593A JP H0715316 A JPH0715316 A JP H0715316A
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Abstract
(57)【要約】
【目的】 簡単な回路を追加するのみで、パワーセーブ
時の消費電力を低減し得るＥＣＬ出力回路を提供する。 【構成】 パワーセーブ機能を有するＥＣＬ出力回路に
おいて、ＧＮＤ端子１に一端が接続された抵抗Ｒ２１、
この抵抗Ｒ２１の他端とＶEE電源端子２との間に直列に
接続されたトランジスタＱ２１及び抵抗Ｒ２２からなる
電流源、並びに抵抗Ｒ２１の他端にベースが接続されか
つ最終段の差動アンプ１０の一方のトランジスタＱ１１
のベースにエミッタが接続された制御トランジスタＱ２
２によって構成された制御回路２２を設け、パワーセー
ブ時に、この制御回路２２の作用によって差動アンプ１
０のトランジスタＱ１１をオン状態とし、出力トランジ
スタＱ１３の出力レベルを低レベルに固定する。
時の消費電力を低減し得るＥＣＬ出力回路を提供する。 【構成】 パワーセーブ機能を有するＥＣＬ出力回路に
おいて、ＧＮＤ端子１に一端が接続された抵抗Ｒ２１、
この抵抗Ｒ２１の他端とＶEE電源端子２との間に直列に
接続されたトランジスタＱ２１及び抵抗Ｒ２２からなる
電流源、並びに抵抗Ｒ２１の他端にベースが接続されか
つ最終段の差動アンプ１０の一方のトランジスタＱ１１
のベースにエミッタが接続された制御トランジスタＱ２
２によって構成された制御回路２２を設け、パワーセー
ブ時に、この制御回路２２の作用によって差動アンプ１
０のトランジスタＱ１１をオン状態とし、出力トランジ
スタＱ１３の出力レベルを低レベルに固定する。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬ(emitter coupl
ed logic) 出力回路に関し、特にパワーセーブ機能を有
するＥＣＬ出力回路に関する。
ed logic) 出力回路に関し、特にパワーセーブ機能を有
するＥＣＬ出力回路に関する。
【０００２】
【従来の技術】パワーセーブ機能を有するＥＣＬ出力回
路として、従来、図２に示す如き回路構成のものが知ら
れている。図２において、エミッタが共通接続されて差
動動作をなす差動トランジスタ対Ｑ１，Ｑ２と、これら
差動トランジスタ対Ｑ１，Ｑ２の各コレクタとＧＮＤ端
子１との間にそれぞれ接続された抵抗Ｒ１，Ｒ２と、差
動トランジスタ対Ｑ１，Ｑ２のエミッタ共通接続点とＶ
EE電源端子２との間に直列に接続されたトランジスタＱ
３及び抵抗Ｒ３によって差動アンプ３が構成されてい
る。この差動アンプ３において、差動トランジスタ対Ｑ
１，Ｑ２の各ベースは入力端子４，５にそれぞれ接続さ
れている。
路として、従来、図２に示す如き回路構成のものが知ら
れている。図２において、エミッタが共通接続されて差
動動作をなす差動トランジスタ対Ｑ１，Ｑ２と、これら
差動トランジスタ対Ｑ１，Ｑ２の各コレクタとＧＮＤ端
子１との間にそれぞれ接続された抵抗Ｒ１，Ｒ２と、差
動トランジスタ対Ｑ１，Ｑ２のエミッタ共通接続点とＶ
EE電源端子２との間に直列に接続されたトランジスタＱ
３及び抵抗Ｒ３によって差動アンプ３が構成されてい
る。この差動アンプ３において、差動トランジスタ対Ｑ
１，Ｑ２の各ベースは入力端子４，５にそれぞれ接続さ
れている。
【０００３】パワーセーブ（ＰＳ）時には、ＰＳ信号が
制御端子６を介して基準電圧回路７に供給される。基準
電圧回路７は、パワーセーブオフ時にはトランジスタＱ
３のベースに所定の基準電圧を与えて当該トランジスタ
Ｑ３をオン状態とし、パワーセーブ時にはＰＳ信号に応
答してトランジスタＱ３をオフ状態とする。差動アンプ
３の２つの出力は、エミッタフォロワ回路８，９を介し
て最終段の差動アンプ１０に供給される。エミッタフォ
ロワ回路８は、コレクタがＧＮＤ端子１に接続されかつ
差動アンプ１の一方の出力をベース入力とするトランジ
スタＱ４と、このトランジスタＱ４のエミッタにコレク
タ及びベースが共通接続されたダイオード接続のトラン
ジスタＱ５と、このトランジスタＱ５のエミッタとＶEE
電源端子２との間に直列に接続されたトランジスタＱ６
及び抵抗Ｒ４によって構成されている。
制御端子６を介して基準電圧回路７に供給される。基準
電圧回路７は、パワーセーブオフ時にはトランジスタＱ
３のベースに所定の基準電圧を与えて当該トランジスタ
Ｑ３をオン状態とし、パワーセーブ時にはＰＳ信号に応
答してトランジスタＱ３をオフ状態とする。差動アンプ
３の２つの出力は、エミッタフォロワ回路８，９を介し
て最終段の差動アンプ１０に供給される。エミッタフォ
ロワ回路８は、コレクタがＧＮＤ端子１に接続されかつ
差動アンプ１の一方の出力をベース入力とするトランジ
スタＱ４と、このトランジスタＱ４のエミッタにコレク
タ及びベースが共通接続されたダイオード接続のトラン
ジスタＱ５と、このトランジスタＱ５のエミッタとＶEE
電源端子２との間に直列に接続されたトランジスタＱ６
及び抵抗Ｒ４によって構成されている。
【０００４】エミッタフォロワ回路９も同様に、トラン
ジスタＱ７、ダイオード接続のトランジスタＱ８、トラ
ンジスタＱ９及び抵抗Ｒ６によって構成されている。ト
ランジスタＱ６，Ｑ９の各ベースには、可変電圧源１１
によって所定のバイアス電圧ＶBIASが印加される。差動
アンプ１０は、エミッタが共通接続されて差動動作をな
す差動トランジスタ対Ｑ１０，Ｑ１１と、一方のトラン
ジスタＱ１１のコレクタとＧＮＤ端子１との間に接続さ
れた抵抗Ｒ６と、差動トランジスタ対Ｑ１０，Ｑ１１の
エミッタ共通接続点とＶEE電源端子２との間に直列に接
続されたトランジスタＱ１２及び抵抗Ｒ７によって構成
されている。
ジスタＱ７、ダイオード接続のトランジスタＱ８、トラ
ンジスタＱ９及び抵抗Ｒ６によって構成されている。ト
ランジスタＱ６，Ｑ９の各ベースには、可変電圧源１１
によって所定のバイアス電圧ＶBIASが印加される。差動
アンプ１０は、エミッタが共通接続されて差動動作をな
す差動トランジスタ対Ｑ１０，Ｑ１１と、一方のトラン
ジスタＱ１１のコレクタとＧＮＤ端子１との間に接続さ
れた抵抗Ｒ６と、差動トランジスタ対Ｑ１０，Ｑ１１の
エミッタ共通接続点とＶEE電源端子２との間に直列に接
続されたトランジスタＱ１２及び抵抗Ｒ７によって構成
されている。
【０００５】トランジスタＱ１２のベースにも、可変電
圧源１１によって所定のバイアス電圧ＶBIASが印加され
る。この可変電圧源１１は、パワーセーブ時にはＰＳ信
号に応答してバイアス電圧ＶBIASの発生を停止するよう
に構成されている。これにより、パワーセーブ時に、ト
ランジスタＱ６，Ｑ９，Ｑ１２がオフ状態となる。トラ
ンジスタＱ１１のコレクタ出力は、出力トランジスタＱ
１３を通して出力端子１２から導出される。
圧源１１によって所定のバイアス電圧ＶBIASが印加され
る。この可変電圧源１１は、パワーセーブ時にはＰＳ信
号に応答してバイアス電圧ＶBIASの発生を停止するよう
に構成されている。これにより、パワーセーブ時に、ト
ランジスタＱ６，Ｑ９，Ｑ１２がオフ状態となる。トラ
ンジスタＱ１１のコレクタ出力は、出力トランジスタＱ
１３を通して出力端子１２から導出される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の従来のＥＣＬ出力回路では、パワーセーブ機能を働
かせると、出力トランジスタＱ１３の出力レベルが高レ
ベルに持ち上がってしまうため、出力終端の消費電力が
増大するという問題があった。すなわち、パワーセーブ
時に、可変電圧源１１のバイアス電圧ＶBIASが０Ｖに近
づくと、トランジスタＱ１２がオフ状態となる。これに
より、抵抗Ｒ６には出力トランジスタＱ１３のベース電
流しか流れないことから、トランジスタＱ１３のベース
電位がほぼ０Ｖとなるため、トランジスタＱ１３の出力
レベルが高レベルとなる。
成の従来のＥＣＬ出力回路では、パワーセーブ機能を働
かせると、出力トランジスタＱ１３の出力レベルが高レ
ベルに持ち上がってしまうため、出力終端の消費電力が
増大するという問題があった。すなわち、パワーセーブ
時に、可変電圧源１１のバイアス電圧ＶBIASが０Ｖに近
づくと、トランジスタＱ１２がオフ状態となる。これに
より、抵抗Ｒ６には出力トランジスタＱ１３のベース電
流しか流れないことから、トランジスタＱ１３のベース
電位がほぼ０Ｖとなるため、トランジスタＱ１３の出力
レベルが高レベルとなる。
【０００７】ここで、本回路が図２に点線で示すよう
に、例えば５０Ωで−２ＶのＶTT電源に終端しているも
のと仮定すると、高レベルが−０．９Ｖのとき、５０Ω
の両端の電位差が１．１Ｖとなるから２２ｍＡの電流が
流れ、低レベルが−１．８Ｖのとき、５０Ωの両端の電
位差が０．２Ｖとなるから４ｍＡの電流が流れることに
なる。したがって、高レベル出力と低レベル出力では、
１出力端子毎に３６ｍＷ（＝１８ｍＡ×２Ｖ）の消費電
力差が生じてしまう。そこで、本発明は、簡単な回路を
追加するのみで、パワーセーブ時の消費電力を低減し得
るＥＣＬ出力回路を提供することを目的とする。
に、例えば５０Ωで−２ＶのＶTT電源に終端しているも
のと仮定すると、高レベルが−０．９Ｖのとき、５０Ω
の両端の電位差が１．１Ｖとなるから２２ｍＡの電流が
流れ、低レベルが−１．８Ｖのとき、５０Ωの両端の電
位差が０．２Ｖとなるから４ｍＡの電流が流れることに
なる。したがって、高レベル出力と低レベル出力では、
１出力端子毎に３６ｍＷ（＝１８ｍＡ×２Ｖ）の消費電
力差が生じてしまう。そこで、本発明は、簡単な回路を
追加するのみで、パワーセーブ時の消費電力を低減し得
るＥＣＬ出力回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載のＥＣＬ出
力回路は、２入力に応じて差動動作をなす差動アンプ
と、この差動アンプを構成する差動トランジスタ対の一
方のトランジスタのコレクタにベースが接続された出力
トランジスタとを具備し、かつパワーセーブ機能を有す
るＥＣＬ出力回路において、パワーセーブ時に上記出力
トランジスタの出力レベルを低レベルに固定する制御回
路を備えたことを特徴とする。請求項２記載のＥＣＬ出
力回路は、請求項１記載のＥＣＬ出力回路において、上
記制御回路が、第１の電源に一端が接続された抵抗と、
この抵抗の他端と第２の電源との間に接続されてパワー
セーブ時に不活性状態となる電流源と、上記抵抗の他端
にベースが接続されかつ上記一方のトランジスタのベー
スにエミッタが接続された制御トランジスタとを有する
ことを特徴とする。
力回路は、２入力に応じて差動動作をなす差動アンプ
と、この差動アンプを構成する差動トランジスタ対の一
方のトランジスタのコレクタにベースが接続された出力
トランジスタとを具備し、かつパワーセーブ機能を有す
るＥＣＬ出力回路において、パワーセーブ時に上記出力
トランジスタの出力レベルを低レベルに固定する制御回
路を備えたことを特徴とする。請求項２記載のＥＣＬ出
力回路は、請求項１記載のＥＣＬ出力回路において、上
記制御回路が、第１の電源に一端が接続された抵抗と、
この抵抗の他端と第２の電源との間に接続されてパワー
セーブ時に不活性状態となる電流源と、上記抵抗の他端
にベースが接続されかつ上記一方のトランジスタのベー
スにエミッタが接続された制御トランジスタとを有する
ことを特徴とする。
【０００９】
【作用】請求項１記載のＥＣＬ出力回路において、パワ
ーセーブ時に出力トランジスタの出力レベルを、制御回
路の作用によって低レベルに固定すると、出力終端の抵
抗での電力消費が、高レベル固定の場合に比して大幅に
少なくなる。よって、この電力低減分だけパワーセーブ
時の出力終端での消費電力を低減できる。また、請求項
２記載のＥＣＬ出力回路によれば、上記制御回路を抵
抗、電流源及び制御トランジスタによって構成すること
で、所期の目的を簡単な回路を追加するのみで達成でき
る。
ーセーブ時に出力トランジスタの出力レベルを、制御回
路の作用によって低レベルに固定すると、出力終端の抵
抗での電力消費が、高レベル固定の場合に比して大幅に
少なくなる。よって、この電力低減分だけパワーセーブ
時の出力終端での消費電力を低減できる。また、請求項
２記載のＥＣＬ出力回路によれば、上記制御回路を抵
抗、電流源及び制御トランジスタによって構成すること
で、所期の目的を簡単な回路を追加するのみで達成でき
る。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明によるＥＣＬ出力回路の一
実施例を示す回路図である。図１において、入力段の差
動アンプ３は、エミッタが共通接続されて差動動作をな
す差動トランジスタ対Ｑ１，Ｑ２と、これら差動トラン
ジスタ対Ｑ１，Ｑ２の各コレクタとＧＮＤ（第１の電
源）端子１との間に接続された抵抗Ｒ１，Ｒ２と、差動
トランジスタ対Ｑ１，Ｑ２のエミッタ共通接続点とＶEE
電源（第２の電源）端子２との間に直列に接続されたト
ランジスタＱ３及び抵抗Ｒ３によって構成されている。
この差動アンプ３において、差動トランジスタ対Ｑ１，
Ｑ２の各ベースは入力端子４，５にそれぞれ接続されて
いる。
に説明する。図１は、本発明によるＥＣＬ出力回路の一
実施例を示す回路図である。図１において、入力段の差
動アンプ３は、エミッタが共通接続されて差動動作をな
す差動トランジスタ対Ｑ１，Ｑ２と、これら差動トラン
ジスタ対Ｑ１，Ｑ２の各コレクタとＧＮＤ（第１の電
源）端子１との間に接続された抵抗Ｒ１，Ｒ２と、差動
トランジスタ対Ｑ１，Ｑ２のエミッタ共通接続点とＶEE
電源（第２の電源）端子２との間に直列に接続されたト
ランジスタＱ３及び抵抗Ｒ３によって構成されている。
この差動アンプ３において、差動トランジスタ対Ｑ１，
Ｑ２の各ベースは入力端子４，５にそれぞれ接続されて
いる。
【００１１】パワーセーブ（ＰＳ）時には、ＰＳ信号が
制御端子６を介して基準電圧回路７に供給される。基準
電圧回路７は、パワーセーブオフ時には、トランジスタ
Ｑ３のベースに所定の基準電圧を与えて当該トランジス
タＱ３をオン状態とし、パワーセーブ時にはＰＳ信号に
応答してトランジスタＱ３をオフ状態とする。差動アン
プ３の２つの出力は、エミッタフォロワ回路８，９を介
して最終段の差動アンプ１０に供給される。エミッタフ
ォロワ回路８は、コレクタがＧＮＤ端子１に接続されか
つ差動アンプ１の一方の出力をベース入力とするトラン
ジスタＱ４と、このトランジスタＱ４のエミッタにコレ
クタ及びベースが共通接続されたダイオード接続のトラ
ンジスタＱ５と、このトランジスタＱ５のエミッタとＶ
EE電源端子２との間に直列に接続されたトランジスタＱ
６及び抵抗Ｒ４によって構成されている。
制御端子６を介して基準電圧回路７に供給される。基準
電圧回路７は、パワーセーブオフ時には、トランジスタ
Ｑ３のベースに所定の基準電圧を与えて当該トランジス
タＱ３をオン状態とし、パワーセーブ時にはＰＳ信号に
応答してトランジスタＱ３をオフ状態とする。差動アン
プ３の２つの出力は、エミッタフォロワ回路８，９を介
して最終段の差動アンプ１０に供給される。エミッタフ
ォロワ回路８は、コレクタがＧＮＤ端子１に接続されか
つ差動アンプ１の一方の出力をベース入力とするトラン
ジスタＱ４と、このトランジスタＱ４のエミッタにコレ
クタ及びベースが共通接続されたダイオード接続のトラ
ンジスタＱ５と、このトランジスタＱ５のエミッタとＶ
EE電源端子２との間に直列に接続されたトランジスタＱ
６及び抵抗Ｒ４によって構成されている。
【００１２】エミッタフォロワ回路９も同様に、トラン
ジスタＱ７、ダイオード接続のトランジスタＱ８、トラ
ンジスタＱ９及び抵抗Ｒ６によって構成されている。ト
ランジスタＱ６，Ｑ９の各ベースには、固定電圧源２１
によって例えば１．３Ｖの固定のバイアス電圧ＶBIASが
印加されている。最終段の差動アンプ１０は、エミッタ
が共通接続されて差動動作をなす差動トランジスタ対Ｑ
１０，Ｑ１１と、一方のトランジスタＱ１１のコレクタ
とＧＮＤ端子１との間に接続された抵抗Ｒ６と、差動ト
ランジスタ対Ｑ１０，Ｑ１１のエミッタ共通接続点とＶ
EE電源端子２との間に直列に接続されたトランジスタＱ
１２及び抵抗Ｒ７によって構成されている。
ジスタＱ７、ダイオード接続のトランジスタＱ８、トラ
ンジスタＱ９及び抵抗Ｒ６によって構成されている。ト
ランジスタＱ６，Ｑ９の各ベースには、固定電圧源２１
によって例えば１．３Ｖの固定のバイアス電圧ＶBIASが
印加されている。最終段の差動アンプ１０は、エミッタ
が共通接続されて差動動作をなす差動トランジスタ対Ｑ
１０，Ｑ１１と、一方のトランジスタＱ１１のコレクタ
とＧＮＤ端子１との間に接続された抵抗Ｒ６と、差動ト
ランジスタ対Ｑ１０，Ｑ１１のエミッタ共通接続点とＶ
EE電源端子２との間に直列に接続されたトランジスタＱ
１２及び抵抗Ｒ７によって構成されている。
【００１３】トランジスタＱ１２のベースにも、固定電
圧源２１によって１．３Ｖの固定のバイアス電圧ＶBIAS
が印加されている。ところで、最終段の差動アンプ１０
の出力振幅は、ＥＣＬの仕様によって０．８Ｖ程度に決
まっているため、トランジスタＱ１１の飽和を避けるに
は、トランジスタのベース・エミッタ間電圧をＶBEとす
ると、ベース入力がＧＮＤレベルから２ＶBE以上の電位
差だけ下がっている必要がある。これを実現するため
に、エミッタフォロワ回路８，９には、ダイオード接続
のトランジスタＱ５，Ｑ８が設けられている。なお、ト
ランジスタＱ５，Ｑ８の代わりに、差動アンプ３の抵抗
Ｒ１，Ｒ２のＧＮＤ側に共通ダイオードを配置しても良
い。
圧源２１によって１．３Ｖの固定のバイアス電圧ＶBIAS
が印加されている。ところで、最終段の差動アンプ１０
の出力振幅は、ＥＣＬの仕様によって０．８Ｖ程度に決
まっているため、トランジスタＱ１１の飽和を避けるに
は、トランジスタのベース・エミッタ間電圧をＶBEとす
ると、ベース入力がＧＮＤレベルから２ＶBE以上の電位
差だけ下がっている必要がある。これを実現するため
に、エミッタフォロワ回路８，９には、ダイオード接続
のトランジスタＱ５，Ｑ８が設けられている。なお、ト
ランジスタＱ５，Ｑ８の代わりに、差動アンプ３の抵抗
Ｒ１，Ｒ２のＧＮＤ側に共通ダイオードを配置しても良
い。
【００１４】トランジスタＱ１１のコレクタ出力は、出
力トランジスタＱ１３を通して出力端子１２から導出さ
れる。この出力トランジスタＱ１３の出力レベルを、パ
ワーセーブ時に低レベルに固定するために制御回路２２
が設けられている。この制御回路２２は、ＧＮＤ端子１
に一端が接続された抵抗Ｒ２１と、この抵抗Ｒ２１の他
端とＶEE電源端子２との間に直列に接続されたトランジ
スタＱ２１及び抵抗Ｒ２２と、抵抗Ｒ２１の他端にベー
スが接続されかつ差動アンプ１０の一方のトランジスタ
Ｑ１１のベースにエミッタが接続された制御トランジス
タＱ２２と、ＧＮＤ端子１と制御トランジスタＱ２２の
ベースとの間に直列接続されたダイオード接続のトラン
ジスタＱ２３，Ｑ２４とによって構成されている。
力トランジスタＱ１３を通して出力端子１２から導出さ
れる。この出力トランジスタＱ１３の出力レベルを、パ
ワーセーブ時に低レベルに固定するために制御回路２２
が設けられている。この制御回路２２は、ＧＮＤ端子１
に一端が接続された抵抗Ｒ２１と、この抵抗Ｒ２１の他
端とＶEE電源端子２との間に直列に接続されたトランジ
スタＱ２１及び抵抗Ｒ２２と、抵抗Ｒ２１の他端にベー
スが接続されかつ差動アンプ１０の一方のトランジスタ
Ｑ１１のベースにエミッタが接続された制御トランジス
タＱ２２と、ＧＮＤ端子１と制御トランジスタＱ２２の
ベースとの間に直列接続されたダイオード接続のトラン
ジスタＱ２３，Ｑ２４とによって構成されている。
【００１５】この制御回路２２において、トランジスタ
Ｑ２１及び抵抗Ｒ２２は、パワーセーブオフ時には基準
電圧回路７から所定の基準電圧がトランジスタＱ２１の
ベースに印加されることによって活性状態となり、パワ
ーセーブ時には不活性状態となる電流源を構成してい
る。ダイオード接続のトランジスタＱ２３，Ｑ２４は、
基準電圧回路７の基準電圧が高くなり過ぎたとしても、
トランジスタＱ２１を飽和させないようにするためのリ
ミッタを構成している。このリミッタは、必要に応じて
設けられるものであり、必須のものではない。制御トラ
ンジスタＱ２２は、トランジスタＱ５とエミッタが共通
接続されてワイヤードＯＲを構成している。
Ｑ２１及び抵抗Ｒ２２は、パワーセーブオフ時には基準
電圧回路７から所定の基準電圧がトランジスタＱ２１の
ベースに印加されることによって活性状態となり、パワ
ーセーブ時には不活性状態となる電流源を構成してい
る。ダイオード接続のトランジスタＱ２３，Ｑ２４は、
基準電圧回路７の基準電圧が高くなり過ぎたとしても、
トランジスタＱ２１を飽和させないようにするためのリ
ミッタを構成している。このリミッタは、必要に応じて
設けられるものであり、必須のものではない。制御トラ
ンジスタＱ２２は、トランジスタＱ５とエミッタが共通
接続されてワイヤードＯＲを構成している。
【００１６】上記構成の本発明に係るＥＣＬ出力回路に
おいて、制御回路２２の抵抗Ｒ２１の両端にはパワーセ
ーブオフ時に、（Ｒ１・ＩC2＋ＶBE）よりも大きな電圧
が発生するように各定数を設定する。ここで、ＩC2はト
ランジスタＱ２のコレクタ電流である。なお、基準電圧
回路７の基準電圧のバラツキを考慮すると、抵抗Ｒ２１
の両端には、もう少し余分に電圧を発生させておく方が
好ましい。次に、回路動作について説明するに、先ず、
パワーセーブオフ時には、抵抗Ｒ２１の両端に（Ｒ１・
ＩC2＋ＶBE）よりも大きな電圧が発生することから、制
御トランジスタＱ２２はオフ状態にある。したがって、
制御回路２２は、出力トランジスタＱ１３に対して何ら
作用を及ぼさない。
おいて、制御回路２２の抵抗Ｒ２１の両端にはパワーセ
ーブオフ時に、（Ｒ１・ＩC2＋ＶBE）よりも大きな電圧
が発生するように各定数を設定する。ここで、ＩC2はト
ランジスタＱ２のコレクタ電流である。なお、基準電圧
回路７の基準電圧のバラツキを考慮すると、抵抗Ｒ２１
の両端には、もう少し余分に電圧を発生させておく方が
好ましい。次に、回路動作について説明するに、先ず、
パワーセーブオフ時には、抵抗Ｒ２１の両端に（Ｒ１・
ＩC2＋ＶBE）よりも大きな電圧が発生することから、制
御トランジスタＱ２２はオフ状態にある。したがって、
制御回路２２は、出力トランジスタＱ１３に対して何ら
作用を及ぼさない。
【００１７】パワーセーブ時には、差動アンプ３のトラ
ンジスタＱ２及び制御回路２２のトランジスタＱ２１が
共にオフとなるため、差動アンプ３の抵抗Ｒ１，Ｒ２及
び制御回路２２の抵抗２１の両端電圧がほぼ０Ｖにな
る。これにより、制御トランジスタＱ２２のエミッタは
−ＶBE、トランジスタＱ８のエミッタは−２ＶBEとなる
ため、差動アンプ１０のトランジスタＱ１１がオン状態
となる。その結果、抵抗Ｒ６に電流が流れるため、出力
トランジスタＱ１３の出力レベルが低レベルになる。
ンジスタＱ２及び制御回路２２のトランジスタＱ２１が
共にオフとなるため、差動アンプ３の抵抗Ｒ１，Ｒ２及
び制御回路２２の抵抗２１の両端電圧がほぼ０Ｖにな
る。これにより、制御トランジスタＱ２２のエミッタは
−ＶBE、トランジスタＱ８のエミッタは−２ＶBEとなる
ため、差動アンプ１０のトランジスタＱ１１がオン状態
となる。その結果、抵抗Ｒ６に電流が流れるため、出力
トランジスタＱ１３の出力レベルが低レベルになる。
【００１８】上述したように、パワーセーブ機能を有す
るＥＣＬ出力回路において、パワーセーブ機能を働かせ
たときに、制御回路２２によって出力トランジスタＱ１
３の出力レベルを低レベルに固定することにより、パワ
ーセーブ時の出力終端の消費電流を低減できることにな
る。一例として、トランジスタＱ６，Ｑ９，Ｑ１２に流
れる電流を合計しても５ｍＡ程度であり、この場合の消
費電力は２５ｍＷ（＝５ｍＡ×５Ｖ）程度となる。５０
Ω終端の場合は、出力トランジスタＱ１３の出力レベル
が高レベルに固定のときの消費電力は従来の技術の項で
説明したように３６ｍＷとなり、これに比して１出力端
子当り約１０ｍＷ程度消費電力を低減できる。
るＥＣＬ出力回路において、パワーセーブ機能を働かせ
たときに、制御回路２２によって出力トランジスタＱ１
３の出力レベルを低レベルに固定することにより、パワ
ーセーブ時の出力終端の消費電流を低減できることにな
る。一例として、トランジスタＱ６，Ｑ９，Ｑ１２に流
れる電流を合計しても５ｍＡ程度であり、この場合の消
費電力は２５ｍＷ（＝５ｍＡ×５Ｖ）程度となる。５０
Ω終端の場合は、出力トランジスタＱ１３の出力レベル
が高レベルに固定のときの消費電力は従来の技術の項で
説明したように３６ｍＷとなり、これに比して１出力端
子当り約１０ｍＷ程度消費電力を低減できる。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
パワーセーブ機能を有するＥＣＬ出力回路において、パ
ワーセーブ時に、出力トランジスタの出力レベルを低レ
ベルに固定するように構成したので、簡単な回路を追加
するのみで、パワーセーブ時の消費電流を低減できるこ
とになる。
パワーセーブ機能を有するＥＣＬ出力回路において、パ
ワーセーブ時に、出力トランジスタの出力レベルを低レ
ベルに固定するように構成したので、簡単な回路を追加
するのみで、パワーセーブ時の消費電流を低減できるこ
とになる。
【図１】本発明の一実施例を示す回路図である。
【図２】従来例を示す回路図である。
３，１０ 差動アンプ ７ 基準電圧回路 ８，９ エミッタフォロワ回路 １１ 可変電圧源 ２１ 固定電圧源 ２２ 制御回路
Claims (2)
- 【請求項１】 ２入力に応じて差動動作をなす差動アン
プと、この差動アンプを構成する差動トランジスタ対の
一方のトランジスタのコレクタにベースが接続された出
力トランジスタとを具備し、かつパワーセーブ機能を有
するＥＣＬ出力回路であって、 パワーセーブ時に前記出力トランジスタの出力レベルを
低レベルに固定する制御回路を備えたことを特徴とする
ＥＣＬ出力回路。 - 【請求項２】 前記制御回路は、第１の電源に一端が接
続された抵抗と、この抵抗の他端と第２の電源との間に
接続されてパワーセーブ時に不活性状態となる電流源
と、前記抵抗の他端にベースが接続されかつ前記一方の
トランジスタのベースにエミッタが接続された制御トラ
ンジスタとを有することを特徴とする請求項１記載のＥ
ＣＬ出力回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18089593A JPH0715316A (ja) | 1993-06-24 | 1993-06-24 | Ｅｃｌ出力回路 |
| US08/257,150 US5548287A (en) | 1993-06-17 | 1994-06-09 | Analog to digital converter |
| DE69425997T DE69425997T2 (de) | 1993-06-17 | 1994-06-09 | Emitterfolgeschaltung und Analog-Digitalwandler mit einer solchen Schaltung |
| DE69430328T DE69430328D1 (de) | 1993-06-17 | 1994-06-09 | Analog Digital-Umsetzer |
| EP94108893A EP0630103B1 (en) | 1993-06-17 | 1994-06-09 | Emitterfollower circuit and analog to digital converter using such circuit |
| EP97109122A EP0795963B1 (en) | 1993-06-17 | 1994-06-09 | Analog to digital converter |
| KR1019940013586A KR950002247A (ko) | 1993-06-17 | 1994-06-16 | 아날로그 디지탈 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18089593A JPH0715316A (ja) | 1993-06-24 | 1993-06-24 | Ｅｃｌ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715316A true JPH0715316A (ja) | 1995-01-17 |
Family
ID=16091204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18089593A Pending JPH0715316A (ja) | 1993-06-17 | 1993-06-24 | Ｅｃｌ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715316A (ja) |
-
1993
- 1993-06-24 JP JP18089593A patent/JPH0715316A/ja active Pending
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