JPH07147426A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07147426A JPH07147426A JP5292318A JP29231893A JPH07147426A JP H07147426 A JPH07147426 A JP H07147426A JP 5292318 A JP5292318 A JP 5292318A JP 29231893 A JP29231893 A JP 29231893A JP H07147426 A JPH07147426 A JP H07147426A
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- electrode
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- metal
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Abstract
(57)【要約】
【目的】受光および記憶機能を同時に持つ素子を有する
半導体装置を実現する。 【構成】ＧａＡｓ基板１上にＡｓ過剰Ａｌ0.2 Ｇａ0.8
Ａｓ薄膜の中間層２を設け、その上にＡｌ電極３を設け
る。更にＧａＡｓ基板１上にＡｌ電極４を設ける。
半導体装置を実現する。 【構成】ＧａＡｓ基板１上にＡｓ過剰Ａｌ0.2 Ｇａ0.8
Ａｓ薄膜の中間層２を設け、その上にＡｌ電極３を設け
る。更にＧａＡｓ基板１上にＡｌ電極４を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に記憶機能を有する電極の構造に関するものである。
に記憶機能を有する電極の構造に関するものである。
【０００２】
【従来の技術】光デバイスと電子デバイスを一体化させ
た半導体装置（ＯＥＩＣ）は、光の持つ並列性を利用し
た並列信号処理装置として期待されている。ＯＥＩＣで
並列の光信号を演算処理するには記憶機能が必要であ
る。すなわち、入力期間中に個々の受光素子へ与えられ
た信号内容が何らかの形で記憶されたのち、これを読み
とって演算し電気的な出力を行なう。通常、記憶素子は
受光素子と別に設けられる。
た半導体装置（ＯＥＩＣ）は、光の持つ並列性を利用し
た並列信号処理装置として期待されている。ＯＥＩＣで
並列の光信号を演算処理するには記憶機能が必要であ
る。すなわち、入力期間中に個々の受光素子へ与えられ
た信号内容が何らかの形で記憶されたのち、これを読み
とって演算し電気的な出力を行なう。通常、記憶素子は
受光素子と別に設けられる。
【０００３】
【発明が解決しようとする課題】しかしながら、受光素
子と記憶素子の両方を別々に設けることは、ＯＥＩＣの
高集積化には不利である。本発明の目的は、受光と記憶
の機能を同時に持つ素子を有する半導体装置を提供する
ことにある。
子と記憶素子の両方を別々に設けることは、ＯＥＩＣの
高集積化には不利である。本発明の目的は、受光と記憶
の機能を同時に持つ素子を有する半導体装置を提供する
ことにある。
【０００４】
【課題を解決するための手段】第１の発明では、受光・
記憶素子として、金属／半導体構造の電極を作製し、こ
の金属／半導体界面に、化学量論比が１でなくかつ過剰
元素の析出物を含まない化合物半導体の薄膜を中間層と
して挿入する。第２の発明では、中間層と金属とを絶縁
性薄膜で分離する。ここで、中間層となる化合物半導体
の材料は、基板半導体と同じ材料でも異なる材料でも良
く、また、単結晶でも非単結晶でも良い。絶縁性薄膜の
材料には、ＳｉＯ2 ，ＳｉＮx ，ＡｌＮや他の絶縁体、
またＡｌx Ｇａ1-x Ａｓ，Ｉｎx Ｇａ1-x Ｐや他の高抵
抗ワイドバンドギャップ半導体を用いても良く、更に中
間層化合物半導体を酸化，窒化させて形成した酸化膜，
窒化膜でも良い。
記憶素子として、金属／半導体構造の電極を作製し、こ
の金属／半導体界面に、化学量論比が１でなくかつ過剰
元素の析出物を含まない化合物半導体の薄膜を中間層と
して挿入する。第２の発明では、中間層と金属とを絶縁
性薄膜で分離する。ここで、中間層となる化合物半導体
の材料は、基板半導体と同じ材料でも異なる材料でも良
く、また、単結晶でも非単結晶でも良い。絶縁性薄膜の
材料には、ＳｉＯ2 ，ＳｉＮx ，ＡｌＮや他の絶縁体、
またＡｌx Ｇａ1-x Ａｓ，Ｉｎx Ｇａ1-x Ｐや他の高抵
抗ワイドバンドギャップ半導体を用いても良く、更に中
間層化合物半導体を酸化，窒化させて形成した酸化膜，
窒化膜でも良い。
【０００５】第２の発明の構造は、厳密には金属／絶縁
膜／半導体（ＭＩＳ）構造に当たる。しかし、中間層内
の欠陥準位が金属との直接トンネリングでキャリアの捕
獲ないし放出をせぬよう金属と中間層を分離することが
この構造の主旨であり、絶縁性薄膜の抵抗率としてＳｉ
Ｎx やＳｉＯ2 なみの１０15Ωｃｍといった高い値はか
ならずしも要求されない。
膜／半導体（ＭＩＳ）構造に当たる。しかし、中間層内
の欠陥準位が金属との直接トンネリングでキャリアの捕
獲ないし放出をせぬよう金属と中間層を分離することが
この構造の主旨であり、絶縁性薄膜の抵抗率としてＳｉ
Ｎx やＳｉＯ2 なみの１０15Ωｃｍといった高い値はか
ならずしも要求されない。
【０００６】
【作用】発光デバイス、特に発光ダイオードの材料が化
合物半導体に限られることから、ＯＥＩＣの材料には化
合物半導体が主に用いられる。本第１の発明で用いる金
属／半導体構造の半導体装置は、化合物半導体で最も容
易に作製でき集積化に適当な構造である。本発明の化合
物半導体の中間層には、化学量論比ずれによる欠陥が多
数含まれる。例えば、Ｇａ過剰なＧａＡｓ中にはアンチ
サイトガリウムや砒素空孔が多数存在する。また、逆に
砒素過剰なＧａＡｓ中にはアンチサイト砒素やガリウム
空孔が多数存在する。これらの欠陥は、それぞれに特有
の電子的準位を持つ。これらの欠陥準位は概して深く、
捕捉したキャリアを容易に放出しないので、記憶機能を
担わせることができる。析出物は再結合速度を高くし上
記記憶機能を劣化させるので、中間層は析出物を含まな
いものとする。第２の発明では、金属と上記中間層とを
絶縁性薄膜で分離する。これは、中間層に捕捉されたキ
ャリアが金属へトンネリングし記憶保持機能が劣化して
しまうのを有効に防ぐためである。
合物半導体に限られることから、ＯＥＩＣの材料には化
合物半導体が主に用いられる。本第１の発明で用いる金
属／半導体構造の半導体装置は、化合物半導体で最も容
易に作製でき集積化に適当な構造である。本発明の化合
物半導体の中間層には、化学量論比ずれによる欠陥が多
数含まれる。例えば、Ｇａ過剰なＧａＡｓ中にはアンチ
サイトガリウムや砒素空孔が多数存在する。また、逆に
砒素過剰なＧａＡｓ中にはアンチサイト砒素やガリウム
空孔が多数存在する。これらの欠陥は、それぞれに特有
の電子的準位を持つ。これらの欠陥準位は概して深く、
捕捉したキャリアを容易に放出しないので、記憶機能を
担わせることができる。析出物は再結合速度を高くし上
記記憶機能を劣化させるので、中間層は析出物を含まな
いものとする。第２の発明では、金属と上記中間層とを
絶縁性薄膜で分離する。これは、中間層に捕捉されたキ
ャリアが金属へトンネリングし記憶保持機能が劣化して
しまうのを有効に防ぐためである。
【０００７】本発明の装置の構造で受光・記憶動作を得
るには、図１，図２に示すように、中間層２とＡｌ３あ
るいは中間層２とＳｉＮx 膜５とＡｌ３を第１の電極と
し、第２の金属（Ａｌ）電極４を設けてＭＳＭダイオー
ド構造を作製する。電極４の材料は電極３の材料と違っ
ても良い。第１の電極が準バイアスとなるよう第１，第
２の電極間に電圧を印加しつつ、半導体（ＧａＡｓ）基
板１のバンドギャップよりエネルギーの大きなパルス光
（書き込み光）を照射して半導体基板１中にキャリアを
発生させ光電流を誘起する。この時、キャリアの一部が
中間層２内の準位に捕捉される。光照射・電圧印加をや
めても、準位の深さに応じた時間内では捕捉状態が十分
保持される。信号の読みだしには光を照射して欠陥準位
からキャリアを放出させれば良く、この時電極間に電流
が生ずる。この放出電荷量は書き込みの有無に対応す
る。すなわち光入力の有無が受光素子において記憶され
たのち読み出される。さらに、金属／半導体（電極３と
中間層２）接合，あるいは中間層２とＳｉＮx 膜５と電
極３との接合を有する電極を複数と、電極４を１つ設け
ることにより、これら個々の接合電極に入力した蓄積電
荷の和を電極４での電流値から読みとることができる。
すなわち、ある時間内に個々の記憶装置に与えられた入
力信号の和演算が可能になる。
るには、図１，図２に示すように、中間層２とＡｌ３あ
るいは中間層２とＳｉＮx 膜５とＡｌ３を第１の電極と
し、第２の金属（Ａｌ）電極４を設けてＭＳＭダイオー
ド構造を作製する。電極４の材料は電極３の材料と違っ
ても良い。第１の電極が準バイアスとなるよう第１，第
２の電極間に電圧を印加しつつ、半導体（ＧａＡｓ）基
板１のバンドギャップよりエネルギーの大きなパルス光
（書き込み光）を照射して半導体基板１中にキャリアを
発生させ光電流を誘起する。この時、キャリアの一部が
中間層２内の準位に捕捉される。光照射・電圧印加をや
めても、準位の深さに応じた時間内では捕捉状態が十分
保持される。信号の読みだしには光を照射して欠陥準位
からキャリアを放出させれば良く、この時電極間に電流
が生ずる。この放出電荷量は書き込みの有無に対応す
る。すなわち光入力の有無が受光素子において記憶され
たのち読み出される。さらに、金属／半導体（電極３と
中間層２）接合，あるいは中間層２とＳｉＮx 膜５と電
極３との接合を有する電極を複数と、電極４を１つ設け
ることにより、これら個々の接合電極に入力した蓄積電
荷の和を電極４での電流値から読みとることができる。
すなわち、ある時間内に個々の記憶装置に与えられた入
力信号の和演算が可能になる。
【０００８】
【実施例】次に本発明を図面を用いて説明する。図１は
本発明の第１の実施例の断面図である。
本発明の第１の実施例の断面図である。
【０００９】図１において、（１００）ＧａＡｓ基板１
上にＡｓ過剰Ａｌ0.2 Ｇａ0.8 Ａｓ薄膜の中間層２，そ
の上にＡｌからなる電極３を積層する。Ａｓ過剰ＡｌＧ
ａＡｓ中間層２は、Ａｓ／（Ｇａ＋Ａｌ）ビーム比を１
０，基板温度を２００℃，成長速度を０．８μｍ／時と
するＭＢＥ（分子線エピタキシー）法で成長させ、厚さ
を０．５〜１０ｎｍとする。成長後、表面結晶性向上の
ためＡｓ4 を照射しながら４５０℃で５分間熱処理す
る。これにより、濃度約１０19ｃｍ-3の、伝導帯下０．
７〜０．９ｅＶのＡｓアンチサイト欠陥準位を持つ中間
層２が形成される。この上に室温でＡｌ膜をＭＢＥ成長
させたのち、このＡｌ膜を通常のリソグラフィにより整
型し電極３，４とすればＭＳＭダイオードが得られる。
上にＡｓ過剰Ａｌ0.2 Ｇａ0.8 Ａｓ薄膜の中間層２，そ
の上にＡｌからなる電極３を積層する。Ａｓ過剰ＡｌＧ
ａＡｓ中間層２は、Ａｓ／（Ｇａ＋Ａｌ）ビーム比を１
０，基板温度を２００℃，成長速度を０．８μｍ／時と
するＭＢＥ（分子線エピタキシー）法で成長させ、厚さ
を０．５〜１０ｎｍとする。成長後、表面結晶性向上の
ためＡｓ4 を照射しながら４５０℃で５分間熱処理す
る。これにより、濃度約１０19ｃｍ-3の、伝導帯下０．
７〜０．９ｅＶのＡｓアンチサイト欠陥準位を持つ中間
層２が形成される。この上に室温でＡｌ膜をＭＢＥ成長
させたのち、このＡｌ膜を通常のリソグラフィにより整
型し電極３，４とすればＭＳＭダイオードが得られる。
【００１０】尚、基板や中間層及び電極を他の材料から
構成しても同じ記憶機能を有するダイオードを形成する
ことができる。図１を用いて適用例を説明する。
構成しても同じ記憶機能を有するダイオードを形成する
ことができる。図１を用いて適用例を説明する。
【００１１】第１の適用例としては図１において、（１
００）ＧａＡｓ基板１上にＧａ過剰ＧａＡｓ薄膜の中間
層をＡｒイオン照射法で形成後、その上にＴｉＮからな
る電極を積層する。室温でＧａＡｓ基板１の表面にＡｒ
イオンを加速電圧５０〜１００Ｖで１×１０16ｃｍ-2照
射し、基板を４５０℃で５分間熱処理する。これによ
り、濃度１０18〜１０19ｃｍ-3の価電子帯上０．４〜
０．６ｅＶのＧａアンチサイト欠陥準位を持つ、厚さ１
〜３ｎｍの中間層が形成される。この上に室温でＴｉＮ
をスパッタ蒸着させる。ＴｉＮをリソグラフィにより整
型し電極とすればＭＳＭダイオードが得られる。
００）ＧａＡｓ基板１上にＧａ過剰ＧａＡｓ薄膜の中間
層をＡｒイオン照射法で形成後、その上にＴｉＮからな
る電極を積層する。室温でＧａＡｓ基板１の表面にＡｒ
イオンを加速電圧５０〜１００Ｖで１×１０16ｃｍ-2照
射し、基板を４５０℃で５分間熱処理する。これによ
り、濃度１０18〜１０19ｃｍ-3の価電子帯上０．４〜
０．６ｅＶのＧａアンチサイト欠陥準位を持つ、厚さ１
〜３ｎｍの中間層が形成される。この上に室温でＴｉＮ
をスパッタ蒸着させる。ＴｉＮをリソグラフィにより整
型し電極とすればＭＳＭダイオードが得られる。
【００１２】第２の適用例としては図１において、（１
００）ＩｎＰ基板上にＧａ過剰ＧａＡｓ薄膜の中間層、
その上にＡｌからなる電極を積層する。Ｇａ過剰ＧａＡ
ｓ中間層は、Ａｓ4 ／Ｇａビーム比を０．５，基板温度
を２００℃，成長速度を０．８μｍ／時とするＭＢＥ
（分子線エピタキシー）法で成長させ、厚さを０．５〜
５ｎｍとする。成長後、表面結晶性向上のためＡｓ4 を
照射させずに４５０℃で５分間熱処理する。これによ
り、濃度約１０19ｃｍ-3の、価電子帯上０．４〜０．６
ｅＶのＧａアンチサイト欠陥準位を持つＧａＡｓ中間層
が形成される。この上に室温でＡｌをＭＢＥ成長させリ
ソグラフィにより整型し電極とすればＭＳＭダイオード
が得られる。
００）ＩｎＰ基板上にＧａ過剰ＧａＡｓ薄膜の中間層、
その上にＡｌからなる電極を積層する。Ｇａ過剰ＧａＡ
ｓ中間層は、Ａｓ4 ／Ｇａビーム比を０．５，基板温度
を２００℃，成長速度を０．８μｍ／時とするＭＢＥ
（分子線エピタキシー）法で成長させ、厚さを０．５〜
５ｎｍとする。成長後、表面結晶性向上のためＡｓ4 を
照射させずに４５０℃で５分間熱処理する。これによ
り、濃度約１０19ｃｍ-3の、価電子帯上０．４〜０．６
ｅＶのＧａアンチサイト欠陥準位を持つＧａＡｓ中間層
が形成される。この上に室温でＡｌをＭＢＥ成長させリ
ソグラフィにより整型し電極とすればＭＳＭダイオード
が得られる。
【００１３】図２は本発明の第２の実施例の断面図であ
る。図２において、ＧａＡｓ基板１上に第１の実施例と
同様のＡｓ過剰Ａｌ0.2 Ｇａ0.8 Ａｓの中間層２を形成
後、ＳｉＮx 膜５を厚さ０．５〜３ｎｍスパッタ蒸着さ
せ絶縁性薄膜を形成したのち、Ａｌを蒸着する。これを
整形して、中間層２ＡとＡｌ電極３Ａが分離された第１
の電極を作製したのち、ＳｉＮx 膜５を含まない第２の
Ａｌ電極４Ａを形成する。
る。図２において、ＧａＡｓ基板１上に第１の実施例と
同様のＡｓ過剰Ａｌ0.2 Ｇａ0.8 Ａｓの中間層２を形成
後、ＳｉＮx 膜５を厚さ０．５〜３ｎｍスパッタ蒸着さ
せ絶縁性薄膜を形成したのち、Ａｌを蒸着する。これを
整形して、中間層２ＡとＡｌ電極３Ａが分離された第１
の電極を作製したのち、ＳｉＮx 膜５を含まない第２の
Ａｌ電極４Ａを形成する。
【００１４】このように第２の実施例では、絶縁性薄膜
としてＳｉＮx 膜５の挿入により、電極３Ａを順バイア
スし電流を光照射により誘起する書き込み過程での中間
層２Ａから電極３Ａへのキャリア流入が阻まれるため、
中間層２Ａ内の準位にキャリアが捕捉される割合が増加
する。また、書き込み後読み込みまでに生じうるキャリ
ア再放出過程のうち、電極３Ａへのトンネル過程が阻ま
れる。したがって、本第２の実施例では第１の実施例に
くらべ記憶保持性が改善される。
としてＳｉＮx 膜５の挿入により、電極３Ａを順バイア
スし電流を光照射により誘起する書き込み過程での中間
層２Ａから電極３Ａへのキャリア流入が阻まれるため、
中間層２Ａ内の準位にキャリアが捕捉される割合が増加
する。また、書き込み後読み込みまでに生じうるキャリ
ア再放出過程のうち、電極３Ａへのトンネル過程が阻ま
れる。したがって、本第２の実施例では第１の実施例に
くらべ記憶保持性が改善される。
【００１５】
【発明の効果】以上説明したように本発明によれば、受
光と記憶の機能を同時に持つ金属／半導体接合を有する
半導体装置が得られ、ＯＥＩＣの高集積化が可能になる
という効果がある。
光と記憶の機能を同時に持つ金属／半導体接合を有する
半導体装置が得られ、ＯＥＩＣの高集積化が可能になる
という効果がある。
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第２の実施例の断面図。
１ ＧａＡｓ基板 ２，２Ａ 中間層 ３，３Ａ 電極 ４，４Ａ 電極 ５ ＳｉＮx 膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/43
Claims (2)
- 【請求項１】 半導体基板上に化学量論比が１でなくか
つ過剰元素の析出物を含まない化合物半導体薄膜からな
る中間層と金属膜を順次積層して構成される電極を備え
ていることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に化学量論比が１でなくか
つ過剰元素の析出物を含まない化合物半導体薄膜からな
る中間層と絶縁性薄膜と金属膜とを順次積層して構成さ
れる電極を備えていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292318A JPH07147426A (ja) | 1993-11-24 | 1993-11-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292318A JPH07147426A (ja) | 1993-11-24 | 1993-11-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147426A true JPH07147426A (ja) | 1995-06-06 |
Family
ID=17780229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5292318A Pending JPH07147426A (ja) | 1993-11-24 | 1993-11-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147426A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167224B1 (en) | 1997-06-12 | 2007-01-23 | Sharp Kabushiki Kaisha | Vertically-aligned (VA) liquid crystal display device |
| US7570332B2 (en) | 1998-05-16 | 2009-08-04 | Samsung Electronics Co., Ltd. | Liquid crystal displays having multi-domains and a manufacturing method thereof |
| US7583345B2 (en) | 1999-10-01 | 2009-09-01 | Samsung Electronics Co., Ltd. | Liquid crystal display |
| JP2010225981A (ja) * | 2009-03-25 | 2010-10-07 | Fujitsu Ltd | 光半導体素子、集積素子、光半導体素子の製造方法 |
| US9041891B2 (en) | 1997-05-29 | 2015-05-26 | Samsung Display Co., Ltd. | Liquid crystal display having wide viewing angle |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5674969A (en) * | 1979-11-26 | 1981-06-20 | Shunpei Yamazaki | Photoelectric conversion device |
| JPS5674970A (en) * | 1979-11-26 | 1981-06-20 | Shunpei Yamazaki | Photoelectric conversion device and its manufacture |
| JPS60188297A (ja) * | 1984-03-05 | 1985-09-25 | 株式会社ダイフク | 搬送用移動装置の非常時停止方式 |
| JPH03222323A (ja) * | 1990-01-26 | 1991-10-01 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1993
- 1993-11-24 JP JP5292318A patent/JPH07147426A/ja active Pending
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| US7224421B1 (en) | 1997-06-12 | 2007-05-29 | Sharp Kabushiki Kaisha | Vertically-aligned (VA) liquid crystal display device |
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| US7821603B2 (en) | 1997-06-12 | 2010-10-26 | Sharp Kabushiki Kaisha | Vertically-alligned (VA) liquid crystal display device |
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