JPH07147353A - 半導体装置 - Google Patents
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- JPH07147353A JPH07147353A JP5296507A JP29650793A JPH07147353A JP H07147353 A JPH07147353 A JP H07147353A JP 5296507 A JP5296507 A JP 5296507A JP 29650793 A JP29650793 A JP 29650793A JP H07147353 A JPH07147353 A JP H07147353A
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/92—Conductor layers on different levels connected in parallel, e.g. to reduce resistance
Abstract
(57)【要約】
【目的】整合回路を構成する誘電体基板をパッケージ基
体に固着することに起因して発生するパッケージ基体の
ソリを低減させ、信頼性を向上させる。 【構成】誘電体基板の裏面の選択的な部分をそこに形成
されたメタライズにソルダーを接触溶着させることによ
りパッケージ基体に固着する。
体に固着することに起因して発生するパッケージ基体の
ソリを低減させ、信頼性を向上させる。 【構成】誘電体基板の裏面の選択的な部分をそこに形成
されたメタライズにソルダーを接触溶着させることによ
りパッケージ基体に固着する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
にマイクロ波帯で動作するトランジスタやハイブリッド
ＩＣの構造に関する。
にマイクロ波帯で動作するトランジスタやハイブリッド
ＩＣの構造に関する。
【０００２】
【従来の技術】マイクロ波帯で動作する高出力の半導体
装置は、入出力インピーダンスを特性インピーダンス５
０Ωに近ずけるために、半導体パッケージ内部にアルミ
ナ基板に代表される誘電体基板により構成される整合回
路を設けている。
装置は、入出力インピーダンスを特性インピーダンス５
０Ωに近ずけるために、半導体パッケージ内部にアルミ
ナ基板に代表される誘電体基板により構成される整合回
路を設けている。
【０００３】誘電体基板はその両面にメタライズを施し
てキャパシタを構成したり、あるいは誘電体基板の表面
（上面）に選択的にメタライズを施してマイクロストリ
ップラインによる分布定数整合回路を構成する。
てキャパシタを構成したり、あるいは誘電体基板の表面
（上面）に選択的にメタライズを施してマイクロストリ
ップラインによる分布定数整合回路を構成する。
【０００４】そしていずれの場合も従来技術では、誘電
体基板の裏面（下面）の全面にメタライズが施されてそ
のメタライズの全面にソルダーが接触溶着された状態
で、誘電体基板の裏面全面によりパッケージ基体に固着
にされている。
体基板の裏面（下面）の全面にメタライズが施されてそ
のメタライズの全面にソルダーが接触溶着された状態
で、誘電体基板の裏面全面によりパッケージ基体に固着
にされている。
【０００５】図５に従来技術の半導体装置の平面図
（Ａ）、断面図（Ｂ）、誘電体基板の裏面側の平面図
（Ｃ）を示す。尚、（Ｂ）は（Ａ）のＢ−Ｂ’部の断面
図であり、（Ｂ）において各メタライズの断面図示は省
略してある。また、（Ａ）および（Ｃ）において露出す
るメタライズ面はドットで示してある。
（Ａ）、断面図（Ｂ）、誘電体基板の裏面側の平面図
（Ｃ）を示す。尚、（Ｂ）は（Ａ）のＢ−Ｂ’部の断面
図であり、（Ｂ）において各メタライズの断面図示は省
略してある。また、（Ａ）および（Ｃ）において露出す
るメタライズ面はドットで示してある。
【０００６】半導体チップ３４の入力（ＩＮ）側および
出力（ＯＵＴ）側にそれぞれ整合回路を構成する誘電体
基板３５，３６を配置し、これら半導体チップ３４およ
び誘電体基板３５，３６はそれぞれソルダー３７により
半導体パッケージのヒートシンク部となるパッケージ基
体３１の上面に固着されている。誘電体基板３５の表面
３５’には入力側の整合回路を構成するメタライズパタ
ーン４５が形成され、誘電体基板３６の表面３６’には
出力側の整合回路を構成するメタライズパターン４６が
形成され、それぞれ半導体チップ３４のボンディングパ
ッド３８とボンディンワイヤー（図示省略）により接続
されている。そして図５（Ｃ）に示すように、誘電体基
板３５，３６のいずれも裏面３５’’，３６’’の全面
にメタライズ４７か形成され、このメタライズ４７の全
面にソルダー３７が接触するから、誘電体基板３５，３
６は全裏面でパッケージ基体３１に固着されている。
出力（ＯＵＴ）側にそれぞれ整合回路を構成する誘電体
基板３５，３６を配置し、これら半導体チップ３４およ
び誘電体基板３５，３６はそれぞれソルダー３７により
半導体パッケージのヒートシンク部となるパッケージ基
体３１の上面に固着されている。誘電体基板３５の表面
３５’には入力側の整合回路を構成するメタライズパタ
ーン４５が形成され、誘電体基板３６の表面３６’には
出力側の整合回路を構成するメタライズパターン４６が
形成され、それぞれ半導体チップ３４のボンディングパ
ッド３８とボンディンワイヤー（図示省略）により接続
されている。そして図５（Ｃ）に示すように、誘電体基
板３５，３６のいずれも裏面３５’’，３６’’の全面
にメタライズ４７か形成され、このメタライズ４７の全
面にソルダー３７が接触するから、誘電体基板３５，３
６は全裏面でパッケージ基体３１に固着されている。
【０００７】
【発明が解決しようとする課題】しかしながら上記構造
では、パッケージ基体に固着搭載される部品のうちで占
有面積が大きな上記誘電体基板とパッケージ基体との間
の熱膨張率の差により内部応力が大きく発生し、温度変
化の繰辺しによりこの内部応力が蓄積されてパッケージ
基体のソリ量が増大してしまう。このために、パッケー
ジ基体に固着されている上記誘電体基板やリード引き出
し部におけるセラミック板にクラックが発生してリーク
不良や所定の整合が得られない状態となり、半導体装置
の信頼性が著しく低下する。
では、パッケージ基体に固着搭載される部品のうちで占
有面積が大きな上記誘電体基板とパッケージ基体との間
の熱膨張率の差により内部応力が大きく発生し、温度変
化の繰辺しによりこの内部応力が蓄積されてパッケージ
基体のソリ量が増大してしまう。このために、パッケー
ジ基体に固着されている上記誘電体基板やリード引き出
し部におけるセラミック板にクラックが発生してリーク
不良や所定の整合が得られない状態となり、半導体装置
の信頼性が著しく低下する。
【０００８】
【課題を解決するための手段】本発明の特徴は、パッケ
ージ基体の第１の表面部分に半導体チップを固着し、前
記第１の表面部分に隣接する前記パッケージ基体の第２
の表面部分に整合回路を構成する誘電体基板の裏面を固
着した半導体装置において、前記誘電体基板の裏面の選
択的部分にメタライズを形成し、該メタライズの面にソ
ルダーを接触溶着させることにより前記誘電体基板を前
記パッケージ基体の第２の表面部分に固着した半導体装
置にある。ここで、前記誘電体基板の裏面に選択的に形
成されたメタライズは、整合回路を構成するために該基
板表面に形成されたメタライズパターンと同一形状で表
裏同一の位置に形成されたメタライズパターンであるこ
とができる。
ージ基体の第１の表面部分に半導体チップを固着し、前
記第１の表面部分に隣接する前記パッケージ基体の第２
の表面部分に整合回路を構成する誘電体基板の裏面を固
着した半導体装置において、前記誘電体基板の裏面の選
択的部分にメタライズを形成し、該メタライズの面にソ
ルダーを接触溶着させることにより前記誘電体基板を前
記パッケージ基体の第２の表面部分に固着した半導体装
置にある。ここで、前記誘電体基板の裏面に選択的に形
成されたメタライズは、整合回路を構成するために該基
板表面に形成されたメタライズパターンと同一形状で表
裏同一の位置に形成されたメタライズパターンであるこ
とができる。
【０００９】本発明の他の特徴は、パッケージ基体の第
１の表面部分に半導体チップを固着し、前記第１の表面
部分に隣接する前記パッケージ基体の第２の表面部分に
整合回路を構成する誘電体基板の裏面を固着した半導体
装置において、前記誘電体基板の裏面の全面にメタライ
ズを形成し、該メタライズの面にガラスをメッシュ状に
コーティングすることにより選択的にメタライズの面を
露出させ、該選択的に露出したメタライズの面にソルダ
ーを接触溶着させることにより前記誘電体基板を前記パ
ッケージ基体の第２の表面部分に固着した半導体装置に
ある。
１の表面部分に半導体チップを固着し、前記第１の表面
部分に隣接する前記パッケージ基体の第２の表面部分に
整合回路を構成する誘電体基板の裏面を固着した半導体
装置において、前記誘電体基板の裏面の全面にメタライ
ズを形成し、該メタライズの面にガラスをメッシュ状に
コーティングすることにより選択的にメタライズの面を
露出させ、該選択的に露出したメタライズの面にソルダ
ーを接触溶着させることにより前記誘電体基板を前記パ
ッケージ基体の第２の表面部分に固着した半導体装置に
ある。
【００１０】
【実施例】以下、図面を参照して本発明を説明する。
【００１１】図１は本発明の第１の実施例の半導体装置
を示す図面であり、（Ａ）は平面図、（Ｂ）は断面図、
（Ｃ）および（Ｄ）は誘電体基板の裏面側の平面図であ
る。尚、（Ｂ）は（Ａ）のＢ−Ｂ’部の断面図であり、
（Ｂ）において各メタライズの断面図示は省略してあ
る。また、（Ａ）、（Ｃ）および（Ｄ）において露出す
るメタライズ面はドットで示してある。また図２
（Ａ），（Ｂ）はこの第１の実施例の誘電体基板の拡大
斜視図である。
を示す図面であり、（Ａ）は平面図、（Ｂ）は断面図、
（Ｃ）および（Ｄ）は誘電体基板の裏面側の平面図であ
る。尚、（Ｂ）は（Ａ）のＢ−Ｂ’部の断面図であり、
（Ｂ）において各メタライズの断面図示は省略してあ
る。また、（Ａ）、（Ｃ）および（Ｄ）において露出す
るメタライズ面はドットで示してある。また図２
（Ａ），（Ｂ）はこの第１の実施例の誘電体基板の拡大
斜視図である。
【００１２】パッケージのヒートシンク部となるパッケ
ージ基体１は熱伝導率の高いＣｕ，ＣｕＷ等の材料で構
成され、このパッケージ基体１の突出する第１の表面部
分２に半導体チップ４がソルダー７により固着され、第
１の表面部分２と隣接した両側の第２の表面部分３，３
にそれぞれ整合回路を構成する誘電体基板５，６の裏面
５’’，６’’がＡｕＳｉ，ＡｕＳｎ等のソルダー７に
より固着されている。また誘電体基板にはアルミナ（Ａ
ｌ2 Ｏ3 ）板を用いている。
ージ基体１は熱伝導率の高いＣｕ，ＣｕＷ等の材料で構
成され、このパッケージ基体１の突出する第１の表面部
分２に半導体チップ４がソルダー７により固着され、第
１の表面部分２と隣接した両側の第２の表面部分３，３
にそれぞれ整合回路を構成する誘電体基板５，６の裏面
５’’，６’’がＡｕＳｉ，ＡｕＳｎ等のソルダー７に
より固着されている。また誘電体基板にはアルミナ（Ａ
ｌ2 Ｏ3 ）板を用いている。
【００１３】半導体チップ４の入力（ＩＮ）側に配置さ
れた誘電体基板５の表面５’には入力側の整合回路を構
成する分布定数回路パターンのＡｕメタライズパターン
１５が形成され、半導体チップ４の出力（ＯＵＴ）側に
配置された誘電体基板６の表面６’には出力側の整合回
路を構成する分布定数回路パターンのＡｕメタライズパ
ターン１６が形成され、それぞれ半導体チップ４のボン
ディングパッド８とボンディンワイヤー（図示省略）に
より接続されている。
れた誘電体基板５の表面５’には入力側の整合回路を構
成する分布定数回路パターンのＡｕメタライズパターン
１５が形成され、半導体チップ４の出力（ＯＵＴ）側に
配置された誘電体基板６の表面６’には出力側の整合回
路を構成する分布定数回路パターンのＡｕメタライズパ
ターン１６が形成され、それぞれ半導体チップ４のボン
ディングパッド８とボンディンワイヤー（図示省略）に
より接続されている。
【００１４】本実施例では、図１（Ｃ）に示すように誘
電体基板５の裏面５’’には、基板表面５’に形成され
たメタライズパターン１５と同一形状で表裏同一の位置
に、パッケージ基体１とソルダーによる固着を行なうＡ
ｕメタライズパターン１７が形成されている。同様に、
図１（Ｄ）に示すように誘電体基板６の裏面６’’に
は、基板表面６’に形成されたＡｕメタライズパターン
１６と同一形状で表裏同一の位置に、パッケージ基体１
とソルダーによる固着を行なうメタライズパターン１８
が形成されている。
電体基板５の裏面５’’には、基板表面５’に形成され
たメタライズパターン１５と同一形状で表裏同一の位置
に、パッケージ基体１とソルダーによる固着を行なうＡ
ｕメタライズパターン１７が形成されている。同様に、
図１（Ｄ）に示すように誘電体基板６の裏面６’’に
は、基板表面６’に形成されたＡｕメタライズパターン
１６と同一形状で表裏同一の位置に、パッケージ基体１
とソルダーによる固着を行なうメタライズパターン１８
が形成されている。
【００１５】図２に本実施例の誘電体基板５の拡大斜視
図（Ａ）および誘電体基板６の拡大斜視図（Ｂ）を示
す。
図（Ａ）および誘電体基板６の拡大斜視図（Ｂ）を示
す。
【００１６】このように誘電体基板５，６の裏面全面を
メタライズするのではなく表面パターンと同様のパター
ンに裏面メタライズを施し、ソルダーはメタライズ部分
以外は濡れないからソルダーの介在が選択的となり、誘
電体基板とパッケージ基体との固着部分が減少して分散
され、これにより両者の熱膨張率の差により生ずる内部
応力が緩和される。
メタライズするのではなく表面パターンと同様のパター
ンに裏面メタライズを施し、ソルダーはメタライズ部分
以外は濡れないからソルダーの介在が選択的となり、誘
電体基板とパッケージ基体との固着部分が減少して分散
され、これにより両者の熱膨張率の差により生ずる内部
応力が緩和される。
【００１７】またこの第１の実施例では誘電体基板の表
裏のメタライズパターンが同一の形状であるから両者を
同じマスクを用いて形成することができ、さらに表面パ
ターンの下に裏面パターンが存在するから、全面裏面メ
タライズの際とほぼ同様の分布回路特性とすることがで
きる。
裏のメタライズパターンが同一の形状であるから両者を
同じマスクを用いて形成することができ、さらに表面パ
ターンの下に裏面パターンが存在するから、全面裏面メ
タライズの際とほぼ同様の分布回路特性とすることがで
きる。
【００１８】図３は本発明の第２の実施例の半導体装置
を示す図面であり、（Ａ）は平面図、（Ｂ）は（Ａ）の
Ｂ−Ｂ’部の断面図である。（Ｂ）において各メタライ
ズの断面図示は省略してある。図４は第２の実施例の誘
電体基板を示す図であり、（Ａ）は誘電体基板裏面加工
の途中工程を示す裏面の平面図、（Ｂ）は誘電体基板裏
面加工完了後の裏面の平面図、（Ｃ）は（Ｂ）のＣ−
Ｃ’部の断面図、（Ｄ）は誘電体基板の拡大斜視図であ
る。また、図３（Ａ）および図４（Ａ）〜（Ｃ）におい
て、露出するメタライズ面はドットで示してある。
を示す図面であり、（Ａ）は平面図、（Ｂ）は（Ａ）の
Ｂ−Ｂ’部の断面図である。（Ｂ）において各メタライ
ズの断面図示は省略してある。図４は第２の実施例の誘
電体基板を示す図であり、（Ａ）は誘電体基板裏面加工
の途中工程を示す裏面の平面図、（Ｂ）は誘電体基板裏
面加工完了後の裏面の平面図、（Ｃ）は（Ｂ）のＣ−
Ｃ’部の断面図、（Ｄ）は誘電体基板の拡大斜視図であ
る。また、図３（Ａ）および図４（Ａ）〜（Ｃ）におい
て、露出するメタライズ面はドットで示してある。
【００１９】尚、図３および図４において図１および図
２と同一もしくは類似の機能の箇所は同じ符号で示して
あるから、重複する説明は省略する。
２と同一もしくは類似の機能の箇所は同じ符号で示して
あるから、重複する説明は省略する。
【００２０】この第２の実施例においては、まず、表面
５’，６’に整合回路用のメタライズパターン１５，１
６が形成された誘電体基板５，６の裏面５’’，６’’
全体にＡｕメタライズ２１を施し（図４（Ａ））、この
全面メタライズ２１上にガラス２２をメッシュ状にコー
ティングする。これによりガラス２２の存在しない箇所
２３がマトリックス状に存在してこの部分にメタライズ
２１が露出して露出メタライズ面２１’となる。
５’，６’に整合回路用のメタライズパターン１５，１
６が形成された誘電体基板５，６の裏面５’’，６’’
全体にＡｕメタライズ２１を施し（図４（Ａ））、この
全面メタライズ２１上にガラス２２をメッシュ状にコー
ティングする。これによりガラス２２の存在しない箇所
２３がマトリックス状に存在してこの部分にメタライズ
２１が露出して露出メタライズ面２１’となる。
【００２１】ソルダーはマトリックス状に表面が露出し
たメタライズ部分２１’のみと濡れて溶着し、それ以外
のガラス２２とは濡れないから、ソルダーの介在が選択
的となり、誘電体基板とパッケージ基体との固着部分が
減少して分散され、これにより両者の熱膨張率の差によ
り生ずる内部応力が緩和される。
たメタライズ部分２１’のみと濡れて溶着し、それ以外
のガラス２２とは濡れないから、ソルダーの介在が選択
的となり、誘電体基板とパッケージ基体との固着部分が
減少して分散され、これにより両者の熱膨張率の差によ
り生ずる内部応力が緩和される。
【００２２】またこの第２の実施例ではガラスコーティ
ングの工程が第１の実施例より余分となるが、誘電体基
板の裏面全体をメタライズしてあるから、同様の従来の
分布定数回路特性と同一の回路とすることができる。
ングの工程が第１の実施例より余分となるが、誘電体基
板の裏面全体をメタライズしてあるから、同様の従来の
分布定数回路特性と同一の回路とすることができる。
【００２３】
【発明の効果】このように本発明によれば、整合回路を
構成する誘電体基板の固着搭載によりこの誘電体基板と
パッケージ基体との熱膨張率の差によって生じる内部応
力が緩和され、この緩和により温度繰辺し条件において
も、誘電体基板を含む搭載部品のクラックの発生を抑制
することが可能となる。
構成する誘電体基板の固着搭載によりこの誘電体基板と
パッケージ基体との熱膨張率の差によって生じる内部応
力が緩和され、この緩和により温度繰辺し条件において
も、誘電体基板を含む搭載部品のクラックの発生を抑制
することが可能となる。
【００２４】例えばＧａＡｓＦＥＴ装置において、平面
積が９．５ｍｍ×１３ｍｍで厚さが１．４ｍｍのＣｕ製
のパッケージ基板（パッケージヒートシンク部）のソリ
量は、１００サイクルの温度サイクル後に３０μｍ以下
と従来技術のソリ量の１／２〜１／３に抑えることがで
きこれにより上記クラックの発生を抑制できるととも
に、このＧａＡｓＦＥＴ装置を実装した際にパッケージ
基体を通して行われる接地性が向上して出力特性が１２
ＧＨZ において０．４ｄＢ向上した。
積が９．５ｍｍ×１３ｍｍで厚さが１．４ｍｍのＣｕ製
のパッケージ基板（パッケージヒートシンク部）のソリ
量は、１００サイクルの温度サイクル後に３０μｍ以下
と従来技術のソリ量の１／２〜１／３に抑えることがで
きこれにより上記クラックの発生を抑制できるととも
に、このＧａＡｓＦＥＴ装置を実装した際にパッケージ
基体を通して行われる接地性が向上して出力特性が１２
ＧＨZ において０．４ｄＢ向上した。
【図１】本発明の第１の実施例を示す図であり、（Ａ）
は第１の実施例の半導体装置の平面図、（Ｂ）は（Ａ）
のＢ−Ｂ’部の断面図、（Ｃ）および（Ｄ）はそれぞれ
第１の実施例における誘電体基板の裏面側の平面図であ
る。
は第１の実施例の半導体装置の平面図、（Ｂ）は（Ａ）
のＢ−Ｂ’部の断面図、（Ｃ）および（Ｄ）はそれぞれ
第１の実施例における誘電体基板の裏面側の平面図であ
る。
【図２】本発明の第１の実施例の誘電体基板の拡大斜視
図である。
図である。
【図３】本発明の第２の実施例の半導体装置を示す図で
あり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ’部の
断面図である。
あり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ’部の
断面図である。
【図４】本発明の第２の実施例の誘電体基板を示す図で
あり、（Ａ）は誘電体基板裏面加工の途中工程を示す平
面図、（Ｂ）は誘電体基板裏面加工の完了後の平面図、
（Ｃ）は（Ｂ）のＣ−Ｃ’部の断面図、（Ｄ）は誘電体
基板の拡大斜視図である。
あり、（Ａ）は誘電体基板裏面加工の途中工程を示す平
面図、（Ｂ）は誘電体基板裏面加工の完了後の平面図、
（Ｃ）は（Ｂ）のＣ−Ｃ’部の断面図、（Ｄ）は誘電体
基板の拡大斜視図である。
【図５】従来技術を示す図であり、（Ａ）は従来技術の
半導体装置の平面図、（Ｂ）は（Ａ）のＢ−Ｂ’部の断
面図、（Ｃ）は従来技術における誘電体基板の裏面側の
平面図である。
半導体装置の平面図、（Ｂ）は（Ａ）のＢ−Ｂ’部の断
面図、（Ｃ）は従来技術における誘電体基板の裏面側の
平面図である。
１，３１ パッケージ基体 ２ パッケージ基体の第１の表面部分 ３ パッケージ基体の第２の表面部分 ４，３４ 半導体チップ ５，６，３５，３６ 誘電体基板 ５’，６’，３５’，３６’ 誘電体基板の表面 ５’’，６’’，３５’’，３６’’ 誘電体基板の
裏面 ７，３７ ソルダー ８，３８ 半導体チップのボンディングパッド １５，１６，４５，４６ 誘電体基板表面のメタライ
ズパターン １７，１８ 誘電体基板裏面のメタライズパターン ２１，４７ 誘電体基板裏面全面のメタライズ ２１’ 選択的に露出するメタライズ部分 ２２ ガラス ２３ ガラスが存在しない箇所
裏面 ７，３７ ソルダー ８，３８ 半導体チップのボンディングパッド １５，１６，４５，４６ 誘電体基板表面のメタライ
ズパターン １７，１８ 誘電体基板裏面のメタライズパターン ２１，４７ 誘電体基板裏面全面のメタライズ ２１’ 選択的に露出するメタライズ部分 ２２ ガラス ２３ ガラスが存在しない箇所
Claims (5)
- 【請求項１】 パッケージ基体の第１の表面部分に半導
体チップを固着し、前記第１の表面部分に隣接する前記
パッケージ基体の第２の表面部分に整合回路を構成する
誘電体基板の裏面を固着した半導体装置において、前記
誘電体基板の裏面の選択的部分にメタライズを形成し、
該メタライズの面にソルダーを接触溶着させることによ
り前記誘電体基板を前記パッケージ基体の第２の表面部
分に固着したことを特徴とする半導体装置。 - 【請求項２】 パッケージ基体の第１の表面部分に半導
体チップを固着し、前記第１の表面部分に隣接する前記
パッケージ基体の第２の表面部分に整合回路を構成する
誘電体基板の裏面を固着した半導体装置において、前記
誘電体基板の裏面の全面にメタライズを形成し、該メタ
ライズの面にガラスをメッシュ状にコーティングするこ
とにより選択的にメタライズの面を露出させ、該選択的
に露出したメタライズの面にソルダーを接触溶着させる
ことにより前記誘電体基板を前記パッケージ基体の第２
の表面部分に固着したことを特徴とする半導体装置。 - 【請求項３】 前記誘電体基板の裏面のメタライズは、
整合回路を構成するために該基板表面に形成されたメタ
ライズパターンと同一形状で表裏同一の位置に形成され
たメタライズパターンであることを特徴とする請求項１
に記載の半導体装置。 - 【請求項４】 前記第１の表面部分は前記第２の表面部
分より突出していることを特徴とする請求項１もしくは
請求項２に記載の半導体装置。 - 【請求項５】 前記パッケージ基体は銅もしくは銅合金
で構成されたパッケージのヒートシンク部であることを
特徴とする請求項１もしくは請求項２に記載の半導体装
置。
Priority Applications (2)
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|---|---|---|---|
| JP5296507A JP2526515B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置 |
| US08/348,822 US5477085A (en) | 1993-11-26 | 1994-11-28 | Bonding structure of dielectric substrates for impedance matching circuits on a packaging substrate involved in microwave integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296507A JP2526515B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置 |
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|---|---|
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| JP2526515B2 JP2526515B2 (ja) | 1996-08-21 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5296507A Expired - Fee Related JP2526515B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体装置 |
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| Country | Link |
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| JP (1) | JP2526515B2 (ja) |
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| JP2864841B2 (ja) * | 1992-02-04 | 1999-03-08 | 三菱電機株式会社 | 高周波高出力トランジスタ |
| US5260233A (en) * | 1992-11-06 | 1993-11-09 | International Business Machines Corporation | Semiconductor device and wafer structure having a planar buried interconnect by wafer bonding |
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- 1993-11-26 JP JP5296507A patent/JP2526515B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-28 US US08/348,822 patent/US5477085A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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