JPS58166755A - 回路アセンブリ - Google Patents

回路アセンブリ

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JPS58166755A
JPS58166755A JP57049121A JP4912182A JPS58166755A JP S58166755 A JPS58166755 A JP S58166755A JP 57049121 A JP57049121 A JP 57049121A JP 4912182 A JP4912182 A JP 4912182A JP S58166755 A JPS58166755 A JP S58166755A
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input
wiring board
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JP57049121A
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Bunichi Tagami
田上　文一
Fumiyuki Kobayashi
小林　二三幸
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Hitachi Ltd
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の対象 本発明は複′Ｉｉ１．ＩＩの集積回路素子を搭載した回
路アセンプリに闘し、特に興種類の素子を高密度に搭載
するに好適な回路アセンブリに関する。
従来技術 複数個の集積回路素子を御飯の配線基板に搭載し高い実
装密度を有する回路アセンブリを実現することは、装置
の実装密度を向上するのに有効な手段である。また、回
路アセンブリとして独立した実装階層を有することで、
生産あるいは保守の面から見ても有益な手段である。
上述の如き回路アセンブリを実現する方法としては、セ
ラミック配線基板に複数個の集積回路素子をチップ状態
で銀ペーストあるいはＡｕ８１共晶等を用いたダイボン
ド手段により装着し、ワイヤボンドにより電気的接続を
得る方法、あるいはセラミック配線基板にチップキャリ
ア等の回路パッケージにあらかじめ格納された個別の集
積回路素子を複数個搭載する方法等が知られている。
しかし、従来の方法では生産性や実装密度の面で問題が
あった。すなわち、多数の素子をダイボンドにより配線
基板に直接装着する方法においては、チップ状態では素
子の電気特性を十分に検査できないことや一旦装着され
たチップを除去し再装着することが難しいために、回路
アセンブリとしての歩留りが著しく悪くなる欠点がある
。また、チップキャリア等をｇ＊する方法では、個々の
素子の電気特性の検査やエージングが基板に搭載する前
にあらかじめできる利点があるが、チップに比べ外形が
大きいために配置の自由度が低いことや論理素子等の入
出力ピンが多い素子ではパッケージ外形が着しく大きく
なるために、実装密度が十分に向上しない欠点がある。
また、従来では、記憶素子と論理素子は分層して実装す
るのが一般的であった。これは、素子の集積度が低く一
定の機能を実現するのに相当数の素子が必要であり、ま
た素子の動作速度が遅く素子間の伝播時間が２次的な問
題であったためである。しかるに、近年における半導体
素子の高集積化と高速化に伴い、素子間の伝播時間が装
置全体の速度を決める上で高い割合を占めるようになっ
てきた。このため記憶素子と論理素子を単一モジュール
上に混在して高密度に実装する必要が生じてきた。
多数の素子をダイボンドにより配線基板に直接装着する
方法では着しく歩留りが悪い。また、論理素子は一般に
入出力ピンが多くチップキャリア化した場合に外形が着
しく大きくなり実装密度の低下を招く欠点がある。
発明の目的 仝発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の回路アセンブリにおける上述の欠
点を解消し、高歩留りとｉｌ！実装密度を実現可能とし
た回路アセンブリを提供することにある。
本発明の要点は、入出力ピンを有する配線基板に複数個
の集積回路素子を搭載する回路アセンブリにおいて、前
記複数個の集積回路素子の一部をチップ状邸で前記配線
基板に直接搭載し、他の集！ｌ！回路素子はそれぞれ独
立した回路パッケージに格納した状態で前記配線基板に
搭載するようにした点にあり、より具体的には、チップ
キャリア化した場合に実装密度の低下を招く入出力ピン
の多い菓子は前記配線基板に直接搭載し、他の入出力ビ
ンの少ない素子はチップキャリア化して同一配線基板に
搭載することで高密度の実装を可能とするとともに、直
＊＊載する素子の敵が減ることで、この状態での検査を
容易にして歩留りを確保するようにした点にある。
発明の実施η 以下、本発明の実施例を図面に基づいて詳細に説明する
。
第１図（Ａ）　、　（Ｂ）は本発明の−実り例である回
路アセンフリを示し、（Ａ）は平面図、（Ｂ）は（Ａ）
のＡ−Ａ′纏断面図である。□□□において、ｌは七う
ミンク多層配糠基板、２はその端子ビシ、３は予めチッ
プキャリア化された記−索子、４は騙堀素子ザンブであ
る。
本実施例の回路）′センブリは以下の手順により作成さ
れる◇すなわち、ｋず、セラミンク多層配線基板１の中
央に、ｉ＆城紫子チップ養がλｕ　Ｆ３１共晶を用いた
ダイボンド°技術により装着される。次いで、前記基板
１とチップ４との間の電気的な接続を得るためにワイヤ
ｌラドが施こされ、更に、保讃のためにキャップδによ
り気讐封止される。しかる後、予めチップキャリア化さ
れた記憶索子３がＮ４凹に搭載される。
本実施例によれば、多数の入出力ビンを有するｉ！Ｉ塩
素子が占める面積をキャップの大きさで定まる範囲に抑
えることができる。また、封止後に従来のパッケージと
１４様に電気的な検査やエージングが可能であり十分な
選別ができる。従って、上記選別後に別途選別されたチ
ップキャリア化記憶素子を搭載すればよく、高い歩留り
が確保できる〇第２図は本発明の他の実施例を示す断面
図である。本実施例においては、前記基板１の端子ピン
２を取付けた面に前記ＦＲ塩チップ舎のダイボンドを施
こし、反対面にグ・ツブキャリアを搭載するようにした
ことにより、より一層の高密度実装を行っている。この
場合、図に示す如く、基板１のダイポンド部分にキャピ
テイを設けることにより、端子ピン２の長さの増加を最
小限に抑えることが可能となる。
第３図は本電明の更に他の実施例を示す断面図である。
本実施例においては、第２図に示した実施例においてダ
イボンドにより装着した素子の消費電力が大きく、発熱
量が大きい場合に、チップキャリア面に放熱用のフィン
６が取付けられることを示している。
なお、上記実施例に示した、基板に直接搭載する素子と
チップキャリア化素子との配列は一例であり、他の任意
の配列が可能であることは言うまでもない。
発明の効果 以上述べた如く、本発明によれば、入出力ビンを有する
配線基板に複数個の集積回路素子を搭載する回路アセン
ブリにおいて、前記複数個の集積回路素子の一部をチッ
プ状態で前記配線基板に直接搭載し、他の集積回路素子
はそれぞれ独立した回路パッケージに格納した状態で前
記配線基板に搭載するようにしたので、特に異種類の素
子を高密度に実装する際に歩留りの低下を防止すること
ができるという顕着な効果を奏するものである。
【図面の簡単な説明】
第１［１ｃＡ）は本発明の一実施例を示す回路アセンブ
リの平面図、第１図（Ｂ）は第１図（Ａ）のＡ−Ａ′線
断面図、第２図、第３図は本発明の他の実施例を示す断
面図である。 １：配線基板、２：端子ピン、３：チップキャリア化さ
れた記憶素子、４：論理素子チップ、５：キャップ、６
：フィン。 特許出願人　　株式金社日立製作所 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. 入出力ピンを有する配線基板に複数個の集積回路素子を
    搭載する囲路アセンブリにおいて、前記複数個の集積回
    路素子の一部をチップ状態で前記配線基板に直接搭載し
    、他の集積回路素子はそれぞれ独立した回路パッケージ
    に格納した状態で前記配線基板に搭載することを特徴と
    する回路アセンブリ。
JP57049121A 1982-03-29 1982-03-29 回路アセンブリ Granted JPS58166755A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57049121A JPS58166755A (ja) 1982-03-29 1982-03-29 回路アセンブリ

Applications Claiming Priority (1)

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JP57049121A JPS58166755A (ja) 1982-03-29 1982-03-29 回路アセンブリ

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JPS58166755A true JPS58166755A (ja) 1983-10-01
JPH046105B2 JPH046105B2 (ja) 1992-02-04

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ID=12822227

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JP57049121A Granted JPS58166755A (ja) 1982-03-29 1982-03-29 回路アセンブリ

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