JPH07141006A - 制御装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、階層的に接続されたプロセツサ２、
３間で命令を授受しながら下位のプロセツサ３に接続さ
れた駆動系を上位のプロセツサ２より制御する制御装置
１において、プロセツサ２、３間のタクトタイムを短縮
化する。 【構成】下位プロセツサ３の出力ポート３Ａ及び上位プ
ロセツサ２の入力ポート２Ａをインターフエース手段４
とパラレルに接続する接続手段５を設け、下位プロセツ
サ３に接続された駆動系の動作フラグを、パラレルに接
続された出力ポート３Ａの各ビツトに対応させて配した
ことにより、上位プロセツサ２側で下位プロセツサ３と
の間の複数回におよぶ命令の授受なしに、逐次駆動系の
動作状態Ａ〜Ｄを認識することができ、かくしてタクト
タイムを大幅に改善し得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は制御装置に関し、特に階
層的に接続されたプロセツサ間で命令の授受しながら下
位のプロセツサに接続された駆動系を上位のプロセツサ
より制御するものに適用し得る。

【０００２】

【従来の技術】従来、ミニコンピユータ等の中型コンピ
ユータを用いて半導体製造装置等を制御する制御装置に
おいて、その装置全体が非常に複雑な機構系により構成
される場合は、その機構系を幾つかの要素に分け、要素
毎に制御を行う方がソフトウエアの簡便化や分業化が図
れることがある。またこのような制御系のあるまとまつ
た機構系において、さらにその機構系を細分化して制御
した方がより一層のソフトウエアの分業化が図れる場合
もある。

【０００３】このような制御系において、ミニコンピユ
ータに相当し制御装置全体を統括し制御するコンピユー
タをＭＰ（main processor）と呼び、ＭＰからＧＰＩＢ
（general purpose interface bus ）等のインターフエ
ースを介して命令を受け、あるまとまつた制御系全体を
統括するコンピユータをＳＰ（slave processor ）と呼
び、さらにＳＰからの命令によりあるまとまつた制御系
全体のうち一部を統括するコンピユータをＦＰ（functi
on processor）と呼ぶ。

【０００４】このＳＰ及びＦＰ間は、従来１つのＩ／Ｆ
（インターフエース）回路で双方の通信を行うようにな
されている。すなわちＳＰとＦＰ間でのコマンドの送受
信により、ＦＰの動作をＳＰが判断する。このためＭＰ
からの命令に従つてＳＰからＦＰへ動作コマンドが送信
されたとき、ＦＰはＳＰから受け取つたコマンドを解析
し、コマンドを正しく受け取つたことをＳＰへ通知す
る。

【０００５】ＦＰはＳＰに対して、コマンド実行中の動
作フラグを立て（「１」とする）、コマンドを実行す
る。ＦＰはコマンドの実行を終了し、各種センサ等のチ
エツクを行つた際、正常にコマンドを実行できたことを
確認した後、ＳＰに対して動作フラグを落とす（「０」
とする）。ＳＰはＦＰの動作終了を確認するため、その
動作フラグを読み出すためのコマンドをＦＰへ送信す
る。この際、ＦＰは動作フラグにステータスをセツトし
て、ＳＰのコマンドに対して応答を返すようになされて
いる。

【０００６】ここで１つのプロセツサでタスクＴＳＫ
１、ＴＳＫ２、ＴＳＫ３の複数の処理を実行した場合を
図３に示す。それぞれの処理に要する時間を第１のタス
クＴＳＫ１がｘ〔sec 〕、第２のタスクＴＳＫ２がｙ
〔sec 〕、第３のタスクＴＳＫ３がｚ〔sec 〕とする。
ただしｘ＜ｙ＜ｚとする。このようにするとプロセツサ
がすべてのタスクＴＳＫ１、ＴＳＫ２、ＴＳＫ３を処理
し終了するまで、少なくともｘ＋ｙ＋ｚ〔sec 〕分のタ
クトタイムを要する。

【０００７】これに対して、図４に示すように、制御権
を有するＭＰと、ＭＰの制御の下に動作するＳＰ_A 、Ｓ
Ｐ_B 、ＳＰ_C に、それぞれ上述の第１〜第３のタスクＴ
ＳＫ１〜ＴＳＫ３を実行させて処理させた場合、それぞ
れＳＰ_A 〜ＳＰ_C は、ＭＰの駆動コマンドに従つて単独
でタスクＴＳＫ１、ＴＳＫ２、ＴＳＫ３を処理し、全体
的に平行して処理が行われるので処理時間は、大幅に短
縮され、速ければｚ〔sec 〕程度ですべての処理を終了
することができる。従つてこのような構成を採用してタ
クトタイムを格段的に短縮化し得るようになされてい
る。

【０００８】

【発明が解決しようとする課題】ところがこのようにし
て半導体製造装置全体を制御する制御装置では、ＳＰ側
の制御系とＦＰ側の制御系の双方をＭＰからの命令に従
つて動作させる場合に、ＦＰ側の制御系の動作終了を確
認するまで待たないと、ＳＰ側の制御系を駆動できない
という場合が発生する。

【０００９】すなわち、これはＳＰがＦＰに対してコマ
ンドを送信し、ＦＰがそのコマンドを正しく受信したこ
とをＳＰに対して通信する時間と、ＦＰがコマンドを解
析して、動作フラグをＳＰに対して送信し、そのデータ
をＳＰが受信するまでに所定の時間を要し、これらの時
間がプロセツサ間のタクトタイムに大きく影響するとい
う問題があつた。

【００１０】本発明は以上の点を考慮してなされたもの
で、階層的に接続されたプロセツサ間で命令を授受しな
がら下位のプロセツサに接続された駆動系を上位のプロ
セツサより制御する際、プロセツサ間のタクトタイムを
短縮化し得る制御装置を提案しようとするものである。

【００１１】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、上位プロセツサ２に対して下位プ
ロセツサ３が所定のインターフエース手段４を通じて接
続されると共に、下位プロセツサ３に接続された駆動系
について、上位プロセツサ２が下位プロセツサ３との間
の命令の授受によつて制御する制御装置１において、下
位プロセツサ３の出力ポート３Ａ及び上位プロセツサ２
の入力ポート２Ａをインターフエース手段４とパラレル
に接続する接続手段５を設け、下位プロセツサ３に接続
された駆動系の動作フラグを、パラレルに接続された出
力ポート３Ａの各ビツトに対応させて配し、上位プロセ
ツサ２側で、下位プロセツサ３との間の命令の授受なし
に、逐次駆動系の動作状態Ａ〜Ｄを認識するようにし
た。

【００１２】

【作用】下位プロセツサ３の出力ポート３Ａ及び上位プ
ロセツサ２の入力ポート２Ａをインターフエース手段４
とパラレルに接続し、下位プロセツサ３に接続された駆
動系の動作フラグを、パラレルに接続された出力ポート
３Ａの各ビツトに対応させて配したことにより、上位プ
ロセツサ２側で下位プロセツサ３との間の複数回におよ
ぶ命令の授受なしに、逐次駆動系の動作状態Ａ〜Ｄを認
識することができ、かくしてタクトタイムを大幅に改善
し得る。

【００１３】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１４】図１において、１は全体として本発明によ
る制御装置を示し、上位プロセツサでなるＳＰ（slave
processor ）と、ＳＰからの命令によりあるまとまつた
制御系全体のうち一部を統括する下位プロセツサでなる
ＦＰ（function processor）とより構成されている。

【００１５】このＳＰ２とＦＰ３は、所定のインターフ
エース（Ｉ／Ｆ）回路４で接続されており、さらにこの
実施例の場合、ＳＰ２の入力ポート２ＡとＦＰ３の出力
ポート３Ａが入出力（Ｉ／Ｏ）ポート５で接続されてい
る。このＩ／Ｏポート５の０、１、２、３の各ビツトに
は、図１（Ｂ）に示すように、それぞれＦＰ３に接続さ
れた駆動系（図示せず）に応じた動作Ａ、Ｂ、Ｃ、Ｄが
割り当てられている。

【００１６】以上の構成において、制御装置１としてＳ
Ｐ２からＦＰ３の動作を制御する場合、ＳＰ２からＩ／
Ｆ回路４を介してＦＰ３に送出されたコマンドに応じ
て、ＦＰ３は動作Ａ〜動作Ｄを実行する。このときＦＰ
３は、動作Ａ〜動作Ｄを順次実行する毎に、それぞれの
動作Ａ〜Ｄに割り当てられたビツト０〜３に順次「１」
を立て、実行が終了する毎に「０」に落とす。

【００１７】ＳＰ２側では自らの入力ポート２Ａの各ビ
ツト０〜３を監視することにより、各ＦＰ３の各動作が
実行されて終了したことを確認する。このようにしてＳ
Ｐ２側は、Ｉ／Ｆ回路４を通じたコマンドのやりとり無
しにＦＰ３の状態を認識することができ、これにより、
ＳＰ２側でＦＰ３との間の複数回におよぶコマンドの授
受なしに、ＦＰ３の動作状態を認識することができ、か
くして全体としてタクトタイムを大幅に改善し得る。

【００１８】以上の構成によれば、ＦＰ３の出力ポート
３Ａ及びＳＰ２の入力ポート２ＡをＩＦ回路４とパラレ
ルにＩ／Ｏポート５で接続し、ＦＰ３の動作Ａ〜Ｄを、
出力ポート３Ａの各ビツト０〜３に対応させたことによ
り、ＳＰ２側でＦＰ３との間の複数回におよぶコマンド
の授受なしに、ＦＰ３の動作の実行及び終了を認識する
ことができ、かくしてタクトタイムを大幅に改善し得る
制御装置１を実現できる。

【００１９】さらにあるコマンドの実行処理に対して、
ＳＰ２とＦＰ３間のコマンドの送受信回数を削減するこ
とができると共に、複数のコマンドをＳＰ２からＦＰ３
へ送出することができることにより、コマンド処理時間
を大幅に削減することができ、タクトタイムが改善でき
る。またミニコンピユータ等の中型コンピユータを用い
て、装置を制御する場合、その装置が非常に複雑な機構
系により構成される際は、その機構系を幾つかの要素に
分け、その要素ごとに制御を行なわせることによつて、
ソフトウエアの簡便化や分業化を図ることができる。こ
のような制御系のあるまとまつた機構系において、さら
にその機構系を細分化して制御することにより、一層ソ
フトウエアの分業化が図れ、タクトタイムの改善により
効果的である。

【００２０】なお上述の実施例においては、ＳＰに対し
て１個のＦＰを接続した場合について述べたが、ＳＰに
対してＦＰを複数接続するようにしても、上述の実施例
と同様の効果を実現できる。因に、図２においては、Ｓ
Ｐ１１に対して２個のＦＰ１２、１３がそれぞれＩ／Ｆ
回路１４、１５を通じて接続され、各ＦＰ１２、１３の
出力ポート１２Ａ、１３Ａと、ＳＰ１１の２つの入力ポ
ート１１Ａ、１１ＢがそれぞれＩ／Ｏポート１６、１７
で接続されている。一方のＩ／Ｏポート１６の各ビツト
には第１のＦＰ１２の動作Ａ１、Ｂ１、Ｃ１、Ｄ１が割
り当てられ、他方のＩ／Ｏポート１７の各ビツトには第
２のＦＰ１３の動作Ａ２、Ｂ２、Ｃ２、Ｄ２が割り当ら
れている。

【００２１】ＳＰ１１から一方のＩ／Ｆ回路１４を介し
てＦＰ１２に送出されたコマンドに応じて、ＦＰ１２は
動作Ａ１〜Ｄ１を実行する。このときＳＰは、Ｉ／Ｏポ
ート１６の各ビツトを監視し、しかるべき状態になれ
ば、ＦＰ１２のコマンドの実行が終了していなくても、
次に他方のＦＰ１３に対してＩ／Ｆ回路１５を介してコ
マンドを送出することができる。ＦＰ１３はコマンドに
応じて動作Ａ２〜Ｄ２を実行し、このときＳＰ１１はＩ
／Ｏポート１７の各ビツトを監視し、しかるべき状態に
なればＦＰ１３のコマンドの実行が終了していなくて
も、また他方のＦＰ１２に対して次のコマンドを送るこ
とができる。

【００２２】このようにして、従来のようにＳＰ１１か
ら一方のＦＰ１２に送つたコマンドに対してそのＦＰ１
２がコマンドを実行終了するのを待つて、次のコマンド
を送るというようなことをしなくて済み、その分ＳＰ１
１はコマンドのやりとり無しにＦＰ１２、１３の動作フ
ラグを認識することができるので、コマンドの処理時間
が大幅に短縮でき、タクトタイムが改善できる。

【００２３】また上述の実施例においては、Ｉ／Ｏポー
トの４ビツト分に下位プロセツサの動作状態を割り当て
た場合について述べたが、Ｉ／Ｏポートのビツト数はこ
れに限らず、８ビツトや16ビツト等でも良く、また割り
当てるフラグも動作状態に限らず、下位プロセツサに接
続された駆動系の動作やステータス等、種々の情報を割
り当てるようにしても、上述の実施例と同様の効果を実
現できる。

【００２４】

【発明の効果】上述のように本発明によれば、上位プロ
セツサの入力ポートと下位プロセツサの出力ポートを接
続すると共に、下位プロセツサの動作を出力ポートの各
ビツトに設定することにより、上位プロセツサは自らの
入力ポートを監視してコマンドのやりとり無しに下位プ
ロセツサの動作を確認することができ、かくしてタクト
タイムを格段的に短縮化し得る制御装置を実現できる。

【図面の簡単な説明】

【図１】本発明による制御装置の一実施例の構成を示す
ブロツク図である。

【図２】制御装置の他の実施例として上位プロセツサに
複数の下位プロセツサを接続した場合を示すブロツク図
である。

【図３】複数の処理タスクを１つのプロセツサで処理し
た場合の説明に供する略線図である。

【図４】複数の処理タスクを複数のプロセツサで処理し
た場合の説明に供する略線図である。

【符号の説明】

１、１０……制御装置、２、１１……ＳＰ、２Ａ、１１
Ａ、１１Ｂ……入力ポート、３、１２、１３……ＦＰ、
３Ａ、１２Ａ、１３Ａ……出力ポート、４、１４、１５
……インターフエース回路、５、１６、１７……Ｉ／Ｏ
ポート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】上位プロセツサに対して下位プロセツサが
   所定のインターフエース手段を通じて接続されると共
   に、前記下位プロセツサに接続された駆動系について、
   前記上位プロセツサが前記下位プロセツサとの間の命令
   の授受によつて制御する制御装置において、 前記下位プロセツサの出力ポート及び前記上位プロセツ
   サの入力ポートを前記インターフエース手段とパラレル
   に接続する接続手段を設け、 前記下位プロセツサに接続された前記駆動系の動作フラ
   グを、前記パラレルに接続された前記出力ポートの各ビ
   ツトに対応させて配し、 前記上位プロセツサ側で、前記下位プロセツサとの間の
   命令の授受なしに、逐次前記駆動系の動作状態を認識す
   るようにしたことを特徴とする制御装置。