JPH0714055B2 - 電界効果型素子 - Google Patents
電界効果型素子Info
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- JPH0714055B2 JPH0714055B2 JP59183922A JP18392284A JPH0714055B2 JP H0714055 B2 JPH0714055 B2 JP H0714055B2 JP 59183922 A JP59183922 A JP 59183922A JP 18392284 A JP18392284 A JP 18392284A JP H0714055 B2 JPH0714055 B2 JP H0714055B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体ヘテロ接合界面における高速なキャリ
アを用いた電界効果型素子に関するものである。
アを用いた電界効果型素子に関するものである。
（従来技術とその問題点） 従来の電子親和力の相異なるヘテロ接合を用いた電界効
果型素子（以下、FETという。）の模式的断面図（特願
昭55第82035号）を第６図に示す。第６図において、11
は半絶縁性基板であり、例えばGaAs、12は高純度あるい
は低不純物密度の第１の半導体層、例えばノンドープGa
As、13は高いドナー不純物密度を含有し、この第１の半
導体層12の電子親和力よりも小さい電子親和力を有する
第２の半導体層、例えばAl0.3Ga0.7As、14はソース電極
領域、15はゲート電極領域、16はドレイン電極領域、17
は２次元電子層からなる電流通路（以下、チャネルとい
う。）である。この素子は、ゲート電極領域15に印加さ
れたゲート電圧によりチャネル17の電子濃度を制御し
て、他に設けられたソース電極領域14とドレイン電極領
域16の間に形成されるチャネル17のインピーダンスを制
御することを基本原理とするFETである。
果型素子（以下、FETという。）の模式的断面図（特願
昭55第82035号）を第６図に示す。第６図において、11
は半絶縁性基板であり、例えばGaAs、12は高純度あるい
は低不純物密度の第１の半導体層、例えばノンドープGa
As、13は高いドナー不純物密度を含有し、この第１の半
導体層12の電子親和力よりも小さい電子親和力を有する
第２の半導体層、例えばAl0.3Ga0.7As、14はソース電極
領域、15はゲート電極領域、16はドレイン電極領域、17
は２次元電子層からなる電流通路（以下、チャネルとい
う。）である。この素子は、ゲート電極領域15に印加さ
れたゲート電圧によりチャネル17の電子濃度を制御し
て、他に設けられたソース電極領域14とドレイン電極領
域16の間に形成されるチャネル17のインピーダンスを制
御することを基本原理とするFETである。
このFETの場合周知の様に、第１と第２の半導体層12と1
3のヘテロ接合界面近傍に蓄積された２次元電子は、特
に、不純物散乱の影響が少なくなるために極めて大きな
電子移動度を有しており、従って、特に超高速性及び低
雑音性に優れた効果を有している。
3のヘテロ接合界面近傍に蓄積された２次元電子は、特
に、不純物散乱の影響が少なくなるために極めて大きな
電子移動度を有しており、従って、特に超高速性及び低
雑音性に優れた効果を有している。
第７図は、例えばノーマリオン型の場合の熱平衡状態に
おけるゲート電極領域15の直下のエネルギーバンド図を
表わしている。ここで、Ecは伝導帯下端のエネルギー準
位、EFはフェルミ準位，△Ecは第１及び第２の半導体層
12及び13の電子親和力の差、ｑφＢはショットキ障壁の
高さを表わしている。第７図から明らかな様に、熱平衡
状態下においては、ヘテロ接合界面のポテンシャル井戸
はかなり深く形成され、キャリアとなる電子は、この準
２次元的なポテンシャル井戸に閉じ込められている。そ
の結果、電子の面濃度は高くなり、クーロン散乱を遮へ
いできるばかりでなく、散乱自由度も少ないため極めて
大きな移動度を有することが可能になる。
おけるゲート電極領域15の直下のエネルギーバンド図を
表わしている。ここで、Ecは伝導帯下端のエネルギー準
位、EFはフェルミ準位，△Ecは第１及び第２の半導体層
12及び13の電子親和力の差、ｑφＢはショットキ障壁の
高さを表わしている。第７図から明らかな様に、熱平衡
状態下においては、ヘテロ接合界面のポテンシャル井戸
はかなり深く形成され、キャリアとなる電子は、この準
２次元的なポテンシャル井戸に閉じ込められている。そ
の結果、電子の面濃度は高くなり、クーロン散乱を遮へ
いできるばかりでなく、散乱自由度も少ないため極めて
大きな移動度を有することが可能になる。
しかしながら、第６図に示したような従来型構造FETで
は、熱平衡状態において準二次元的なポテンシャル井戸
に閉じ込められていた電子が、FETの動作状態において
は第８図に示すように、特にゲートのドレイン端付近で
強い電界集中が生じるために、この近傍で三次元的振舞
いをするようになる。（第８図において、31はドレイン
電流の分布を模式的に示している。）このことは、電子
の散乱確率を増加させる結果となり、走行電子速度の著
しい低下、従って、FET特性における相互コンダクタン
ス及び飽和電流の劣化を招いてしまう。更にはドレイン
コンダクタンスの増加をも招き、特に低雑音特性を著し
く低下させるという欠点を有していた。
は、熱平衡状態において準二次元的なポテンシャル井戸
に閉じ込められていた電子が、FETの動作状態において
は第８図に示すように、特にゲートのドレイン端付近で
強い電界集中が生じるために、この近傍で三次元的振舞
いをするようになる。（第８図において、31はドレイン
電流の分布を模式的に示している。）このことは、電子
の散乱確率を増加させる結果となり、走行電子速度の著
しい低下、従って、FET特性における相互コンダクタン
ス及び飽和電流の劣化を招いてしまう。更にはドレイン
コンダクタンスの増加をも招き、特に低雑音特性を著し
く低下させるという欠点を有していた。
（発明の目的） 本発明の目的は、以上のような従来技術における欠点を
除去し、更に高速性及び低雑音性に優れたヘテロ接合を
有する電界効果型素子を提供することにある。
除去し、更に高速性及び低雑音性に優れたヘテロ接合を
有する電界効果型素子を提供することにある。
（発明の構成） 本発明の構成は、高純度あるいは低不純物密度の第１の
半導体層と、前記第１の半導体層が有する電子親和力よ
り小さい電子親和力を有するかあるいは前記第１の半導
体層の有する電子親和力とエネルギーギャップの和より
大きい電子親和力とエネルギーギャップの和を有するか
のいずれかを有しかつ高不純物密度の第２の半導体層
と、前記第１の半導体層と前記第２の半導体層とによる
ヘテロ接合界面における電流通路と、前記電流通路の導
電度を制御するゲート電極領域と、前記ゲート電極領域
の両側に配置されたソース電極領域およびドレイン電極
領域とを備えた電界効果型素子において、前記ゲート電
極領域と前記ドレイン電極領域間の領域の前記電流通路
近傍の電位を制御する制御電極領域を、前記電流通路に
対して前記ゲート電極領域の反対側でありかつ少なくと
も前記ゲート電極領域と前記ドレイン電極領域間の前記
領域に対面して設けた電界効果型素子にある。
半導体層と、前記第１の半導体層が有する電子親和力よ
り小さい電子親和力を有するかあるいは前記第１の半導
体層の有する電子親和力とエネルギーギャップの和より
大きい電子親和力とエネルギーギャップの和を有するか
のいずれかを有しかつ高不純物密度の第２の半導体層
と、前記第１の半導体層と前記第２の半導体層とによる
ヘテロ接合界面における電流通路と、前記電流通路の導
電度を制御するゲート電極領域と、前記ゲート電極領域
の両側に配置されたソース電極領域およびドレイン電極
領域とを備えた電界効果型素子において、前記ゲート電
極領域と前記ドレイン電極領域間の領域の前記電流通路
近傍の電位を制御する制御電極領域を、前記電流通路に
対して前記ゲート電極領域の反対側でありかつ少なくと
も前記ゲート電極領域と前記ドレイン電極領域間の前記
領域に対面して設けた電界効果型素子にある。
（発明の原理・作用） 以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。
第１図は本発明の電界効果型素子の基本的構造の一例を
示す模式的断面図である。
示す模式的断面図である。
第１図において、41は半絶縁性基板であり、42は高純度
あるいは低不純物密度の第１の半導体層、43はこの第１
の半導体層42の電子親和力よりも小さい電子親和力を有
するか、あるいはこの第１の半導体層42の有する電子親
和力とエネルギーギャップの和より大きい電子親和力と
エネルギーギャップの和を有するかのいずれかを有し、
かつ高不純物密度の第２の半導体層、44はソース電極領
域、45はゲート電極領域、46はドレイン電極領域、47は
本発明によるチャネル48の近傍のポテンシャルを変化さ
せる制御電極領域である。
あるいは低不純物密度の第１の半導体層、43はこの第１
の半導体層42の電子親和力よりも小さい電子親和力を有
するか、あるいはこの第１の半導体層42の有する電子親
和力とエネルギーギャップの和より大きい電子親和力と
エネルギーギャップの和を有するかのいずれかを有し、
かつ高不純物密度の第２の半導体層、44はソース電極領
域、45はゲート電極領域、46はドレイン電極領域、47は
本発明によるチャネル48の近傍のポテンシャルを変化さ
せる制御電極領域である。
第２図は、第１図に示した本発明にかかるFET構造にお
いて、熱平衡状態におけるゲート電極領域45下でのエネ
ルギーバンド図の一例を表わしている。第２図は、第２
の半導体層43に第１の半導体層42の電子親和力より小さ
い電子親和力を有し、かつ高いドナー不純物濃度を有し
た半導体層を用いたノーマリオン型FETを仮定してい
る。従って、チャネル48は２次元電子層となる。また、
制御電極領域47として高いアクセプタ不純物濃度の半導
体層を仮定しており、この領域の電位は、素子外部にお
いて制御電極領域47の領域上に設けられた金属電極に電
圧を印加することによって変化させる。
いて、熱平衡状態におけるゲート電極領域45下でのエネ
ルギーバンド図の一例を表わしている。第２図は、第２
の半導体層43に第１の半導体層42の電子親和力より小さ
い電子親和力を有し、かつ高いドナー不純物濃度を有し
た半導体層を用いたノーマリオン型FETを仮定してい
る。従って、チャネル48は２次元電子層となる。また、
制御電極領域47として高いアクセプタ不純物濃度の半導
体層を仮定しており、この領域の電位は、素子外部にお
いて制御電極領域47の領域上に設けられた金属電極に電
圧を印加することによって変化させる。
第２図には、ヘテロ接合界面の準２次元的なポテンシャ
ル井戸中に形成された量子化エネルギー準位、E0，E1も
同時に記している。熱平衡状態下においては、通常、こ
の準２次元的なポテンシャル井戸は十分深く従って、E0
とE1のエネルギー間隔は、kBTに比べ十分大きい。ここ
でkBはボルツマン定数,Tは絶対温度を示している。
ル井戸中に形成された量子化エネルギー準位、E0，E1も
同時に記している。熱平衡状態下においては、通常、こ
の準２次元的なポテンシャル井戸は十分深く従って、E0
とE1のエネルギー間隔は、kBTに比べ十分大きい。ここ
でkBはボルツマン定数,Tは絶対温度を示している。
しかしながら、ゲートバイアスあるいはドレインンバイ
アスの印加によって、ポテンシャル井戸は変調され、特
にゲートのドレイン端近傍ではかなり浅くなってしま
う。この様子を模式的に第３図に示す。第３図におい
て、VGはゲート電極領域45に印加されるゲート電圧、VC
は制御電極領域47に印加される制御電圧を示している。
第３図中に実線で示したVC＝０の場合には、明らかにポ
テンシャル井戸は浅く、従ってE0とE1の間隔も狭いた
め、インターサブバンド散乱などの散乱確率も高く、電
子速度は著しく低下してしまう。
アスの印加によって、ポテンシャル井戸は変調され、特
にゲートのドレイン端近傍ではかなり浅くなってしま
う。この様子を模式的に第３図に示す。第３図におい
て、VGはゲート電極領域45に印加されるゲート電圧、VC
は制御電極領域47に印加される制御電圧を示している。
第３図中に実線で示したVC＝０の場合には、明らかにポ
テンシャル井戸は浅く、従ってE0とE1の間隔も狭いた
め、インターサブバンド散乱などの散乱確率も高く、電
子速度は著しく低下してしまう。
本発明の原理は、制御電極領域47の電圧VCを変化させる
ことにより、キャリアが走行するヘテロ接合界面のポテ
ンシャル井戸が前述のように浅くなり、その結果、キャ
リアの自由度が増加するのを妨げることにある。例え
ば、第３図において、破線で示すように、負電圧VCを印
加することによってポテンシャル井戸は深くなり、キャ
リアはソース及びドレイン電極領域間を準２次元的なポ
テンシャル井戸に閉じこめられた状態を保ったまま走行
することが可能になる。
ことにより、キャリアが走行するヘテロ接合界面のポテ
ンシャル井戸が前述のように浅くなり、その結果、キャ
リアの自由度が増加するのを妨げることにある。例え
ば、第３図において、破線で示すように、負電圧VCを印
加することによってポテンシャル井戸は深くなり、キャ
リアはソース及びドレイン電極領域間を準２次元的なポ
テンシャル井戸に閉じこめられた状態を保ったまま走行
することが可能になる。
このように、散乱の少ない２次元性を有したキャリアは
大きな走行速度を有すため、FET特性における相互コン
ダクタンス及び飽和電流の増加を実現することが可能に
なる。更に、第１の半導体層42のバルク中への電子の走
行を抑制することは、ドレインコンダクタンスの著しい
低減を可能にする。以上述べた本発明の原理に従えば第
６図に示したような従来型構造のFETが有していた前述
の欠点をすべて除去することが可能になり、結果とし
て、特に高速性及び低雑音性に優れた高性能なFETを実
現できることは明らかである。
大きな走行速度を有すため、FET特性における相互コン
ダクタンス及び飽和電流の増加を実現することが可能に
なる。更に、第１の半導体層42のバルク中への電子の走
行を抑制することは、ドレインコンダクタンスの著しい
低減を可能にする。以上述べた本発明の原理に従えば第
６図に示したような従来型構造のFETが有していた前述
の欠点をすべて除去することが可能になり、結果とし
て、特に高速性及び低雑音性に優れた高性能なFETを実
現できることは明らかである。
（実施例１） 次に本発明の実施例１について説明する。本実施例にお
けるFETの構造断面図は第１図と同様である。本実施例
においては、半絶縁性基板41に半絶縁性GaAs基板を低不
純物密度の第１の半導体層42に不純物濃度が１×1015cm
-3以下で膜厚１μｍのノンドープGaAsを、高不純物密度
の第２の半導体層43にドナー不純物濃度が２×1018cm-3
程度で膜厚500Åのｎ型Al0.3Ga0.7Asを、ソース電極領
域44及びドレイン電極領域46にAuGe/Niによるオーミッ
ク電極を、ゲート電極領域45にアルミニウム（Al）によ
るショットキ電極を用いる。更に、本発明にかかる制御
電極領域47としてアクセプタ不純物濃度が２×1019cm-3
程度で膜厚500ÅのＰ型のGaAsを用いる。ここでこのｐ
型のGaAs上には、素子外部でAlとショットキ接触させ
る。本実施例においては、チャネル48は２次元電子層と
なる。また、本実施例において、熱平衡状態におけるゲ
ート電極領域下でのエネルギーバンド図は第２図と同様
である。
けるFETの構造断面図は第１図と同様である。本実施例
においては、半絶縁性基板41に半絶縁性GaAs基板を低不
純物密度の第１の半導体層42に不純物濃度が１×1015cm
-3以下で膜厚１μｍのノンドープGaAsを、高不純物密度
の第２の半導体層43にドナー不純物濃度が２×1018cm-3
程度で膜厚500Åのｎ型Al0.3Ga0.7Asを、ソース電極領
域44及びドレイン電極領域46にAuGe/Niによるオーミッ
ク電極を、ゲート電極領域45にアルミニウム（Al）によ
るショットキ電極を用いる。更に、本発明にかかる制御
電極領域47としてアクセプタ不純物濃度が２×1019cm-3
程度で膜厚500ÅのＰ型のGaAsを用いる。ここでこのｐ
型のGaAs上には、素子外部でAlとショットキ接触させ
る。本実施例においては、チャネル48は２次元電子層と
なる。また、本実施例において、熱平衡状態におけるゲ
ート電極領域下でのエネルギーバンド図は第２図と同様
である。
本実施例において、例えばゲート電圧VG＝−0.5V及びド
レインバイアスV0＝＋2V印加した場合のゲート電極領域
45のドレイン電極領域端直下におけるエネルギーバンド
図は、第３図のほぼ実線のようになり、ポテンシャル井
戸はかなり浅くなってしまう。従って、本発明にかかる
制御電極領域47に、例えば制御電圧VC＝−0.4V印加する
と第３図の破線で示したようにポテンシャル井戸を深く
することができ、電子はソース及びドレイン電極領域間
を２次元性を保持した状態で走行することが可能にな
る。その結果前述したように、電子速度の低下を抑制
し、従ってFET特性の相互コンダクタンス及び飽和電流
を増大させることができる。更に、ドレインコンダクタ
ンスも著しく低減される。
レインバイアスV0＝＋2V印加した場合のゲート電極領域
45のドレイン電極領域端直下におけるエネルギーバンド
図は、第３図のほぼ実線のようになり、ポテンシャル井
戸はかなり浅くなってしまう。従って、本発明にかかる
制御電極領域47に、例えば制御電圧VC＝−0.4V印加する
と第３図の破線で示したようにポテンシャル井戸を深く
することができ、電子はソース及びドレイン電極領域間
を２次元性を保持した状態で走行することが可能にな
る。その結果前述したように、電子速度の低下を抑制
し、従ってFET特性の相互コンダクタンス及び飽和電流
を増大させることができる。更に、ドレインコンダクタ
ンスも著しく低減される。
（実施例２） 次に本発明の実施例２について説明する。本実施例にお
けるFETの模式的断面図を第４図に示す。第１図に示し
たものと同じものは原則として同一番号で示す。本実施
例において、半絶縁性基板61に半絶縁性GaAs基板を、低
不純物濃度の第１の半導体層62に不純物濃度が１×1015
cm-3以下で膜厚１μｍのノンドープGeを、高不純物濃度
の第２の半導体層63にアクセプタ不純物濃度が２×1018
cm-3程度で膜厚500ÅのGaAsを、ソース電極領域44及び
ドレイン電極領域46にAuGe/Niによるオーミック電極を
ゲート電極領域45にアルミニウム（Al）によるショット
キ電極を用いる。更に、本発明にかかる制御電極領域65
としてドナー不純物濃度が２×1019cm-3程度で膜厚500
Åのｎ型のGeを用いる。ここでこのｎ型のGe層上には素
子外部でAlとショットキ接触させる。本実施例におい
て、チャネル64は２次元正孔層となる。
けるFETの模式的断面図を第４図に示す。第１図に示し
たものと同じものは原則として同一番号で示す。本実施
例において、半絶縁性基板61に半絶縁性GaAs基板を、低
不純物濃度の第１の半導体層62に不純物濃度が１×1015
cm-3以下で膜厚１μｍのノンドープGeを、高不純物濃度
の第２の半導体層63にアクセプタ不純物濃度が２×1018
cm-3程度で膜厚500ÅのGaAsを、ソース電極領域44及び
ドレイン電極領域46にAuGe/Niによるオーミック電極を
ゲート電極領域45にアルミニウム（Al）によるショット
キ電極を用いる。更に、本発明にかかる制御電極領域65
としてドナー不純物濃度が２×1019cm-3程度で膜厚500
Åのｎ型のGeを用いる。ここでこのｎ型のGe層上には素
子外部でAlとショットキ接触させる。本実施例におい
て、チャネル64は２次元正孔層となる。
実施例１の場合と異なり、本実施例の制御電極領域65
は、ゲート電極領域45とドレイン電極領域との間隔とほ
ぼ同程度の領域に設けられている。これは、前述の第８
図に示したドレイン電流分布31からも判断できるよう
に、キャリアの走行が３次元性を持つようになるのは、
電界の高いゲート電極領域のドレイン電極領域端近傍で
あり、実際にFET特性の劣化を引き起こしているのは、
ほぼこの狭い領域に限って考えられるためである。更
に、寄生容量をできる限り低減する効果も期待できる。
は、ゲート電極領域45とドレイン電極領域との間隔とほ
ぼ同程度の領域に設けられている。これは、前述の第８
図に示したドレイン電流分布31からも判断できるよう
に、キャリアの走行が３次元性を持つようになるのは、
電界の高いゲート電極領域のドレイン電極領域端近傍で
あり、実際にFET特性の劣化を引き起こしているのは、
ほぼこの狭い領域に限って考えられるためである。更
に、寄生容量をできる限り低減する効果も期待できる。
第５図には、熱平衡状態におけるゲート電極領域直下で
のエネルギーバンド図を示している。ここで、EVは価電
子帯上端のエネルギー準位、はイオン化アクセプタ不
純物をそれぞれ示している。本実施例においても、第５
図に示すように熱平衡状態下でのヘテロ接合界面のポテ
ンシャル井戸は深く、正孔は散乱の少ない２次元性を有
していることになる。しかしながら、実施例１において
述べたように、ドレインバイアス印加時には、特にゲー
ト電極領域のドレイン電極領域端でこのポテンシャル井
戸が浅くなってしまう。
のエネルギーバンド図を示している。ここで、EVは価電
子帯上端のエネルギー準位、はイオン化アクセプタ不
純物をそれぞれ示している。本実施例においても、第５
図に示すように熱平衡状態下でのヘテロ接合界面のポテ
ンシャル井戸は深く、正孔は散乱の少ない２次元性を有
していることになる。しかしながら、実施例１において
述べたように、ドレインバイアス印加時には、特にゲー
ト電極領域のドレイン電極領域端でこのポテンシャル井
戸が浅くなってしまう。
そこで、本発明にかかる制御電極領域65に正の電位を印
加することによって、このポテンシャル井戸を深く保
ち、ソース電極領域44と、ドレイン電極領域46との全領
域において、正孔の準２次元性を保持させる。これによ
り、実施例１と同様な特性向上、すなわち、FET特性に
おける相互コンダクタンス及び飽和電流の増大、更には
ドレインコンダクタンスの極端な低減を実現することが
できる。以上から、本実施例によって、従来型構造FET
の有した欠点を除去し、特に高速性にすぐれた高性能素
子を実現できることは明らかである。
加することによって、このポテンシャル井戸を深く保
ち、ソース電極領域44と、ドレイン電極領域46との全領
域において、正孔の準２次元性を保持させる。これによ
り、実施例１と同様な特性向上、すなわち、FET特性に
おける相互コンダクタンス及び飽和電流の増大、更には
ドレインコンダクタンスの極端な低減を実現することが
できる。以上から、本実施例によって、従来型構造FET
の有した欠点を除去し、特に高速性にすぐれた高性能素
子を実現できることは明らかである。
なお、以上の実施例においては、チャネルがヘテロ接合
界面のゲート電極領域側（表面側）に形成された素子
に、本発明を適用した場合について説明したが、逆にチ
ャネルがヘテロ接合界面の基板側（裏面側）に形成され
た素子についても本発明を適用できることは言うまでも
ない。更に本発明にかかる制御電極領域には、高密度不
純物半導体層ではなく、直接金属・電極、例えばタング
ステンなどを適用できることは明らかである。ただしこ
の場合には、チャネル層の結晶性を劣化させないことが
重要である。
界面のゲート電極領域側（表面側）に形成された素子
に、本発明を適用した場合について説明したが、逆にチ
ャネルがヘテロ接合界面の基板側（裏面側）に形成され
た素子についても本発明を適用できることは言うまでも
ない。更に本発明にかかる制御電極領域には、高密度不
純物半導体層ではなく、直接金属・電極、例えばタング
ステンなどを適用できることは明らかである。ただしこ
の場合には、チャネル層の結晶性を劣化させないことが
重要である。
（発明の効果） 以上、詳細説明したとおり、本発明の電界効果素子は、
電流通路（チャネル）を挾んで従来のゲート電極領域と
対向した位置に制御電極領域を設け、少くともゲート電
極領域とドレイン電極領域間の領域の電流通路近傍の電
位を制御できるようにしてあるので、電流通路を形成す
るポテンシャル井戸の深さを深く保ち、従来のようなキ
ャリアの散乱を無くすことができ、電界効果素子の相互
コンダクタンス及び飽和電流の増加とドレインコンダク
タンスの著しい低減を可能とするという効果を有する。
電流通路（チャネル）を挾んで従来のゲート電極領域と
対向した位置に制御電極領域を設け、少くともゲート電
極領域とドレイン電極領域間の領域の電流通路近傍の電
位を制御できるようにしてあるので、電流通路を形成す
るポテンシャル井戸の深さを深く保ち、従来のようなキ
ャリアの散乱を無くすことができ、電界効果素子の相互
コンダクタンス及び飽和電流の増加とドレインコンダク
タンスの著しい低減を可能とするという効果を有する。
従って本発明によれば、特に高速性及び低雑音性に優れ
た電界効果型素子を得ることができ、その効果は大であ
る。
た電界効果型素子を得ることができ、その効果は大であ
る。
第１図は本発明の電界効果型素子の基本的構造の一例を
示す模式的断面図、第２図及び第３図はそのエネルギー
バンド図、第４図は本発明の実施例２の構造を示す模式
的断面図、第５図はそのエネルギーバンド図、第６図は
従来の電界効果型素子の一例の構造を示す模式的断面
図、第７図はそのエネルギーバンド図、第８図はそのド
レイン電流分布図である。 41……半絶縁性基板、42……低不純物密度の第１の半導
体層、43……高不純物密度の第２の半導体、44……ソー
ス電極領域、45……ゲート電極領域、46……ドレイン電
極領域、47……制御電極領域、48……電流通路（チャネ
ル）、61……半絶縁性基板、62……低不純物密度の第１
の半導体、63……高不純物密度の第２の半導体、64……
電流通路（チャネル）、65……制御電極領域、EC……伝
導帯下端のエネルギー準位、EF……フェルミ準位、EV…
…価電子帯上端のエネルギー準位、VC……制御電圧、VG
……ゲート電圧、ｑφＢ……ショットキ障壁の高さ。
示す模式的断面図、第２図及び第３図はそのエネルギー
バンド図、第４図は本発明の実施例２の構造を示す模式
的断面図、第５図はそのエネルギーバンド図、第６図は
従来の電界効果型素子の一例の構造を示す模式的断面
図、第７図はそのエネルギーバンド図、第８図はそのド
レイン電流分布図である。 41……半絶縁性基板、42……低不純物密度の第１の半導
体層、43……高不純物密度の第２の半導体、44……ソー
ス電極領域、45……ゲート電極領域、46……ドレイン電
極領域、47……制御電極領域、48……電流通路（チャネ
ル）、61……半絶縁性基板、62……低不純物密度の第１
の半導体、63……高不純物密度の第２の半導体、64……
電流通路（チャネル）、65……制御電極領域、EC……伝
導帯下端のエネルギー準位、EF……フェルミ準位、EV…
…価電子帯上端のエネルギー準位、VC……制御電圧、VG
……ゲート電圧、ｑφＢ……ショットキ障壁の高さ。
Claims (1)
- 【請求項１】高純度あるいは低不純物密度の第１の半導
体層と、前記第１の半導体層が有する電子親和力より小
さい電子親和力を有するかあるいは前記第１の半導体層
の有する電子親和力とエネルギーギャップの和より大き
い電子親和力とエネルギーギャップの和を有するかのい
ずれかを有しかつ高不純物密度の第２の半導体層と、前
記第１の半導体層と前記第２の半導体層とによるヘテロ
接合界面における電流通路と、前記電流通路の導電度を
制御するゲート電極領域と、前記ゲート電極領域の両側
に配置されたソース電極領域およびドレイン電極領域と
を備えた電界効果型素子において、前記ゲート電極領域
と前記ドレイン電極領域間の領域の前記電流通路近傍の
電位を制御する制御電極領域を、前記電流通路に対して
前記ゲート電極領域の反対側でありかつ少なくとも前記
ゲート電極領域と前記ドレイン電極領域間の前記領域に
対面して設けことを特徴とする電界効果型素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183922A JPH0714055B2 (ja) | 1984-09-03 | 1984-09-03 | 電界効果型素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183922A JPH0714055B2 (ja) | 1984-09-03 | 1984-09-03 | 電界効果型素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161473A JPS6161473A (ja) | 1986-03-29 |
| JPH0714055B2 true JPH0714055B2 (ja) | 1995-02-15 |
Family
ID=16144157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183922A Expired - Lifetime JPH0714055B2 (ja) | 1984-09-03 | 1984-09-03 | 電界効果型素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714055B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459961A (en) * | 1987-08-31 | 1989-03-07 | Toshiba Corp | Semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178572A (ja) * | 1982-04-14 | 1983-10-19 | Hiroyuki Sakaki | 移動度変調形電界効果トランジスタ |
-
1984
- 1984-09-03 JP JP59183922A patent/JPH0714055B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6161473A (ja) | 1986-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |