JPH07131874A - 通信端末用交換処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 公衆網に接続されるディジタル通信端末にお
いて、デ−タ速度の異なるディジタル・デ−タを時分割
交換方式で交換する場合に、ハイウェイ上に構成ビット
数の異なるタイムスロットを設定して無駄のないデ−タ
交換を可能にしハイウェイを有効に利用し得る通信端末
用交換処理装置を提供することである。 【構成】 伝送速度が相互に異なる複数のディジタルデ
−タを受け取って受け取ったディジタルデ−タに応じた
デ−タビットを抽出し抽出したデ−タビットに基づいて
タイムスロットを生成するとともに生成したタイムスロ
ットを多重化して送出する多重化手段（２，４，６，
７，１０，１４，１６）と、多重化手段（２，４，６，
７，１０，１４，１６）から送出されたタイムスロット
を供給されるアドレス信号に応じて入れ換えて送出する
スイッチ手段（４、１，５，１２）と、スイッチ手段
（４、１，５，１２）から送出されたタイムスロットを
伝送速度別に多重分離して送出する多重分離手段（５、
３，８，９，１１，１５，１７）とを含むことを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信端末用交換処理装置
に係り、詳細には公衆網に接続されるディジタル通信端
末においてディジタル・デ−タを時分割交換方式で交換
する機能を有する通信端末用交換処理装置に係る。

【０００２】

【従来の技術】図に基づいて従来の通信端末用交換処理
装置を説明する。

【０００３】図４は従来の通信端末用交換処理装置を示
す構成図、図５は従来の他の通信端末用交換処理装置を
示す構成図、図６は３２ｋｂｐｓデ−タ×４チャネルと
６４ｋｂｐｓデ−タ×４チャネルとを８ビット構成のタ
イムスロットに多重化した場合の例を示す図である。

【０００４】図４において、２５はスイッチ、２６は多
重化部、２７は多重分離部、２８は入力ＰＣＭハイウェ
イ、２９は出力ＰＣＭハイウェイ、３０はｎチャネルの
６４ｋｂｐｓ入力デ−タ線、３１はｎチャネルの６４ｋ
ｂｐｓ出力デ−タ線、３２はアドレス信号線、３３は交
換処理装置である。

【０００５】交換処理装置３３は入力ＰＣＭハイウェイ
２８上のタイムスロットを入れ換えて出力ＰＣＭハイウ
ェイ２９に送出するスイッチ２５と、そのスイッチ２５
に入力ＰＣＭハイウェイ２８上のタイムスロットを出力
ＰＣＭハイウェイ２９上のどのタイムスロットに出力す
るかという宛先（アドレス）を示すアドレス信号線３２
と、６４ｋｂｐｓ入力デ−タ線３０から入力されるデ−
タを多重化して入力ＰＣＭハイウェイ２８に送出する多
重化部２６と、出力ＰＣＭハイウェイ２９のデ−タを多
重分離しして出力デ−タ線３１に送出する多重分離部２
７を含み、入力ＰＣＭハイウェイ２８と出力ＰＣＭハイ
ウェイ２９とは１フレ−ムが１２５μｓでそれぞれ８ビ
ットからなるｎ個のタイムスロットから構成されてい
る。

【０００６】ディジタル通信端末における６４ｋｂｐｓ
デ−タの交換処理は以下のように行われる。６４ｋｂｐ
ｓ入力デ−タ線３０からｎ（ｎ≧２）チャネルの６４ｋ
ｂｐｓのデ−タが交換処理装置３３の多重化部２６に入
力され、ｎ多重化されて入力ＰＣＭハイウェイ２８に送
出される。スイッチ２５は入力された入力ＰＣＭハイウ
ェイ２８のタイムスロットを、アドレス信号線３２より
与えられるアドレスにしたがって入れ換え、出力ＰＣＭ
ハイウェイ２９に送出する。出力ＰＣＭハイウェイ２９
のデ−タは多重分離部２７に入力され、ｎチャネルの６
４ｋｂｐｓデ−タに多重分離されたのち、ｎチャネルの
６４ｋｂｐｓ出力デ−タ線３１へ送出される。

【０００７】ここで入出力されるデ−タに６４ｋｂｐｓ
以外のデ−タ速度のものが混在する場合を考える。例え
ば、３２ｋｂｐｓのデ−タを入出力する場合は、一度６
４ｋｂｐｓに速度変換して速度を合わせてから本来８ビ
ット用意されているタイムスロットに半分の４ビットを
のせて交換したのち、必要なデ−タだけを取り出して再
び３２ｋｂｐｓに速度変換するという手順を踏まなけれ
ばならない。

【０００８】ｎ₁ チャネルの３２ｋｂｐｓとｎ₂ チャネ
ルの６４ｋｂｐｓのデ−タの交換処理を行う場合（ｎ＝
ｎ₁ ＋ｎ₂ ）を図５に基づいて説明する。

【０００９】図５中、図４と共通の番号は図４の構成と
同じ機能を有する構成を示し、３４は６４ｋｂｐｓ（８
ビット）デ−タから実際のデ−タ（４ビット）を抽出す
るデ−タ抽出部、３５は３２ｋｂｐｓデ−タを６４ｋｂ
ｐｓの速度に合わせる３２ｋｂｐｓ／６４ｋｂｐｓ速度
変換部、３６は６４ｋｂｐｓデ−タから３２ｋｂｐｓデ
−タに変換する６４ｋｂｐｓ／３２ｋｂｐｓ速度変換
部、３７はｎ₁ チャネルの３２ｋｂｐｓ入力デ−タ線、
３８はｎ₁ チャネルの３２ｋｂｐｓ出力デ−タ線であ
る。

【００１０】３２ｋｂｐｓ入力デ−タ線３７から３２ｋ
ｂｐｓ／６４ｋｂｐｓ速度変換部３５にｎ₁ （２≦ｎ₁
≦ｎ）チャネルの３２ｋｂｐｓのデ−タが入力され、６
４ｋｂｐｓに速度を合わせて６４ｋｂｐｓ入力デ−タ線
３０に送出される。ｎ₁ チャネルの４ビットデ−タとｎ
₂ チャネルの８ビットデ−タとを合わせたｎチャネルの
６４ｋｂｐｓ入力デ−タ線３０のデ−タは交換処理装置
３３の多重化部２６に入力される。多重化部２６は入力
されたデ−タをｎ多重化し、入力ＰＣＭハイウェイ２８
に送出する。このとき、入力ＰＣＭハイウェイ２８上の
タイムスロットは８ビット構成である。スイッチ２５は
入力された入力ＰＣＭハイウェイ２８のタイムスロット
を、アドレス信号線３２より与えられるアドレスにした
がって入れ換え、出力ＰＣＭハイウェイ２９に送出す
る。出力ＰＣＭハイウェイ２９のデ−タは多重分離部２
７に入力され、ｎチャネルの６４ｋｂｐｓデ−タに多重
分離されてのち、ｎチャネルの６４ｋｂｐｓ出力デ−タ
線３１へ送出される。このうち、４ビットデ−タである
ｎ₁ チャネルの各デ−タから、デ−タ抽出部３４によっ
て必要な４ビットデ−タが抽出され、６４ｋｂｐｓ／３
２ｋｂｐｓ速度変換部３６で変換されて後、ｎ₁ チャネ
ルの３２ｋｂｐｓ出力デ−タ線３８に送出される。

【００１１】図６（ａ）にはｎ₁ ＝４（８ビットデ−タ
部のＴＳ０〜ＴＳ３はそれぞれ８ビットデ−タ）、ｎ₂
＝４（４ビットデ−タ部のＴＳ４〜ＴＳ７はそれぞれ４
ビットデ−タ）の場合のＰＣＭハイウェイのタイムスロ
ット構成の１例（ＴＳ０〜ＴＳ３は６４ｋｂｐｓ、ＴＳ
４〜ＴＳ７は３２ｋｂｐｓの場合）が示されている。１
フレ−ムは１２５μｓ、６４ビットからなり、８ビット
×８タイムスロット構成である（ＰＣＭハイウェイのク
ロック周波数は５１２ＫＨｚ）。図６（ｂ）は８ビット
デ−タ（１タイムスロットは８ビット）を示し、図６
（ｃ）は４ビットデ−タ（１タイムスロットは８ビッ
ト）を示している。なお、図６（ｂ）、図６（ｃ）中、
ＤＢ（縦線部）はデ−タビット、ＢＢ（空白部）は未使
用ビットを示す。

【００１２】３２ｋｂｐｓの場合１デ−タは４ビットで
あるため、ＴＳ４〜ＴＳ７では８ビットのうち実際のデ
−タは４ビットであり、各タイムスロットのうち未使用
の４ビット分は利用されない。したがって、上記のよう
に８ビット未満のデ−タを８ビットデ−タとして交換処
理を行う方法では、６４ｋｂｐｓ以外のデ−タ速度が混
在する場合、ＰＣＭハイウェイを有効に利用することが
できず、また交換処理を行った後、必要なデ−タと不要
なデ−タとを分離しなければならなかった。

【００１３】

【発明が解決しようとする課題】前述のように従来のデ
ィジタル通信端末の交換処理回路の入出力は６４ｋｂｐ
ｓ（１２５μｓ当り８ビット）のデ−タであるので、デ
−タ速度の異なるデ−タ、例えば３２ｋｂｐｓのデ−タ
が混在している場合の交換処理を行うためには、３２ｋ
ｂｐｓデ−タは速度変換されて６４ｋｂｐｓのデ−タと
同様に扱われる。しかし、交換処理回路が扱う１２５μ
ｓ当り８ビットのうち実際のデ−タはその半分の４ビッ
トだけで残りの４ビット分は無駄となりハイウェイを有
効に利用できないという問題があった。

【００１４】例えば外線にＩＳＤＮ回線を有するディジ
タルコ−ドレス電話の場合、内線は３２ｋｂｐｓ、外線
は６４ｋｂｐｓというように速度が異なる。従来の回路
では３２ｋｂｐｓを速度変換し、６４ｋｂｐｓのデ−タ
のように扱って交換処理するがこのデ−タを多重化した
ハイウェイにおいては、本来８ビット構成のタイムスロ
ットに８ビット未満のデ−タをのせるため、実際のデ−
タビット数は少ないのに全てのデ−タが６４ｋｂｐｓの
場合と同じ多重度しか得られず、ハイウェイの有効利用
ができなかった。また、交換処理の後、必要なデ−タビ
ットと不必要なデ−タビットとを分離する回路が必要で
あった。

【００１５】３２ｋｂｐｓ×４チャネルと６４ｋｂｐｓ
×４チャネルのデ−タを従来の８ビット構成×８タイム
スロットのハイウェイにのせた場合のフレ−ム構成の１
例を示した図６（ａ）、図６（ｃ）に示されるように図
６（ａ）のＴＳ４〜ＴＳ７の４つのタイムスロットでは
半分の４ビット分しか使用せず、残りの４ビット×４チ
ャネル、すなわち１フレ−ム当たり１６ビットが無駄に
なっている。

【００１６】本発明の目的は、公衆網に接続されるディ
ジタル通信端末において、デ−タ速度の異なるディジタ
ル・デ−タを時分割交換方式で交換する場合に、ハイウ
ェイ上に構成ビット数の異なるタイムスロットを設定し
て無駄のないデ−タ交換を可能にしハイウェイを有効に
利用し得る通信端末用交換処理装置を提供することにあ
る。

【００１７】

【課題を解決するための手段】伝送速度が相互に異なる
複数のディジタルデ−タ群を受け取って受け取ったディ
ジタルデ−タに応じたデ−タビットを抽出し抽出したデ
−タビットに基づいてタイムスロットを生成するととも
に生成したタイムスロットを多重化して送出する多重化
手段と、多重化手段から送出されたタイムスロットを供
給されるアドレス信号に応じて入れ換えて送出するスイ
ッチ手段と、スイッチ手段から送出されたタイムスロッ
トを伝送速度別に多重分離して送出する多重分離手段と
を含むことを特徴とする。

【００１８】

【作用】多重化手段は伝送速度が相互に異なる複数のデ
ィジタルデ−タ群を受け取って受け取ったディジタルデ
−タに応じたデ−タビットを抽出し抽出したデ−タビッ
トに基づいてタイムスロットを生成するとともに生成し
たタイムスロットを多重化して送出し、スイッチ手段は
多重化手段から送出されたタイムスロットを供給される
アドレス信号に応じて入れ換えて送出し、多重分離手段
はスイッチ手段から送出されたタイムスロットを伝送速
度別に多重分離して送出するので、異なる速度のディジ
タルデ−タの交換処理を行うときに扱うデ−タビットに
適したタイムスロットを任意に構成できるため、ハイウ
ェイを有効に利用し得、また扱うデ−タはすべて実際の
ディジタルデ−タであるため、多重分離するときに必要
なディジタルデ−タだけを抽出するという手間を不要に
し得る。

【００１９】

【実施例】本発明の通信端末用交換処理装置の実施例を
図を参照して説明する。

【００２０】本発明の実施例は、ディジタル通信端末に
おいて、複数のデ−タ入力線とそのデ−タを多重化して
入力ハイウェイへ送出する多重化部と、入力ハイウェイ
と、アドレス信号線より与えられたアドレスにしたがっ
て入力ハイウェイ上のタイムスロットを入れ換えて出力
ハイウェイ上に送出するスイッチと、出力ハイウェイ
と、出力ハイウェイのデ−タを多重分離して複数の出力
デ−タとして送出する多重分離部と、複数の出力デ−タ
線と、多重化部が多重化を行うときにハイウェイ上に適
切なビット構成のタイムスロットを生成するために必要
な入力ＴＳ構成信号線と、多重分離部が多重分離を行う
ときにハイウェイ上のタイムスロットのビット構成を確
認するために必要な出力ＴＳ構成信号線とを含むことを
特徴とする。

【００２１】すなわち、ディジタル通信端末において、
複数のデ−タ入力線と、そのデ−タを多重化して入力ハ
イウェイへ送出する多重化部と、入力ハイウェイと、ア
ドレス信号線より与えられたアドレスにしたがって入力
ハイウェイ上のタイムスロットを入れ換えて出力ハイウ
ェイ上に送出するスイッチと、出力ハイウェイと、出力
ハイウェイのデ−タを多重分離して複数の出力デ−タと
して送出する多重分離部と、複数の出力デ−タ線とを含
み、特に多重化部は入力ＴＳ構成信号にしたがってハイ
ウェイ上に任意のビット数のタイムスロットを生成し、
また多重分離部は出力ＴＳ構成信号にしたがってそれぞ
れのタイムスロットのビット数を認識する機能を有する
ことを特徴とするものである。

【００２２】以下実施例を詳細に説明する。

【００２３】図１は本発明の通信端末用交換処理装置の
実施例を示す構成図、図２は本発明の通信端末用交換処
理装置の実施例において３２ｋｂｐｓデ−タ×４チャネ
ルと６４ｋｂｐｓデ−タ×４チャネルとをそれぞれのデ
−タビット数に適したタイムスロットにのせた場合の例
を示す図、図３は本発明の通信端末用交換処理装置の他
の実施例を示す構成図である。

【００２４】図１において、１はスイッチ、２は多重化
部、３は多重分離部、４は入力ハイウェイ、５は出力ハ
イウェイ、６はｍ₁ チャネルのＪ₁ ビット入力デ−タ
線、７はｍ₂ チャネルのＫ₂ ｋｂｐｓ（Ｊ₂ ビット）入
力デ−タ線、８はＪ₁ ビット出力デ−タ線、９はＫ₂ ｋ
ｂｐｓ（Ｊ₂ ビット）出力デ−タ線、１０は入力ＴＳ構
成信号線、１１は出力ＴＳ構成信号線、１２はアドレス
信号線、１３は交換処理装置、１４はＫ₁ ｋｂｐｓ／Ｋ
₂ ｋｂｐｓ速度変換部、１５はＫ₂ ｋｂｐｓ／Ｋ₁ ｋｂ
ｐｓ速度変換部、１６はＫ₁ ｋｂｐｓ入力デ−タ線、１
７はＫ₁ ｋｂｐｓ出力デ−タ線である。多重化手段は多
重化部２、入力ハイウェイ４、ｍ₁ チャネルのＪ₁ ビッ
ト入力デ−タ線６、ｍ₂ チャネルのＫ₂ ｋｂｐｓ（Ｊ₂
ビット）入力デ−タ線７、入力ＴＳ構成信号線１０、Ｋ
₁ ｋｂｐｓ／Ｋ₂ ｋｂｐｓ速度変換部１４、およびＫ₁
ｋｂｐｓ入力デ−タ線１６により構成され、スイッチ手
段は入力ハイウェイ４、スイッチ１、出力ハイウェイ
５、およびアドレス信号線１２から構成され、多重分離
手段は出力ハイウェイ５、多重分離部３、Ｊ₁ ビット出
力デ−タ線８、Ｋ₂ ｋｂｐｓ（Ｊ₂ ビット）出力デ−タ
線９、出力ＴＳ構成信号線１１、Ｋ₂ ｋｂｐｓ／Ｋ₁ ｋ
ｂｐｓ速度変換部１５、およびＫ₁ ｋｂｐｓ出力デ−タ
線１７から構成されている。

【００２５】入力ハイウェイ４と出力ハイウェイ５との
１フレ−ムは１２５μｓで、任意のビット数を有するｍ
個のタイムスロットから構成される（ｍ＝ｍ₁ ＋ｍ
₂ ）。また、Ｊ₁,₂ はそれぞれデ−タ速度Ｋ₁,₂ の１フ
レ−ム当たりのビット数（Ｊ＝Ｋ／８）である。

【００２６】速度の異なるデ−タが混在するとき、図１
に示される実施例による交換処理について以下の条件に
おいて説明する。

【００２７】（１）入出力デ−タ線（各８チャネル） ３２ｋｂｐｓ×４チャネル＋６４ｋｂｐｓ×４チャネル ｍ₁ ＝４、ｍ₂ ＝４、ｍ＝８、Ｋ₁ ＝３２（ｋｂｐ
ｓ）、Ｋ₂ ＝６４（ｋｂｐｓ）、Ｊ₁ ＝４（ビット）、
Ｊ₂ ＝８（ビット）とする。

【００２８】（２）交換処理装置１３の多重化部２にデ
−タを読み込むためのクロックを統一するため、３２ｋ
ｂｐｓのデ−タを６４ｋｂｐｓに速度変換（デ−タのク
ロック周波数を３２ｋＨｚから６４ｋＨｚに）してから
多重化する。

【００２９】入出力ハイウェイのクロックは５１２ｋＨ
ｚとする。

【００３０】まず３２ｋｂｐｓと６４ｋｂｐｓとのデ−
タの多重化について説明する。

【００３１】４チャネルの３２ｋｂｐｓ入力デ−タ線１
６のデ−タは３２ｋｂｐｓ／６４ｋｂｐｓ速度変換部１
４により速度を６４ｋｂｐｓに変換され、Ｊ₁ ビット入
力デ−タ線６を介して入力デ−タ線７の４チャネルの６
４ｋｂｐｓ入力デ−タとともに多重化部２へ入力され
る。多重化部２はタイムスロットのビット構成を指定す
る入力ＴＳ構成部１０の信号にしたがって、必要なデ−
タビットだけを抽出し、それぞれのデ−タに適したビッ
ト数のタイムスロットを生成して、多重化したデ−タを
入力ハイウェイ４に送出する。したがって、本実施例で
は入力ハイウェイ４は、４ビットのタイムスロットが４
個、８ビットのタイムスロットが４個になる。このとき
のハイウェイのタイムスロット構成例は図２に示される
通りである。 図２（ａ）はｍ₁ ＝４（４ビットデ−タ
部のＴＳ４〜ＴＳ７はそれぞれＪ₁＝４ビットデ−
タ）、ｍ₂ ＝４（８ビットデ−タ部のＴＳ０〜ＴＳ３は
それぞれＪ₂ ＝８ビットデ−タ）のＰＣＭハイウェイの
タイムスロット構成の１例（ＴＳ０〜ＴＳ３の速度ｋ₂
＝６４ｋｂｐｓ、ＴＳ４〜ＴＳ７の速度ｋ₁ ＝３２ｋｂ
ｐｓ、１６ビットデ−タ部のＴＳ８は１６ビット）の場
合が示されている。１フレ−ムは１２５μｓ、６４ビッ
トである。図２（ｂ）は８ビットデ−タ（１タイムスロ
ットが８ビット）、図２（ｃ）は４ビットデ−タ（１タ
イムスロットが４ビット）、図２（ｄ）は使用可能な１
６ビット（ＴＳ８）を示している。なお、図２（ｂ）、
図２（ｃ）、図２（ｄ）中、ＤＢ（縦線部）はデ−タビ
ット、ＢＢ（空白部）は未使用ビットを示す。

【００３２】従来の方法では、図６に示されたように３
２ｋｂｐｓ×４チャネルと６４ｋｂｐｓ×４チャネルで
１フレ−ムがいっぱいになったが、本実施例によれば図
２（ａ）、図２（ｄ）に示されるように１フレ−ムにま
だ１６ビット分の空きがあり、更にデ−タを多重化する
ことができる。

【００３３】次に多重化されたデ−タの交換と多重分離
について説明する。

【００３４】スイッチ１は入力ハイウェイ４上のタイム
スロットを、アドレス信号線１２より与えられたアドレ
スにしたがって交換し、出力ハイウェイ５に送出する。
多重分離部３は出力ＴＳ構成信号線１１の信号により出
力ハイウェイ５上の信号により出力ハイウェイ５上の各
タイムスロットのビット構成を認識して多重分離し、Ｊ
₁ ビット出力線８に４チャネルの４ビットデ−タを、Ｊ
₂ ビット出力デ−タ線９に４チャネルの８ビットデ−タ
（６４ｋｂｐｓ）を送出する。４チャネルの４ビットデ
−タは６４ｋｂｐｓ／３２ｋｂｐｓ速度変換部１５によ
り３２ｋｂｐｓに変換されて、４チャネルの３２ｋｂｐ
ｓ出力デ−タ線１７に送出される。

【００３５】図１に示される本実施例の特徴は、交換処
理装置１３の多重化部２、多重分離部３が多重化または
多重分離を行うときに、適切なビット構成のタイムスロ
ットを生成または認識するために必要なＴＳ構成信号線
１０、１１を有する点にある。

【００３６】図６と図２との比較により、従来例と本実
施例の違いについて説明する。

【００３７】図６の従来例は１フレ−ムが６４ビット構
成で１タイムスロットは８ビット、すなわち８ビット×
８タイムスロットに固定されているため、３２ｋｂｐｓ
デ−タであっても、タイムスロットの構成ビット数は変
わらず、８ビット分のタイムスロットに対して４ビット
のデ−タをのせることになる。６４ｋｂｐｓのデ−タ×
８タイムスロットのハイウェイであれば、デ−タ速度が
３２ｋｂｐｓや１６ｋｂｐｓであっても６４ｋｂｐｓに
変換し、８ビットのデ−タと同様に扱うため８多重まで
しかできない。図６において使用可能なビット数は１フ
レ−ム当たり６４ビットであるのに、８ビットより少な
い（４ビット）デ−タがあるために実際は６４ビット以
下のデ−タしか伝送できないという現象が起こる。３２
ｋｂｐｓ×４チャネル＋６４ｋｂｐｓ×４チャネルの場
合、使用デ−タビット数は４８ビットである。

【００３８】図２のタイムスロット数の構成ビット数を
任意に設定可能な本実施例では３２ｋｂｐｓ×４チャネ
ル、６４ｋｂｐｓ×４チャネルというハイウェイを構成
した上に、１６ビットの使用可能なビットが存在する。
この１６ビットに他のデ−タを割り当てることができ、
１フレ−ム６４ビットを有効に利用して従来例よりも多
重度を上げることが可能である。

【００３９】次に他の実施例を図３を参照して説明す
る。

【００４０】図３において、１はスイッチ、４は入力ハ
イウェイ、５は出力ハイウェイ、１０は入力ＴＳ構成信
号線、１１は出力ＴＳ構成信号線、１２はアドレス信号
線、１８は多重化部、１９は多重分離部、２０はデ−タ
入力線、２１は出力デ−タ線、２２は入力クロック指定
信号線、２３は出力クロック指定信号線、２４は交換処
理装置である。多重化手段は入力ハイウェイ４、入力Ｔ
Ｓ構成信号線１０、多重化部１８、デ−タ入力線２０、
および入力クロック指定信号線２２から構成され、スイ
ッチ手段は入力ハイウェイ４、スイッチ１、出力ハイウ
ェイ５、およびアドレス信号線１２から構成され、多重
分離手段は出力ハイウェイ５、出力ＴＳ構成信号線１
１、多重分離部１９、出力デ−タ線２１、および出力ク
ロック指定信号線２３から構成されている。なお、図１
と同一の番号を有する構成は図１の構成と同一の機能を
有している。

【００４１】図３に示した他の実施例による交換処理に
ついて、前述の実施例と同様に４チャネルの３２ｋｂｐ
ｓデ−タと４チャネルの６４ｋｂｐｓデ−タを扱う場合
を例にして説明する。

【００４２】前述の実施例と異なるのは、前述の実施例
が交換処理装置に入出力されるデ−タの速度は６４ｋｂ
ｐｓであり、３２ｋｂｐｓのデ−タは交換処理装置１３
に入力される前、あるいは出力された後に速度変換され
ているのに対し、他の実施例では３２ｋｂｐｓデ−タと
６４ｋｂｐｓデ−タは速度変換されることなく交換処理
装置２４の多重化部１８に直接入力され、また多重化部
１８から出力されるデ−タはすでに３２ｋｂｐｓと６４
ｋｂｐｓであるので、交換処理装置２４の外に速度変換
部を必要としないという点である。

【００４３】交換処理装置２４の多重化部１８は、入力
クロック指定信号線２２の信号にしたがって、入力デ−
タ線２０から入力される４チャネルの３２ｋｂｐｓデ−
タと４チャネルの６４ｋｂｐｓデ−タをそれぞれの速度
に適したクロックで読み込み、入力ＴＳ構成信号線１０
の信号にしたがって適したビット数のタイムスロットを
生成して多重化を行い、入力ハイウェイ４に送出する
（このときの入力ハイウェイの構成例は図２と同様であ
り、４ビットのタイムスロット４個と８ビットのタイム
スロット４個、さらに１６ビット分の空きがある）。ス
イッチ１は入力ハイウェイ４上のタイムスロットを、ア
ドレス信号線１２より与えられたアドレスにしたがって
交換し、出力ハイウェイ５に出力する。多重分離部１９
は出力ＴＳ構成信号線１１の信号により出力ハイウェイ
５上の各タイムスロットのビット構成を認識して多重分
離し、出力クロック指定信号線２３の信号にしたがって
それぞれのデ−タ速度に適したクロックで３２ｋｂｐｓ
と６４ｋｂｐｓとのデ−タを出力デ−タ線２１に送出す
る。

【００４４】以上述べた２つの実施例について３２ｋｂ
ｐｓと６４ｋｂｐｓとのデ−タの交換処理に関し例をあ
げて説明したが、これら２つの実施例は３２ｋｂｐｓと
６４ｋｂｐｓとの混在に限らず、時分割交換方式を用い
た速度の異なるデ−タが混在する場合のディジタル・デ
−タの交換処理に適用可能である。また上記の２つの実
施例では入出力デ−タ１本につき１チャネルのデ−タを
のせているが、複数チャネル分のデ−タがのっている場
合でも同様に適用可能である。入出力ハイウェイはそれ
ぞれ１本ずつだが、入出力ハイウェイがそれぞれ２本以
上のときでも同様に適用可能である。

【００４５】

【発明の効果】多重化手段は伝送速度が相互に異なる複
数のディジタルデ−タ群を受け取って受け取ったディジ
タルデ−タに応じたデ−タビットを抽出し抽出したデ−
タビットに基づいてタイムスロットを生成するとともに
生成したタイムスロットを多重化して送出し、スイッチ
手段は多重化手段から送出されたタイムスロットを供給
されるアドレス信号に応じて入れ換えて送出し、多重分
離手段はスイッチ手段から送出されたタイムスロットを
伝送速度別に多重分離して送出するので、異なる速度の
ディジタルデ−タの交換処理を行うときに扱うデ−タビ
ットに適したタイムスロットを任意に構成できるため、
ハイウェイを有効に利用し得、また扱うデ−タはすべて
実際のディジタルデ−タであるため、多重分離するとき
に必要なディジタルデ−タだけを抽出するという手間を
不要にし得る。

【図面の簡単な説明】

【図１】本発明の通信端末用交換処理装置の実施例を示
す構成図である。

【図２】本発明の通信端末用交換処理装置の実施例にお
いて３２ｋｂｐｓデ−タ×４チャネルと６４ｋｂｐｓデ
−タ×４チャネルとをそれぞれのデ−タビット数に適し
たタイムスロットにのせた場合の例を示す図である。

【図３】本発明の通信端末用交換処理装置の他の実施例
を示す構成図である。

【図４】従来の通信端末用交換処理装置を示す構成図で
ある。

【図５】従来の他の通信端末用交換処理装置を示す構成
図である。

【図６】３２ｋｂｐｓデ−タ×４チャネルと６４ｋｂｐ
ｓデ−タ×４チャネルとを８ビット構成のタイムスロッ
トに多重化した場合の例を示す図である。

【符号の説明】

１、２５ スイッチ ２、１８、２６ 多重化部 ３、１９、２７ 多重分離部 ４ 入力ハイウェイ ５ 出力ハイウェイ ６ Ｊ₁ ビット入力デ−タ線 ７ Ｋ₂ ｋｂｐｓ入力デ−タ線 ８ Ｊ₁ ビット出力デ−タ線 ９ Ｋ₂ ｋｂｐｓ出力デ−タ線 １０ 入力ＴＳ構成信号線 １１ 出力ＴＳ構成信号線 １２、３２ アドレス信号線 １３、２４、３３ 交換処理装置 １４ Ｋ₁ ｋｂｐｓ／Ｋ₂ ｋｂｐｓ速度変換部 １５ Ｋ₂ ｋｂｐｓ／Ｋ₁ ｋｂｐｓ速度変換部 １６ Ｋ₁ ｋｂｐｓ入力デ−タ線 １７ Ｋ₁ ｋｂｐｓ出力デ−タ線 ２０ データ入力線 ２１ 出力データ線 ２２ 入力クロック指定信号線 ２３ 出力クロック指定信号線 ２８ 入力ＰＣＭハイウェイ ２９ 出力ＰＣＭハイウェイ ３０ ６４ｋｂｐｓ入力デ−タ線 ３１ ６４ｋｂｐｓ出力デ−タ線 ３４ データ抽出部 ３５ ３２ｋｂｐｓ／６４ｋｂｐｓ速度変換部 ３６ ６４ｋｂｐｓ／３２ｋｂｐｓ速度変換部 ３７ ３２ｋｂｐｓ入力データ線 ３８ ３２ｋｂｐｓ出力データ線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 伝送速度が相互に異なる複数のディジタ
   ルデ−タ群を受け取って受け取ったディジタルデ−タに
   応じたデ−タビットを抽出し抽出したデ−タビットに基
   づいてタイムスロットを生成するとともに生成したタイ
   ムスロットを多重化して送出する多重化手段と、 前記多重化手段から送出されたタイムスロットを供給さ
   れるアドレス信号に応じて入れ換えて送出するスイッチ
   手段と、 前記スイッチ手段から送出されたタイムスロットを伝送
   速度別に多重分離して送出する多重分離手段とを具備し
   てなることを特徴とする通信端末用交換処理装置。