JP3226526B2 - 多元速度回線設定装置 - Google Patents
多元速度回線設定装置Info
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- JP3226526B2 JP3226526B2 JP19943389A JP19943389A JP3226526B2 JP 3226526 B2 JP3226526 B2 JP 3226526B2 JP 19943389 A JP19943389 A JP 19943389A JP 19943389 A JP19943389 A JP 19943389A JP 3226526 B2 JP3226526 B2 JP 3226526B2
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Description
本発明は、種々の速度を持つ複数の信号を伝送方路別
に回線設定するための装置に関する。
に回線設定するための装置に関する。
ディジタル信号を効率よく多重伝送するためには、種
々の速度（多元速度）の回線を伝送方路別に回線設定す
る必要がある。 従来、多元速度回線を設定する装置としては、例え
ば、情報通信技術ハンドブック編集委員会編、情報通信
技術ハンドブック、III編、2.5.2ディジタル同期端局装
置、pp.385−392に記載されている２次群同期多重変換
装置がある。この装置は、２次群伝送路及び局内伝送路
からの信号を受信し、フレーム同期処理を行った後に、
データ部分を回線設定回路において384kb/s単位に回線
設定する装置である。 また、多元速度回線を設定する他の装置として、米国
特許第4,667,324号公報に記載されているディジタル時
分割多重伝送装置がある。この装置は、伝送路からの信
号に付加ビットを挿入することにより、異なる速度を持
つ伝送路信号のフレーム長を付加ビットを挿入した最小
速度の伝送路信号フレーム長の整数倍に変換して多重化
し伝送する装置である。
々の速度（多元速度）の回線を伝送方路別に回線設定す
る必要がある。 従来、多元速度回線を設定する装置としては、例え
ば、情報通信技術ハンドブック編集委員会編、情報通信
技術ハンドブック、III編、2.5.2ディジタル同期端局装
置、pp.385−392に記載されている２次群同期多重変換
装置がある。この装置は、２次群伝送路及び局内伝送路
からの信号を受信し、フレーム同期処理を行った後に、
データ部分を回線設定回路において384kb/s単位に回線
設定する装置である。 また、多元速度回線を設定する他の装置として、米国
特許第4,667,324号公報に記載されているディジタル時
分割多重伝送装置がある。この装置は、伝送路からの信
号に付加ビットを挿入することにより、異なる速度を持
つ伝送路信号のフレーム長を付加ビットを挿入した最小
速度の伝送路信号フレーム長の整数倍に変換して多重化
し伝送する装置である。
多元回線を多重伝送する場合には、伝送フレーム構成
内のデータ部分を伝送方路別に回線設定して多重化する
場合と、制御ビットを含めた伝送フレーム全体を多重化
する場合とがある。 前述の２次群同期多重変換装置は、伝送フレーム構成
内のデータ部分を伝送方路別に回線設定する装置である
ため、制御ビットを含めた伝送フレーム全体を回線設定
することはできない。 また、前述のディジタル時分割多重伝送装置は、制御
ビットを含めた伝送フレーム全体を多重化するが、異な
る速度を持つ伝送路信号のフレーム長を付加ビットを挿
入した最小速度の伝送路信号フレーム長の整数倍に変換
して多重化するため、伝送路信号の速度が最小速度の伝
送路信号の速度の整数バイトに近くない場合には付加ビ
ットが多くなり、伝送効率が低くなる。 本発明は、互いに異なる速度の伝送路の信号から、デ
ータ部分を取り出した信号と、制御ビットを含めた伝送
フレーム全体の信号とを効率よく混在して回線設定する
ことが可能な多元速度回線設定装置を提供することを目
的とする。
内のデータ部分を伝送方路別に回線設定して多重化する
場合と、制御ビットを含めた伝送フレーム全体を多重化
する場合とがある。 前述の２次群同期多重変換装置は、伝送フレーム構成
内のデータ部分を伝送方路別に回線設定する装置である
ため、制御ビットを含めた伝送フレーム全体を回線設定
することはできない。 また、前述のディジタル時分割多重伝送装置は、制御
ビットを含めた伝送フレーム全体を多重化するが、異な
る速度を持つ伝送路信号のフレーム長を付加ビットを挿
入した最小速度の伝送路信号フレーム長の整数倍に変換
して多重化するため、伝送路信号の速度が最小速度の伝
送路信号の速度の整数バイトに近くない場合には付加ビ
ットが多くなり、伝送効率が低くなる。 本発明は、互いに異なる速度の伝送路の信号から、デ
ータ部分を取り出した信号と、制御ビットを含めた伝送
フレーム全体の信号とを効率よく混在して回線設定する
ことが可能な多元速度回線設定装置を提供することを目
的とする。
上記の目的を達成するため、 複数のスイッチハイウェイ間でディジタル回線をｋ×
64kb/s（ｋは２以上の整数）の単位で回線設定する時分
割スイッチと、制御ビットとｍ×ｋ×64kb/s（ｍは２以
上の整数）のデータとから成る信号を伝送路より受信
し、該制御ビットを除去した後に前記ｍ×ｋ×64kb/sの
データを前記スイッチハイウェイにマッピングし、前記
時分割スイッチに出力する第１の手段と、前記時分割ス
イッチから受信したスイッチハイウェイよりｍ×ｋ×64
kb/sのデータを抽出し、該ｍ×ｋ×64kb/sのデータに制
御ビットを付加した後に伝送路に出力する第２の手段
と、制御ビットとｎ×ｋ×64kb/s（ｎは２以上の整数）
のデータとから成る信号を伝送路より受信し、該信号に
余剰ビットを付加することによって該信号をｒ×ｋ×64
kb/s（ｒはｎ＋１以上の整数）の信号にマッピングし、
該ｒ×ｋ×64kb/sの信号を前記スイッチハイウェイにマ
ッピングし、前記時分割スイッチに出力する第３の手段
と、前記時分割スイッチから受信したスイッチハイウェ
イよりｒ×ｋ×64kb/sの信号を抽出し、該ｒ×ｋ×64kb
/sの信号より余剰ビットを除去することによって制御ビ
ットとｎ×ｋ×64kb/sのデータとから成る信号に変換
し、該信号を伝送路に出力する第４の手段、とから多元
速度回線設定装置を構成する。 或いは、複数のスイッチハイウェイ間でディジタル回
線をｋ×64kb/s（ｋは２以上の整数）の単位で回線設定
する時分割スイッチと、制御ビットとｎ×ｋ×64kb/s
（ｎは２以上の整数）のデータとから成る信号を伝送路
より受信する手段と、該受信信号より前記制御ビットを
除去した後に前記ｎ×ｋ×64kb/sのデータを前記スイッ
チハイウェイにマッピングする第５の手段と、前記受信
信号に余剰ビットを付加することによって該信号をｒ×
ｋ×64kb/s（ｒはｎ＋１以上の整数）の信号にマッピン
グし、該ｒ×ｋ×64kb/sの信号を前記スイッチハイウェ
イにマッピングする第６の手段と、前記ｎ×ｋ×64kb/s
のデータをマッピングしたスイッチハイウェイと前記ｒ
×ｋ×64kb/sの信号をマッピングしたスイッチハイウェ
イとから一方を選択して前記時分割スイッチに出力する
第７の手段と、前記時分割スイッチから受信したスイッ
チハイウェイにｎ×ｋ×64kb/sのデータがマッピングさ
れていると仮定して該ｎ×ｋ×64kb/sのデータを抽出
し、該ｎ×ｋ×64kb/sのデータに制御ビットを付加する
ことによって第１の伝送路信号を生成する第８の手段
と、前記時分割スイッチから受信したスイッチハイウェ
イにｒ×ｋ×64kb/sの信号がマッピングされていると仮
定してｒ×ｋ×64kb/sの信号を抽出し、該ｒ×ｋ×64kb
/sの信号より７余剰ビットを除去することによって制御
ビットとｎ×ｋ×64kb/sのデータとから成る第２の伝送
路信号を生成する第９の手段と、前記第１の伝送路信号
と前記第２の伝送路信号とから一つを選択して伝送路に
出力する第10の手段とから多元速度回線設定装置を構成
する。
64kb/s（ｋは２以上の整数）の単位で回線設定する時分
割スイッチと、制御ビットとｍ×ｋ×64kb/s（ｍは２以
上の整数）のデータとから成る信号を伝送路より受信
し、該制御ビットを除去した後に前記ｍ×ｋ×64kb/sの
データを前記スイッチハイウェイにマッピングし、前記
時分割スイッチに出力する第１の手段と、前記時分割ス
イッチから受信したスイッチハイウェイよりｍ×ｋ×64
kb/sのデータを抽出し、該ｍ×ｋ×64kb/sのデータに制
御ビットを付加した後に伝送路に出力する第２の手段
と、制御ビットとｎ×ｋ×64kb/s（ｎは２以上の整数）
のデータとから成る信号を伝送路より受信し、該信号に
余剰ビットを付加することによって該信号をｒ×ｋ×64
kb/s（ｒはｎ＋１以上の整数）の信号にマッピングし、
該ｒ×ｋ×64kb/sの信号を前記スイッチハイウェイにマ
ッピングし、前記時分割スイッチに出力する第３の手段
と、前記時分割スイッチから受信したスイッチハイウェ
イよりｒ×ｋ×64kb/sの信号を抽出し、該ｒ×ｋ×64kb
/sの信号より余剰ビットを除去することによって制御ビ
ットとｎ×ｋ×64kb/sのデータとから成る信号に変換
し、該信号を伝送路に出力する第４の手段、とから多元
速度回線設定装置を構成する。 或いは、複数のスイッチハイウェイ間でディジタル回
線をｋ×64kb/s（ｋは２以上の整数）の単位で回線設定
する時分割スイッチと、制御ビットとｎ×ｋ×64kb/s
（ｎは２以上の整数）のデータとから成る信号を伝送路
より受信する手段と、該受信信号より前記制御ビットを
除去した後に前記ｎ×ｋ×64kb/sのデータを前記スイッ
チハイウェイにマッピングする第５の手段と、前記受信
信号に余剰ビットを付加することによって該信号をｒ×
ｋ×64kb/s（ｒはｎ＋１以上の整数）の信号にマッピン
グし、該ｒ×ｋ×64kb/sの信号を前記スイッチハイウェ
イにマッピングする第６の手段と、前記ｎ×ｋ×64kb/s
のデータをマッピングしたスイッチハイウェイと前記ｒ
×ｋ×64kb/sの信号をマッピングしたスイッチハイウェ
イとから一方を選択して前記時分割スイッチに出力する
第７の手段と、前記時分割スイッチから受信したスイッ
チハイウェイにｎ×ｋ×64kb/sのデータがマッピングさ
れていると仮定して該ｎ×ｋ×64kb/sのデータを抽出
し、該ｎ×ｋ×64kb/sのデータに制御ビットを付加する
ことによって第１の伝送路信号を生成する第８の手段
と、前記時分割スイッチから受信したスイッチハイウェ
イにｒ×ｋ×64kb/sの信号がマッピングされていると仮
定してｒ×ｋ×64kb/sの信号を抽出し、該ｒ×ｋ×64kb
/sの信号より７余剰ビットを除去することによって制御
ビットとｎ×ｋ×64kb/sのデータとから成る第２の伝送
路信号を生成する第９の手段と、前記第１の伝送路信号
と前記第２の伝送路信号とから一つを選択して伝送路に
出力する第10の手段とから多元速度回線設定装置を構成
する。
第１の手段は、制御ビットとｍ×ｋ×64kb/sのデータ
とから成る信号を伝送路より受信し、該制御ビットを除
去した後に前記ｍ×ｋ×64kb/sのデータをスイッチハイ
ウェイにマッピングし、前記時分割スイッチに出力す
る。第２の手段は、前記時分割スイッチから受信したス
イッチハイウェイよりｍ×ｋ×64kb/sのデータを抽出
し、該ｍ×ｋ×64kb/sのデータに制御ビットを付加した
後に伝送路に出力する。第３の手段は、制御ビットとｎ
×ｋ×64kb/sのデータとから成る信号を伝送路より受信
し、該信号に余剰ビットを付加することによって該信号
をｒ×ｋ×64kb/sの信号にマッピングし、該ｒ×ｋ×64
kb/sの信号を前記スイッチハイウェイにマッピングし、
前記時分割スイッチに出力する。第４の手段は、前記時
分割スイッチから受信したスイッチハイウェイよりｒ×
ｋ×64kb/sの信号を抽出し、該ｒ×ｋ×64kb/sの信号よ
り余剰ビットを除去することによって制御ビットとｎ×
ｋ×64kb/sのデータとから成る信号に変換し、該信号を
伝送路に出力する。時分割スイッチでは、複数のスイッ
チハイウェイ間でディジタル回線をｋ×64kb/sの単位で
回線設定する。ｒ×ｋ×64kb/sに変換された信号を回線
設定する場合には、時分割スイッチにおいて、この信号
を構成するｒ本のｋ×64kb/sの回線を引き離すことなく
回線設定する。これにより、データ部分のみの信号と制
御ビットを含めた伝送フレーム全体の信号とを混在して
回線設定する。 また、第５の手段は、制御ビットとｎ×ｋ×64kb/sの
データとから成る受信信号より前記制御ビットを除去し
た後に前記ｎ×ｋ×64kb/sのデータを前記スイッチハイ
ウェイにマッピングする。第６の手段は、前記受信信号
に余剰ビットを付加することによって該信号をｒ×ｋ×
64kb/sの信号にマッピングし、該ｒ×ｋ×64kb/sの信号
を前記スイッチハイウェイにマッピングする。第７の手
段は、前記ｎ×ｋ×64kb/sのデータをマッピングしたス
イッチハイウェイと前記ｒ×ｋ×64kb/sの信号をマッピ
ングしたスイッチハイウェイとから一方を選択して前記
時分割スイッチに出力する。第８の手段は、前記時分割
スイッチから受信したスイッチハイウェイにｎ×ｋ×64
kb/sのデータがマッピングされていると仮定して該ｎ×
ｋ×64kb/sのデータを抽出し、該ｎ×ｋ×64kb/sのデー
タに制御ビットを付加することによって第１の伝送路信
号を生成する。第９の手段は、前記時分割スイッチから
受信したスイッチハイウェイにｒ×ｋ×64kb/sの信号が
マッピングされていると仮定してｒ×ｋ×64kb/sの信号
を抽出し、該ｒ×ｋ×64kb/sの信号より余剰ビットを除
去することによって制御ビットとｎ×ｋ×64kb/sのデー
タとから成る第２の伝送路信号を生成する。 第10の手段は、前記第１の伝送路信号と前記第２の伝
送路信号とから一つを選択して伝送路に出力する。 時分割スイッチでは、複数のスイッチハイウェイ間で
ディジタル回線をｋ×64kb/sの単位で回線設定する。ｒ
×ｋ×64kb/sに変換された信号を回線設定する場合に
は、時分割スイッチにおいて、この信号を構成するｒ本
のｋ×64kb/sの回線を引き離すことなく回線設定する。
これにより、データ部分のみの信号と制御ビットを含め
た伝送フレーム全体の信号とを混在して回線設定する。
とから成る信号を伝送路より受信し、該制御ビットを除
去した後に前記ｍ×ｋ×64kb/sのデータをスイッチハイ
ウェイにマッピングし、前記時分割スイッチに出力す
る。第２の手段は、前記時分割スイッチから受信したス
イッチハイウェイよりｍ×ｋ×64kb/sのデータを抽出
し、該ｍ×ｋ×64kb/sのデータに制御ビットを付加した
後に伝送路に出力する。第３の手段は、制御ビットとｎ
×ｋ×64kb/sのデータとから成る信号を伝送路より受信
し、該信号に余剰ビットを付加することによって該信号
をｒ×ｋ×64kb/sの信号にマッピングし、該ｒ×ｋ×64
kb/sの信号を前記スイッチハイウェイにマッピングし、
前記時分割スイッチに出力する。第４の手段は、前記時
分割スイッチから受信したスイッチハイウェイよりｒ×
ｋ×64kb/sの信号を抽出し、該ｒ×ｋ×64kb/sの信号よ
り余剰ビットを除去することによって制御ビットとｎ×
ｋ×64kb/sのデータとから成る信号に変換し、該信号を
伝送路に出力する。時分割スイッチでは、複数のスイッ
チハイウェイ間でディジタル回線をｋ×64kb/sの単位で
回線設定する。ｒ×ｋ×64kb/sに変換された信号を回線
設定する場合には、時分割スイッチにおいて、この信号
を構成するｒ本のｋ×64kb/sの回線を引き離すことなく
回線設定する。これにより、データ部分のみの信号と制
御ビットを含めた伝送フレーム全体の信号とを混在して
回線設定する。 また、第５の手段は、制御ビットとｎ×ｋ×64kb/sの
データとから成る受信信号より前記制御ビットを除去し
た後に前記ｎ×ｋ×64kb/sのデータを前記スイッチハイ
ウェイにマッピングする。第６の手段は、前記受信信号
に余剰ビットを付加することによって該信号をｒ×ｋ×
64kb/sの信号にマッピングし、該ｒ×ｋ×64kb/sの信号
を前記スイッチハイウェイにマッピングする。第７の手
段は、前記ｎ×ｋ×64kb/sのデータをマッピングしたス
イッチハイウェイと前記ｒ×ｋ×64kb/sの信号をマッピ
ングしたスイッチハイウェイとから一方を選択して前記
時分割スイッチに出力する。第８の手段は、前記時分割
スイッチから受信したスイッチハイウェイにｎ×ｋ×64
kb/sのデータがマッピングされていると仮定して該ｎ×
ｋ×64kb/sのデータを抽出し、該ｎ×ｋ×64kb/sのデー
タに制御ビットを付加することによって第１の伝送路信
号を生成する。第９の手段は、前記時分割スイッチから
受信したスイッチハイウェイにｒ×ｋ×64kb/sの信号が
マッピングされていると仮定してｒ×ｋ×64kb/sの信号
を抽出し、該ｒ×ｋ×64kb/sの信号より余剰ビットを除
去することによって制御ビットとｎ×ｋ×64kb/sのデー
タとから成る第２の伝送路信号を生成する。 第10の手段は、前記第１の伝送路信号と前記第２の伝
送路信号とから一つを選択して伝送路に出力する。 時分割スイッチでは、複数のスイッチハイウェイ間で
ディジタル回線をｋ×64kb/sの単位で回線設定する。ｒ
×ｋ×64kb/sに変換された信号を回線設定する場合に
は、時分割スイッチにおいて、この信号を構成するｒ本
のｋ×64kb/sの回線を引き離すことなく回線設定する。
これにより、データ部分のみの信号と制御ビットを含め
た伝送フレーム全体の信号とを混在して回線設定する。
本発明の第１の実施例の構成を第１図のブロック図を
用いて説明する。第１の実施例は、384kb/s単位に回線
設定する時分割スイッチ101、6Mインタフェース回路110
〜113、8Mインタフェース回路120〜123とから構成され
る。また、6Mインタフェース回路110〜113は、フレーム
マッピング回路200〜203、フレーム抽出回路210〜213と
から構成される。一方、8Mインタフェース回路120〜123
は、制御ビット分離回路220〜223、制御ビット付加回路
230〜233、データマッピング回路240〜243とから構成さ
れる。 第３図は、時分割スイッチ101の入出力ハイウェイ
（スイッチハイウェイ）のフレーム構成である。スイッ
チハイウェイは125μｓの周期で繰り返されるフレーム
に区切られ、各フレームは、BLK＃１〜BLK＃６と呼ばれ
る６個のブロックに分割されている。ブロックはスイッ
チングの周期に対応しており、全スイッチハイウェイ間
のタイムスロット入替えによって実行されるスイッチン
グは、各ブロックで同様に繰り返される。各ブロックは
20バイトのタイムスロットから構成されており、各タイ
ムスロットはSU＃１〜SU＃20（SUはSwitching Unitの
略）と呼ばれる。なお、空きタイムスロットはスイッチ
ングには使用しない。 第４図は、6Mインタフェース回路110〜113に接続され
る6.312Mb/sの伝送路フレーム構成である。このフレー
ムは125μｓの周期で繰り返され、BLK＃１〜BLK＃６の
６個のブロックに分割されているデータと、16ビットの
データ管理信号と、５ビットの制御ビットとから構成さ
れる。各ブロックはHG＃１〜HG＃16と呼ばれる16バイト
のタイムスロットから構成されている。 第５図は、8Mインタフェース回路120〜123に接続され
る8.192Mb/sの伝送路フレーム構成である。このフレー
ムは125μｓの周期で繰り返され、BLK＃１〜BLK＃６の
６個のブロックに分割されているデータと、20ビットの
データ管理信号と、１ビットの制御ビットと、未使用ビ
ットとから構成される。各ブロックはHG＃１〜HG＃20と
呼ばれる20バイトのタイムスロットから構成されてい
る。 次に、第１の実施例の動作を第１図のブロック図、及
び、第３図から第５図のフレーム構成図を用いて説明す
る。 6Mインタフェース回路110〜113は、第４図のフレーム
構成をもつ6.312Mb/sの信号を受信し、フレームマッピ
ング回路200〜203において、余剰ビットを付加した後に
第３図のスイッチハイウェイのSU＃１〜SU＃20にマッピ
ングし、時分割スイッチ101に出力する。また、スイッ
チハイウェイの信号を時分割スイッチ101より受信し、
フレーム抽出回路210〜213において余剰ビットを分離す
ることによって6.312Mb/sの信号を抽出し、伝送路に出
力する。6Mインタフェース回路110〜113においては、6.
312Mb/s信号のフレーム内部は処理しない。 8Mインタフェース回路120〜123は、第５図のフレーム
構成をもつ8.192Mb/sの信号を受信し、制御ビット分離
回路220〜223において、制御ビットを処理した後に、デ
ータマッピング回路240〜243において、データ部分をス
イッチハイウェイのSU＃１〜SU＃20にマッピングし、時
分割スイッチ101に出力する。また、スイッチハイウェ
イの信号を時分割スイッチ101より受信し、制御ビット
付加回路230〜233において制御ビットを付加した後に、
伝送路に出力する。 時分割スイッチ101では、入力スイッチハイウェイの
同一ブロック内でタイムスロット（SU＃１〜SU＃20）を
入替えることによって、384kb/s単位のスイッチングを
行う。8Mインタフェース回路120〜123に接続しているス
イッチハイウェイでは、データのみを384kb/s単位に回
線設定するため、タイムスロット入替え規則は任意であ
る。一方、6Mインタフェース回路110〜113に接続してい
るスイッチハイウェイでは、制御ビットを含むフレーム
全体をまとめて回線設定するため、SU＃１〜SU＃20相互
を引き離すことなくそのまま他のスイッチハイウェイの
SU＃１〜SU＃20に接続する。 次に、本発明の第２の実施例の構成を第２図のブロッ
ク図を用いて説明する。第２の実施例は、384kb/s単位
の回線設定を行う時分割スイッチ101、6Mインタフェー
ス回路140〜147とから構成される。また、6Mインタフェ
ース回路140〜147は、フレームマッピング回路200〜20
7、フレーム抽出回路210〜217、制御ビット分離回路250
〜257、制御ビット付加回路260〜267、データマッピン
グ回路270〜277、選択回路280〜287、選択回路290〜297
とから構成される。 次に、第２の実施例の動作を第２図のブロック図、及
び、第３図から第４図のフレーム構成図を用いて説明す
る。 6Mインタフェース回路140〜147は、第４図のフレーム
構成をもつ6.312Mb/sの信号を受信し、この受信信号を
フレームマッピング回路200〜207と制御ビット分離回路
250〜257の両者に供給する。フレームマッピング回路20
0〜207においては受信信号に余剰ビットを付加した後に
第３図のスイッチハイウェイのSU＃１〜SU＃20にマッピ
ングし、選択回路280〜287に出力する。制御ビット分離
回路250〜257においては受信信号の制御飯都を処理した
後に、データマッピング回路270〜277に供給する。デー
タマッピング回路270〜277では、データ部分のみをスイ
ッチハイウェイのSU＃１〜SU＃16にマッピングし、選択
回路280〜287に供給する。選択回路280〜287では、外部
からの制御によって、フレームマッピング路200〜207か
らの信号とデータマッピング回路270〜277からの信号と
から一方を選択し、時分割スイッチ101に出力する。ま
た、スイッチハイウェイの信号を時分割スイッチ101よ
り受信し、この受信信号をフレーム抽出回路210〜217と
制御ビット付加回路260〜267の両者に供給する。フレー
ム抽出回路210〜217においては、スイッチハイウェイの
SU＃１〜SU＃20に6.312Mb/sの信号がマッピングされて
いるものと仮定して、余剰ビットを分離し、6.312Mb/s
の信号を抽出し、選択回路290〜297に出力する。制御ビ
ット付加回路260〜267では、スイッチハイウェイのSU＃
１〜SU＃16にデータ部分がマッピングされているものと
仮定して、データ部分を抽出し制御ビットを付加して、
選択回路290〜297に出力する。選択回路290〜297では、
外部からの制御いによって、フレーム抽出回路210〜217
からの信号と制御ビット付加回路260〜267からの信号と
から一方を選択し、伝送路に出力する。 時分割スイッチ101の動作は、第１の実施例の場合と
同様である。
用いて説明する。第１の実施例は、384kb/s単位に回線
設定する時分割スイッチ101、6Mインタフェース回路110
〜113、8Mインタフェース回路120〜123とから構成され
る。また、6Mインタフェース回路110〜113は、フレーム
マッピング回路200〜203、フレーム抽出回路210〜213と
から構成される。一方、8Mインタフェース回路120〜123
は、制御ビット分離回路220〜223、制御ビット付加回路
230〜233、データマッピング回路240〜243とから構成さ
れる。 第３図は、時分割スイッチ101の入出力ハイウェイ
（スイッチハイウェイ）のフレーム構成である。スイッ
チハイウェイは125μｓの周期で繰り返されるフレーム
に区切られ、各フレームは、BLK＃１〜BLK＃６と呼ばれ
る６個のブロックに分割されている。ブロックはスイッ
チングの周期に対応しており、全スイッチハイウェイ間
のタイムスロット入替えによって実行されるスイッチン
グは、各ブロックで同様に繰り返される。各ブロックは
20バイトのタイムスロットから構成されており、各タイ
ムスロットはSU＃１〜SU＃20（SUはSwitching Unitの
略）と呼ばれる。なお、空きタイムスロットはスイッチ
ングには使用しない。 第４図は、6Mインタフェース回路110〜113に接続され
る6.312Mb/sの伝送路フレーム構成である。このフレー
ムは125μｓの周期で繰り返され、BLK＃１〜BLK＃６の
６個のブロックに分割されているデータと、16ビットの
データ管理信号と、５ビットの制御ビットとから構成さ
れる。各ブロックはHG＃１〜HG＃16と呼ばれる16バイト
のタイムスロットから構成されている。 第５図は、8Mインタフェース回路120〜123に接続され
る8.192Mb/sの伝送路フレーム構成である。このフレー
ムは125μｓの周期で繰り返され、BLK＃１〜BLK＃６の
６個のブロックに分割されているデータと、20ビットの
データ管理信号と、１ビットの制御ビットと、未使用ビ
ットとから構成される。各ブロックはHG＃１〜HG＃20と
呼ばれる20バイトのタイムスロットから構成されてい
る。 次に、第１の実施例の動作を第１図のブロック図、及
び、第３図から第５図のフレーム構成図を用いて説明す
る。 6Mインタフェース回路110〜113は、第４図のフレーム
構成をもつ6.312Mb/sの信号を受信し、フレームマッピ
ング回路200〜203において、余剰ビットを付加した後に
第３図のスイッチハイウェイのSU＃１〜SU＃20にマッピ
ングし、時分割スイッチ101に出力する。また、スイッ
チハイウェイの信号を時分割スイッチ101より受信し、
フレーム抽出回路210〜213において余剰ビットを分離す
ることによって6.312Mb/sの信号を抽出し、伝送路に出
力する。6Mインタフェース回路110〜113においては、6.
312Mb/s信号のフレーム内部は処理しない。 8Mインタフェース回路120〜123は、第５図のフレーム
構成をもつ8.192Mb/sの信号を受信し、制御ビット分離
回路220〜223において、制御ビットを処理した後に、デ
ータマッピング回路240〜243において、データ部分をス
イッチハイウェイのSU＃１〜SU＃20にマッピングし、時
分割スイッチ101に出力する。また、スイッチハイウェ
イの信号を時分割スイッチ101より受信し、制御ビット
付加回路230〜233において制御ビットを付加した後に、
伝送路に出力する。 時分割スイッチ101では、入力スイッチハイウェイの
同一ブロック内でタイムスロット（SU＃１〜SU＃20）を
入替えることによって、384kb/s単位のスイッチングを
行う。8Mインタフェース回路120〜123に接続しているス
イッチハイウェイでは、データのみを384kb/s単位に回
線設定するため、タイムスロット入替え規則は任意であ
る。一方、6Mインタフェース回路110〜113に接続してい
るスイッチハイウェイでは、制御ビットを含むフレーム
全体をまとめて回線設定するため、SU＃１〜SU＃20相互
を引き離すことなくそのまま他のスイッチハイウェイの
SU＃１〜SU＃20に接続する。 次に、本発明の第２の実施例の構成を第２図のブロッ
ク図を用いて説明する。第２の実施例は、384kb/s単位
の回線設定を行う時分割スイッチ101、6Mインタフェー
ス回路140〜147とから構成される。また、6Mインタフェ
ース回路140〜147は、フレームマッピング回路200〜20
7、フレーム抽出回路210〜217、制御ビット分離回路250
〜257、制御ビット付加回路260〜267、データマッピン
グ回路270〜277、選択回路280〜287、選択回路290〜297
とから構成される。 次に、第２の実施例の動作を第２図のブロック図、及
び、第３図から第４図のフレーム構成図を用いて説明す
る。 6Mインタフェース回路140〜147は、第４図のフレーム
構成をもつ6.312Mb/sの信号を受信し、この受信信号を
フレームマッピング回路200〜207と制御ビット分離回路
250〜257の両者に供給する。フレームマッピング回路20
0〜207においては受信信号に余剰ビットを付加した後に
第３図のスイッチハイウェイのSU＃１〜SU＃20にマッピ
ングし、選択回路280〜287に出力する。制御ビット分離
回路250〜257においては受信信号の制御飯都を処理した
後に、データマッピング回路270〜277に供給する。デー
タマッピング回路270〜277では、データ部分のみをスイ
ッチハイウェイのSU＃１〜SU＃16にマッピングし、選択
回路280〜287に供給する。選択回路280〜287では、外部
からの制御によって、フレームマッピング路200〜207か
らの信号とデータマッピング回路270〜277からの信号と
から一方を選択し、時分割スイッチ101に出力する。ま
た、スイッチハイウェイの信号を時分割スイッチ101よ
り受信し、この受信信号をフレーム抽出回路210〜217と
制御ビット付加回路260〜267の両者に供給する。フレー
ム抽出回路210〜217においては、スイッチハイウェイの
SU＃１〜SU＃20に6.312Mb/sの信号がマッピングされて
いるものと仮定して、余剰ビットを分離し、6.312Mb/s
の信号を抽出し、選択回路290〜297に出力する。制御ビ
ット付加回路260〜267では、スイッチハイウェイのSU＃
１〜SU＃16にデータ部分がマッピングされているものと
仮定して、データ部分を抽出し制御ビットを付加して、
選択回路290〜297に出力する。選択回路290〜297では、
外部からの制御いによって、フレーム抽出回路210〜217
からの信号と制御ビット付加回路260〜267からの信号と
から一方を選択し、伝送路に出力する。 時分割スイッチ101の動作は、第１の実施例の場合と
同様である。
以上に述べたように、本装置は、データ部分をスイッ
チに供給する回路と、フレーム全体をスイッチング単位
の整数倍の信号に変換して供給する回路を有しているた
め、互いに異なる速度の伝送路の信号から、データ部分
を取り出した信号と、制御ビットを含めた伝送フレーム
全体の信号とを効率よく混在して回線設定することが可
能である。
チに供給する回路と、フレーム全体をスイッチング単位
の整数倍の信号に変換して供給する回路を有しているた
め、互いに異なる速度の伝送路の信号から、データ部分
を取り出した信号と、制御ビットを含めた伝送フレーム
全体の信号とを効率よく混在して回線設定することが可
能である。
第１図…本発明の第１の実施例のブロック図。 第２図…本発明の第２の実施例のブロック図。 第３図…本発明の実施例に用いるスイッチハイウェイの
フレーム構成図。 第４図…本発明の実施例に用いる6.312Mb/sの伝送路フ
レーム構成図。 第５図…本発明の実施例に用いる8.192Mb/sの伝送路フ
レーム構成図。 符号の説明 101……時分割スイッチ 110〜113……6Mインタフェース回路 120〜123……8Mインタフェース回路 200〜207……フレームマッピング回路 210〜217……フレーム抽出回路 220〜223……制御ビット分離回路 230〜233……制御ビット付加回路 240〜243……データマッピング回路 140〜147……6Mインタフェース回路 250〜257……制御ビット分離回路 260〜267……制御ビット付加回路 270〜277……データマッピング回路 280〜287……選択回路 290〜297……選択回路
フレーム構成図。 第４図…本発明の実施例に用いる6.312Mb/sの伝送路フ
レーム構成図。 第５図…本発明の実施例に用いる8.192Mb/sの伝送路フ
レーム構成図。 符号の説明 101……時分割スイッチ 110〜113……6Mインタフェース回路 120〜123……8Mインタフェース回路 200〜207……フレームマッピング回路 210〜217……フレーム抽出回路 220〜223……制御ビット分離回路 230〜233……制御ビット付加回路 240〜243……データマッピング回路 140〜147……6Mインタフェース回路 250〜257……制御ビット分離回路 260〜267……制御ビット付加回路 270〜277……データマッピング回路 280〜287……選択回路 290〜297……選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 芦 賢浩 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (72)発明者 上田 裕巳 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭63−144694（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の入出力ハイウェイと、 前記複数の入出力ハイウェイ間でディジタル回線を回線
設定する時分割スイッチと、 前記時分割スイッチに接続され、第１の伝送路からの第
１の伝送路フレームによる信号を前記時分割スイッチへ
出力し、前記時分割スイッチからの信号を前記第１の伝
送路フレームにより前記第１の伝送路に出力する第１の
インターフェース回路と、 前記時分割スイッチに接続され、第２の伝送路からの第
２の伝送路フレームによる信号を前記時分割スイッチへ
出力し、前記時分割スイッチからの信号を前記第２の伝
送路フレームにより前記第２の伝送路に出力する第２の
インターフェース回路とを有し、 前記複数の入出力ハイウェイのフレームは、所定周期で
繰り返され、スイッチングの周期に対応した６個のブロ
ックに分割され、該分割されたブロックは、20バイトの
タイムスロットから構成されるものであり、 前記第１の伝送路フレームは、前記入出力ハイウェイと
同じ周期であって、前記時分割スイッチの入出力ハイウ
ェイにおける各ブロックを構成するバイト数より少ない
16バイトのタイムスロットから構成されるとともに制御
ビットをも含むものであり、 前記第２の伝送路フレームは、前記入出力ハイウェイと
同じ周期であって、前記入出力ハイウェイと同様６個の
ブロックに分割され、前記入出力ハイウェイにおける各
ブロックを構成するバイト数と同じバイト数である20バ
イトのタイムスロットから構成されるとともに制御ビッ
トをも含むものであり、 前記第１のインターフェース回路は、 前記第１の伝送路から受信した第１の伝送路フレームを
フレームマッピングするために余剰ビットを付加し、前
記入出力ハイウェイのフレームの各ブロックを構成する
20バイトのタイムスロットにマッピングして出力するフ
レームマッピング回路と、前記入出力ハイウェイより受
信した信号から余剰ビットを分離し、前記第１の伝送路
へ出力するフレーム抽出回路とを有しており、 前記第２のインターフェース回路は、 前記第２の伝送路から受信した第２の伝送路フレームに
含まれる制御ビットを処理する制御ビット分離回路と、
前記制御ビット分離回路からの出力を入力し、前記第２
の伝送路から受信した信号のデータ部分のみを前記入出
力ハイウェイのフレームの各ブロックを構成する20バイ
トのタイムスロットにマッピングして前記時分割スイッ
チに出力するデータマッピング回路と、前記入出力ハイ
ウェイから信号を受信し、制御ビットを付加して前記第
２の伝送路へ出力する制御ビット付加回路とを有する ことを特徴とする多元速度回線設定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19943389A JP3226526B2 (ja) | 1989-08-02 | 1989-08-02 | 多元速度回線設定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19943389A JP3226526B2 (ja) | 1989-08-02 | 1989-08-02 | 多元速度回線設定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0364197A JPH0364197A (ja) | 1991-03-19 |
| JP3226526B2 true JP3226526B2 (ja) | 2001-11-05 |
Family
ID=16407739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19943389A Expired - Lifetime JP3226526B2 (ja) | 1989-08-02 | 1989-08-02 | 多元速度回線設定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226526B2 (ja) |
-
1989
- 1989-08-02 JP JP19943389A patent/JP3226526B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0364197A (ja) | 1991-03-19 |
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