JPH07122098A - メモリアレイ内の破損選択線を脱選択状態とさせる構成体 - Google Patents

メモリアレイ内の破損選択線を脱選択状態とさせる構成体

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JPH07122098A
JPH07122098A JP6116982A JP11698294A JPH07122098A JP H07122098 A JPH07122098 A JP H07122098A JP 6116982 A JP6116982 A JP 6116982A JP 11698294 A JP11698294 A JP 11698294A JP H07122098 A JPH07122098 A JP H07122098A
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JP
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memory array
line
high impedance
array circuit
select
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JP6116982A
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William C Slemmer
シー． スレマー ウィリアム
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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    • G—PHYSICS
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Abstract

(57)【要約】 （修正有） 【目的】 選択線の速度及び選択状態に悪影響を与える
ことなしにメモリアレイ内のフローティングしている選
択線が充電することを防止する。 【構成】 メモリアレイ内の破損した選択線を脱選択状
態に保持する構成体は、高インピーダンス装置であっ
て、それは選択線の端部に配置されており、従って選択
線が製造中に破損されると、高インピーダンス装置が選
択線の破損した端部を所望の脱選択電圧に保持する。一
端部においてのみドライバを有しており且つ製造中に破
損されたが他端部において高インピーダンス装置を有す
る選択線はフロートすることはない。この高インピーダ
ンス装置は、又、破損しておらず前に一端部においての
み取付けられていた選択線に対しても適切である。適宜
の高インピーダンス装置としては、逆バイアスしたダイ
オード、弱いトランジスタ、ポリシリコン抵抗メモリセ
ル負荷装置、及びオン又はオフＴＦＴメモリセル負荷装
置等がある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路メモリ
装置に関するものであって、更に詳細には、メモリアレ
イにおける破損した選択線を脱選択状態とさせる構成体
に関するものである。
【０００２】
【従来の技術】冗長性を有する多くのメモリ装置は、メ
モリアレイ内において破損した選択線を有している。通
常破損した選択線を有するメモリ装置としては、スタチ
ックランダムアクセスメモリ（ＳＲＡＭ）、消去可能書
込可能リードオンリメモリ（ＥＰＲＯＭ）、電気的消去
可能リードオンリメモリ（ＥＥＰＲＯＭ）、フラッシュ
ＥＥＰＲＯＭ、及びその他の例えばタグＲＡＭ及びゼロ
パワー装置等のスペシャリティメモリ装置等がある。メ
モリ装置分野における最近の傾向は、これらの装置の集
積度が増加するに従いより多くの冗長性を使用するもの
である。破損した選択線を有するメモリ装置の集積度が
増加すると、これらの破損した選択線に関する問題も増
加する。
【０００３】ＳＲＡＭ技術においては、メモリアレイ用
の選択線はアレイ内の多数のメモリセル又はローカル行
デコーダへ接続している。典型的な選択線は、行線、マ
スター行線、ワード線、又はＸ線等がある。これらの線
は、並列した態様で、メモリアレイの特定の部分にアク
セスするのに必要なメモリセル又はローカル行デコーダ
を選択する。メモリアレイのその部分が選択されるべき
でない場合には、選択線は脱選択状態に保持されて全て
の接続されたセル又はローカル行デコーダをディスエー
ブル即ち動作不能状態とさせる。
【０００４】ＤＲＡＭの従来技術においては、ワード選
択線が上述したのと同一の機能を達成する。ワード線
は、しばしば保持装置と呼ばれる装置によって両端にお
いて低論理レベルに保持される。保持装置は、選択され
たワード線から及びビット線からの強い容量性結合の存
在下において選択されなかったワード線上に低論理レベ
ルを維持することが可能であり、それらのうちの半分以
上のものがサイクル期間中に正向遷移を有している。Ｄ
ＲＡＭ行線は高インピーダンスであり、従って行線の一
端に配置した保持用トランジスタは該行線の長さ全体を
脱選択状態に保持するためには充分なものではない。ワ
ード線又は行線のバウンス即ち跳ね返りを防止するクラ
ンプ手段を与えるためにクワイトワードフリップフロッ
プ又はその他の脱選択方法がしばしば使用される。その
後のＤＲＡＭの開発における改良は例えばＶCC／２等の
プレチャージを与え、それはワード線に対するビット線
の選択点分離及び平衡化のための結合をバランスさせ、
従って保持用装置をより重要でないものとさせている。
【０００５】対照的に、従来、任意の与えられたサイク
ルにおいて駆動されるＳＲＡＭビット線の数は小さく、
従ってメモリアレイにおけるこれらビット線のワード線
へのカップリング即ち結合によって問題に遭遇すること
はない。従って、選択線は一方の端部においてのみ脱選
択状態に保持されており、且つ保持装置はＳＲＡＭ選択
線の両端部において必要とされるものではなかった。然
しながら、メモリアレイにおける破損した選択線の部分
に関して問題が発生する場合がある。破損した選択線に
対して予備の即ち冗長な要素で置換することによってア
レイを修復する場合に、ドライバ近くのこれら破損した
選択線の各々の端部が脱選択状態に保持されるが、破損
した選択線の遠い方の端部は脱選択状態に保持されずフ
ロート状態となる場合がある。フロート状態にある破損
した選択線は正の方向にドリフトする場合があり、それ
によって高いスタンバイ電流を発生し、且つ極端な場合
には、接続されたセルから充分なるビット線電流を発生
させて接続されたビット線の幾つかの動作を破壊する場
合がある。然しながら、ＤＲＡＭの場合と異なり、これ
らの線を正の状態に駆動する程強いカップリングは存在
しない。
【０００６】
【発明が解決しようとする課題】従って、選択線の速度
又は選択に悪影響を与えることがないか又は殆ど与える
ことなしに、メモリアレイ内のフローティングしている
選択線が充電されることを防止することが望ましい。メ
モリ装置がより高集積度となり且つより多くの冗長度を
使用するにしたがい、高いスタンバイ電流又はビット線
電流を防止することは特に望ましいことである。
【０００７】
【課題を解決するための手段】本発明によれば、メモリ
アレイ内の破損した選択線を脱選択状態に保持する構成
体が、例えばスタンバイ電流及びメモリセルの活動停止
等のフローティングしている破損した選択線に関連する
従来技術の問題を解消している。本発明構成体は、選択
線の端部に配置した高インピーダンス装置であり、従っ
て、製造中に選択線が破損されると、この高インピーダ
ンス装置は該選択線の破損した端部を所望の脱選択電圧
に保持する。一端部にのみドライバを有しており且つ製
造中に破損されているが他方の端部に高インピーダンス
装置を有している選択線は、フロート状態とされること
はない。この高インピーダンス装置は、又、破損されて
おらず且つ従来単に一端部において取付けられていた選
択線に適している。適宜の高インピーダンス装置として
は、逆バイアスしたダイオード、弱いトランジスタ、ポ
リシリコン抵抗メモリセル負荷装置、及びオン又はオフ
ＴＦＴメモリセル負荷装置等がある。
【０００８】
【実施例】ＳＲＡＭ技術においては、メモリアレイ内の
選択線はアレイ内の多数のメモリセル又はローカル行デ
コーダへ接続されている。典型的な選択線は、行線、マ
スター行線、ワード線又はＸ線等がある。これらの線
は、並列的な態様で、メモリアレイの特定の部分をアク
セスするのに必要なメモリセル又はローカル行デコーダ
を選択する。メモリアレイのその部分が選択されるべき
でない場合には、該選択線は脱選択状態に保持され全て
の接続されたセル又はローカル行デコーダをディスエー
ブル即ち動作不能状態とさせる。
【０００９】図１を参照すると、従来技術に基づくメモ
リアレイ１０の一部における選択線を概略図で示してい
る。マスター行デコード論理ブロック１２がマスター行
選択線１８，２０，２２を介してローカル行デコード論
理ブロック１４及び１６へ接続しており、これらの線１
８，２０，２２は図示した如くローカル行デコード論理
ブロック１４及び１６内部の１つ又はそれ以上のローカ
ル行デコード論理及びドライバ回路３４へ接続してい
る。マスター行選択線１８，２０，２２は、マスター行
デコード論理１２内部のドライバによって、マスター行
デコード論理ブロック１２へ接続された端部において脱
選択状態に保持される。然しながら、マスター行選択線
２２を脱選択状態とさせ且つ予備即ち冗長な要素と置換
することによって脱選択状態とされることが意図されて
いた破損したマスター行選択線２４はフローティング状
態とされている。例えば破損したマスター行選択線２４
等のフローティング状態にある選択線は好ましいもので
はない。何故ならば、それは選択状態にフロートし高い
スタンバイ電流を発生させる可能性があるからである。
極端な場合には、フローティングしている破損した選択
線は、メモリアレイの動作を破壊するのに充分なビット
線電流を発生させる場合がある。
【００１０】図１には更にワード選択線２５，２６，２
７，２８，３０，３１，３２が示されている。ワード線
２５，２６，２７，２８，３０，３１は各々、マスター
行選択線１８，２０，２２が脱選択状態に保持されるの
と同一の態様で、ローカルワード線デコーダ論理及びド
ライバ回路３４によって一端部において脱選択状態に保
持される。フローティングしている破損したワード選択
線３２は、フローティングしている破損したマスター行
選択線２４に類似している。それも脱選択状態とされ且
つメモリアレイを修復するために予備即ち冗長な要素で
置換されている場合がある。破損したマスター行選択線
２４と同様に、破損したワード選択線３２はスタンバイ
電流問題を発生し又メモリアレイの動作と干渉する場合
がある。ＤＲＡＭの従来技術においては、ワード選択線
はしばしば保持装置と呼ばれる装置によって両端部にお
いて低論理レベルに保持され、保持装置は選択したワー
ド線から及びビット線からの強力な容量結合の存在下に
おいて脱選択状態にあるワード線上にこの低論理レベル
を維持することが可能であり、ビット線の半分又はそれ
以上のものはサイクル期間中に正向遷移を有している。
ＤＲＡＭ行線は高インピーダンスを有しており、行線の
一端部に配置された保持用トランジスタは、その行線の
長さ全体を脱選択状態に保持するのには不充分である。
ワード線又は行線のバウンス即ち跳ね返りを防止するク
ランプ手段を与えるために、クワイトワードフリップフ
ロップ又はその他の脱選択手段が使用されることが多
い。
【００１１】図２を参照すると、従来技術に基づくＤＲ
ＡＭアレイの一部におけるクワイトワードフリップフロ
ップ４０の概略図が示されている。行デコード論理ブロ
ック４２は行デコード論理及びドライバ回路４４を有し
ており、それはワード線４６，４８，５０，５２，５
４，５６の一端部を脱選択状態に保持すべく機能する。
クワイトワードフリップフロップ回路６２はインバータ
５８とトランジスタ６０とから構成されており、それら
が取付けられているワード線のバウンスを防止するクラ
ンプ手段を与えている。行デコード論理及びドライバ回
路４４が低状態を駆動する場合には、クワイトワードフ
リップフロップ回路６２は、行デコード論理及びドライ
バ回路４４反対側のワード線の端部が低状態に保持され
ることを確保する。行デコード論理及びドライバ回路４
４が高状態を駆動すると、インバータ５８のトリップ点
を通過する。インバータ５８の出力信号はトランジスタ
６０のゲートへ供給され、トランジスタ６０をターンオ
フさせる。当該技術分野において公知の如く、インバー
タ５８によって与えられるインバータ機能は、適切に接
続した２つのトランジスタによって与えることも可能で
ある。
【００１２】図２のクワイトワードフリップフロップ６
２はＤＲＡＭにおけるワード線のバウンスに対する効果
的な解決方法であるが、ＳＲＡＭにおける破損した選択
線は異なるアプローチを必要とする。フローティングし
ている選択線の充電を防止するために、選択線のフロー
ティングしている端部に高インピーダンス装置を配置す
ることが可能である。例えば弱いトランジスタ、ポリシ
リコン抵抗メモリセル負荷装置、オン又はオフ薄膜トラ
ンジスタ（ＴＦＴ）メモリセル負荷装置、及び逆バイア
スしたダイオード等の多種類の装置が、破損した選択線
のフローティングしている端部を脱選択状態に保持する
のに充分である。ＳＲＡＭメモリアレイにおける充電電
流は非常に小さいので、逆バイアスしたダイオードを使
用することも可能である。オン又はオフＴＦＴメモリセ
ル負荷装置のいずれかかの選択は、存在する寄生結合に
依存し、より多くの寄生結合が存在している場合にはオ
ンＴＦＴメモリセル負荷装置の方がより効果的であり、
且つ寄生結合が少ない場合には、オフＴＦＴメモリセル
負荷装置の方がより効果的である。いずれの場合におい
ても、高インピーダンス装置は電荷をリークさせるべき
であり、それによってフローティングする線を脱選択電
圧へ向かってプルし、又、高インピーダンス装置は、正
常な選択線に関する速度又は選択レベルに殆ど又は何等
影響を有することのないのに充分なインピーダンスを有
するべきである。
【００１３】この高インピーダンス装置は、ＤＲＡＭに
おいて使用されているクワイトワードフリップフロップ
脱選択クランプ方法を使用することの必要性なしに、選
択線の電圧レベルが上昇され且つ放電される場合に通常
の選択線に関して適切なものである場合がある。
【００１４】図３を参照すると、本発明に基づくメモリ
アレイ７０の一部における選択線の概略図が示されてい
る。マスター行選択線７８，８０，８４及びワード選択
線８５，８６，８７，８８，９０，９２の端部がフロー
ティングすることを防止するために、高インピーダンス
逆バイアスダイオード９６がこれらの選択線の端部に配
置されている。破損したマスター行選択線８４及び破損
したワード選択線９２上に存在する高インピーダンス逆
バイアスダイオード９６は、これらの破損した選択線を
脱選択状態に保持することが可能であり且つランダムに
フローティングしないことを確保する。更に、高インピ
ーダンス逆バイアスダイオード９６は、マスター行選択
線７８，８０及びワード選択線８５，８６，８７，８
８，９０の両端部を所望の脱選択電圧に保持することに
貢献する。
【００１５】選択線をチャージアップするのに必要な電
流が非常に小さいので、逆バイアスダイオード９６が使
用されている。逆バイアスダイオード９６のインピーダ
ンスは、リーク電荷が存在することを確保するように注
意深く選択されており、その電荷はフローティングして
いる選択線を適切なる脱選択電圧レベルへ向かってプル
し、正常な選択線に関する速度又は選択レベルに関し殆
ど又は何等影響を与えることがないように充分に高いイ
ンピーダンス値を有している。
【００１６】多数のメモリ装置がそれらのメモリアレイ
において破損した選択線を有しており、例えばＳＲＡ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯ
Ｍ等がある。メモリアレイ内の破損した選択線を脱選択
状態に保持する構成体について説明した。このような構
成体を使用することによって例えばスタンバイ電流及び
メモリアレイの活動停止等のフローティングする破損し
た選択線に関連する従来技術の問題を解消することが可
能である。本構成体は、ドライバと反対側の選択線の端
部において選択線上に配置された高インピーダンス装置
である。選択線が破損し且つドライバから分離される
と、高インピーダンス装置がドライバと反対側の端部を
所望の脱選択電圧に保持する。この高インピーダンス装
置は、又、破損しておらず且つ前に一端部において取付
けられていた選択線にとっても適している。適宜の高イ
ンピーダンス装置としては、逆バイアスしたダイオー
ド、弱いトランジスタ、ポリシリコン抵抗メモリセル負
荷装置、及びオン又はオフＴＦＴメモリセル負荷装置等
がある。
【００１７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来技術に基づくメモリアレイの一部におけ
る選択線を示した概略図。
【図２】 従来技術に基づくダイナミックランダムアク
セスメモリ（ＤＲＡＭ）アレイの一部におけるクワイト
ワードフリップフロップを示した概略図。
【図３】 本発明の好適実施例に基づくメモリアレイの
一部における選択線を示した概略図。
【符号の説明】
７０ メモリアレイ ７８，８０，８４ マスター行選択線 ８５，８６，８７，８８，９０，９２ ワード選択線 ９２ 破損したワード選択線 ９６ 高インピーダンス逆バイアスダイオード

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 メモリアレイの一部を選択するメモリア
    レイ回路において、 複数個のメモリセルが設けられており、 選択電圧レベルに設定された場合に前記メモリアレイ内
    のメモリセルの一部を選択し且つ脱選択電圧レベルに設
    定された場合に前記メモリアレイの一部を脱選択状態と
    させる複数個の選択線が設けられており、各選択線は、
    第一端部と第二端部とを有しており、前記選択線の第一
    端部はドライバへ接続しており、 前記選択線の各々の第二端部へ接続しており且つ前記選
    択線が破損した場合に前記選択線の各々を前記脱選択電
    圧レベルに保持する複数個の高インピーダンス装置が設
    けられている、ことを特徴とするメモリアレイ回路。
  2. 【請求項２】 請求項１において、前記選択線がマスタ
    ー行線であることを特徴とするメモリアレイ回路。
  3. 【請求項３】 請求項１において、前記選択線がワード
    線であることを特徴とするメモリアレイ回路。
  4. 【請求項４】 請求項１において、前記高インピーダン
    ス装置が逆バイアスしたダイオードであることを特徴と
    するメモリアレイ回路。
  5. 【請求項５】 請求項１において、前記高インピーダン
    ス装置が弱いトランジスタであることを特徴とするメモ
    リアレイ回路。
  6. 【請求項６】 請求項１において、前記高インピーダン
    ス装置がポリシリコン抵抗メモリセル負荷装置であるこ
    とを特徴とするメモリアレイ回路。
  7. 【請求項７】 請求項１において、前記高インピーダン
    ス装置が薄膜トランジスタ（ＴＦＴ）メモリセル負荷装
    置であることを特徴とするメモリアレイ回路。
  8. 【請求項８】 請求項１において、前記高インピーダン
    ス装置が電荷をリークさせ、その際にそれが接続されて
    いる選択線を前記脱選択電圧レベルへプルすることを特
    徴とするメモリアレイ回路。
  9. 【請求項９】 メモリアレイの一部を選択状態とさせる
    メモリアレイ回路において、 複数個のメモリセルに接続している複数個のローカル行
    デコーダが設けられており、 選択電圧レベルへ設定された場合に前記メモリアレイの
    一部を選択状態とさせ且つ脱選択電圧レベルに設定され
    た場合に前記メモリアレイの一部を脱選択状態とさせる
    ローカル行デコーダへ接続されているマスター行線及び
    ワード線の両方の複数個の選択線が設けられており、各
    選択線は第一端部と第二端部とを有しており、前記選択
    線の第一端部はドライバへ接続しており、 前記選択線の各々の第二端部へ接続しており且つ前記選
    択線が破損した場合に前記選択線の各々を脱選択電圧レ
    ベルへ保持する複数個の高インピーダンス装置が設けら
    れている、ことを特徴とするメモリアレイ回路。
  10. 【請求項１０】 請求項９において、前記ワード線が行
    デコード論理及びドライバ回路の少なくとも１つを介し
    て前記マスター行線へ接続していることを特徴とするメ
    モリアレイ回路。
  11. 【請求項１１】 請求項１０において、前記マスター行
    線の各々の第二端部へ接続しており且つ前記ワード線の
    各々の第二端部へ接続している前記高インピーダンス装
    置が逆バイアスしたダイオードであることを特徴とする
    メモリアレイ回路。
  12. 【請求項１２】 請求項１０において、前記マスター行
    線が、前記マスター行線の各々の第一端部上にドライバ
    を与えるマスター行デコード論理ブロックの少なくとも
    １つへ接続していることを特徴とするメモリアレイ回
    路。
  13. 【請求項１３】 請求項１０において、前記ワード線の
    各々の第一端部上のドライバが、それが接続されている
    行デコード論理及びドライバ回路によって与えられてい
    ることを特徴とするメモリアレイ回路。
  14. 【請求項１４】 請求項９において、前記高インピーダ
    ンス装置は電荷をリークし、その際にそれが接続してい
    る選択線を前記脱選択電圧レベルへプルすることを特徴
    とするメモリアレイ回路。
  15. 【請求項１５】 請求項９において、前記高インピーダ
    ンス装置が逆バイアスしたダイオードであることを特徴
    とするメモリアレイ回路。
  16. 【請求項１６】 請求項９において、前記高インピーダ
    ンス装置が弱いトランジスタであることを特徴とするメ
    モリアレイ回路。
  17. 【請求項１７】 請求項９において、前記高インピーダ
    ンス装置がポリシリコン抵抗メモリセル負荷装置である
    ことを特徴とするメモリアレイ回路。
  18. 【請求項１８】 請求項９において、前記高インピーダ
    ンス装置が薄膜トランジスタ（ＴＦＴ）メモリセル負荷
    装置であることを特徴とするメモリアレイ回路。
JP6116982A 1993-05-28 1994-05-30 メモリアレイ内の破損選択線を脱選択状態とさせる構成体 Pending JPH07122098A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US69025 1993-05-28
US08/069,025 US5465233A (en) 1993-05-28 1993-05-28 Structure for deselecting broken select lines in memory arrays

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JPH07122098A true JPH07122098A (ja) 1995-05-12

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ID=22086234

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JP6116982A Pending JPH07122098A (ja) 1993-05-28 1994-05-30 メモリアレイ内の破損選択線を脱選択状態とさせる構成体

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US (3) US5465233A (ja)
EP (1) EP0626645A3 (ja)
JP (1) JPH07122098A (ja)

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