JPH07120309B2 - 記憶装置間ページデータ転送制御方式 - Google Patents
記憶装置間ページデータ転送制御方式Info
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- JPH07120309B2 JPH07120309B2 JP62234543A JP23454387A JPH07120309B2 JP H07120309 B2 JPH07120309 B2 JP H07120309B2 JP 62234543 A JP62234543 A JP 62234543A JP 23454387 A JP23454387 A JP 23454387A JP H07120309 B2 JPH07120309 B2 JP H07120309B2
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Description
【発明の詳細な説明】 〔概要〕 拡張記憶装置（以下、ESUと略称する。）と主記憶装置
（以下、MSUと略称する。）との間のページデータ（例
えば連続する４キロバイト）転送制御をCPU同期で行な
う記憶装置間ページデータ転送制御方式に関し、 データ転送制御ハードウェア及びその制御を簡易化する
ことを目的とし、 複数の中央処理装置（以下、CPUと略称する。）同期で
記憶制御装置を介して前記MSUと前記ESUとの間のページ
データ転送を行なう情報処理装置において、ESU制御手
段と、各CPU毎の、CPUポート制御回路、ESUポート制御
回路、ポート切換回路及びストアデータポートと、前記
各CPUポート制御回路及び各ESUポート制御回路の出力に
応答する優先順位回路と、前記優先順位回路の出力に応
答するセレクタとを前記記憶制御装置に設けてMSU−ESU
間のページデータ転送を行なうように構成した。
（以下、MSUと略称する。）との間のページデータ（例
えば連続する４キロバイト）転送制御をCPU同期で行な
う記憶装置間ページデータ転送制御方式に関し、 データ転送制御ハードウェア及びその制御を簡易化する
ことを目的とし、 複数の中央処理装置（以下、CPUと略称する。）同期で
記憶制御装置を介して前記MSUと前記ESUとの間のページ
データ転送を行なう情報処理装置において、ESU制御手
段と、各CPU毎の、CPUポート制御回路、ESUポート制御
回路、ポート切換回路及びストアデータポートと、前記
各CPUポート制御回路及び各ESUポート制御回路の出力に
応答する優先順位回路と、前記優先順位回路の出力に応
答するセレクタとを前記記憶制御装置に設けてMSU−ESU
間のページデータ転送を行なうように構成した。
本発明はESUとMSUとの間のページデータ転送制御をCPU
同期で行なう記憶装置間ページデータ転送制御方式に関
する。
同期で行なう記憶装置間ページデータ転送制御方式に関
する。
情報処理装置等においては、従来その中央処理装置（CP
U）はMSUとの間でデータの転送を行ない、必要に応じて
MSUを外部記憶装置との間で必要なデータの入替えを行
なうようにしていたが、近年後者におけるデータ転送の
低速性等から生ずる不具合を改善する目的で拡張記憶装
置ESUがCPUに接続されて主記憶の拡張した使用を可能に
するシステム構成が採られるものがある。
U）はMSUとの間でデータの転送を行ない、必要に応じて
MSUを外部記憶装置との間で必要なデータの入替えを行
なうようにしていたが、近年後者におけるデータ転送の
低速性等から生ずる不具合を改善する目的で拡張記憶装
置ESUがCPUに接続されて主記憶の拡張した使用を可能に
するシステム構成が採られるものがある。
上述のようなシステム構成（第３図参照）において、CP
U制御の下にMSUとESUとの間でCPU同期でページ単位の転
送を行なうに際して、CPUは記憶制御装置（MCU）に対し
MSUのためのページ先頭アドレスとESUのためのページ先
頭アドレスを含むページデータ転送制御情報を送る。こ
のページデータ転送制御情報をMCU51が受け取ると、MCU
51はMSU53及びESU55を起動し、前記先頭アドレスからペ
ージデータ転送をMSU53とESU55との間で生ぜしめる如き
制御を行なう。そのために、MCU51は従来のCPUとMSUと
のページデータ転送制御に加えて、次のような構成要素
を有して構成される。
U制御の下にMSUとESUとの間でCPU同期でページ単位の転
送を行なうに際して、CPUは記憶制御装置（MCU）に対し
MSUのためのページ先頭アドレスとESUのためのページ先
頭アドレスを含むページデータ転送制御情報を送る。こ
のページデータ転送制御情報をMCU51が受け取ると、MCU
51はMSU53及びESU55を起動し、前記先頭アドレスからペ
ージデータ転送をMSU53とESU55との間で生ぜしめる如き
制御を行なう。そのために、MCU51は従来のCPUとMSUと
のページデータ転送制御に加えて、次のような構成要素
を有して構成される。
その１つはページデータ転送におけるMSUアクセスのた
めのポートであり、このポートはCPUのいずれかからか
のアクセス要求を受け付けてページデータ転送期間中、
アドレス等種々の情報を保持、制御し、そしてページデ
ータ転送結果をアクセス元のCPUに報告するためのポー
トである。
めのポートであり、このポートはCPUのいずれかからか
のアクセス要求を受け付けてページデータ転送期間中、
アドレス等種々の情報を保持、制御し、そしてページデ
ータ転送結果をアクセス元のCPUに報告するためのポー
トである。
第２のものはMSUに対するアクセスアドレスの生成制御
回路で、これはCPU50から受け取ったMSUの先頭アドレス
から順次にMSUアクセス単位ずつ先のMSUアドレスを生成
し、その生成されるMSUアドレス数（ページデータ転送
回数）分だけMSUを起動するものである。
回路で、これはCPU50から受け取ったMSUの先頭アドレス
から順次にMSUアクセス単位ずつ先のMSUアドレスを生成
し、その生成されるMSUアドレス数（ページデータ転送
回数）分だけMSUを起動するものである。
そして、ESU用ストアデータポートがESU55から転送され
て来たページデータをMSUアクセス単位で順次にMSU53へ
ストアさせる必要があることから、前記ページデータを
一旦保持し、それをMSUアクセス単位で順次にMCU51の優
先順位回路の制御の下に選択出力せしめ得るように構成
されて成るものである。
て来たページデータをMSUアクセス単位で順次にMSU53へ
ストアさせる必要があることから、前記ページデータを
一旦保持し、それをMSUアクセス単位で順次にMCU51の優
先順位回路の制御の下に選択出力せしめ得るように構成
されて成るものである。
上述のような構成要素を組み込んでMSUとESUとの間のペ
ージデータ転送を制御するためのMCUを構成する場合、
そのハードウェアが増加し、そのハードウェア制御が複
雑化する。つまり、CPUはページデータ転送のための開
始制御データをMCUへ転送すれば足りるが、そのMCUは上
述のところから明らかなようにMSUアクセス単位ずつの
データ転送に必要な制御を、すべて背負い込まなければ
ならなくなるからである。これは、その技法を踏襲する
限り、そのようなページデータ転送要求が複数個のCPU
から発行される場合にはそのハードウェア構成及びその
制御の累進的複雑化を回避することが極めて困難にな
る。
ージデータ転送を制御するためのMCUを構成する場合、
そのハードウェアが増加し、そのハードウェア制御が複
雑化する。つまり、CPUはページデータ転送のための開
始制御データをMCUへ転送すれば足りるが、そのMCUは上
述のところから明らかなようにMSUアクセス単位ずつの
データ転送に必要な制御を、すべて背負い込まなければ
ならなくなるからである。これは、その技法を踏襲する
限り、そのようなページデータ転送要求が複数個のCPU
から発行される場合にはそのハードウェア構成及びその
制御の累進的複雑化を回避することが極めて困難にな
る。
本発明は、斯かる問題点に鑑みて創作されたもので、デ
ータ転送制御ハードウェア及びその制御を簡易化し得る
記憶装置間ページデータ転送制御方式を提供することを
その目的とする。
ータ転送制御ハードウェア及びその制御を簡易化し得る
記憶装置間ページデータ転送制御方式を提供することを
その目的とする。
複数の中央処理装置50i（ｉ＝1,2,・・・,n）と、主記
憶装置52と、拡張記憶装置54と、前記主記憶装置52と前
記拡張記憶装置54との間の）アクセス制御を行なう記憶
制御装置51とを有し、前記中央処理装置50iと同期して
前記主記憶装置52と前記拡張記憶装置54との間のページ
データ転送を行なう情報処理装置において、拡張記憶装
置制御手段60と、各中央処理装置50i毎の、中央処理装
置ポート制御回路７、拡張記憶装置ポート制御回路８、
ポート切換回路56及びストアデータポート12と、前記各
中央処理装置ポート制御回路７及び各拡張記憶装置ポー
ト制御回路８の出力に応答する優先順位回路９と、前記
優先順位回路９の出力に応答するセレクタ10とを前記記
憶制御装置51に設けた。
憶装置52と、拡張記憶装置54と、前記主記憶装置52と前
記拡張記憶装置54との間の）アクセス制御を行なう記憶
制御装置51とを有し、前記中央処理装置50iと同期して
前記主記憶装置52と前記拡張記憶装置54との間のページ
データ転送を行なう情報処理装置において、拡張記憶装
置制御手段60と、各中央処理装置50i毎の、中央処理装
置ポート制御回路７、拡張記憶装置ポート制御回路８、
ポート切換回路56及びストアデータポート12と、前記各
中央処理装置ポート制御回路７及び各拡張記憶装置ポー
ト制御回路８の出力に応答する優先順位回路９と、前記
優先順位回路９の出力に応答するセレクタ10とを前記記
憶制御装置51に設けた。
そして、前記中央処理装置50iからの拡張記憶装置起動
要求に応答した拡張記憶装置制御手段60は、前記拡張記
憶装置54に対しページデータ転送開始リクエストを発行
すると共に前記ポート切換回路56iを前記中央処理装置5
0iから前記拡張記憶装置54へ切り換え、前記中央処理装
置50iが発行する命令で起動されたページデータ転送分
の主記憶装置アクセス単位毎の主記憶装置アクセス要求
に応答してアクセス元対応の中央処理装置ポート制御回
路7iの前記優先順位回路９への参加を前記主記憶装置ア
クセス要求に応答するアクセス元対応の拡張記憶装置ポ
ート制御回路8iで禁止しておく。前記拡張記憶装置制御
手段60による主記憶装置アクセス単位の受領に応答した
拡張記憶装置ポート制御回路8iにより前記参加を解除
し、切り換えられたポート切換回路56iを介してアクセ
ス元対応のストアデータポート12iにセットされた主記
憶装置アクセス単位を前記優先順位回路９からの前記主
記憶装置アクセス要求対応出力に応答する前記セレクタ
10を介して前記主記憶装置52へ与えるようにして本発明
を構成した。
要求に応答した拡張記憶装置制御手段60は、前記拡張記
憶装置54に対しページデータ転送開始リクエストを発行
すると共に前記ポート切換回路56iを前記中央処理装置5
0iから前記拡張記憶装置54へ切り換え、前記中央処理装
置50iが発行する命令で起動されたページデータ転送分
の主記憶装置アクセス単位毎の主記憶装置アクセス要求
に応答してアクセス元対応の中央処理装置ポート制御回
路7iの前記優先順位回路９への参加を前記主記憶装置ア
クセス要求に応答するアクセス元対応の拡張記憶装置ポ
ート制御回路8iで禁止しておく。前記拡張記憶装置制御
手段60による主記憶装置アクセス単位の受領に応答した
拡張記憶装置ポート制御回路8iにより前記参加を解除
し、切り換えられたポート切換回路56iを介してアクセ
ス元対応のストアデータポート12iにセットされた主記
憶装置アクセス単位を前記優先順位回路９からの前記主
記憶装置アクセス要求対応出力に応答する前記セレクタ
10を介して前記主記憶装置52へ与えるようにして本発明
を構成した。
中央処理装置50iから拡張記憶装置起動アクセス要求が
拡張記憶装置制御手段60に入ると、拡張記憶装置54が起
動されると共に、ポート切換回路56iを拡張記憶装置54
側へ切り換える。中央処理装置50iが発行する、例えば
ページデータ転送以外の一般命令で起動されたページデ
ータ転送分の主記憶装置アクセス単位の主記憶装置アク
セス要求に応答してアクセス元対応の中央処理装置ポー
ト制御回路7iの優先順位回路９への参加を前記主記憶装
置アクセス要求に応答したアクセス元対応の拡張記憶装
置ポート制御回路8iで禁止する。拡張記憶装置制御手段
60で拡張記憶装置54から主記憶装置アクセス単位を受け
取ったとき、拡張記憶装置ポート制御回路8iにより前記
参加を解除する。この解除により、前記主記憶装置アク
セス要求に対するアクセス権が優先順位回路９により与
えられると、それに応答するセレクタ10を介して、前記
切り換えられたポート切換回路56iを経てアクセス元対
応のストアデータポート12iにセットされた主記憶装置
アクセス単位を主記憶装置52へ送る。
拡張記憶装置制御手段60に入ると、拡張記憶装置54が起
動されると共に、ポート切換回路56iを拡張記憶装置54
側へ切り換える。中央処理装置50iが発行する、例えば
ページデータ転送以外の一般命令で起動されたページデ
ータ転送分の主記憶装置アクセス単位の主記憶装置アク
セス要求に応答してアクセス元対応の中央処理装置ポー
ト制御回路7iの優先順位回路９への参加を前記主記憶装
置アクセス要求に応答したアクセス元対応の拡張記憶装
置ポート制御回路8iで禁止する。拡張記憶装置制御手段
60で拡張記憶装置54から主記憶装置アクセス単位を受け
取ったとき、拡張記憶装置ポート制御回路8iにより前記
参加を解除する。この解除により、前記主記憶装置アク
セス要求に対するアクセス権が優先順位回路９により与
えられると、それに応答するセレクタ10を介して、前記
切り換えられたポート切換回路56iを経てアクセス元対
応のストアデータポート12iにセットされた主記憶装置
アクセス単位を主記憶装置52へ送る。
第２図は、本発明の一実施例を示す。この実施例は、第
３図に示すシステム構成と同じ構成の中で実施する例で
ある。第２図において、２はCPUからの各種アクセス、
例えばアドレス,OPコード，制御データ等を受けるポー
トであり、各CPU毎に設けられる。４はポート２にセッ
トされたアドレス,OPコードをMSUのアドレッシング回路
へ与えるためのポートであり、各CPU毎に設けられる。
３図に示すシステム構成と同じ構成の中で実施する例で
ある。第２図において、２はCPUからの各種アクセス、
例えばアドレス,OPコード，制御データ等を受けるポー
トであり、各CPU毎に設けられる。４はポート２にセッ
トされたアドレス,OPコードをMSUのアドレッシング回路
へ与えるためのポートであり、各CPU毎に設けられる。
６はESU制御回路で、各CPUからポート２を介してESUを
起動するアクセスを受け取って以下の説明で順次に述べ
る各種制御を行なうものである。
起動するアクセスを受け取って以下の説明で順次に述べ
る各種制御を行なうものである。
７はCPUポート制御回路、８は本発明によって設けられ
るESUポート制御回路であり、CPU対応に設けられるこれ
らの回路7,8には各CPUからポート２を介してMSUリクエ
ストを受けたときオンに転ぜられるアクセス元対応のポ
ートバリッドフラグ（PORTV）を有する。又、各CPUポー
ト制御回路７はCPUポートバリッド信号及びCPUポート選
択信号を出力し、ESUポート制御回路８はCPUによるMSU
リクエストを禁止するINH−CPU−ACC信号及びESUポート
選択信号を出力する。
るESUポート制御回路であり、CPU対応に設けられるこれ
らの回路7,8には各CPUからポート２を介してMSUリクエ
ストを受けたときオンに転ぜられるアクセス元対応のポ
ートバリッドフラグ（PORTV）を有する。又、各CPUポー
ト制御回路７はCPUポートバリッド信号及びCPUポート選
択信号を出力し、ESUポート制御回路８はCPUによるMSU
リクエストを禁止するINH−CPU−ACC信号及びESUポート
選択信号を出力する。
各回路7,8からのCPUポートバリッド信号及びINH−CPU−
ACC信号は優先順位回路９へ供給される。この優先順位
回路９は、INH−CPU−ACC信号がオンにあるときには、
該INH−CPU−ACC信号対応のポートバリッド信号を従来
の優先判定処理に参加させないようにし、INH−CPU−AC
C信号がオフになつたとき該INH−CPU−ACC信号対応のポ
ートバリッド信号を前記優先順位処理に参加させるよう
にしたことに本発明における優先順位回路９の特長があ
る。その理由は後述する。
ACC信号は優先順位回路９へ供給される。この優先順位
回路９は、INH−CPU−ACC信号がオンにあるときには、
該INH−CPU−ACC信号対応のポートバリッド信号を従来
の優先判定処理に参加させないようにし、INH−CPU−AC
C信号がオフになつたとき該INH−CPU−ACC信号対応のポ
ートバリッド信号を前記優先順位処理に参加させるよう
にしたことに本発明における優先順位回路９の特長があ
る。その理由は後述する。
優先順位回路９はポートリセット信号及びストアデータ
ポート選択信号を出力する。ポートリセット信号はCPU
ポート制御回路７及びESUポート制御回路８へ供給され
てアクセス権を与えられたポート対応のポートバリッド
フラグをオフにする。ストアデータポート選択信号はセ
レクタ10へ与えられる。
ポート選択信号を出力する。ポートリセット信号はCPU
ポート制御回路７及びESUポート制御回路８へ供給され
てアクセス権を与えられたポート対応のポートバリッド
フラグをオフにする。ストアデータポート選択信号はセ
レクタ10へ与えられる。
CPUポート選択信号及びESUポート選択信号は回路7,8対
応のセレクタ11へ与えられる。該セレクタ11の選択制御
はESU制御回路６からのESU−OPE信号により行なわれ
る。このESU−OPE信号はESU起動リクエストに応答してE
SUに対しページデータのページ転送開始要求リクエスト
を発行したときにオンにされる。セレクタ11の出力はCP
U対応の２組のストアデータポート12へ与えられる。そ
の各ポートは２倍サイズのMSUアクセス単位のために、M
SUアクセス単位容量の２つのレジスタから成る。
応のセレクタ11へ与えられる。該セレクタ11の選択制御
はESU制御回路６からのESU−OPE信号により行なわれ
る。このESU−OPE信号はESU起動リクエストに応答してE
SUに対しページデータのページ転送開始要求リクエスト
を発行したときにオンにされる。セレクタ11の出力はCP
U対応の２組のストアデータポート12へ与えられる。そ
の各ポートは２倍サイズのMSUアクセス単位のために、M
SUアクセス単位容量の２つのレジスタから成る。
ESU−OPE信号は、又CPU対応のセレクタ14へ与えられ
る。セレクタ14はCPUデータ入力16にCPU−MCU間のデー
タバス幅（例えば、８バイト）のデータ幅を有するデー
タ転送線18を介して接続され、又データ転送線18と同じ
データ幅のデータ転送線20を介して前記データ幅のデー
タを出力するデータ待行列（MCQ）22に接続されてい
る。データ待行列22はセレクタ23を介してESU又はMSUか
らデータを受ける。セレクタ23はESU制御回路６から切
換信号を受ける。データ転送線20には、レジスタESUWD2
1が介設されている。又、セレクタ14以降MSUの書込みデ
ータ入力までのデータ転送線24,26,28もデータ線18,20
と同じデータ幅に構成されている。データ線28にもレジ
スタ30が介設されている。
る。セレクタ14はCPUデータ入力16にCPU−MCU間のデー
タバス幅（例えば、８バイト）のデータ幅を有するデー
タ転送線18を介して接続され、又データ転送線18と同じ
データ幅のデータ転送線20を介して前記データ幅のデー
タを出力するデータ待行列（MCQ）22に接続されてい
る。データ待行列22はセレクタ23を介してESU又はMSUか
らデータを受ける。セレクタ23はESU制御回路６から切
換信号を受ける。データ転送線20には、レジスタESUWD2
1が介設されている。又、セレクタ14以降MSUの書込みデ
ータ入力までのデータ転送線24,26,28もデータ線18,20
と同じデータ幅に構成されている。データ線28にもレジ
スタ30が介設されている。
32はESU制御回路６が接続される制御用パイプラインで
ある。実行されるアクセスのパイプライン処理のための
ものである。
ある。実行されるアクセスのパイプライン処理のための
ものである。
25はデータ待行列22のESUアクセス単位の読出し出力に
接続されたレジスタ（ESURD）で、MSUからセレクタ23を
介してデータ待行列22に一時貯えられたデータはそこか
らESUアクセス単位で読み出されるデータを一時保持しE
SUへ送り込むものであり、この系がMSUからESUへのデー
タ転送回路系を構成している。このデータ転送回路系を
介してのデータ転送制御は上述したデータ転送制御系に
よって生ぜしめられる。
接続されたレジスタ（ESURD）で、MSUからセレクタ23を
介してデータ待行列22に一時貯えられたデータはそこか
らESUアクセス単位で読み出されるデータを一時保持しE
SUへ送り込むものであり、この系がMSUからESUへのデー
タ転送回路系を構成している。このデータ転送回路系を
介してのデータ転送制御は上述したデータ転送制御系に
よって生ぜしめられる。
上述構成になるMCUのストアデータ転送制御回路部分の
動作を以下に説明する。
動作を以下に説明する。
各CPUでのプログラム実行中に生じたESU−MSU間ページ
データ転送のためのアクセス要求が発生したとする。こ
の時CPUより先ずESU起動アクセスが発行される。このES
U起動アクセスには、命令コード、ESUから転送されるペ
ージデータ転送先頭アドレスが含まれる。そのESU起動
アクセスが制御用パイプライン32を介してESU制御回路
６へ与えられると、該回路６はアクティブにされてESU
に対してページデータ転送先頭アドレスを含むページデ
ータ転送開始リクエストを発行する。前記ページデータ
転送開始リクエストの発行と共に、ESU−OPE信号がオン
され、これによりセレクタ14をしてデータ転送線20をデ
ータ転送線24へ接続せしめると共に、セレクタ11をして
ESUポート選択信号をストアデータポート12へ供給せし
めてESUデータのセレクタ10への出力を可能にする如き
データ転送回路系の切換えを行なう。
データ転送のためのアクセス要求が発生したとする。こ
の時CPUより先ずESU起動アクセスが発行される。このES
U起動アクセスには、命令コード、ESUから転送されるペ
ージデータ転送先頭アドレスが含まれる。そのESU起動
アクセスが制御用パイプライン32を介してESU制御回路
６へ与えられると、該回路６はアクティブにされてESU
に対してページデータ転送先頭アドレスを含むページデ
ータ転送開始リクエストを発行する。前記ページデータ
転送開始リクエストの発行と共に、ESU−OPE信号がオン
され、これによりセレクタ14をしてデータ転送線20をデ
ータ転送線24へ接続せしめると共に、セレクタ11をして
ESUポート選択信号をストアデータポート12へ供給せし
めてESUデータのセレクタ10への出力を可能にする如き
データ転送回路系の切換えを行なう。
一方、ページデータ転送開始リクエストを受け取ったES
Uは、該ページデータ転送開始リクエストのページデー
タ先頭アドレスからESUのメモリに対するアクセス単位
ずつアドレスを順次に更新しながら、データを読みだし
てMSUに対するアクセス単位分のデータをMCUのデータ待
行列22へ順次に転送してデータ待行列22にその受信順序
を保って蓄積していく。
Uは、該ページデータ転送開始リクエストのページデー
タ先頭アドレスからESUのメモリに対するアクセス単位
ずつアドレスを順次に更新しながら、データを読みだし
てMSUに対するアクセス単位分のデータをMCUのデータ待
行列22へ順次に転送してデータ待行列22にその受信順序
を保って蓄積していく。
これと並行して、ESUから転送されて来るページデータ
をMSUへ書き込むためのMSUリクエストが、ページデータ
転送命令以外の一般命令でページデータ分だけそのCPU
から次々に発行される。そのMSUリクエストの各々は、M
SUにページデータの最初のMSUアクセス単位を書き込む
ページデータ先頭アドレスを含むMSUリクエストから最
後のMSUアクセス単位をMSUに書き込むアドレスを含むMS
Uリクエストまでの各々である。最初のMSUリクエストに
続いて発行されるMSUリクエストに含まれるアドレス
は、前記ページデータ先頭アドレスからMSUアクセス単
位ずつアドレスがCPUで更新される。
をMSUへ書き込むためのMSUリクエストが、ページデータ
転送命令以外の一般命令でページデータ分だけそのCPU
から次々に発行される。そのMSUリクエストの各々は、M
SUにページデータの最初のMSUアクセス単位を書き込む
ページデータ先頭アドレスを含むMSUリクエストから最
後のMSUアクセス単位をMSUに書き込むアドレスを含むMS
Uリクエストまでの各々である。最初のMSUリクエストに
続いて発行されるMSUリクエストに含まれるアドレス
は、前記ページデータ先頭アドレスからMSUアクセス単
位ずつアドレスがCPUで更新される。
こうして、順次に発行されるMSUリクエストはMCUのポー
ト２にセットされると、CPUポート制御回路７及びESUポ
ート制御回路８のアクセス元対応のポートバリッドフラ
グがオンにセットされる。このセットされたポートバリ
ッド信号は、それ以前にセットされていた他のポートバ
リッド信号と共に優先順位回路でのそれら信号のいずれ
のものにアクセスを優先させるかの優先判定処理に参加
させる。その際に、ESUポート制御回路８からは、前記
優先判定処理に新たに参加させられたMSUリクエストに
対しアクセスのための優先権が与えられるのを禁止する
ためにオンに転ぜられたINH−CPU−ACC信号が、又優先
順位回路９へ与えられる。
ト２にセットされると、CPUポート制御回路７及びESUポ
ート制御回路８のアクセス元対応のポートバリッドフラ
グがオンにセットされる。このセットされたポートバリ
ッド信号は、それ以前にセットされていた他のポートバ
リッド信号と共に優先順位回路でのそれら信号のいずれ
のものにアクセスを優先させるかの優先判定処理に参加
させる。その際に、ESUポート制御回路８からは、前記
優先判定処理に新たに参加させられたMSUリクエストに
対しアクセスのための優先権が与えられるのを禁止する
ためにオンに転ぜられたINH−CPU−ACC信号が、又優先
順位回路９へ与えられる。
オンにされたINH−CPU−ACC信号による該INH−CPU−ACC
信号に対応するCPUポートバリッド信号の参加を禁止す
る理由は、ESUからMSUへのページデータの転送におい
て、そのページデータを構成するMSUアクセス単位毎のM
SUリクエストの発行と、ESUからのデータの読み出しと
は非同期で行われるからである。即ち、MSUリクエスト
が発行されたとき、該MSUリクエストに対応するMSUアク
セス単位がESUから読み出されてデータ待行列22にセッ
トされているとは限らないからである。
信号に対応するCPUポートバリッド信号の参加を禁止す
る理由は、ESUからMSUへのページデータの転送におい
て、そのページデータを構成するMSUアクセス単位毎のM
SUリクエストの発行と、ESUからのデータの読み出しと
は非同期で行われるからである。即ち、MSUリクエスト
が発行されたとき、該MSUリクエストに対応するMSUアク
セス単位がESUから読み出されてデータ待行列22にセッ
トされているとは限らないからである。
前記優先順位回路９での優先判定処理に参加を禁止され
た状態にある前記MSUリクエストのためのMSUアクセス単
位のデータがESUからセレクタ23を介してMCUとのアクセ
ス単位ずつ転送されて来たデータ待行列22に揃ったこと
の確認をESU制御回路６で得ると、ESU制御回路６からES
Uポート制御回路８へその合図信号が送られる。該合図
信号を受け取ったESUポート制御回路８からESUポート選
択信号が出力され、これにより、該選択信号対応のスト
アデータポート12にデータ待行列からのMSUアクセス単
位のデータがセットされる。又、前記ESUポート選択信
号の発生と共に、オンにあったINH−CPU−ACC信号はオ
フに転ぜられ、それまで優先判定処理への参加を禁止さ
れていたMSUリクエストのポートバリッド信号の参加禁
止が解除される。
た状態にある前記MSUリクエストのためのMSUアクセス単
位のデータがESUからセレクタ23を介してMCUとのアクセ
ス単位ずつ転送されて来たデータ待行列22に揃ったこと
の確認をESU制御回路６で得ると、ESU制御回路６からES
Uポート制御回路８へその合図信号が送られる。該合図
信号を受け取ったESUポート制御回路８からESUポート選
択信号が出力され、これにより、該選択信号対応のスト
アデータポート12にデータ待行列からのMSUアクセス単
位のデータがセットされる。又、前記ESUポート選択信
号の発生と共に、オンにあったINH−CPU−ACC信号はオ
フに転ぜられ、それまで優先判定処理への参加を禁止さ
れていたMSUリクエストのポートバリッド信号の参加禁
止が解除される。
かくして、この参加により、対応するMSUリクエストに
対しアクセスのための優先権が与えられると、優先順位
回路９からポートリセット信号が発生され、CPUポート
制御回路７の対応するポートバリッドフラグをオフにし
て次のリクエストの受付を可能にする。又、優先順位回
路９は、前記参加が許容されて優先権が与えられたMSU
リクエストを選択して、CPUアクセス元のストアデータ
ポート12にセットされたESUからのMSUアクセス単位のデ
ータはMSUへ転送され、CPUからのMSUリクエストのアド
レスで指定される記憶域に格納される。
対しアクセスのための優先権が与えられると、優先順位
回路９からポートリセット信号が発生され、CPUポート
制御回路７の対応するポートバリッドフラグをオフにし
て次のリクエストの受付を可能にする。又、優先順位回
路９は、前記参加が許容されて優先権が与えられたMSU
リクエストを選択して、CPUアクセス元のストアデータ
ポート12にセットされたESUからのMSUアクセス単位のデ
ータはMSUへ転送され、CPUからのMSUリクエストのアド
レスで指定される記憶域に格納される。
以上までの動作がCPUから発行されるページデータ転送
分だけMSUアクセス単位のMSUアクセス毎に上述回路の中
に生ぜしめられていることにより、上述或るCPUでのプ
ログラム実行中に生じたESU−MSU間ページデータ転送の
ためのアクセス要求は完結する。
分だけMSUアクセス単位のMSUアクセス毎に上述回路の中
に生ぜしめられていることにより、上述或るCPUでのプ
ログラム実行中に生じたESU−MSU間ページデータ転送の
ためのアクセス要求は完結する。
又、MSUからESUへのページデータ転送に際して上述と同
様のアクセス処理を受けて許容されたCPUからの指令に
応答してMSUから読み出されたMSUアクセス単位のデータ
はセレクタ23を介してデータ待行列22に順次取り込み貯
えられ、そしてそこからESUアクセス単位で順次に読み
出される。そのESUアクセス単位のデータはレジスタ25
を介してESUへ転送され、そこに書き込まれる。
様のアクセス処理を受けて許容されたCPUからの指令に
応答してMSUから読み出されたMSUアクセス単位のデータ
はセレクタ23を介してデータ待行列22に順次取り込み貯
えられ、そしてそこからESUアクセス単位で順次に読み
出される。そのESUアクセス単位のデータはレジスタ25
を介してESUへ転送され、そこに書き込まれる。
いずれの場合においても、MCUで各CPU対応にアクセス先
頭アドレスから順次のMSUアクセス単位のMSUアクセスを
発行する制御のための回路を設ける必要はない。それら
のためのアクセス制御も簡易化される。加えて、ESU用
ストアデータポートをCPUアクセス元毎のストアデータ
ポートで代用しているから、その点からもハードウェア
量の削減が図れる。
頭アドレスから順次のMSUアクセス単位のMSUアクセスを
発行する制御のための回路を設ける必要はない。それら
のためのアクセス制御も簡易化される。加えて、ESU用
ストアデータポートをCPUアクセス元毎のストアデータ
ポートで代用しているから、その点からもハードウェア
量の削減が図れる。
なお、ストアデータポートは、必ずしもCPUポート選択
信号及びESUポート選択信号を受けてそこに入力データ
をセットする必要はない。ハード的に順次にセットされ
る構成であってもよい。
信号及びESUポート選択信号を受けてそこに入力データ
をセットする必要はない。ハード的に順次にセットされ
る構成であってもよい。
以上述べたように本発明によれば、ハードウェアの削減
を達成すると共に、制御の簡易化を図って記憶装置間ペ
ージデータ転送を行なうことができる。
を達成すると共に、制御の簡易化を図って記憶装置間ペ
ージデータ転送を行なうことができる。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図はシステム構成図である。 第１図及び第２図において、７はCPUポート制御回路、
８はESUポート制御回路、９は優先順位回路、10はセレ
クタ、12はストアデータポート、50はCPU、51は記憶制
御装置、52はMSU、54はESU、56はポート切換回路（セレ
クタ14）、60はESU制御手段（ESU制御回路６、データ待
行列22、セレクタ23）である。
８はESUポート制御回路、９は優先順位回路、10はセレ
クタ、12はストアデータポート、50はCPU、51は記憶制
御装置、52はMSU、54はESU、56はポート切換回路（セレ
クタ14）、60はESU制御手段（ESU制御回路６、データ待
行列22、セレクタ23）である。
Claims (3)
- 【請求項１】複数の中央処理装置と、主記憶装置と、拡
張記憶装置と、前記主記憶装置と前記拡張記憶装置との
間のアクセス制御を行なう記憶制御装置とを有し、前記
中央処理装置と同期して前記主記憶装置と前記拡張記憶
装置との間のページデータ転送を行なう情報処理装置に
おいて、 拡張記憶装置制御手段と、 各中央処理装置毎の、 中央処理装置ポート制御回路、拡張記憶装置ポート制御
回路、ポート切換回路及びストアデータポートと、 前記各中央処理装置ポート制御回路及び各拡張記憶装置
ポート制御回路の出力に応答する優先順位回路と、 前記優先順位回路の出力に応答するセレクタとを前記記
憶制御装置に設け、 前記中央処理装置からの拡張記憶装置起動要求に応答し
た拡張記憶装置制御手段は、前記拡張記憶装置に対しペ
ージデータ転送開始リクエストを発行すると共に前記ポ
ート切換回路を前記中央処理装置から前記拡張記憶装置
へ切り換え、前記中央処理装置が発行する命令で起動さ
れたページデータ転送分の主記憶装置アクセス単位毎の
主記憶装置アクセス要求に応答してアクセス元対応の中
央処理装置ポート制御回路の前記優先順位回路への参加
を前記主記憶装置アクセス要求に応答するアクセス元対
応の拡張記憶装置ポート制御回路で禁止しておき、前記
拡張記憶装置制御手段による主記憶装置アクセス単位の
受領に応答した拡張記憶装置ポート制御回路により前記
参加を解除し、切り換えられたポート切換回路を介して
アクセス元対応のストアデータポートにセットされた主
記憶装置アクセス単位を前記優先順位回路からの前記主
記憶装置アクセス要求対応出力に応答する前記セレクタ
を介して前記主記憶装置へ与えることを特徴とする記憶
装置間ページデータ転送方式。 - 【請求項２】前記命令はページデータ転送命令以外の一
般命令であることを特徴とする特許請求の範囲第１項記
載の記憶装置間ページデータ転送方式。 - 【請求項３】前記拡張記憶装置制御手段は前記拡張記憶
装置の出力に接続されたデータ待行列を含むことを特徴
とする特許請求の範囲第１項記載の記憶装置間ページデ
ータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62234543A JPH07120309B2 (ja) | 1987-09-17 | 1987-09-17 | 記憶装置間ページデータ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62234543A JPH07120309B2 (ja) | 1987-09-17 | 1987-09-17 | 記憶装置間ページデータ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6476132A JPS6476132A (en) | 1989-03-22 |
| JPH07120309B2 true JPH07120309B2 (ja) | 1995-12-20 |
Family
ID=16972674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62234543A Expired - Fee Related JPH07120309B2 (ja) | 1987-09-17 | 1987-09-17 | 記憶装置間ページデータ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120309B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04214947A (ja) * | 1990-12-14 | 1992-08-05 | Toyota Motor Corp | 内燃機関のトルク変動制御装置 |
-
1987
- 1987-09-17 JP JP62234543A patent/JPH07120309B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6476132A (en) | 1989-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |