JPH07111838B2 - 不揮発性メモリの内部状態検出回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性メモリ、特に電気的に書換え可能な不
揮発性メモリ、所謂EEPROMの内部状態を検出するための
回路に関する。

〔従来の技術〕

コンピュータシステム等に使用される半導体メモリには
大別して、読出し専用のROM（Read Only Memory）と読
出し及び書込みが任意に可能なRAM（Rondom Access Mem
ory）とがある。この内、ROMは電源が遮断された場合に
もその記憶内容は消去されずに保護される不揮発性メモ
リである。一方、RAMは任意に書込み及び読出しが可能
である反面、電源が遮断された場合にはその記憶内容が
破壊される揮発性メモリである。

しかしROMはその特性上、記憶内容の書換えが不可能で
あるという難点があり、ユーザにとって不便である。そ
こで、電源が遮断された場合にもその記憶内容が保護さ
れ、且つ電気的に記憶内容の書換えが可能なメモリとし
てEEPROM（Electrically Erasable and Programable RO
M）が実用化されている。

このEEPROMは、あるアドレスにデータを書込む際、一般
的なRAMに比して比較的長い時間、たとえば通常数ms程
度の書込み時間が必要である。このEEPROMの書込み時間
は、EEPROMが組込まれているマイクロコンピュータ等に
とってはかなり長い時間であると言えるので、この間に
CPU等が他の処理を実行し得るように構成しておけば、
システム全体としては高効率となる。

しかしそのような構成を採るためには、EEPROMがデータ
の書込みを行っているか否かを検出する必要があり、従
来はたとえば“READY/▲▼”と称される外部端
子を使用している。

第４図はそのような構成の従来のEEPROM及びそのコント
ローラの構成を示すブロック図である。

図中、１はコントローラであり、P1〜P5の五つのポート
が備えられている。また２はEEPROMであり、コントロー
ラ１のポートP1にチップセレクト信号の端子▲▼
が、ポートP2にクロック端子CLKが、ポートP3にデータ
入力端子DIが、ポートP4にデータ出力端子DO、ポートP5
に上述の“READY/▲▼”端子がそれぞれ接続さ
れている。

第５図はこの第４図に示したEEPROM2の各端子における
信号の状態を示すタイミングチャートである。

このEEPROM2は、まず記憶させるべきデータをラッチさ
せた後、第５図（ａ）に示すローアクティブのチップセ
レクト信号をローレベルとして入力端子▲▼に与
え、第５図（ｃ）に示すデータ入力端子DIへデータの書
込みを指示するモード信号を与え、更にその後にデータ
を格納すべきアドレスを与えることにより、データの書
込みを実行する。そして、データの書込みを実行してい
る間は、第５図（ｄ）に示す如く、“READY/▲
▼”端子からローレベルの信号を出力するので、コント
ローラ１はこれをポートP5から入力することにより、EE
PROM2がデータの書込み中であることを検出する。

また、EEPROM2にはノイズあるいはコントローラ側から
の不安定な信号等によってもデータの書込みを開始する
可能性がある。このため、EEPROM2側が定常状態にある
場合にはデータの書込みの指示を受付けない状態にして
おく必要がある。このような処理を行う場合にも、従来
はEEPROM2が書込み禁止状態であるか、または許可状態
であるかという内部状態の検出は行われていなかった。

〔発明が解決しようとする課題〕 従来のEEPROMでは、上述の如く、データの書込み中であ
るか否かを判定する目的で特定の端子を使用しているの
で、コントローラ側ではその端子のためにポートを一つ
占有される。またコントローラはデータの書込みを行っ
ているか否かを検出し得るのみであり、書込み禁止状態
であるのか許可状態であるのかというEEPROMの内部状態
を知ることは出来なかった。

本発明はこのような事情に鑑みてなされたものであり、
専用の端子を使用することなく、EEPROMの内部状態を検
出し得るように構成した不揮発性メモリの内部状態検出
回路の提供を目的とする。

〔課題を解決するための手段〕

本発明の不揮発性メモリの内部状態検出回路は、不揮発
性メモリの内部状態を判定してその結果を不揮発性メモ
リの出力端子から出力する回路と、この回路を動作させ
るために外部から不揮発性メモリに入力された所定の信
号を受けつける回路とを備えている。

〔作用〕

本発明の不揮発性メモリの内部状態検出回路では、不揮
発性メモリに所定の信号が入力されると、不揮発性メモ
リの内部状態が判定され、その結果を表す信号が不揮発
性メモリの出力端子から出力される。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明の不揮発性メモリの内部状態検出回路を
備えた不揮発性メモリの一例としてのEEPROMの内部構成
を示すブロック図、第２図はそのEEPROMとコントローラ
との接続状態を示すブロック図である。

なお、EEPROMのアクセス方法には種々の方法があるが、
基本的には主に大容量のEEPROM用のパラレルI/O型と、
主に小容量のEEPROM用のシリアルI/O型とに大別され
る。しかし、本発明はシリアルI/O型のようななるべく
コントローラ側のポート数を少なくする必要がある構成
において有効であるため、以下の説明ではシリアルI/O
型を実施例とする。

第２図において、１はコントローラであり、P1〜P4の四
つのポートが備えられている。また２はEEPROMであり、
コントローラ１のポートP1にチップセレクト信号端子▲
▼が、ポートP2にクロック端子CLKが、ポートP3に
データ入力端子DIが、ポートP4にデータ出力端子DOが、
それぞれ接続されている。

第１図において、21は入力レジスタであり、第２図のEE
PROM2のデータ入力端子DIに接続されている。この入力
レジスタ21はデータ入力端子から入力されたデータ入力
を一次的にラッチし、データレジスタ22,アドレスレジ
スタ23,モードレジスタ24及びステータスモードレジス
タ25等へ与える。

データレジスタ22はデータ入力の内容の記憶されるべき
データの部分を一時的にラッチし、これをメモリアレイ
28へ与えている。

アドレスレジスタ23はデータ入力の内のアドレスを指示
する部分を一時的にラッチし、これをアドレスデコーダ
26に与えている。アドレスデコーダ26は与えられたデー
タをデコードしてアドレスを生成し、メモリアレイ28へ
与える。

メモリアレイ28は複数のメモリセルにて構成されてお
り、後述する書込制御回路29から指示があった場合に、
データレジスタ22から与えられるデータをアドレスデコ
ーダ26から与えられるアドレスに格納する。

モードレジスタ24はデータ入力の内のモード、即ちEEPR
OM2に対する指示（データの書込み，読出し等）を指示
する部分を一時的に記憶し、これをモードデコーダ27に
与えている。モードデコーダ27は与えられたデータをデ
コードしてモード信号を生成し、書込制御回路29へ与え
る。

書込制御回路29はモードデコーダ27から与えられるモー
ド信号がデータの書込みを指示している場合は、後述す
る高電圧発生回路30に所定の信号を与えてデータ書込み
用の高電圧をメモリアレイ28に印加させると共に、メモ
リアレイ28にデータの書込みを指示する。

高電圧発生回路30は、メモリアレイ28にデータの書込み
を行う際に書込制御回路29から所定の信号が与えられて
所定の高電圧を発生し、これをメモリアレイ28に与え
る。

31はセンス回路であり、メモリアレイ28からのデータ読
出しに際して、出力信号を増幅して出力レジスタ32に一
時ラッチさせる。出力レジスタ32に一時ラッチされた出
力データは出力回路33から第２図に示されているEEPROM
2のデータ出力端子DOへ送られ、コントローラ１のポー
トP4へ出力される。

ステータスモードレジスタ25はデータ入力の内のステー
タスモード、即ち内部状態判定回路35にEEPROM2の内部
状態の判定を指示するための信号に対応する部分を一時
的にラッチし、これをステータスモードデコーダ34に与
えている。ステータスモードデコーダ34は与えられた信
号をデコードしてステータスモード信号を生成し、内部
状態判定回路35に与える。

内部状態判定回路35には上述のステータスモードデコー
ダ34からのステータスモード信号の他に、前述の書込制
御回路29からはデータの書込み時にその旨を表す信号
が、またセンス回路31からはメモリアレイ28のデータ出
力に際してその旨を表す信号がそれぞれ与えられる。そ
して、内部状態判定回路35はこれらの信号に基づいてEE
PROM2内部の状態を判定し、上述のステータスモードデ
コーダ34からステータスモード信号が与えられた場合
に、その回答を表す信号を出力回路33へ出力する。

36はタイミング発生回路であり、書込制御回路29に対し
て新たなモード信号が与えられるタイミングを制御する
ために、モードレジスタ24からの信号出力のタイミング
を制御する。

なお、第１図において破線にて囲繞した範囲、即ちステ
ータスモードレジスタ25,ステータスモードデコーダ34,
内部状態判定回路35,タイミング発生回路36にて本発明
の不揮発性メモリの内部状態検出回路が構成されてい
る。

このような本発明の不揮発性メモリの内部状態検出回路
の動作について、その各端子の信号の状態を示す第３図
のタイミングチャートを参照して以下に説明する。

第３図（ａ）に示されているローアクティブのチップセ
レクト信号をローレベルとして端子▲▼に与えた状
態でクロック端子CLKにある周波数のクロックパルスを
入力し、更にデータ入力端子DIにシリアルデータを入力
すると、シリアルデータはクロックパルスに同期して入
力レジスタ21に入力されて一旦保持される。入力レジス
タ21が８ビットのシフトレジスタであるとすると、入力
レジスタ21に８ビットのシリアルデータが入力する都
度、タイミング発生回路36は制御信号を発生する。タイ
ミング発生回路36から一回目の制御信号が発生すると入
力レジスタ21の８ビットのデータをモードレジスタ24が
格納し、二回目の制御信号が発生すると入力レジスタ21
の８ビットのデータをアドレスレジスタ23が格納し、三
回目の制御信号が発生すると入力レジスタ21の８ビット
のデータをデータレジスタ22が格納する。また、ステー
タスモードレジスタ25は、タイミング発生回路36から一
回目の制御信号が発生した際に入力レジスタ21からモー
ドレジスタ24に格納される８ビットのデータの全てと、
二回目の制御信号が発生した際に入力レジスタ21からア
ドレスレジスタ23に格納される８ビットのデータの上位
２ビットとの計10ビットを格納する。

ところでモード信号には、データの書込み，読み出し等
のようなEEPROM2を制御するための従来同様のモードを
指示する信号の他に、本発明に特徴的なステータスモー
ド信号がある。このステータスモード信号とは、上述の
ようにしてステータスモードレジスタ25に格納された10
ビットの信号のことであり、たとえば“10101001XX"と
して設定され、“XX"にて表される下位側の２ビットの
４通りの値によりたとえば、データの書込み中か否か，
データの書込みの可否，あるいはデータの読出しに際し
てデータ誤りを検出するECC（Error Checking and Corr
ection）回路が組込まれている場合に誤り訂正を行なっ
たか否か等の種々のEEPROM2の内部状態を指定し、これ
を内部状態判定回路35に判定させるようになっている。

このステータスモード信号がEEPROM2に与えられると、
そのデータは一旦ステータスモードレジスタ25にラッチ
された後、ステータスモードデコーダ34に送られてデコ
ードされ、内部状態判定回路35に与えられる。そして、
内部状態判定回路35では、ステータスモードデコーダ34
から与えられたステータスモード信号の下位２ビットの
値により指定されているEEPROM2の内部状態を判定し、
それに対する回答をYESまたはNOに対応して“1"または
“0"の信号として出力する。たとえば、データの書込み
中か否かを示す信号及びデータの書込みの可否を示す信
号は書込制御回路29から内部状態判定回路35に与えら
れ、あるいはECC回路を有する場合には誤り訂正を行な
ったか否かを示す信号がECC回路から内部状態判定回路3
5に与えられる。従って、内部状態判定回路35はステー
タスモードレジスタ25から与えられる信号と書込制御回
路29等から与えられる上述のような信号との一致検出を
行なうことにより、EEPROM2の内部状態を判定すること
が出来る。この内部状態判定回路35による判定結果の信
号は出力回路33から出力され、EEPROM2のデータ出力端
子DOを経由してコントローラ１のポートP4へ与えられ
る。

具体的には、第３図（ｃ）に示す如く、データ入力端子
DIへ入力されるモード信号としてステータスモード信号
を入力した場合、上述の如く内部状態判定回路35は与え
られた指示に従ってEEPROM2の内部状態を判定し、その
回答がたとえばNOであれば、第３図（ｄ）に示す如く、
出力回路33を介してEEPROM2のデータ出力端子DOからロ
ーレベルの信号を出力する。

一例として、EEPROM2に対するデータの書込みが不可能
な状態において、データの書込みの可否を問うステータ
スモード信号が与えられた場合には、第３図（ｄ）に示
す如く、EEPROM2のデータ出力端子DOからの出力信号は
ローレベルとなる。このローレベルの信号はコントロー
ラ１のポートP4に入力されるので、コントローラ１では
EEPROM2に対するデータの書込みを見合わせる。しか
し、データの書込みが可能な状態において、データの書
込みの可否を問うステータスモード信号がEEPROM2に与
えられた場合には、EEPROM2のデータ出力端子DOからの
出力信号はハイレベルになる。従って、この状態ではコ
ントローラ１はEEPROM2にデータの書込みを指示するモ
ード信号を与えてEEPROM2にデータの書込みを実行させ
ることが可能である。

〔発明の効果〕

以上に詳述した如く、本発明によれば不揮発性メモリの
内部状態を判定し、その結果を表す信号をそのデータ出
力端子から出力させるように構成しているので、不揮発
性メモリの内部状態を必要に応じて常時監視することが
可能になり、更に従来必要であった“READY/▲▼▲
▼信号を受けるためのポートは不要になり、ポート
の有効利用が図れる。

【図面の簡単な説明】

第１図は不揮発性メモリの概略構成と共に示す本発明の
不揮発性メモリの内部状態検出回路の構成を示すブロッ
ク図、第２図は本発明の内部状態検出回路を備えた不揮
発性メモリとコントローラとの信号線の接続状態を示す
ブロック図、第３図は本発明の内部状態検出回路を備え
た不揮発性メモリの各端子の信号の状態を示すタイミン
グチャート、第４図は従来の一般的な不揮発性メモリと
コントローラとの信号線の接続状態を示すブロック図、
第５図は従来の不揮発性メモリの各端子の信号の状態を
示すタイミングチャートである。 DI……データ入力端子、DO……データ出力端子、２……
EEPROM、25……ステータスモードレジスタ、34……ステ
ータスモードデコーダ、35……内部状態判定回路 なお、各図中同一符号は同一又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ入力端子とデータ出力端子とを備
   え、データを前記データ入力端子から入力して電気的に
   書込むことが可能であり、書込まれたデータを前記デー
   タ出力端子から出力する不揮発性メモリの内部状態を検
   出するための内部状態検出回路において、 前記データ入力端子から前記不揮発性メモリの内部状態
   を検出させるための信号が入力された場合にそれを保持
   する信号保持回路と、 該信号保持回路から前記信号が与えられた場合に、前記
   不揮発性メモリの内部状態を判定する内部状態判定回路
   と を備え、 前記信号が前記データ入力端子から入力されて前記信号
   保持回路から前記内部状態判定回路に与えられた場合
   に、前記内部状態判定回路は前記不揮発性メモリの内部
   状態を判定し、その結果を表す信号を前記データ出力端
   子から出力するように構成したこと を特徴とする不揮発性メモリの内部状態検出回路。