JPH07105806B2 - データ処理および伝送ネットワーク - Google Patents

データ処理および伝送ネットワーク

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JPH07105806B2
JPH07105806B2 JP2292245A JP29224590A JPH07105806B2 JP H07105806 B2 JPH07105806 B2 JP H07105806B2 JP 2292245 A JP2292245 A JP 2292245A JP 29224590 A JP29224590 A JP 29224590A JP H07105806 B2 JPH07105806 B2 JP H07105806B2
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remote
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42—Loop networks

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Small-Scale Networks (AREA)
  • Computer And Data Communications (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 この発明は、情報処理ネットワーク、特に、情報処理ネ
ットワークのローカル局と１又は複数のリモートデータ
処理局との間でのデータ伝送のためのフォルトトレラン
ト（耐故障性）な手段に関する。
B.従来技術および課題 １以上の処理ロケーションを有し、更に、中央或いは
「ローカル」処理局から物理的に１又は複数の遠隔の複
数の処理局を有するネットワークを利用することは、多
くのデータ処理アプリケーションにとって有益である。
データのシリアル伝送のための結合は、リモートI/Oバ
スをローカル処理局へ結合させることに関して既に利用
可能である。しかしながら、そのようなリンクは、通
常、長距離伝送により適した形態にデータを変換するこ
とを必要とするので、結合のためにより多くの構成要素
が必要とされ、結合を構成する要素間の故障の可能性が
飛躍的に増大する。ファイバーオプティックラインとこ
れに付随して必要とされるビット符号化データを光信号
に変換し、これと逆の変換を行うための送受装置を結合
が含む時には、特にそうである。
このような状況のもとでは、元のパスにおける故障の最
中に、データ伝送のために使用できる１又は複数の冗長
なパスを用意することが知られている。公知の提案のひ
とつは、例えば米国特許第4,837,856号（グリスタ，ジ
ュニア（Glista,Jr））に開示されているようなデュア
ルリング配置である。グリスタは、高速のディジタルデ
ータ、オーディオデータ或いはディジタルビデオデータ
の伝送システム中の端末におけるフォルトトレラントな
ファイバーオプティックのカプラー／レシーバを開示し
ている。各端末は、１又は複数のバイパスラインを有す
ると共に、上流側の端末からの少なくともひとつのバイ
パスラインに接続されている。この端末のロジックは、
予め定められた値に基づいて、主たるライン又はあるひ
とつの受信バイパスラインの一方からの入力を選択す
る。一対のリングは開かれており、両者は単一方向で且
つ同一方向にデータを送る。
米国特許第4,835,763号（ラウ（Lau））には、反対方向
にデータを伝送する単一方向リングが示されている。ネ
ットワーク中の複数のノードの夫々は、データを受信す
るためにリングのひとつをエラー信号に基づいて選択す
る。各ノードは、上流で検出されたエラーに基づいて全
ての下流へのトラヒックに対してエラー信号を挿入する
ことができる。
米国特許第4,696,001号（ガグリアルディ他（Ggliardi
et al））および米国特許第4,527,270号（スイートン
（Sweeton））にも、信号が反対方向に流れるデュアル
リング配置が示されている。
フォルトトレラントなシリアル伝送のための他の装置
は、米国特許第4,649,384号（シーフォー他（Shefor et
all））に開示されている。シーフォー他は、ホストCP
U（中央処理装置）に接続された通信回線と、ローカル
コントローラと、複数のメモリディスクとを含み、ビッ
トシリアルの形で多数の４線式回線がデータを伝送する
システムについて言及している。回線のいくつかは、第
１の転送レートでデータブロック伝送に専念し、その他
のものは、第２の転送レートでメッセージ伝送にのみ使
用される。
上述の特許で述べられている装置は、ある点では満足す
べきものの、この発明に関連して採用されるネットワー
クのある要求を適切に扱うことはできない。冗長度を必
要とすることに加えて、多数のI/Oバスの接続機構を必
要とする。つまり、ポイントツウポイント方式のシリア
ルリンクとのバスの接続機構は、かなり多くのI/Oバス
インタフェースチップとこれに付随する光学的構成要素
によって、プロセッサインタフェースにおいて、電気的
な負担と回路カードの占める割合が大きくなる問題をひ
き起こす。更に、余分なモジュールおよびカード入出力
ピンを必要とするために、システムの所定の構造上の特
色の点から受容できない余計なカードの追加と共に、よ
り多くのカードがプロセッサインタフェースロジックを
含むことが必要とされる。
C.発明の概要および解決課題 従って、この発明の目的は、データ伝送のための少なく
ともひとつの冗長なパスを備えてはいるが、ローカル局
でプロセッサインタフェースロジックに対してリモート
I/Oバスを接続するのに必要とされる構成要素の個数が
最小限のネットワークを提供することにある。
この発明の他の目的は、プロセッサインタフェースにお
ける電気的な負担を低減するように、リモートバスがロ
ーカル処理構成に接続される情報処理ネットワークを提
供することにある。
上述の目的を達成するために、ローカル処理局へ複数の
リモートI/Oバスを接続するフォルトトレラントな機構
を有するデータ処理および伝送ネットワークが提供され
る。このネットワークは、処理デバイス構成を含むロー
カル局と、この処理デバイス構成と関連する主記憶装置
と、この処理デバイス構成に関連するプロセッサインタ
フェースロジック回路とを含んでいる。複数のリモート
局が設けられ、各リモート局がI/OバスとこのI/Oバスに
関連するI/Oバスインタフェースロジック回路とを有し
ている。ロジック局とリモート局の間のシリアルで双方
向のデータ伝送のための第１のパスは、プロセッサイン
タフェースロジック回路およびリモート局の第１のもの
と関連する第１のI/Oバスインタフェースロジック回路
に接続された第１の直接リンクを含む。このリンクによ
って、プロセッサインタフェース回路とバスインタフェ
ース回路との間での直接的なデータ伝送が可能とされ
る。第１のパスは、第１のバスインタフェース回路と第
２のリモート局と関連する第２のI/Oバスインタフェー
スロジック回路との間の第１の間接結合手段を更に含
む。第１のバスインタフェース回路は、経路機能を有し
ており、この経路機能によって、プロセッサインタフェ
ース回路と第２のバスインタフェース回路との間でデー
タが伝送される時に、このデータが第１のバスインタフ
ェース回路を通過することができる。
更に、このネットワークは、ローカル局とリモート局の
間でシリアルで且つ双方向のデータ伝送を行うために、
冗長な第２のパスを含んでいる。この第２のパスは、プ
ロセッサインタフェース回路と第１および第２のI/Oバ
スインタフェースロジック回路の選択された一方とにい
ずれか第２の直接リンクを有する。この一方のバスイン
タフェースロジック回路は、経路機能を有しており、こ
の経路機能によってプロセッサインタフェース回路と第
１および第２のうち残りの他方のバスインタフェースロ
ジック回路との間でデータが伝送される時に、このデー
タが当該一方のバスインタフェース回路を通過すること
ができる。プロセッサインタフェースロジック回路は、
そこを通じてデータが通過することを阻止するように構
成されている。即ち、プロセッサインタフェースロジッ
ク回路は、経路機能を有しない。
好ましくは、冗長度が、プロセッサインタフェース回路
から第２の直接リンクを受け入れる第２のバスインタフ
ェース回路と共に、第１および第２のバスインタフェー
ス回路の間の第２の間接結合手段によって高められる。
このネットワークは、更に、１又は複数の中間局を含む
ことができ、各中間局は、中間I/Oバスと、データ経路
機能を有する中間I/Oバスインタフェースロジック回路
とを含む。そして、第１の間接結合手段は、中間バスイ
ンタフェース回路の各々と複数の第１のリンクセグメン
トを含む。全てのバスインタフェース回路とこの第１の
リンクセグメントは、第１および第２のバスインタフェ
ース回路間にある中間バスインタフェース回路の各々に
対して、交互に結合されている。同様に、第２の間接結
合手段が中間バスインタフェース回路と複数の第２のリ
ンクセグメントを含み、また、全てのバスインタフェー
ス回路とこの第２のリンクセグメントが交互に接続され
ている。
これによって馬蹄形の構成となり、この構成において、
プロセッサインタフェースロジック回路からのデータが
プロセッサインタフェース回路の反対側の部分からI/O
バスインタフェース回路の選択されたものへ、２つの相
反する方向のいずれかの方向に伝送されることができ
る。一般的に、この伝送は、最短の伝送パス、または目
的とするインタフェース回路への途中で他のバスインタ
フェース回路を通過するデータのインスタンスが最小限
のパスによってなされるのが好ましい。プロセッサへの
戻り伝送も同様に好適なパスでなされる。何等かの故障
がこの好ましいパスで生じると同時に、代わりのパスが
選択され、通常のデータ処理動作が再開される。
２以上のリモート局が単一のリモート電源領域内に設け
られることができ、その場合には、これらの局間のリン
クセグメントが長距離伝送に適合している必要がない。
このように、かかるシステムの直接リンクはファイバー
オプティックラインで良く、一方、リンクセグメントが
同軸ケーブル、プリント配線中軸ケーブル、リボンケー
ブル等で形成される。直接リンクは、ファイバーオプテ
ィンクラインが好ましいが、同様に同軸ケーブル等で形
成しても良い。
以上のように、この発明に依れば、過度の個数のコンポ
ーネント、入出力用ピン、プロセッサインタフェースに
おける電気的な負担を必要としない１本の冗長なパスに
よって、信頼性があり、フォルトトレラントなデータ伝
送手段が提供される。
D.実施例 図面を参照して説明すると、情報処理ネットワーク16が
第１図に示されている。情報処理ネットワーク16は、ロ
ーカル情報処理局18と複数のリモート情報処理局20、22
および24を含んでいる。各々の局は、破線で示すよう
に、各々の局と関連するそれ自身の専用の電源領域内に
ある。ローカル処理局18は、プロセッサおよび主記憶構
成26を有している。これは、一例として、複数の処理デ
バイスおよび主記憶装置を構成する複数のメモリカード
であって、互いに共用インタフェースにより結合されて
いるものを含むことができる。バス28は、処理構成26を
プロセッサインタフェースロジック回路30に関連させ
る。このプロセッサインタフェースロジック回路30は、
第１のI/Oポート32のセットと反対側の第２のI/Oポート
34のセットを有する。
追加のプロセッサインタフェースロジック回路との接続
用に分岐36が用意され、これにより必要に応じて処理構
成が更に他のリモート局に結合される。
プロセッサインタフェース回路30とリモート局20との間
で、シリアルで双方向のデータ伝送を行うために、I/O
ポート32と接続された直接リンク38が設けられている。
より具体的には、I/Oポート41においてリモート局のI/O
バスインタフェースロジック回路40に対して直接リンク
38が接続される。更に、リモート局20がI/Oバス42を有
する。このI/Oバスによって、ロジック回路40、即ち、
この回路40内へ受信された如何なる情報をも、このI/O
バスに接続されたディスクドライブ或いは他の処理装置
と結合される。
更に、バスインタフェース回路40は、双方向でシリアル
な一対のデータリンクセグメント46および48との接続の
ためのI/Oポート44を有している。このデータリンクセ
グメント46および48は、回路40とリモート局22のI/Oバ
スインタフェースロジック回路50、即ち、回路50のI/O
ポート52との間に設けられる。I/Oバス54は、バスイン
タフェース回路50へ接続され、他の処理装置（図示せ
ず）へ接続可能とされている。
更に、バスインタフェース回路50と局24のバスインタフ
ェース回路60の間に、双方向でシリアルな一対のリンク
セグメント56および58が設けられる。このリンクセグメ
ント56および58は、回路50および60のI/Oポート62およ
び64と各々接続される。
更に、バスインタフェース回路60が直接リンク70と接続
されたI/Oポート68を含む。直接リンク70の他端は、プ
ロセッサインタフェース回路のI/Oポート34に結合され
ている。
バスインタフェース回路40、50および60の各々は、経路
機能を有している。即ち、この能力によって、プロセッ
サインタフェース回路30の他のバスインタフェース回路
のひとつとの間で、何れかの方向にデータがその途中で
通り抜けることができる。従って、直接リンクとリンク
セグメントとバスインタフェースロジック回路との結合
により、プロセッサインタフェースロジック回路30とバ
スインタフェースロジック回路の任意のひとつの間に、
２個の択一的なデータ伝送のパスが形成される。つま
り、その第１のパスがダイレクトリンク38とセグメント
46および56を含み、また、第２のパスがダイレクトリン
ク70とセグメント48および58を含む。第１図と関連し
て、経路機能を持ったバスインタフェースロジック回路
を有するネットワーク16が局22および24間に追加のリモ
ート局を含んで良いことを理解すべきである。この場合
では、択一的な伝送パスの各々の一部として、追加のリ
ンクセグメントが設けられ、これにより、リンクセグメ
ントおよびリモート局の配置或いは接続の交替がなされ
る。プロセッサインタフェース回路30は、かかる経路機
能を持たない。この経路機能を持たないことにより、当
該プロセッサインタフェース回路上をデータが通過する
ことがなくなり、ローカル局で常にデータがダンプされ
ることとなる。よって従来のリング状のネットワーク配
置で必要とされた「クリーンアップ」動作、すなわちリ
ング上に存在する不要なデータの処理を行う必要がなく
なる。
ネットワーク16は、ローカル処理局18とリモート局の間
を長距離とすることができ、同様にひとつのリモート局
から次の局への距離を長くできる。従って、リンク38お
よび70の各々は、好ましくは、単一のファイバー或いは
多数のファイバーの束であるファイバーオプティックラ
インからなる。リンクセグメントについても同様であ
る。ファイバーオプティックラインは、外部の信号汚染
源からの妨害を実質的に免れるので、長距離伝送に好適
である。かかる環境のものでの冗長度の必要さは、第２
図と関連して最も良く理解されると思われる。第２図
は、直接リンク38に相当するファイバーオプティックラ
インの相互接続と、バスインタフェース回路40のI/Oポ
ート44を示す。ファイバーオプティックラインは、ロー
カル局18から光受信装置74へデータを与えるための光フ
ァイバー72を含み、光受信装置74により入力光データが
直列形態のビット符号化データへ変換される。そして、
このデータを並列データへ変換する並直列交換回路76が
設けられ、この並列データがデータバス78を介してポー
ト41へ供給される。
バスインタフェース回路40からローカル処理局18へのデ
ータの伝送のために、並列データがバス80を介して並直
列交換回路82へ供給され、発光ダイオード或いはレーザ
送信機で構成されうる光送信機84においてシリアルデー
タが光データへ変換される。この送信機は、光ファイバ
ー86に対して光パルスを供給する。ここで、必要に応じ
て光ファイバー72および86が接合部（図示せず）で結合
されることができ、また、その接合部からプロセッサイ
ンタフェースロジック回路30へ延びる単一のファイバー
オプティックケーブルが分離した２本の光学路に再び分
けられることができることに留意すべきである。プロセ
ッサインタフェース回路および他のバスインタフェース
回路には、光データを並列データへ変換する略々同様の
装置が設けられている。この装置は、従来から知られて
おり、この構成要素については、詳細には言及しない。
更に、この発明によれば、複数のリモート局が単一の電
源領域内に属していてもよい。第３図には、バス94を介
してプロセッサインタフェースロジック回路92に接続さ
れたプロセッサおよび主記憶装置構成90を含むローカル
処理局88が示され、また、このプロセッサインタフェー
ス回路に結合した直接シリアルリンク96および98と、２
つのリモート局を含む単一の電源領域とが示される。一
方のリモート局がI/Oバスインタフェースロジック回路1
00とI/Oバス102を有し、他方のリモート局がI/Oバスイ
ンタフェースロジック回路104とこれに付随するI/Oバス
106を有する。リンクセグメント108および110よりこれ
らのI/Oバスインタフェースロジック回路が結合され
る。このネットワークは、リンクセグメント108および1
10が比較的短く、且つ光ファイバーラインに変えて、同
軸ケーブル、二軸ケーブル、リボンケーブル等で構成し
うる主たる相違があるが、ネットワーク16と同様に構成
しうる。
第４図に示すネットワークでは、上述と同様にして、多
数のリモート局112、114および116がローカル処理局118
に対して直列に接続され、また、択一的で双方向のシリ
アルなデータパスが順次配されている。一般的に第１図
および第３図の配置は、ある特定のリモート局のために
より有利な伝送方向の取捨選択を可能とするので、好ま
しいものである。即ち、両伝送パスが機能している程度
の長さで、より短いパス或いは通り抜けが最小の量であ
るパスが選択可能である。
全てのネットワークに関し、この発明の主たる利点は、
パスの一つにおける故障の識別を可能とし、このパスの
一つにおける故障の識別に応答して代替パスへ切り換
え、そして、普通は、故障が検出されたパスを修理でき
るのに充分な時間、冗長のパスのみを使用して正常な動
作を継続することである。例えば、ローカル局処理構成
からのコマンドに応答するリモート局のひとつからの認
識応答のように、コマンドに応答して認識応答を要求す
るプロトコルに従って故障検出が進められる。若し、コ
マンドの送出が所定回数、繰り返してなされた後で、必
要な認識応答が受信されないならば、故障の状態が識別
され、択一的で冗長なパス上にコマンドが出される。エ
ラー検出手段は、公知でありこの発明と密接に関係しな
いが、パスのひとつに故障の検出のために設けられる。
故障の位置および性質を決定するために、伝送データ中
のクロック情報およびエラーコードの訂正情報を使用し
ても良い。少なくとも、冗長なパスは、元のパスと完全
に独立であり、元の経路が復帰或いは交換されるまで、
正常なデータ処理動作を継続できる。
E.発明の効果 以上のようにこの発明によれば、より簡易な構成でフォ
ルトトレラントな機構を有するデータ処理および伝送ネ
ットワークが提供される。
【図面の簡単な説明】
第１図はこの発明に従って接続されたローカル処理局と
複数のリモート局とを有する情報処理ネットワークの略
線図、第２図はリモート局のひとつのI/Oバスインタフ
ェースロジック回路に対する接続のより詳細な構成図、
第３図はこの発明に従って構成されたネットワークの他
の実施例を示す略線図、第４図はこの発明の更に他の実
施例の略線図である。 16……情報処理ネットワーク、 18……ローカル情報処理局、 20,22,24……リモート情報処理局、 26……プロセッサおよび主記憶構成、 30……プロセッサインタフェースロジック回路、 38,70……直接リンク、 40,50,60……I/Oインタフェースロジック回路、 46,48,56,58……データリンクセグメント。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】ローカル処理局に対する複数のリモートI/
    Oバスのフォルトトレラントな接続機構を有するデータ
    処理及び伝送ネットワークであって、 処理デバイス構成と、この処理デバイス構成に関連する
    主記憶装置と、この処理デバイス構成に関連するプロセ
    ッサインタフェース回路とを含むローカル局と、 各々がI/Oバスと、このI/Oバスに関連するI/Oバスイン
    タフェース回路とを含む複数のリモート局と、 ローカル局とリモート局との間で、シリアルで双方向の
    データ伝送を行う第１のパスであって、プロセッサイン
    タフェース回路および第１の上記リモート局に関連する
    第１のI/Oバスインタフェース回路に接続され、該プロ
    セッサインタフェース回路および第１のバスインタフェ
    ース回路の間でデータの直接的な伝送を行うための第１
    のダイレクトリンクと、第１のI/Oバスインタフェース
    回路および第２の上記リモート局に関連する第２のI/O
    バスインタフェース回路の間を接続する第１の間接接合
    手段とを含む第１のパスと、 ローカル局とリモート局との間で、シリアルで双方向の
    データ伝送を行う第２のパスであって、プロセッサイン
    タフェース回路と第１および第２のI/Oバスインタフェ
    ース回路のいずれかとに接続され、両インタフェース回
    路間でデータの直接的な伝送を行うための第２のダイレ
    クトリンクと、第１のおよび第２のI/Oバスインタフェ
    ース回路を接続する第２の間接結合手段とを含み、上記
    第１のパスの故障の検出に応答して上記ローカル局の制
    御下で切り換えられる、上記冗長な第２のパスとを具備
    し、 上記の第１および第２のI/Oバスインタフェース回路
    が、該インタフェース回路上でデータを通過させる経路
    機能を有し、上記のプロセッサインタフェース回路が、
    該経路機能を持たない、データ処理および伝送ネットワ
    ーク。
  2. 【請求項２】上記第１および第２のリモート局がローカ
    ル局から離れた単一の電源領域の一部である請求項
    （１）記載のネットワーク。
  3. 【請求項３】上記第１および第２のダイレクトリンク
    が、第１および第２のファイバーオプティックライン
    ト、該ラインの他端に位置し、電気的なデータを光デー
    タへ変換するための光学的な送受信デバイスとを夫々含
    む、請求項（２）記載のネットワーク。
  4. 【請求項４】上記プロセッサインタフェース回路および
    上記I/Oバスインタフェース回路が並列のビット符号化
    データを処理し、第１および第２のダイレクトリンクが
    第１及び第２のファイバーオプティックラインの各々の
    他端に位置する直列／並列変換器を有する、請求項
    （３）記載のネットワーク。
  5. 【請求項５】上記第１のリモート局と第２のリモート局
    との間に設けられ、それぞれが上記経路機能を有する中
    間I/Oバスインタフェース回路を含む１または複数の中
    間局を具備するネットワークであって、該中間局が、上
    記の間接結合手段を介して、他の中間局、第１のリモー
    ト局および第２のリモート局と接続される、請求項
    （１）記載のネットワーク。
JP2292245A 1989-12-29 1990-10-31 データ処理および伝送ネットワーク Expired - Lifetime JPH07105806B2 (ja)

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Application Number Priority Date Filing Date Title
US458867 1989-12-29
US07/458,867 US5081624A (en) 1989-12-29 1989-12-29 Fault-tolerant serial attachment of remote high-speed i/o busses

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JPH03217141A JPH03217141A (ja) 1991-09-24
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US (1) US5081624A (ja)
EP (1) EP0435806B1 (ja)
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DE (1) DE69027416T2 (ja)

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