JPH03217141A - データ処理および伝送ネットワーク - Google Patents

データ処理および伝送ネットワーク

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JPH03217141A
JPH03217141A JP2292245A JP29224590A JPH03217141A JP H03217141 A JPH03217141 A JP H03217141A JP 2292245 A JP2292245 A JP 2292245A JP 29224590 A JP29224590 A JP 29224590A JP H03217141 A JPH03217141 A JP H03217141A
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42—Loop networks

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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Small-Scale Networks (AREA)
  • Computer And Data Communications (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 この発明は、情報処理ネットワーク、特に、情報処理ネ
ットワークのローカル局と１又は複数のリモートデータ
処理局との間でのデータ伝送のためのフォルトトレラン
ト（耐故障性）な手段に関する。
Ｂ．従来技術および課題 １以上の処理ロケーションを有し、更に、中央或いは「
ローカル」処理局から物理的に１又は複数の遠隔の複数
の処理局を有するネットワークを利用することは、多く
のデータ処理アプリケーションにとって有益である。デ
ータのシリアル伝送のための結合は、リモート■／０バ
スをローカル処理局へ結合させることに関して既に利用
可能である。しかしながら、そのようなリンクは、通常
、長距離伝送により適した形態にデータを変換すること
を必要とするので、結合のためにより多くの構成要素が
必要とされ、結合を構成する要素間の故障の可能性が飛
躍的に増大する。ファイバーオプティックラインとこれ
に付随して必要とされるビット符号化データを光信号に
変換し、これと逆の変換を行うための送受装置を結合が
含む時には、特にそうである。
このような状況のもとでは、元のパスにおける故障の最
中に、データ伝送のために使用できる１又は複数の冗長
なパスを用意することが知られている。公知の提案のひ
とつは、例えば米国特許第４，　８３７，　８５６号（
グリスタ，ジュニア（Ｇｌｉｓｔａ．　Ｊｒ））に開示
されているようなデュアルリング配置である。グリスタ
は、高速のディジタルデータ、オーディオデータ或いは
ディジタルビデオデータの伝送システム中の端末におけ
るフォルトトレラントなファイバーオブティックのカブ
ラー／レシーバを開示している。各端末は、１又は複数
のバイパススラインを有すると共に、上流側の端末から
の少なくともひとつのバイパスラインに接続されている
。この端末のロジックは、予め定められた値に基づいて
、主たるライン又はあるひとつの受信バイパスラインの
一方からの入力を選択する。
対のリングは開かれており、両者は単一方向で且つ同一
方向にデータを送る。
米国特許第４，　８３５，　７６３号（ラウ（Ｌａｕ）
）には、反対方向にデータを伝送する単一方向リングが
示されている。ネットワーク中の複数のノードの夫々は
、データを受信するためにリングのひとつをエラー信号
に基づいて選択する。各ノードは、上流で検出されたエ
ラーに基づいて全ての下流へのＩ・ラヒックに対してエ
ラー信号を挿入することができる。
米国特許第４，　６９６，　００１号（ガグリアルディ
他（Ｇｇｌｉａｒｄｉ　ｅｔ　ａｌ））および米国特許
第４，　５２７．　２７０号（スイートン（Ｓｗｅｅｔ
ｏｎ））にも、信号が反対方向に流れるデュアルリング
配置が示されている。
フォルトトレラントなシリアル伝送のための他の装置は
、米国特許第４，　６４９，　３８４号（シーフォー他
（Ｓｈｅｆｏｒ　ｅｔ　ａｌｌ））に開示されている。
シーフォー他は、ホストＣＰＵ　（中央処理装置）に接
続された通信回線と、ローカルコントローラと、複数の
メモリディスクとを含み、ビットシリアルの形で多数の
４線式回線がデータを伝送するシステムについて言及し
ている。回線のいくつかは、第１の転送レートでデータ
ブロック伝送に専念し、その他のものは、第２の転送レ
ートでメッセージ伝送にのみ使用される。
上述の特許で述べられている装置は、ある点では満足す
べきものの、この発明に関連して採用されるネットワー
クのある要求を適切に扱うことに失敗する。冗長度を必
要することに加えて、多数のＩ／Ｏバスの接続機構を必
要とする。つまり、ポイントツウポイント方式のシリア
ルリンクとのバスの接続機構は、かなり多くのＩ／Ｏバ
スインタフェースチップとこれに付随する光学的構成要
素によって、プロセッサインタフェースにおいて、電気
的な負担と回路カードの占める割合が大きくなる問題を
ひき起こす。更に、余分なモジュールおよびカード入出
力ピンを必要とするために、システムの所定の構造上の
特色の点から受容できない余計なカードの追加と共に、
より多くのカードがプロセッサインタフェースロジック
を含むことが必要とされる。
Ｃ、発明の概要および解決課題 従って、この発明の目的は、データ伝送のための少なく
ともひとつの冗長なバスを備えてはいるが、ローカル局
でプロセッサインタフェースロジックに対してリモート
Ｉ／Ｏバスを接続するのに必要とされる構成要素の個数
が最小限のネットワ一クを提供することにある。
この発明の他の目的は、プロセッサインタフェースにお
ける電気的な負担を低減するように、リモートバスがロ
ーカル処理構成に接続される情報処理ネットワークを提
供することにある。
上述の目的を達成するために、ローカル処理局へ複数の
リモートＩ／Ｏバスを接続するフォルトトレラントな機
構を有するデータ処理および伝送ネットワークが提供さ
れる。このネットワークは、処理デバイス構成を含むロ
ーカル局と、この処理デバイス構成と関連する主記憶装
置と、この処理デバイス構成に関連するプロセッサイン
タフェースロジック回路とを含んでいる。複数のリモー
ト局が設けられ、各リモート局がＩ／Ｏバスとこの１／
Ｏ／（スに関連するＩ／Ｏバスインタフェースロジック
回路とを有している。ロジック局とリモート局の間のシ
リアルで双方向のデータ伝送のための第１のパスは、プ
ロセッサインタフェースロジック回路およびリモート局
の第１のものと関連する第１のＩ／Ｏバスインタフェー
スロジック回１０ 路に接続された第１の直接リンクを含む。このリンクに
よって、プロセッサインタフェース回路とバスインタフ
ェース回路との間での直接的なデータ伝送が可能とされ
る。第１のパスは、第１のバスインタフェース回路と第
２のリモート局と関連する第２のＩ／Ｏバスインタフェ
ースロジック回路との間の第１の間接結合手段を更に含
む。第１のバスインタフェース回路は、経路機能を有し
ており、この経路機能によって、プロセッサインタフェ
ース回路と第２のバスインタフェース回路との間でデー
タが伝送される時に、このデータが第１のバスインタフ
ェース回路を通過することができる。
更に、このネットワークは、ローカル局とリモート局の
間でシリアルで且つ双方向のデータ伝送を行うために、
冗長な第２のパスを含んでいる。
この第２のパスは、プロセッサインタフェース回路と第
１および第２のＩ／Ｏバスインタフェースロジック回路
の選択された一方とに接続された第２の直接リンクを有
する。この選択されたパスイ１１ ンタフェースロジック回路は、経路機能を有しており、
この経路機能によってプロセッサインタフェース回路と
第１および第２のバスインタフェースロジック回路の他
のものとの間でデータが伝送される時に、このデータが
選択されたバスインタフェース回路を通過することがで
きる。プロセッサインタフェースロジック回路は、そこ
を通じてデータが通過することを阻止するように構成さ
れている。即ち、プロセッサインタフェースロジック回
路は、経路機能を有しない。
好ましくは、選択された回路であり、このようにして、
プロセッサインタフェース回路から直接的に第２のリン
クが受け入れる第２のバスインタフェース回路と共に、
冗長度が第１および第２のバスインタフェース回路の間
の第２の間接結合手段によって高められる。
このネットワークは、更に、ｌ又は複数の中間局を含む
ことができ、各中間局は、中間Ｉ／Ｏバスと、データ経
路機能を有する中間Ｉ／Ｏバスインタフェースロジック
回路とを含む。そして、第１２ １の間接結合手段は、中間バスインタフェース回路の各
々と複数の第１のリンクセグメントを含む。
全てのバスインタフェース回路に付加されるリンクセグ
メントは、第１および第２のバスインタフェース回路間
にある中間バスインタフェース回路の各々に対して交互
の順序で結合されている。同様に、第２の間接結合手段
が中間バスインタフェース回路と複数の第２のリンクセ
グメントを含み、また、全てのバスインタフェース回路
と交互の順序で結合された第２のリンクセグメントを含
む。
更に、第１及び第２のバスインタフェース回路間の中間
バスインタフェース回路を含む。
これによって馬蹄形の構成となり、この構成において、
プロセッサインタフェースロジック回路からのデータが
プロセッサインタフェース回路の反対側の部分からＩ／
Ｏバスインタフェース回路の選択されたものへ、２つの
相反する方向のいずれかの方向に伝送されることができ
る。一般的に、この伝送は、最短の伝送パス、または目
的とするインタフェース回路への途中で他のパスインタ
フｌ３ エース回路を通過するデータのインスタンスが最小限の
パスによってなされるのが好ましい。プロセッサへの戻
り伝送も同様に好適なバスでなされる。何等かの故障が
この好ましいパスで生じると同時に、代わりのパスが選
択され、通常のデータ処理動作が再開される。
２以上のリモート局が単一のリモート電源領域内に設け
られることができ、その場合には、これらの局間のリン
クセグメントが長距離伝送に適合している必要がない。
このように、かかるシステムの直接リンクはファイバー
オプティックラインで良く、一方、リンクセグメントが
同軸ケーブル、プリント配線中軸ケーブル、リボンケー
ブル等で形成される。直接リンクは、ファイバーオプテ
ィックラインが好ましいが、同様に同軸ケーブル等で形
成しても良い。
以上のように、この発明に依れば、過度の個数のコンポ
ーネント、入出力用ピン、プロセッサインタフェースに
おける電気的な負担を必要としない１本の冗長なパスに
よって、信頼性があり、フｌ４ オルトトレラントなデータ伝送手段が提供される。
Ｄ．実施例 図面を参照して説明すると、情報処理ネットワーク１６
が第１図に示されている。情報処理ネットワーク】６は
、ローカル情報処理局１８と複数のリモート情報処理局
２０、２２および２４を含んている。各々の局は、破線
で示すように、各々の局と関連するそれ自身の専用の電
源領域内にある。ローカル処理局ｌ８は、プロセッサお
よび主記憶構成２６を有している。これは、一例として
、複数の処理デバイスおよび主記憶装置を構成する複数
のメモリカードであって、互いに共用インタフェースに
より結合されているものを含むことができる。バス２８
は、処理構成２６をプロセッサインタフェースロジック
回路３０に関連させる。
このプロセッサインタフェースロジック回路３０は、第
１のＩ／Ｏポート３２のセットと反対側の第２のＩ／Ｏ
ポート３４のセットを有する。
追加のプロセッサインタフェースロジック回路との接続
用に分岐３６が用意され、これにより必ｌ５ 要に応じて処理構成が更に他のリモート局に結合される
。
プロセッサインタフェース回路３０とリモート局２０と
の間で、シリアルで双方向のデータ伝送を行うために、
Ｉ／Ｏポート３２と接続された直接リンク３８が設けら
れている。より具体的には、Ｉ／Ｏポート４ｌにおいて
リモート局のＩ／Ｏバスインタフェースロジック回路４
０に対して直接リンク３８が接続される。更に、リモー
ト局２０がＩ／Ｏ／＜ス４２を有する。このＩ／Ｏバス
によって、ロジック回路４０、即ち、この回路４０内へ
受信された如何なる情報をも、このＩ／Ｏバスに接続さ
れたディスクドライブ或いは他の処理装置と結合される
。
更に、バスインタフェース回路４０は、双方向でシリア
ルな一対のデータリンクセグメント４６および４８との
接続のためのＩ／Ｏボート４４を有している。このデー
タリンクセグメント４６および４８は、回路４０とリモ
ート局２２のＩ／Ｏバスインタフェースロジック回路５
０、即ち、回ｌ６ 路５０のＩ／Ｏポート５２との間に設けられる。
１／Ｏ／＜ス５４は、バスインタフェース回路５０へ接
続され、他の処理装置（図示せず）へ接続可能とされて
いる。
更に、バスインタフェース回路５０と局２４のバスイン
タフェース回路６０の間に、双方向でシリアルな一対の
リンクセグメント５６および５８が設けられる。このリ
ンクセグメント５６および５８は、回路５０および６０
のＩ／Ｏポート６２および６４と各々接続される。
更に、バスインタフェース回路６０が直接リンク７０と
接続されたＩ／Ｏボート６８を含む。直接リンク７０の
他端は、プロセッサインタフェース回路のＩ／Ｏボート
３４に結合されている。
バスインタフェース回路４０、５０および６０の各々は
、経路機能を有している。即ち、この能力によって、プ
ロセッサインタフェース回路３０の他のバスインタフェ
ース回路のひとつとの間で、何れかの方向にデータがそ
の途中で通り抜けることができる。従って、直接リンク
とリンクセグメｌ７ ントとバスインタフェースロジック回路との結合により
、プロセッサインタフェースロジック回路３０とバスイ
ンタフェースロジック回路の任意のひとつの間に、２個
の択一的なデータ伝送のパスが形成される。つまり、そ
の第１のパスがダイレクトリンク３８とセグメント４６
および５６を含み、また、第２のパスがダイレクトリン
ク７０とセグメント４８および５８を含む。第１図と関
連して、経路機能を持ったバスインタフェースロジック
回路を有するネットワークｌ６が局２２および２４間に
追加のリモート局を含んで良いことを理解すべきである
。この場合では、択一的な伝送パスの各々の一部として
、追加のリンクセグメントが設けられ、これにより、リ
ンクセグメントおよびリモート局の配置或いは接続の交
替がなされる。プロセッサインタフェース回路３０は、
かかる経路機能を持たない。この経路機能を持たないプ
ロセッサロジック回路の構成の主たる利点は、ローカル
処理局で常にデータがダンプされるので、従来のリング
配置と関連する「クリーンアップ』ｌ８ アクティビティを不要とすることである。
ネットワーク１６は、ローカル処理局１８とリモート局
の間を長距離とすることができ、同様にひとつのリモー
ト局から次の局への距離を長くできる。従って、リンク
３８および７０の各々は、好ましくは、単一のファイバ
ー或いは多数のファイバーの束であるファイバーオプテ
ィックラインからなる。リンクセグメントについても同
様である。ファイバーオプティックラインは、外部の信
号汚染源からの妨害を実質的に免れるので、長距離伝送
に好適である。かかる環境のもとての冗長度の必要さは
、第２図と関連して最も良く理解されると思われる。第
２図は、直接リンク３８に相当するファイバーオプティ
ックラインの相互接続と、バスインタフェース回路４０
のＩ／Ｏボート４４を示す。ファイバーオプティックラ
インは、ローカル局１８から光受信装置７４ヘデータを
与えるための光ファイバー７２を含み、光受信装置７４
により入力光データが直列形態のビット符号化データへ
変換される。そして、このデータを並ｌ９ 列データへ変換する並直列交換回路７６が設けられ、こ
の並列データがデータパス７８を介してポート４１へ供
給される。
バスインタフェース回路４０からローカル処理局１８へ
のデータの伝送のために、並列データがバス８０を介し
て並直列交換回路８２へ供給され、発光ダイオード或い
はレーザ送信機で構成されうる光送信機８４においてシ
リアルデータが光データへ変換される。この送信機は、
光ファイバー８６に対して光パルスを供給する。ここで
、必要に応じて光ファイバー７２および８６が接合部（
図示せず）で結合されることができ、また、その接合部
からプロセッサインタフェースロジック回路３０へ延び
る単一のファイバーオブティックケーブルが分離した２
本の光学路に再び分けられることができることに留意す
べきである。プロセッサインタフェース回路および他の
バスインタフェース回路には、光データを並列データへ
変換する略々同様の装置が設けられている。この装置は
、従来から知られており、この構成要素については、２
０ 詳細には言及しない。
更に、この発明によれば、複数のリモート局が単一の電
源領域内に属している。第３図には、バス９４を介して
プロセッサインタフェースロジック回路９２に接続され
たプロセッサおよび主記憶装置構成９０を含むローカル
処理局８８が示され、また、このプロセッサインタフェ
ース回路に結合した直接シリアルリンク９６および９８
と、２つのリモート局を含む単一の電源領域とが示され
る。
一方のリモート局がＩ／Ｏバスインタフェースロジック
回路１００とＩ／Ｏバス１０２を有し、他方のリモート
局がＩ／Ｏバスインタフェースロジック回路１０４とこ
れに付随するＩ／Ｏバス１０６を有する。リンクセグメ
ント１０８および１１０によりこれらのＩ／Ｏバスイン
タフェースロジック回路が結合される。このネットワー
クは、リンクセグメント１０８および１１０が比較的短
く、且つ光ファイバーラインに変えて、同軸ケーブル、
二軸ケーブル、リボンケーブル等で構成しうる主たる相
違があるが、ネットワークｌ６と同様に構２ｌ 成しつる。
第４図に示すネットワークでは、上述と同様にして、多
数のリモート局１１２、１１４および１１６がローカル
処理局１１８に対して直列に接続され、また、択一的で
双方向のシリアルなデータバスが順次配されている。一
般的に第１図および第３図の配置は、ある特定のリモー
ト局のためにより有利な伝送方向の取捨選択を可能とす
るので、好ましいものである。即ち、両伝送パスが機能
している程度の長さで、より短いパス或いは通り抜けが
最小の量であるパスが選択可能である。
全てのネットワークに関し、この発明の主たる利点は、
パスの一つにおける故障の識別を可能とし、このバスの
一つにおける故障の識別に応答して代替パスへ切り換え
、そして、普通は、故障が検出されたパスを修理できる
のに充分な時間、冗長のパスのみを使用して正常な動作
を継続することである。例えば、ローカル局処理構成か
らのコマンドに応答するリモート局のひとつからの認識
応答のように、コマンドに応答して認識応答を要２２ 求するプロトコルに従って故障検出が進められる。
若し、コマンドの送出が所定回数、繰り返してなされた
後で、必要な認識応答が受信されないならば、故障の状
態が識別され、択一的で冗長なパス上にコマンドが出さ
れる。エラー検出手段は、公知でありこの発明と密接に
関係しないが、パスのひとつに故障の検出のために設け
られる。故障の位置および性質を決定するために、伝送
データ中のクロツク情報およびエラーコードの訂正情報
を使用しても良い。少なくとも、冗長なバスは、元のパ
スと完全に独立であり、元の経路が復帰或いは交換され
るまで、正常なデータ処理動作を継続できる。
Ｅ．発明の効果 以上のようにこの発明によれば、より簡易な構成でフォ
ルトトレラントな機構を有するデータ処理および伝送ネ
ットワークが提供される。
【図面の簡単な説明】
第１図はこの発明に従って接続されたローカル処理局と
複数のリモート局とを有する情報処理ネ２３ ットワークの略線図、第２図はリモート局のひとつのＩ
／Ｏバスインタフェースロジック回路に対する接続のよ
り詳細な構成図、第３図はこの発明に従って構成された
ネットワークの他の実施例を示す略線図、第４図はこの
発明の更に他の実施例の略線図である。 １６・・・・情報処理ネットワーク、 １８・・・・ローカル情報処理局、 ２０，２２．２４・・・・リモー１・情報処理局、２６
・・・・プロセッサおよび主記憶構成、３０・・・・プ
ロセッサインタフェースロジック回路、３８．７０・・
・・直接リンク、 ４０．５０．６０・・・・Ｉ／Ｏインタフェースロジッ
ク回路、 ４６．４８．５６．５８・・・・データリンクセグメン
ト。

Claims (11)

    【特許請求の範囲】
  1. （１）ローカル処理局に対する複数のリモートＩ／Ｏバ
    スのフォルトトレラントな接続機構を有するデータ処理
    および伝送ネットワークであって、処理デバイス構成と
    、この処理デバイス構成に関連する主記憶装置と、この
    処理デバイス構成に関連するプロセッサインタフェース
    ロジック回路とを含むローカル局と、 各々がＩ／Ｏバスと、このＩ／Ｏバスに関連するＩ／Ｏ
    バスインタフェースロジック回路とを含む複数のリモー
    ト局と、 ローカル局とリモート局との間で、シリアルで双方向の
    データ伝送を行う第１のパスであって、プロセッサイン
    タフェースロジック回路および上記リモート局の第１の
    ものに関連する第１の I ／Ｏバスインタフェース回路
    に接続され、プロセッサインタフェース回路および第１
    のバスインタフェース回路の間でデータの直接的な伝送
    を行うための第１のダイレクトリンクと、第１のバスイ
    ンタフェース回路および第２のリモート局に関連する第
    ２のＩ／Ｏバスインタフェースロジック回路の間の第１
    の間接結合手段とを含み、プロセッサインタフェース回
    路と第２のバスインタフェース回路との間で、且つ第１
    のバスインタフェース回路を通じてデータが伝送される
    時に、上記第１のバスインタフェース回路がデータの通
    過に関して経路機能を持つようにされた第１のパスと、
    ローカル局とリモート局との間のシリアルで、双方向の
    データ伝送を行う冗長な第２のパスであって、プロセッ
    サインタフェース回路と第１および第２のＩ／Ｏバスイ
    ンタフェースロジック回路の中の選択されたものとに接
    続された第２のダイレクトリンクを含み、プロセッサイ
    ンタフェースと第１および第２のバスインタフェース回
    路の他のものとの間で、データが伝送される時に、上記
    選択されたバスインタフェースロジック回路が上記経路
    機能を有し、プロセッサインタフェースロジック回路が
    それを通じるデータの伝送を阻止するように構成された
    冗長な第２のパスと を有するデータ処理および伝送ネットワーク。
  2. （２）第１および第２のバスインタフェース回路間に第
    ２の間接結合手段を更に有する請求項（１）記載のネッ
    トワーク。
  3. （３）選択されたバスインタフェース回路が第２のバス
    インタフェース回路である請求項（２）記載のネットワ
    ーク。
  4. （４）上記第１および第２の局がローカル局から離れた
    単一の電源領域の一部である請求項（３）記載のネット
    ワーク。
  5. （５）上記第１および第２のダイレクトリンクは、第１
    および第２のファイバーオプティックラインと、上記ラ
    インの他端に位置し、電気的なデータを光データへ変換
    するための光学的な送受信デバイスとを夫々含む請求項
    （４）記載のネットワーク。
  6. （６）上記プロセッサインタフェースロジック回路およ
    び上記Ｉ／Ｏバスインタフェースロジック回路が並列の
    ビット符号化データを処理し、第１および第２のダイレ
    クトリンクが第１および第２のファイバーオプティック
    ラインの各々の他端に位置する直列／並列変換器を更に
    有する請求項（５）記載のネットワーク。
  7. （７）上記第１および第２の間接結合手段が同軸ケーブ
    ル、２軸ケーブルおよびリボンケーブルの何れかで構成
    された請求項（５）記載のネットワーク。
  8. （８）上記第１および第２のダイレクト結合手段の各々
    が同軸ケーブル、２軸ケーブルおよびリボンケーブルの
    何れかで構成された請求項（５）記載のネットワーク。
  9. （９）中間Ｉ／Ｏバスと上記データ経路機能を有する中
    間Ｉ／Ｏバスインタフェースロジック回路とを含む少な
    くとも、一つの中間局を更に有し、上記第１の間接結合
    手段が上記中間Ｉ／Ｏバスインタフェースロジック回路
    の各々と複数の第１のリンクセグメントを有し、第１お
    よび第２のＩ／Ｏバスインタフェースロジック回路の間
    で、中間バスインタフェース回路の各々に対して、全て
    のバスインタフェースロジック回路と第１のリンクセグ
    メントが交互に接続されるようにした請求項（２）記載
    のネットワーク。
  10. （１０）上記第２の間接結合手段が中間Ｉ／Ｏバスイン
    タフェースロジック回路の各々と複数の第２のリンクセ
    グメントを有し、第１および第２のＩ／Ｏバスインタフ
    ェースロジック回路の間で、第２のリンクセグメントお
    よび全てのＩ／Ｏバスインタフェースロジック回路が上
    記中間バスインタフェース回路の各々に交互に接続され
    た請求項（９）記載のネットワーク。
  11. （１１）上記選択されたＩ／Ｏバスインタフェースロジ
    ック回路が第１のバスインタフェース回路である請求項
    （１０）記載のネットワーク。
JP2292245A 1989-12-29 1990-10-31 データ処理および伝送ネットワーク Expired - Lifetime JPH07105806B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/458,867 US5081624A (en) 1989-12-29 1989-12-29 Fault-tolerant serial attachment of remote high-speed i/o busses
US458867 1989-12-29

Publications (2)

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