JPH07101742B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07101742B2 JPH07101742B2 JP60075201A JP7520185A JPH07101742B2 JP H07101742 B2 JPH07101742 B2 JP H07101742B2 JP 60075201 A JP60075201 A JP 60075201A JP 7520185 A JP7520185 A JP 7520185A JP H07101742 B2 JPH07101742 B2 JP H07101742B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 〔概要〕 本発明は薄膜トランジスタの製造時における電極膜のリ
フトオフ残りの発生を防止するためのもので、２層のレ
ジスト膜構成を採用してリフトオフ工程時のレジスト断
面形状を制御し、電極短絡、信頼性低下の原因となる電
極膜のリフトオフ残りの発生の防止を可能としている。
フトオフ残りの発生を防止するためのもので、２層のレ
ジスト膜構成を採用してリフトオフ工程時のレジスト断
面形状を制御し、電極短絡、信頼性低下の原因となる電
極膜のリフトオフ残りの発生の防止を可能としている。
本発明は薄膜トランジスタ（TFT）の製造方法に係り、
特にゲート電極とソース電極及びドレイン電極の位置整
合を自己整合裏面露光とリフトオフで行うのに適したレ
ジスト膜構成に特徴を有する薄膜トランジスタの製造方
法に関する。
特にゲート電極とソース電極及びドレイン電極の位置整
合を自己整合裏面露光とリフトオフで行うのに適したレ
ジスト膜構成に特徴を有する薄膜トランジスタの製造方
法に関する。
TFT製造時に電極膜リフトオフ残りが発生すると、電極
短絡、信頼性低下の原因となる。従つて、この電極膜リ
フトオフ残りが発生しない対策をとることが重要な課題
となる。
短絡、信頼性低下の原因となる。従つて、この電極膜リ
フトオフ残りが発生しない対策をとることが重要な課題
となる。
従来の単層レジスト膜を用いたセルフアライメント（自
己整合）裏面露光法による逆スタガード型TFTの製造工
程を第５図に示す。
己整合）裏面露光法による逆スタガード型TFTの製造工
程を第５図に示す。
TFTの製造に際しては、まず第５図（ａ）に示すよう
に、表面にゲート電極１がパターニング形成された基板
２上にSiNの絶縁体層３とａ−Siの半導体層４を全面形
成し、その上をポジ型のレジスト５で被覆した後、基板
２の裏面よりゲート電極１をマスクとして矢印線で示す
ように露光を行う。次にこれを現像すると、第５図
（ｂ）に示すようにゲートパターン上にのみレジスト
５′が残る。この状態でのレジスト５′の断面形状は、
現像液による感光されたレジストの除去が上面から進行
しかつレジスト内での光の回折効果もあるために第５図
（ｂ）のように端面に傾斜がついたものとなる。従つ
て、次工程で第５図（ｃ）に示すように表面にソース用
電極膜及びドレイン用電極膜６を形成してリフトオフを
行う際に、レジスト５′の端面に堆積した電極膜が第５
図（ｄ）に示すように一部残される。７はこのリフトオ
フ時に残された電極膜の一部である。
に、表面にゲート電極１がパターニング形成された基板
２上にSiNの絶縁体層３とａ−Siの半導体層４を全面形
成し、その上をポジ型のレジスト５で被覆した後、基板
２の裏面よりゲート電極１をマスクとして矢印線で示す
ように露光を行う。次にこれを現像すると、第５図
（ｂ）に示すようにゲートパターン上にのみレジスト
５′が残る。この状態でのレジスト５′の断面形状は、
現像液による感光されたレジストの除去が上面から進行
しかつレジスト内での光の回折効果もあるために第５図
（ｂ）のように端面に傾斜がついたものとなる。従つ
て、次工程で第５図（ｃ）に示すように表面にソース用
電極膜及びドレイン用電極膜６を形成してリフトオフを
行う際に、レジスト５′の端面に堆積した電極膜が第５
図（ｄ）に示すように一部残される。７はこのリフトオ
フ時に残された電極膜の一部である。
このように、従来の方法では、リフトオフ時にソース用
電極膜及びドレイン用電極膜の一部が残されてしまい、
レジスト５′の端面の傾斜がさらになだからになると、
レジストが電極膜で完全に被われるためにリフトオフが
行えなくなる。また、そこまで行かなくとも、電極膜の
一部が第５図（ｄ）に示すように残されると、次の層間
絶縁膜やパシベーシヨン膜の形成工程で均一な被覆が行
われず、層間の電極短絡や信頼性低下の原因となる。
電極膜及びドレイン用電極膜の一部が残されてしまい、
レジスト５′の端面の傾斜がさらになだからになると、
レジストが電極膜で完全に被われるためにリフトオフが
行えなくなる。また、そこまで行かなくとも、電極膜の
一部が第５図（ｄ）に示すように残されると、次の層間
絶縁膜やパシベーシヨン膜の形成工程で均一な被覆が行
われず、層間の電極短絡や信頼性低下の原因となる。
本発明の目的は薄膜トランジスタの製造時における信頼
性低下の原因となる電極膜のリフトオフ残りの発生を防
止した薄膜トランジスタの製造方法を提供することにあ
る。
性低下の原因となる電極膜のリフトオフ残りの発生を防
止した薄膜トランジスタの製造方法を提供することにあ
る。
本発明は第１図に例示したように２層のレジスト膜（感
光性樹脂）構成を採用している。第１のレジスト膜は、
第１図（ａ）に示すように形成されて基板表面側からあ
らかじめ全面露光され、その後その上に第１図（ｂ）に
示すように第２のレジスト膜が形成されて基板裏面側か
ら露光される。上部電極形成はこの２層の感光性樹脂膜
を用いて行われる。
光性樹脂）構成を採用している。第１のレジスト膜は、
第１図（ａ）に示すように形成されて基板表面側からあ
らかじめ全面露光され、その後その上に第１図（ｂ）に
示すように第２のレジスト膜が形成されて基板裏面側か
ら露光される。上部電極形成はこの２層の感光性樹脂膜
を用いて行われる。
本発明の構成は以下に示す通りである。即ち、透光性絶
縁性基板上に少なくとも透光性の絶縁性薄膜を含む膜を
介在して不透光性の下部電極と上部電極が位置合せされ
て配置される薄膜トランジスタの製造方法であって、 前記基板上に、少なくとも、パターニングされた前記下
部電極と、前記下部電極を覆い、前記不透光性の下部電
極と上部電極との間に介在する、絶縁体薄膜を含む前記
膜とを、少なくとも形成する工程と、 下部電極と上部電極との間に介在する前記膜上に、ポジ
型の第１の感光性樹脂膜を形成し、前記基板の表面側か
ら適正露光量以下の光エネルギーにより全面露光する工
程と、 全面露光された前記第１の感光性樹脂膜上に、ポジ型の
第２の感光性樹脂膜を形成し、前記下部電極をマスクと
して前記基板の裏面側から、前記第１の感光性樹脂膜お
よび第２の感光性樹脂膜を自己整合的に露光する工程
と、 前記第１の感光性樹脂膜および第２の感光性樹脂膜の被
露光部を除去し、その後残存させた感光樹脂膜を用いて
上部電極をリフトオフ法により形成する工程と、 を備えることを特徴とする薄膜トランジスタの製造方法
としての構成を有する。
縁性基板上に少なくとも透光性の絶縁性薄膜を含む膜を
介在して不透光性の下部電極と上部電極が位置合せされ
て配置される薄膜トランジスタの製造方法であって、 前記基板上に、少なくとも、パターニングされた前記下
部電極と、前記下部電極を覆い、前記不透光性の下部電
極と上部電極との間に介在する、絶縁体薄膜を含む前記
膜とを、少なくとも形成する工程と、 下部電極と上部電極との間に介在する前記膜上に、ポジ
型の第１の感光性樹脂膜を形成し、前記基板の表面側か
ら適正露光量以下の光エネルギーにより全面露光する工
程と、 全面露光された前記第１の感光性樹脂膜上に、ポジ型の
第２の感光性樹脂膜を形成し、前記下部電極をマスクと
して前記基板の裏面側から、前記第１の感光性樹脂膜お
よび第２の感光性樹脂膜を自己整合的に露光する工程
と、 前記第１の感光性樹脂膜および第２の感光性樹脂膜の被
露光部を除去し、その後残存させた感光樹脂膜を用いて
上部電極をリフトオフ法により形成する工程と、 を備えることを特徴とする薄膜トランジスタの製造方法
としての構成を有する。
或いはまた、第２の感光性樹脂膜が第１の感光性樹脂膜
より小さな膜厚で形成された薄膜トランジスタの製造方
法としての構成を有する。
より小さな膜厚で形成された薄膜トランジスタの製造方
法としての構成を有する。
上記工程の採用により、第１のレジスト膜が第２のレジ
スト膜より感光を進行させた状態が実現され、その後現
像を行う際に第１のレジスト膜の溶解速度が促進される
ので、残つた第１のレジスト膜の断面形状が第１図
（ｄ）に示すように逆テーパ状となる。従つて、その後
ソース用電極膜及びドレイン用電極膜を形成してリフト
オフを行う際に、第１図（ｅ）に示すように電極膜のリ
フトオフ残りが発生しない良好なリフトオフパターニン
グを行うことが可能になる。本発明のように一層目のレ
ジスト膜（第１のレジスト膜）の全面をあらかじめ完全
な露光ではなく感光性を残した状態にしておくと、マス
クのパターンにそって進行していく光から生じる散乱光
などパターンから逸れた光は、感光性の残ったレジスト
膜に吸収されレジスト剤を完全に露光するためのエネル
ギーとして使われるために、二層目のレジスト膜（第２
のレジスト膜）のパターン形成のための露光には関与す
ることはない。それどころか、マスクの上部にあるレジ
スト膜をさらに露光する作用があるため、オーバーハン
グ形状を形成することに寄与することになり、確実なオ
ーバーハング形状を実現することができる。
スト膜より感光を進行させた状態が実現され、その後現
像を行う際に第１のレジスト膜の溶解速度が促進される
ので、残つた第１のレジスト膜の断面形状が第１図
（ｄ）に示すように逆テーパ状となる。従つて、その後
ソース用電極膜及びドレイン用電極膜を形成してリフト
オフを行う際に、第１図（ｅ）に示すように電極膜のリ
フトオフ残りが発生しない良好なリフトオフパターニン
グを行うことが可能になる。本発明のように一層目のレ
ジスト膜（第１のレジスト膜）の全面をあらかじめ完全
な露光ではなく感光性を残した状態にしておくと、マス
クのパターンにそって進行していく光から生じる散乱光
などパターンから逸れた光は、感光性の残ったレジスト
膜に吸収されレジスト剤を完全に露光するためのエネル
ギーとして使われるために、二層目のレジスト膜（第２
のレジスト膜）のパターン形成のための露光には関与す
ることはない。それどころか、マスクの上部にあるレジ
スト膜をさらに露光する作用があるため、オーバーハン
グ形状を形成することに寄与することになり、確実なオ
ーバーハング形状を実現することができる。
以下、第１図乃至第４図に関連して本発明の実施例を説
明する。
明する。
本発明は２層のレジスト膜構成を採用してリフトオフ工
程時のレジスト断面形状を制御することにより、電極短
絡、信頼性低下の原因となる電極膜のリフトオフ残り発
生を防止するもので、次にその各種実施例を説明する。
程時のレジスト断面形状を制御することにより、電極短
絡、信頼性低下の原因となる電極膜のリフトオフ残り発
生を防止するもので、次にその各種実施例を説明する。
第１図に第１の実施例を示す。
第１図（ａ）〜（ｅ）は第１の実施例のTFT（逆スタガ
ード型）製造工程図で、TFTの製造に際しては、まず第
１図（ａ）に示すように、絶縁性基板11上にCrのゲート
電極12を800Å厚さにパターニング形成し、その上にSiN
の絶縁体薄膜13（厚さ3000Å）とａ−Siの半導体薄膜14
（厚さ1000Å）をＰ−CVD法により連続形成した後、１
層目のレジスト（ノボラツク系のポジ型レジスト；第１
の感光性樹脂膜）15を２μｍ厚さで塗布する。そして90
℃,30minのプリベークを行つた後、矢印線で示すように
レジスト表面側（基板表面側）より通常の60〜80％の露
光量で全面露光を行う。
ード型）製造工程図で、TFTの製造に際しては、まず第
１図（ａ）に示すように、絶縁性基板11上にCrのゲート
電極12を800Å厚さにパターニング形成し、その上にSiN
の絶縁体薄膜13（厚さ3000Å）とａ−Siの半導体薄膜14
（厚さ1000Å）をＰ−CVD法により連続形成した後、１
層目のレジスト（ノボラツク系のポジ型レジスト；第１
の感光性樹脂膜）15を２μｍ厚さで塗布する。そして90
℃,30minのプリベークを行つた後、矢印線で示すように
レジスト表面側（基板表面側）より通常の60〜80％の露
光量で全面露光を行う。
次に、第１図（ｂ）に示すように、２層目のレジスト
（１層目と同じポジ型レジスト；第２の感光性樹脂膜）
16を１μｍ厚さで塗布し、90℃,20minのプリベーグの
後、矢印線で示すように基板裏面からゲート電極10をマ
スクとしてセルフアライメント露光を行う。この場合、
露光時間はａ−Si層での吸収のために通常露光の場合よ
り長時間を要するが、１層目の２μｍ厚のレジスト15は
既に感光されており該レジスト部分での吸収が小さいた
め、２μｍ厚単層レジストによる裏面露光法の場合より
もむしろ露光時間は短かくなる。
（１層目と同じポジ型レジスト；第２の感光性樹脂膜）
16を１μｍ厚さで塗布し、90℃,20minのプリベーグの
後、矢印線で示すように基板裏面からゲート電極10をマ
スクとしてセルフアライメント露光を行う。この場合、
露光時間はａ−Si層での吸収のために通常露光の場合よ
り長時間を要するが、１層目の２μｍ厚のレジスト15は
既に感光されており該レジスト部分での吸収が小さいた
め、２μｍ厚単層レジストによる裏面露光法の場合より
もむしろ露光時間は短かくなる。
この後現像を行なうと、１層目のレジスト15は裏面露光
時にマスクされた部分も全面露光時に感光しているた
め、２層目のレジスト16がマスクパターンのエツジ部で
溶解が停止するのに対して、１層目のレジスト15はマス
クパターン内側まで溶解が進み、第１図（ｃ）に示すよ
うに断面17の形状はオーバハング状となる。
時にマスクされた部分も全面露光時に感光しているた
め、２層目のレジスト16がマスクパターンのエツジ部で
溶解が停止するのに対して、１層目のレジスト15はマス
クパターン内側まで溶解が進み、第１図（ｃ）に示すよ
うに断面17の形状はオーバハング状となる。
次に、このレジストを残したままでソース用電極膜及び
ドレイン用電極形成を行うと、第１図（ｄ）に示すよう
に、該ソース，ドレイン用電極膜18はレジストのオーバ
ハング部分で良好な分離状態となり、その後リフトオフ
を行つた際に、第１図（ｅ）に示すようにリフトオフ残
りのない良好なパターン形成が実現される。19はソー
ス，ドレイン電極である。
ドレイン用電極形成を行うと、第１図（ｄ）に示すよう
に、該ソース，ドレイン用電極膜18はレジストのオーバ
ハング部分で良好な分離状態となり、その後リフトオフ
を行つた際に、第１図（ｅ）に示すようにリフトオフ残
りのない良好なパターン形成が実現される。19はソー
ス，ドレイン電極である。
第２図乃至第４図に第２〜第４の実施例を示す。
第２図の第２の実施例の場合は、スタガード型TFTの製
造途中（第１図（ｃ）の工程に相当）の断面図を示し、
21は基板、22はソース，ドレイン用電極膜、23は半導体
薄膜、24は絶縁体薄膜、25は１層目のレジスト（第１の
感光性樹脂膜）、26は２層目のレジスト（第２の感光性
樹脂膜）、27はゲート電極である。
造途中（第１図（ｃ）の工程に相当）の断面図を示し、
21は基板、22はソース，ドレイン用電極膜、23は半導体
薄膜、24は絶縁体薄膜、25は１層目のレジスト（第１の
感光性樹脂膜）、26は２層目のレジスト（第２の感光性
樹脂膜）、27はゲート電極である。
第３図の第３の実施例の場合は、コープレナー型TFTの
製造途中（第１図（ｃ）の工程に相当）の断面図を示
し、31は基板、32は半導体薄膜、33はソース，ドレイン
用電極膜、34は絶縁体薄膜、35は１層目のレジスト（第
１の感光性樹脂膜）、36は２層目のレジスト（第２の感
光性樹脂膜）、37はゲート電極である。
製造途中（第１図（ｃ）の工程に相当）の断面図を示
し、31は基板、32は半導体薄膜、33はソース，ドレイン
用電極膜、34は絶縁体薄膜、35は１層目のレジスト（第
１の感光性樹脂膜）、36は２層目のレジスト（第２の感
光性樹脂膜）、37はゲート電極である。
第４図の第４の実施例の場合は、逆コープレナー型TFT
の製造工程を示し、41は基板、42はゲート電極、43は絶
縁体薄膜、44はソース，ドレイン用電極膜、45は１層目
のレジスト（第１の感光性樹脂膜）、46は２層目のレジ
スト（第２の感光性樹脂膜）、47は半導体薄膜である。
本例の場合は、第４図（ａ）の状態でリフトオフを行つ
た後、第４図（ｂ）に示すように半導体薄膜47を形成す
る。
の製造工程を示し、41は基板、42はゲート電極、43は絶
縁体薄膜、44はソース，ドレイン用電極膜、45は１層目
のレジスト（第１の感光性樹脂膜）、46は２層目のレジ
スト（第２の感光性樹脂膜）、47は半導体薄膜である。
本例の場合は、第４図（ａ）の状態でリフトオフを行つ
た後、第４図（ｂ）に示すように半導体薄膜47を形成す
る。
これらの第2,3,4の実施例の場合も、上部電極膜（スタ
ガード型，コープレナー型；ゲート電極、逆コープレナ
ー型；ソース，ドレイン電極）のリフトオフに用いるレ
ジストを２層とする（各レジストの露光方向は前例と同
様）もので、前例と同様の効果が得られる。
ガード型，コープレナー型；ゲート電極、逆コープレナ
ー型；ソース，ドレイン電極）のリフトオフに用いるレ
ジストを２層とする（各レジストの露光方向は前例と同
様）もので、前例と同様の効果が得られる。
なお、上述の説明では１層レジスト膜厚を２μｍとし、
２層目レジスト膜厚を１μｍとする例について述べた
が、良好なオーバハング形状を作るためには２層目の膜
厚が１層目よりも薄いことが望ましい。
２層目レジスト膜厚を１μｍとする例について述べた
が、良好なオーバハング形状を作るためには２層目の膜
厚が１層目よりも薄いことが望ましい。
また、本発明では、１層目レジストによつて基板表面を
平坦化した上に２層目レジストに塗布することになるた
め、通常のリフトオフで用いられる膜厚（1.0〜2.0μ
ｍ）以下の薄い膜厚（0.5〜１μｍ）に２層目レジスト
を形成しても良好なパターニングが行える。このように
薄い膜厚の２層目レジストを用いれば、露光時間の短縮
等が可能となり、作業能率の向上が図れる。
平坦化した上に２層目レジストに塗布することになるた
め、通常のリフトオフで用いられる膜厚（1.0〜2.0μ
ｍ）以下の薄い膜厚（0.5〜１μｍ）に２層目レジスト
を形成しても良好なパターニングが行える。このように
薄い膜厚の２層目レジストを用いれば、露光時間の短縮
等が可能となり、作業能率の向上が図れる。
以上述べたように、本発明によれば、次の各種の優れた
効果を奏することが可能である。
効果を奏することが可能である。
（１） パターニング工程を複雑化することなくセルフ
アライメント法によるTFTのパターン形成時のリフトオ
フ残りをなくすことができるため、歩留の向上が実現で
きる。
アライメント法によるTFTのパターン形成時のリフトオ
フ残りをなくすことができるため、歩留の向上が実現で
きる。
（２） リフトオフ後の電極形状が平滑なため、層間の
電極短絡をなくして信頼性を向上させることができる。
電極短絡をなくして信頼性を向上させることができる。
（３） 第２層のレジストの膜厚を薄くすることがで
き、露光時間を短縮して工程時間を短縮することが可能
になる。
き、露光時間を短縮して工程時間を短縮することが可能
になる。
第１図（ａ）〜（ｅ）は本発明の第１の実施例のTFT製
造工程図、 第２図は同第２の実施例のTFT製造途中の断面図、 第３図は同第３の実施例のTFT製造途中の断面図、 第４図（ａ），（ｂ）は同第４の実施例のTFT製造工程
図、 第５図（ａ）〜（ｄ）は従来のTFT製造工程図である。 １……ゲート電極 2,11,21,31,41……基板 ３……SiNの絶縁体層 ４……ａ−Siの半導体層 5,5′……レジスト 6,18,22,33,44……ソース，ドレイン用電極膜 ７……リフトオフ時に残された電極膜の一部 12,27,37,42……ゲート電極 13,24,34,43……絶縁体薄膜 14,23,32,47……半導体薄膜 15,25,35,45……１層目のレジスト（第１の感光性樹脂
膜） 16,26,36,46……２層目のレジスト（第２の感光性樹脂
膜） 17……断面 19……ソース，ドレイン電極
造工程図、 第２図は同第２の実施例のTFT製造途中の断面図、 第３図は同第３の実施例のTFT製造途中の断面図、 第４図（ａ），（ｂ）は同第４の実施例のTFT製造工程
図、 第５図（ａ）〜（ｄ）は従来のTFT製造工程図である。 １……ゲート電極 2,11,21,31,41……基板 ３……SiNの絶縁体層 ４……ａ−Siの半導体層 5,5′……レジスト 6,18,22,33,44……ソース，ドレイン用電極膜 ７……リフトオフ時に残された電極膜の一部 12,27,37,42……ゲート電極 13,24,34,43……絶縁体薄膜 14,23,32,47……半導体薄膜 15,25,35,45……１層目のレジスト（第１の感光性樹脂
膜） 16,26,36,46……２層目のレジスト（第２の感光性樹脂
膜） 17……断面 19……ソース，ドレイン電極
フロントページの続き (72)発明者 那須 安宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 梁井 健一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小池 善郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭59−27574（ＪＰ，Ａ) 特開 昭58−166769（ＪＰ，Ａ) 特開 昭57−100428（ＪＰ，Ａ) 発明協会公開技報 公枝番号79−338
Claims (2)
- 【請求項１】透光性絶縁性基板上に少なくとも透光性の
絶縁性薄膜を含む膜を介在して不透光性の下部電極と上
部電極が位置合せされて配置される薄膜トランジスタの
製造方法であって、 前記基板上に、少なくとも、パターニングされた前記下
部電極と、前記下部電極を覆い、前記不透光性の下部電
極と上部電極との間に介在する、絶縁体薄膜を含む前記
膜とを、少なくとも形成する工程と、 下部電極と上部電極との間に介在する前記膜上に、ポジ
型の第１の感光性樹脂膜を形成し、前記基板の表面側か
ら適当露光量以下の光エネルギーにより全面露光する工
程と、 全面露光された前記第１の感光性樹脂膜上に、ポジ型の
第２の感光性樹脂膜を形成し、前記下部電極をマスクと
して前記基板の裏面側から、前記第１の感光性樹脂膜お
よび第２の感光性樹脂膜を自己整合的に露光する工程
と、 前記第１の感光性樹脂膜および第２の感光性樹脂膜の被
露光部を除去し、その後残存させた感光樹脂膜を用いて
上部電極をリフトオフ法により形成する工程と、 を備えることを特徴とする薄膜トランジスタの製造方
法。 - 【請求項２】第２の感光性樹脂膜が第１の感光性樹脂膜
より小さな膜厚で形成された特許請求の範囲第１項記載
の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075201A JPH07101742B2 (ja) | 1985-04-09 | 1985-04-09 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075201A JPH07101742B2 (ja) | 1985-04-09 | 1985-04-09 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234078A JPS61234078A (ja) | 1986-10-18 |
| JPH07101742B2 true JPH07101742B2 (ja) | 1995-11-01 |
Family
ID=13569340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075201A Expired - Lifetime JPH07101742B2 (ja) | 1985-04-09 | 1985-04-09 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101742B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4834951B2 (ja) * | 2003-09-29 | 2011-12-14 | ソニー株式会社 | Ｌｅｄ素子形成方法 |
| JP2005158775A (ja) * | 2003-11-20 | 2005-06-16 | Hiroyuki Okada | 有機薄膜電界効果型トランジスタの製造方法 |
| GB2455215B (en) | 2006-08-31 | 2009-09-30 | Cambridge Display Tech Ltd | Method for fabricating an organic electronic device |
| JP5422972B2 (ja) * | 2008-11-18 | 2014-02-19 | コニカミノルタ株式会社 | 有機薄膜トランジスタアレイの製造方法、及び有機薄膜トランジスタアレイ |
| JP5725614B2 (ja) * | 2011-08-04 | 2015-05-27 | 国立大学法人大阪大学 | 有機トランジスタ及びその製造方法 |
| CN106933054B (zh) * | 2015-12-31 | 2019-12-24 | 上海微电子装备（集团）股份有限公司 | 一种图形化工艺方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100428A (en) * | 1980-12-16 | 1982-06-22 | Matsushita Electronics Corp | Method for photomechanical process |
| JPS58166769A (ja) * | 1982-03-27 | 1983-10-01 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPS5927574A (ja) * | 1982-08-04 | 1984-02-14 | Fujitsu Ltd | セルフアライメント形薄膜トランジスタの製造方法 |
-
1985
- 1985-04-09 JP JP60075201A patent/JPH07101742B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 発明協会公開技報公枝番号７９−３３８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61234078A (ja) | 1986-10-18 |
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