JPH05343429A - 薄膜トランジスタの製造方法、薄膜トランジスタ、及び半導体部品 - Google Patents

Abstract

(57)【要約】 【目的】 スイッチング特性及び電荷転送周波数特性の
良好な薄膜トランジスタＴＦＴを、高密度に且つ、歩留
り良く製造できるようにすること。 【構成】 上部絶縁膜６の上に上部絶縁膜形成用レジス
トパターンＲＰ1を残した状態で、絶縁基板１上に高濃
度半導体層７およびソース及びドレイン電極層８を順次
形成する工程、及び、前記上部絶縁膜形成用レジストパ
ターンＲＰ1を剥離する工程を有する薄膜トランジスタ
ＴＦＴの製造方法において、前記剥離工程の前に前記上
部絶縁膜形成用レジストパターンＲＰ1を露出させる工
程を設ける。これにより、ゲート電極２の電流方向の幅
が８μｍ以下の小さな薄膜トランジスタＴＦＴを歩留り
良く製造することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電流制御用及びスイッ
チング用素子として用いる薄膜トランジスタ、その製造
方法、及びその製造方法によって絶縁基板上に多数の薄
膜トランジスタが形成された半導体部品に関し、特に、
自己整合的な製造方法を用いて製造される逆スタガー型
の薄膜トランジスタ（ＴＦＴ）の製造方法、その製造方
法によって絶縁基板上に多数の薄膜トランジスタが形成
された半導体部品、及び、前記製造方法によって高歩留
りで製造できる薄膜トランジスタＴＦＴの構造に関す
る。

【０００２】

【従来の技術】従来、半導体部品における、自己整合的
な製造方法を用いた薄膜トランジスタ製造方法は、特開
昭６１−１３９０６９号公報等に知られるように多くの
報告がされている。これらにおいては、ゲート電極をマ
スクとして基板の裏面から露光を行うことで、自己整合
的に、半導体層上の絶縁層、続いてソース・ドレインを
作製することが可能であり、スイッチング特性や周波数
の追従性が良好な薄膜トランジスタを得ることができ
る。

【０００３】しかし、集積度の高密度化に伴い、より微
小な薄膜トランジスタの作製が必要とされるにつれ、薄
膜トランジスタのゲート電極幅が細くなり、ソース及び
ドレイン電極の分離不可又はオーバーエッチングによる
歩留りの低下が大きな障害となってきた。

【０００４】

【発明が解決しようとする課題】前記従来例の薄膜トラ
ンジスタの製造方法を、図１２〜図２０を用いて説明す
る。図１２は、従来例の薄膜トランジスタＴＦＴの完成
した状態である。透明なガラス製の絶縁基板０１の上に
ゲート電極０２、ゲート絶縁膜０３、半導体パターン０
４p、及びゲート電極をマスクとして自己整合的に半導
体パターン０４p上に形成した上部絶縁膜０６、高濃度
の不純物を添加した高濃度半導体パターン０７p、ソー
ス電極０８s及びドレイン電極０８dが形成されている。
高濃度半導体パターン０７pは、半導体パターン０４pと
ソース電極０８s及びドレイン電極０８dの接合をオーミ
ック接合にするために必要な膜である。高濃度の不純物
を添加した高濃度半導体パターン０７p及び半導体パタ
ーン０４pは、ソース電極０８s及びドレイン電極０８d
をマスクとしてエッチングすることにより、形成され
る。

【０００５】図１３〜１５は前記図１２の薄膜トランジ
スタＴＦＴの製造方法の第１従来例の説明図である。図
１３は、前記図１２の薄膜トランジスタＴＦＴの製造過
程を示す図である。図１３において、絶縁基板０１の上
にゲート電極０２、ゲート絶縁膜０３、半導体層０４、
上部絶縁膜０６、高濃度の不純物を添加した高濃度半導
体層０７、ソース及びドレイン電極層０８、及びソース
及びドレイン電極形成用レジストパターンＲＰ2が形成
されている。このソース及びドレイン電極形成用レジス
トパターンＲＰ2（すなわち、ソース電極形成用レジス
トパターンＲＰ1sおよびドレイン電極形成用レジストパ
ターンＲＰ1d）は電極層パターニング用マスクＭを用い
て露光、現像することにより形成される。

【０００６】この図１３は、ソース電極０８s及びドレ
イン電極０８dを形成するためのソース及びドレイン電
極形成用レジストパターンＲＰ2が、目的とする形状
（ＲＰ1s及びＲＰ1dに分離された形状）に形成されなか
った状態である。この場合、ソース及びドレイン電極層
０８のエッチングを行っても、前記ソース電極０８s及
びドレイン電極０８d間が短絡されて不良となる。この
ような不良は、ソース電極０８s及びドレイン電極０８d
間の間隔すなわちソース及びドレイン電極形成用レジス
トパターンＲＰ1s及びＲＰ1d間の間隔ｘを十分にとらな
かった場合に発生し易い。

【０００７】図１４も前記図１２の薄膜トランジスタＴ
ＦＴの製造過程を示す図であるが、この図１４は前記図
１３と異なり、ソース電極０８s及びドレイン電極０８d
を形成するためのソース及びドレイン電極形成用レジス
トパターンＲＰ2が、目的とする形状（ＲＰ1s及びＲＰ1
dに分離された形状）に形成された状態である。ソース
及びドレイン電極形成用レジストパターンＲＰ2（すな
わち、ＲＰ1sおよびＲＰ1d）を、電極層パターニング用
マスクＭを用いて露光、現像することにより形成する
際、電極層パターニング用マスクＭの位置の誤差は±
２.０μｍ程度の範囲で生じる。この電極層パターニン
グ用マスクＭが±２.０μｍの範囲で、±いずれの方向
に位置ずれした場合でも常にソース電極０８s及びドレ
イン電極０８dがゲート電極０２の端縁上方に存在する
ためには、ソース電極０８s及びドレイン電極０８dの幅
（電流が流れる方向の幅）Ａs及びＡdは最低でも４μｍ
必要となる。実際にはレジスト、絶縁基板の収縮等を考
慮してＡs及びＡdとも（４＋α）μｍ必要である。この
ため従来は、ソース電極０８s及びドレイン電極０８dの
幅Ａs及びＡdをともに４μｍ以下に形成することは不可
能であった。すなわち、前記従来の薄膜トランジスタＴ
ＦＴ製造方法技術ではソース電極０８s及びドレイン電
極０８dの幅Ａs及びＡdの和Ａs＋Ａdの値を８μｍ以下
にすることは不可能であった。

【０００８】また、前記ソース及びドレイン電極形成用
レジストパターンＲＰ1sおよびＲＰ1d間の間隔ｘは、そ
れを露光、現像により形成するには、最低でもある寸法
が必要である。図１５は、前記図１４の状態で前記ソー
ス及びドレイン電極層０８をエッチングしてソース電極
０８s及びドレイン電極０８dを形成した場合であるが、
電極層パターニング用マスクのずれ、又はサイドエッチ
量が大きい等が原因で、ソース電極０８sがゲート電極
０２の上方位置から隔離し、半導体層０４が露出してエ
ッチング液に曝された場合を示している。この場合、半
導体層０４にエッチング部分０４aが生じるため、半導
体パターン０４pの特性が劣化して、トランジスタとし
て動作不良となる。この例はソース電極０８s側の半導
体パターン０４pが露出した場合であるが、このような
現象は、電極層パターニング用マスクのＭの位置ずれ方
向により、ドレイン電極０８dにおいても同様に発生す
る。

【０００９】図１６は横軸に前記ソース及びドレイン電
極形成用レジストパターンＲＰ1s，ＲＰ1d間の間隔（す
なわち、ソース電極０８s及びドレイン電極０８d間の間
隔）ｘをとり、縦軸に薄膜トランジスタＴＦＴの歩留り
（％）をとったときのグラフである。この図１６から分
かるように、薄膜トランジスタＴＦＴを高い歩留りで製
造するためには、前記間隔ｘは６μｍ以上必要である。
このため、従来の薄膜トランジスタＴＦＴでは前記間隔
ｘの値として７μｍが採用されている。

【００１０】このような場合に、電極層パターニング用
マスクＭの位置ずれが最大（±２.０μｍ）の場合で
も、ゲート電極０２の端縁（図中、左右の端縁）に対応
してその上方位置に前記ソース電極０８s及びドレイン
電極０８dが存在するためには図１３から分かるよう
に、ゲート電極０２の左右方向の幅（すなわち、薄膜ト
ランジスタＴＦＴの電流方向の幅）Ａgは、Ａg＝２.０
μｍ×２＋７μｍ＝１１μｍとなる。したがって、従来
の薄膜トランジスタＴＦＴのゲート電極０２の電流方向
の幅Ａgは前記誤差に余裕を持たせて１２μｍが採用さ
れている。前記間隔ｘの値を４μｍ程度すなわちＡg＝
８μｍ程度に設定した場合には、図１６から分かるよう
に、薄膜トランジスタＴＦＴの製造歩留りが非常に悪く
なる。この場合、１デバイス分の絶縁基板上の薄膜トラ
ンジスタＴＦＴの数が数１０個程度であれば、製造歩留
りが悪いながらも絶縁基板上の全ての薄膜トランジスタ
ＴＦＴを欠陥無く製作することが可能かも知れない。し
かしながら、薄膜トランジスタＴＦＴの数が３桁以上
（１００個以上）になると、１デバイス分の絶縁基板上
の全ての薄膜トランジスタＴＦＴを欠陥無く製作するこ
とは不可能である。以上のような理由により、前記従来
の製造方法によって絶縁絶縁基板０１上に多数（１００
個以上）の薄膜トランジスタＴＦＴが形成された半導体
部品では、Ａg≦８μｍのものは存在しない。

【００１１】また、従来技術として、ゲート上に位置す
る、ソース及びドレイン電極をリフトオフ法によって除
去する方法（特開昭６１−１３９０６９号公報等参照）
が提案されている。この特開昭６１−１３９０６９号公
報に記載された薄膜トランジスタＴＦＴの製造方法を、
図１７，１８により説明する。図１７は、絶縁基板０１
の上にゲート電極０２、ゲート絶縁膜０３、半導体層０
４、及びゲート電極０２をマスクとして自己整合的に半
導体層０４上に上部絶縁膜０６が形成され、上部絶縁膜
０６のレジストパターンすなわち上部絶縁膜形成用レジ
ストパターンＲＰ1を残したままで、高濃度の不純物を
添加した高濃度半導体層０７及びソース及びドレイン電
極層０８を着膜した状態である。ここで、リフトオフ法
によれば、上部絶縁膜形成用レジストパターンＲＰ1を
剥離することによりその上のソース及びドレイン電極層
０８が剥離されて、ソース・ドレイン電極が分離され、
図１８の状態になることが望まれる。しかし、高濃度の
不純物を添加した高濃度半導体層０７は、通常ＣＶＤ法
によって形成されるため、上部絶縁膜形成用レジストパ
ターンＲＰ1上に一様に着膜される傾向にある。このた
め、上部絶縁膜形成用レジストパターンＲＰ1が高濃度
半導体層０７及びソース及びドレイン電極層０８に被覆
されて密封される。このような密封状態で、レジストパ
ターンＲＰ1を歩留り良くリフトオフして、高密度の薄
膜トランジスタＴＦＴを得ることは困難である。この上
部絶縁膜形成用レジストパターンＲＰ1は、小さくなる
程、すなわち、１デバイス分の絶縁基板上の薄膜トラン
ジスタＴＦＴの数が増加する程、リフトオフの歩留りが
悪化する。

【００１２】そして、この図１７，１８に示す薄膜トラ
ンジスタＴＦＴの製造方法においても、薄膜トランジス
タＴＦＴの数が多数（３桁以上、すなわち、１００個以
上）になると、１デバイスの半導体部品の絶縁基板上の
全ての薄膜トランジスタＴＦＴを欠陥無く製作すること
は不可能であった。このような理由から、この図１７，
１８に示すリフトオフ方法は、実際には実用化されてい
ない。

【００１３】したがって、従来、絶縁絶縁基板０１上に
多数の薄膜トランジスタＴＦＴが形成された半導体部品
において、Ａg≦８μｍまたは、Ａs＋Ａd＜８μｍのも
のは存在しない。

【００１４】ところで、絶縁基板上にフォトダイオード
及び薄膜トランジスタＴＦＴが主走査方向に沿って形成
されるイメージセンサ等の半導体部品においては、絶縁
基板上面から見た場合のゲート電極０２、ソース電極０
８s、ドレイン電極０８dを例えば図１９のように配置す
るとともに、ソース電極０８s及びドレイン電極０８dと
配線（図示せず）とのコンタクト部分Ｃを図１９に示す
ように配置することにより、図１９における左右方向の
薄膜トランジスタＴＦＴの密度を上げることが可能であ
る。そして、電流が流れる方向のゲート電極０２の幅Ａ
g、ソース電極０８sの幅Ａs、及びドレイン電極０８dの
幅Ａdの値が小さくなる程薄膜トランジスタＴＦＴの密
度を上げることができる。また、この図１９から分かる
ように、電流が流れる方向に垂直な方向のゲート電極０
２の長さをＬとすると、薄膜トランジスタＴＦＴの性能
（スイッチング特性及び電荷転送周波数特性等）は、Ｌ
／Ａgが大きい程良くなる。すなわち、同じ性能の薄膜
トランジスタＴＦＴならば、Ａgを小さく形成すること
ができれば、Ｌも小さく形成することができる。

【００１５】しかしながら、前述の図１２〜図１８によ
り説明した理由により、従来の薄膜トランジスタＴＦＴ
の製造技術では、Ａg≦８μｍ、または、Ａs＋Ａd＜８
μｍの多数の薄膜トランジスタＴＦＴを歩留り良く形成
することはできなかった。このため、従来は、微小な薄
膜トランジスタＴＦＴを高密度に含むデバイス（半導体
部品）を形成することは不可能であった。

【００１６】さらに、前記図１２〜１６で説明した従来
技術、および図１７，１８で説明した従来技術により薄
膜トランジスタＴＦＴを製作する場合、ソース電極０８
s及びドレイン電極０８dをマスクとして、高濃度の不純
物を添加した高濃度半導体層０７及び半導体層０４をエ
ッチングして高濃度半導体パターン０７pおよび半導体
パターン０４pを形成する工程が用いられる。図２０
は、ソース電極０８s及びドレイン電極０８dをマスクと
して、高濃度の不純物を添加した高濃度半導体層０７及
び半導体層０４をエッチングして高濃度半導体パターン
０７p及び半導体パターン０４pを形成した場合を示す。
高濃度の不純物を添加した高濃度半導体パターン０７p
及び半導体パターン０４pのサイドエッチによって、ソ
ース電極０８s及びドレイン電極０８dにひさし状の突起
が残り、層間絶縁膜０９を塗布した時にひさし状の突起
の下に空洞０９aが残るため、ここに水分及び異物がた
まりやすく、この薄膜トランジスタＴＦＴが形成された
半導体部品の信頼性が劣化する。

【００１７】本発明は前述の事情に鑑み、下記の記載事
項（Ａ1）を第１の課題とし、下記の記載事項（Ａ2），
（Ａ3）を二次的な課題とする。 （Ａ1） スイッチング特性及び電荷転送周波数特性の
良好な薄膜トランジスタＴＦＴを、高密度に且つ、歩留
り良く製造できるようにすること。 （Ａ2） 従来、存在しなかった微小な薄膜トランジス
タＴＦＴが高密度に形成された半導体部品を提供するこ
と。 （Ａ3） 薄膜トランジスタＴＦＴの信頼性を向上させ
ること。

【００１８】

【課題を解決するための手段】次に、前記課題を解決す
るために案出した本発明を説明するが、本発明の要素に
は、後述の実施例の要素との対応を容易にするため、実
施例の要素の符号をカッコで囲んだものを付記してい
る。なお、本発明を後述の実施例の符号と対応させて説
明する理由は、本発明の理解を容易にするためであり、
本発明の範囲を実施例に限定するためではない。

【００１９】前記課題を解決するために、本出願の第１
発明の薄膜トランジスタの製造方法は、絶縁基板（１）
上に形成されたゲート電極（２）と、このゲート電極
（２）上に形成されたゲート絶縁膜（３）と、このゲー
ト絶縁膜（３）上に形成された半導体パターン（４p）
と、この半導体パターン（４p）上に前記ゲート電極
（２）をマスクとして自己整合的に形成された上部絶縁
膜（６）およびこの上部絶縁膜（６）の両側に形成され
た高濃度半導体パターン（７p）と、この高濃度半導体
パターン（７p）上に形成されたソース電極（８s）およ
びドレイン電極（８d）とを有する逆スタガー型の薄膜
トランジスタ（ＴＦＴ）を製造するに際し、下記の工程
（Ａ1）〜（Ａ6）を有する薄膜トランジスタ（ＴＦＴ）
の製造方法において、工程（Ａ6）を行う前に下記の工
程（Ａ7）を行うことを特徴とする、（Ａ1）前記絶縁基
板（１）上に前記ゲート電極（２）を形成する工程、す
なわち、ゲート電極形成工程、（Ａ2）前記ゲート電極
（２）の上側にゲート絶縁膜（３）を形成する工程、す
なわち、ゲート絶縁膜形成工程、（Ａ3）前記ゲート絶
縁膜（３）の上側に半導体層（４）を形成する工程、す
なわち、半導体層形成工程、（Ａ4）前記半導体層
（４）の上側に上部絶縁膜形成用絶縁層、上部絶縁膜形
成用レジスト層を順次形成し、前記ゲート電極（２）を
マスクとして自己整合的に露光、現像して、上部絶縁膜
（６）を形成する工程、すなわち、上部絶縁膜形成工
程、（Ａ5）前記上部絶縁膜（６）の上に上部絶縁膜形
成用レジストパターン（ＲＰ1）を残した状態で、絶縁
基板（１）上に高濃度半導体層（７）およびソース及び
ドレイン電極層（８）を順次形成する工程、すなわち高
濃度半導体層および電極層形成工程、（Ａ6）前記上部
絶縁膜形成用レジストパターン（ＲＰ1）を剥離する工
程、すなわち、上部絶縁膜形成用レジストパターン剥離
工程、（Ａ7）前記上部絶縁膜形成用レジストパターン
（ＲＰ1）を露出させる工程、すなわち、上部絶縁膜形
成用レジストパターン露出工程。

【００２０】また、本出願の第２発明の薄膜トランジス
タ（ＴＦＴ）の製造方法は、絶縁基板（１）上に形成さ
れたゲート電極（２）と、このゲート電極（２）上に形
成されたゲート絶縁膜（３）と、このゲート絶縁膜
（３）上に形成された半導体パターン（４p）と、この
半導体パターン（４p）上に前記ゲート電極（２）をマ
スクとして自己整合的に形成された上部絶縁膜（６）お
よびこの上部絶縁膜（６）の両側に形成された高濃度半
導体パターン（７p）と、この高濃度半導体パターン
（７p）上に形成されたソース電極（８s）およびドレイ
ン電極（８d）とを有する逆スタガー型の薄膜トランジ
スタ（ＴＦＴ）を製造する方法において、下記の工程
（Ａ1）〜（Ａ5），（Ａ8）〜（Ａ11）を有することを
特徴とする、（Ａ1）前記絶縁基板（１）上に前記ゲー
ト電極（２）を形成する工程、すなわち、ゲート電極形
成工程、（Ａ2）前記ゲート電極（２）の上側にゲート
絶縁膜（３）を形成する工程、すなわち、ゲート絶縁膜
形成工程、（Ａ3）前記ゲート絶縁膜（３）の上側に半
導体層（４）を形成する工程、すなわち、半導体層形成
工程、（Ａ4）前記半導体層（４）の上側に上部絶縁膜
形成用絶縁層、上部絶縁膜形成用レジスト層を順次形成
し、前記ゲート電極（２）をマスクとして自己整合的に
露光、現像して、上部絶縁膜（６）を形成する工程、す
なわち、上部絶縁膜形成工程、（Ａ5）前記上部絶縁膜
（６）の上に上部絶縁膜形成用レジストパターン（ＲＰ
1）を残した状態で、絶縁基板（１）上に高濃度半導体
層（７）およびソース及びドレイン電極層（８）を順次
形成する工程、すなわち高濃度半導体層および電極層形
成工程、（Ａ8）前記ソース及びドレイン電極層（８）
が形成された絶縁基板（１）上に、ソース及びドレイン
電極形成用レジスト層（Ｒ2）を形成する工程、すなわ
ち、ソース及びドレイン電極形成用レジスト層形成工
程、（Ａ9）前記ソース及びドレイン電極形成用レジス
ト層（Ｒ2）を未露光状態でエッチングして、前記上部
絶縁膜形成用レジストパターン（ＲＰ1）上面の前記ソ
ース及びドレイン電極層（８）を露出させる工程、すな
わち、未露光エッチングによるソース及びドレイン電極
層露出工程、（Ａ10）前記ソース及びドレイン電極形成
用レジスト層（Ｒ2）を、電極層パターニング用マスク
（Ｍ）を用いて露光し、この露光されたソース及びドレ
イン電極形成用レジスト層（Ｒ2）を現像してソース及
びドレイン電極形成用レジストパターン（ＲＰ2）を形
成し、前記ソース及びドレイン電極形成用レジストパタ
ーン（ＲＰ2）をマスクとして、前記ソース及びドレイ
ン電極層（８）、前記高濃度半導体層（７）、および前
記半導体層（４）を順次エッチングする工程、すなわ
ち、ソースおよびドレイン電極、半導体層パターニング
工程、（Ａ11）前記絶縁基板（１）上に残っている上部
絶縁膜形成用レジストパターン（ＲＰ1）および前記ソ
ース及びドレイン電極形成用レジストパターン（ＲＰ
2）を剥離させる工程、すなわち、レジストパターン剥
離工程。なお、前記工程（Ａ9）および（Ａ10）は順序
を入れ換えることが可能である。

【００２１】また、本出願の第３発明の薄膜トランジス
タ（ＴＦＴ）は、下記の要件（Ａ12）〜（Ａ16）を備え
た逆スタガー型の薄膜トランジスタにおいて、下記の要
件（Ａ17）を有することを特徴とする、（Ａ12） 絶縁
基板（１）上に形成されたゲート電極（２）、（Ａ13）
前記ゲート電極（２）上に形成されたゲート絶縁膜
（３）、（Ａ14） 前記ゲート絶縁膜（３）上に形成さ
れた半導体パターン（４p）、（Ａ15） 前記半導体パ
ターン（４p）上に前記ゲート電極（２）をマスクとし
て自己整合的に形成された上部絶縁膜（６）、（Ａ16）
上部絶縁膜形成用レジストパターン（ＲＰ1）上に積
層された高濃度半導体層（７）ならびにソース及びドレ
イン電極層（８）が前記上部絶縁膜形成用レジストパタ
ーン（ＲＰ1）を露出させた状態でリフトオフされて前
記半導体パターン（４p）上面の前記上部絶縁膜（６）
両側に形成された高濃度半導体パターン（７p）ならび
にこの高濃度半導体パターン（７p）上のソース電極
（８s）およびドレイン電極（８d）、（Ａ17） 前記絶
縁基板（１）上面に垂直な方向から見た場合に、薄膜ト
ランジスタ（ＴＦＴ）の電流方向における前記ソース電
極（８s）およびドレイン電極（８d）の間の部分および
外側部分に前記ゲート電極（２）が形成されており、前
記半導体パターン（４p）上の前記上部絶縁膜（６）は
前記ゲート電極（２）と重なる位置に配置されたこと。

【００２２】また、本出願の第４発明の半導体部品は、
下記の要件（Ａ18），（Ａ13）〜（Ａ16）を備えた逆ス
タガー型の多数の薄膜トランジスタが絶縁基板上に形成
された半導体部品において、下記の要件（Ａ19）を有す
ることを特徴とする、（Ａ18） ゲート電極（２）、
（Ａ13） 前記ゲート電極（２）上に形成されたゲート
絶縁膜（３）、（Ａ14） 前記ゲート絶縁膜（３）上に
形成された半導体パターン（４p）、（Ａ15） 前記半
導体パターン（４p）上に前記ゲート電極（２）をマス
クとして自己整合的に形成された上部絶縁膜（６）、
（Ａ16） 上部絶縁膜形成用レジストパターン（ＲＰ
1）上に積層された高濃度半導体層（７）ならびにソー
ス及びドレイン電極層（８）が前記上部絶縁膜形成用レ
ジストパターン（ＲＰ1）を露出させた状態でリフトオ
フされて前記半導体パターン（４p）上面の前記上部絶
縁膜（６）両側に形成された高濃度半導体パターン（７
p）ならびにこの高濃度半導体パターン（７p）上のソー
ス電極（８s）およびドレイン電極（８d）、（Ａ19）
前記薄膜トランジスタ（ＴＦＴ）の電流が流れる方向の
前記ゲート電極（２）の幅Ａgが８μｍ以下に形成され
たこと。なお、本明細書において、前記記載「逆スタガ
ー型の多数の薄膜トランジスタ」の中の「多数」とは、
３桁以上（１００個以上）の数を意味する。

【００２３】また、本出願の第５発明の半導体部品は、
下記の要件（Ａ18），（Ａ13）〜（Ａ16）を備えた逆ス
タガー型の多数の薄膜トランジスタが絶縁基板上に形成
された半導体部品において、下記の要件（Ａ20）を有す
ることを特徴とする、（Ａ18） ゲート電極（２）、
（Ａ13） 前記ゲート電極（２）上に形成されたゲート
絶縁膜（３）、（Ａ14） 前記ゲート絶縁膜（３）上に
形成された半導体パターン（４p）、（Ａ15） 前記半
導体パターン（４p）上に前記ゲート電極（２）をマス
クとして自己整合的に形成された上部絶縁膜（６）、
（Ａ16） 上部絶縁膜形成用レジストパターン（ＲＰ
1）上に積層された高濃度半導体層（７）ならびにソー
ス及びドレイン電極層（８）が前記上部絶縁膜形成用レ
ジストパターン（ＲＰ1）を露出させた状態でリフトオ
フされて前記半導体パターン（４p）上面の前記上部絶
縁膜（６）両側に形成された高濃度半導体パターン（７
p）ならびにこの高濃度半導体パターン（７p）上のソー
ス電極（８s）およびドレイン電極（８d）、（Ａ20）
前記薄膜トランジスタ（ＴＦＴ）の電流が流れる方向の
前記ソース電極（８s）の幅（Ａs）およびドレイン電極
（８d）の幅（Ａd）の和が８.０μｍ以下に形成された
こと。

【００２４】

【作用】次に、前述の特徴を備えた本発明の作用を説明
する。前述の特徴を備えた本出願の第１発明の薄膜トラ
ンジスタ（ＴＦＴ）の製造方法は、前記ゲート電極形成
工程（Ａ1）、ゲート絶縁膜形成工程（Ａ2）、半導体層
形成工程（Ａ3）、上部絶縁膜形成工程（Ａ4）、電極層
及び高濃度半導体層形成工程（Ａ5）、を順次行ってか
ら、上部絶縁膜形成用レジストパターン（ＲＰ1）を剥
離する工程（Ａ6）を有している。そして、前記電極層
及び高濃度半導体層形成工程（Ａ5）では、前記上部絶
縁膜（６）の上に上部絶縁膜形成用レジストパターン
（ＲＰ1）を残した状態で、絶縁基板（１）上に高濃度
半導体層（７）およびソース及びドレイン電極層（８）
が順次形成される。そして、前記上部絶縁膜形成用レジ
ストパターン剥離工程（Ａ6）では、上部絶縁膜形成用
レジストパターン（ＲＰ1）及びその上面に形成された
高濃度半導体層（７）及び電極層（８）が同時に剥離さ
れる。

【００２５】そして、この第１発明では、前記上部絶縁
膜形成用レジストパターン剥離工程（Ａ6）を行う前
に、前記上部絶縁膜形成用レジストパターン露出工程
（Ａ7）が設けられている。このため、上部絶縁膜形成
用レジストパターン（ＲＰ1）が露出した状態でその剥
離が行われるので、上部絶縁膜形成用レジストパターン
（ＲＰ1）が歩留り良く剥離される。このため、電流が
流れる方向のゲート電極（２）の幅が８μｍ以下、ソー
ス電極（８s）及びドレイン電極（８d）の幅Ａs及びＡd
の和Ａs＋Ａdが８μｍ以下の薄膜トランジスタ（ＴＦ
Ｔ）を歩留り良く形成することができるので、１デバイ
スの絶縁基板（１）上に多数（１００個以上）の欠陥の
無い薄膜トランジスタ（ＴＦＴ）が配置された半導体部
品を製造することが可能になる。

【００２６】前述の特徴を備えた本出願の第２発明の薄
膜トランジスタ（ＴＦＴ）の製造方法は、高濃度半導体
層および電極層形成工程（Ａ5）において、上部絶縁膜
（６）の上に上部絶縁膜形成用レジストパターン（ＲＰ
1）を残した状態で、絶縁基板（１）上に高濃度半導体
層（７）およびソース及びドレイン電極層（８）が順次
形成される。その後、ソース及びドレイン電極形成用レ
ジスト層形成工程（Ａ8）において、前記ソース及びド
レイン電極層（８）が形成された絶縁基板（１）上に、
ソース及びドレイン電極形成用レジスト層（Ｒ2）が形
成される。次に、ソース及びドレイン電極層露出工程
（Ａ9）において、前記ソース及びドレイン電極形成用
レジスト層（Ｒ2）が未露光状態でエッチングされて、
前記上部絶縁膜形成用レジストパターン（ＲＰ1）上面
の前記ソース及びドレイン電極層（８）が露出される。

【００２７】次に、ソースおよびドレイン電極、半導体
層パターニング工程（Ａ10）において、前記ソース及び
ドレイン電極形成用レジスト層（Ｒ2）は、電極層パタ
ーニング用マスク（Ｍ）を用いて露光される。この露光
されたソース及びドレイン電極形成用レジスト層（Ｒ
2）は現像されてソース及びドレイン電極形成用レジス
トパターン（ＲＰ2）が形成される。前記ソース及びド
レイン電極形成用レジストパターン（ＲＰ2）をマスク
として、前記ソース及びドレイン電極層（８）、前記高
濃度半導体層（７）、および前記半導体層（４）が順次
エッチングされる。このとき、前記上部絶縁膜形成用レ
ジストパターン（ＲＰ1）上面のソース及びドレイン電
極層（８）及び高濃度半導体層（７）も順次エッチング
されるので、上部絶縁膜形成用レジストパターン（ＲＰ
1）が露出する。そして、前記レジストパターン剥離工
程（Ａ11）では、上部絶縁膜形成用レジストパターン
（ＲＰ1）と、ソース及びドレイン電極形成用レジスト
パターン（ＲＰ2）とが剥離されるが、その際、上部絶
縁膜形成用レジストパターン（ＲＰ1）の上面に形成さ
れた前記高濃度半導体層（７）及び電極層（８）が同時
に剥離される。このレジストパターン剥離工程におい
て、上部絶縁膜形成用レジストパターン（ＲＰ1）が露
出した状態でその剥離が行われるので、上部絶縁膜形成
用レジストパターン（ＲＰ1）が歩留り良く剥離され
る。

【００２８】このため、電流が流れる方向のゲート電極
（２）の幅が８μｍ以下、ソース電極（８s）及びドレ
イン電極（８d）の幅Ａs及びＡdの和Ａs＋Ａdが８μｍ
以下の薄膜トランジスタ（ＴＦＴ）を歩留り良く形成す
ることができるので、１デバイスの絶縁基板（１）上に
多数の欠陥の無い薄膜トランジスタ（ＴＦＴ）が配置さ
れた半導体部品を製造することが可能になる。しかも、
この第２発明では、従来の薄膜トランジスタ（ＴＦＴ）
の製造方法において、ソース及びドレイン電極形成用レ
ジスト層（Ｒ2）を未露光状態でエッチングする工程、
すなわち、ソース及びドレイン電極層露出工程（Ａ9）
を設けるという、極めて簡単な工程を付加するだけで、
前記レジストパターン剥離工程（Ａ11）を行う前に上部
絶縁膜形成用レジストパターン（ＲＰ1）を露出させる
ことができる。

【００２９】前述の特徴を備えた本出願の第３発明の薄
膜トランジスタ（ＴＦＴ）は、絶縁基板（１）上に形成
された逆スタガー型の薄膜トランジスタ（ＴＦＴ）にお
いて、前記絶縁基板（１）上面に垂直な方向から見た場
合に、薄膜トランジスタ（ＴＦＴ）の電流方向における
前記ソース電極（８s）およびドレイン電極（８d）の間
の部分および外側部分に前記ゲート電極（２）が形成さ
れており、前記半導体パターン（４p）上にはゲート電
極（２）に対応した位置（重なって見える位置）に前記
ゲート電極（２）をマスクとして自己整合的に形成され
た上部絶縁膜（６）が配置されている。このような構造
の薄膜トランジスタ（ＴＦＴ）は、半導体パターン（４
p）の上には高濃度半導体パターン（７p）または上部絶
縁膜（６）が形成されている。そして、高濃度半導体パ
ターン（７p）上にはソース電極（８s）及びドレイン電
極（８d）が形成されており、これらのソース電極（８
s）及びドレイン電極（８d）が形成されている高濃度半
導体パターン（７p）の周囲には上部絶縁膜（６）が形
成されている。このような構造の薄膜トランジスタ（Ｔ
ＦＴ）は、上部絶縁膜形成用レジストパターン（ＲＰ
1）を残したまま高濃度半導体層（７）と、ソース及び
ドレイン電極層（８）とを形成してから、前記上部絶縁
膜形成用レジストパターン（ＲＰ1）をリフトオフする
ことにより形成することができる。そして、そのリフト
オフの際、ソース電極（８s）及びドレイン電極（８d）
も同時に形成されてしまう。すなわち、このような構造
の薄膜トランジスタ（ＴＦＴ）のソース電極（８s）及
びドレイン電極（８d）はエッチングではなく、前記リ
フトオフによりパターニングされる。また、薄膜トラン
ジスタ（ＴＦＴ）を形成する高濃度半導体層（７）のパ
ターニングも、前記リフトオフにより同時に行われる。
また、薄膜トランジスタ（ＴＦＴ）を形成する半導体パ
ターン（４p）のパターニングは、前記上部絶縁膜形成
用レジストパターン（ＲＰ1）をマスクとするエッチン
グにより行うことができる。

【００３０】このため、薄膜トランジスタ（ＴＦＴ）の
高濃度半導体パターン（７p）及び半導体パターン（４
p）のパターニングは、従来のようにソース電極（８s）
及びドレイン電極（８d）をマスクとするエッチングを
行う必要がない。したがって図１２〜２０で説明した前
記従来例のように、ソース電極（０８s）及びドレイン
電極（０８d）をマスクとして高濃度半導体層（０７）
及び半導体層（０４）をエッチングしたときに、高濃度
半導体パターン（０７）及び半導体パターン（０４）の
オーバエッチングにより、ソース電極（０８s）及びド
レイン電極（０８d）にひさし状の突起（図０９参照）
が生じ、層間絶縁膜（０９）を形成したときに前記ひさ
し状の突起の下に空洞部分（０９a）ができるというよ
うなことはない。このようにひさし状の突起の下の空洞
部分（０９a）が無くなるので、その空洞部分（０９a）
に水分、異物がたまって、薄膜トランジスタ（ＴＦＴ）
の信頼性が劣化するというようなことが発生することは
ない。

【００３１】さらに、前記半導体パターン（４p）上面
の前記上部絶縁膜（６）両側に形成された高濃度半導体
パターン（７p）ならびにこの高濃度半導体パターン
（７p）上のソース電極（８s）およびドレイン電極（８
d）は、上部絶縁膜形成用レジストパターン（ＲＰ1）を
露出させた状態で、上部絶縁膜形成用レジストパターン
（ＲＰ1）上の高濃度半導体層（７）ならびにソース及
びドレイン電極層（８）をリフトオフして形成されてい
る。このような上部絶縁膜形成用レジストパターン（Ｒ
Ｐ1）を露出させた状態でのリフトオフは歩留りが高い
ので、１枚の絶縁基板（１）上にサイズの小さな多数の
薄膜トランジスタ（ＴＦＴ）を高歩留りで形成すること
ができる。

【００３２】前述の特徴を備えた本出願の第４発明の半
導体部品は、高濃度半導体パターン（７p）ならびにこ
の高濃度半導体パターン（７p）上のソース電極（８s）
およびドレイン電極（８d）が、高歩留りのリフトオフ
により形成されている。このため、絶縁基板（１）上に
逆スタガー型のサイズの小さな多数の薄膜トランジスタ
（ＴＦＴ）が高歩留りで形成さた半導体部品が得られ
る。そして、絶縁基板（１）上に、電流方向のゲート電
極（２）の幅Ａgが８μｍ以下の欠陥の無い多数の薄膜
トランジスタ（ＴＦＴ）が形成された半導体部品を得る
ことができる。このため、薄膜トランジスタ（ＴＦＴ）
のゲート電極（２）の幅が１２μｍであった従来の場合
（前記段落「００１０」の記載参照）に比較して、半導
体部品を小型にすることが可能であり、また、薄膜トラ
ンジスタ（ＴＦＴ）の配置密度を高めることができる。
また、薄膜トランジスタ（ＴＦＴ）の特性（スイッチン
グ特性及び電荷転送周波数特性等）を改善することも可
能である。

【００３３】前述の特徴を備えた本出願の第５発明の半
導体部品は、逆スタガー型の多数の薄膜トランジスタ
（ＴＦＴ）が絶縁基板（１）上に形成された半導体部品
において、前記薄膜トランジスタ（ＴＦＴ）の電流方向
の前記ソース電極（８s）の幅Ａsおよびドレイン電極
（８d）の幅Ａdの和Ａs＋Ａdが８μｍ以下に形成されて
いる。このような半導体部品は、上部絶縁膜形成用レジ
ストパターン（ＲＰ1）を露出させた状態での上部絶縁
膜形成用レジストパターン（ＲＰ1）上の高濃度半導体
層（７）ならびにソース及びドレイン電極層（８）の高
歩留りのリフトオフにより得ることができる。このた
め、半導体部品を小型にすることが可能であり、また、
薄膜トランジスタ（ＴＦＴ）の配置密度を高めることが
できる。

【００３４】

【実施例】次に図面を参照しながら、本発明の実施例を
説明するが、本発明は以下の実施例に限定されるもので
はない。図１は本発明の実施例１の薄膜トランジスタＴ
ＦＴの断面図、図２〜７は同実施例１の薄膜トランジス
タＴＦＴの製造過程を示す図である。図１において、絶
縁基板（ガラス）１の上にゲート電極２、ゲート絶縁膜
３、半導体（Ｓi）層４、及びゲート電極２をマスクと
して自己整合的に半導体パターン４p上に形成した上部
絶縁膜６、高濃度の不純物を添加した高濃度半導体パタ
ーン（Ｎ＋層）７、ソース電極８s及びドレイン電極８d
等が形成されている。前記、ゲート電極２、ソース電極
８s、及びドレイン電極８d等は、Ｃｒ，Ｔｉ，Ｔａ，Ａ
ｌ，またはＭｏ等の金属薄膜によって形成されている。
また、ゲート絶縁膜３及び上部絶縁膜６等は、ＳｉＮｘ
（窒化シリコン）によって形成されている。図１の薄膜
トランジスタＴＦＴの電流方向（図１中、左右方向）の
ゲート電極２の幅は４μｍ、ソース電極８s及びドレイ
ン電極８dの電流方向の幅は共に３.０μｍに形成されて
いる。

【００３５】図２は前記図１の薄膜トランジスタＴＦＴ
の製造過程を示す図である。図２において、絶縁基板１
の上にゲート電極２、ゲート絶縁膜３、半導体層４、及
び前記ゲート電極２をマスクとして自己整合的に前記半
導体層４上に上部絶縁膜６を形成した状態である。ここ
では、上部絶縁膜６上の上部絶縁膜形成用レジストパタ
ーンＲＰ1を剥離せずに、残したままの状態である。ゲ
ート電極２の幅は、４μｍ、レジストパターンＲＰ1の
膜厚は、１．４μｍである。

【００３６】図３は、前記図２に示す半導体層４及び上
部絶縁膜形成用レジストパターンＲＰ1が形成された絶
縁基板１の上に、高濃度の不純物を添加した半導体層７
とソース電極８s及びドレイン電極８dとなる金属のソー
ス及びドレイン電極層８を着膜した状態である。

【００３７】図４は、図３に示す状態の絶縁基板１の上
に、ソース及びドレイン電極形成用レジスト層Ｒ2を塗
布した状態である。未露光状態での、ソース及びドレイ
ン電極形成用レジスト層Ｒ2の膜厚は、全体的には１．
５μｍであるが、前記上部絶縁膜形成用レジストパター
ンＲＰ1による段差上の膜厚は、０．６μｍとなる。

【００３８】図５は、前記図４のソース及びドレイン電
極形成用レジスト層Ｒ2を、未露光の状態で、通常のパ
ターニングにおける現像時間（６０秒）の５〜１０倍の
時間（５〜１０分）、現像した状態であり、これによっ
てソース及びドレイン電極形成用レジスト層Ｒ2上のソ
ース及びドレイン電極層８が露出する。未露光の状態に
おけるソース及びドレイン電極形成用レジスト層Ｒ2の
膜減り量は、０．１１μｍ／分であることから、上部絶
縁膜形成用レジストパターンＲＰ1による段差上のソー
ス及びドレイン電極形成用レジスト層Ｒ2を除去して、
ソース及びドレイン電極層８を露出させるための現像時
間は、図５では８分としている。これによって、ソース
及びドレイン電極形成用レジスト層Ｒ2の膜減り量は、
０．８８μｍとなり、ソース及びドレイン電極層８が露
出し、残ったソース及びドレイン電極形成用レジスト層
Ｒ2（図５参照）の膜厚は、０．６２μｍとなる。

【００３９】図６は、前記図５に示す状態の絶縁基板１
に対し、ソース電極８s及びドレイン電極８dを形成する
ための電極層パターニング用マスクＭを用いて、露光、
現像を行った状態である。電極層パターニング用マスク
Ｍの幅は、１０μｍである。

【００４０】図６において、電極層パターニング用マス
クＭの位置ずれが無い場合には、ソース電極形成用レジ
ストパターンＲＰ2s及びドレイン電極形成用レジストパ
ターンＲＰ2dの電流方向（図６中、左右方向）の幅Ａs
及びＡdはいずれも３.０μｍとなる。しかしながら、図
６において、電極層パターニング用マスクＭが例えば右
方に位置ずれした場合、ドレイン電極形成用のレジスト
パターンＲＰ2dは増加し、ソース電極形成用のレジスト
パターンＲＰ2sは減少する。この場合に形成されるドレ
イン電極８dの電流方向（図で左右方向）の幅Ａdは増加
し、ソース電極８sは電流方向の幅Ａsが減少する。この
場合、電極層パターニング用マスクＭの位置ずれ誤差の
最大値が±２.０μｍであるとすれば、位置ずれ誤差が
最大の場合でソース電極形成用レジストパターンＲＰ2s
の幅Ａsが１μｍ、ドレイン電極形成用レジストパター
ンＲＰ2dの幅Ａdが５μｍとなる。

【００４１】図７は、前記図６に示す状態で、ソース及
びドレイン電極層８、高濃度の不純物を添加した高濃度
半導体層７及び半導体層４を順次エッチングした状態で
ある。この図７に示す状態で、上部絶縁膜形成用レジス
トパターンＲＰ1及びソース及びドレイン電極形成用レ
ジストパターンＲＰ2を剥離すると、前記図１に示す薄
膜トランジスタＴＦＴが完成する。このようにして製造
された図１に示す薄膜トランジスタＴＦＴは、前記図６
に示す電極層パターニング用マスクＭの位置ずれが無い
場合には、ソース電極８s及びドレイン電極８dの電流方
向の幅Ａs及びＡdは共に３.０μｍとなる。しかしなが
ら、電極層パターニング用マスクＭの位置ずれ量がその
最大値である±２.０μｍとなった場合には、ソース電
極８s及びドレイン電極８dの幅Ａs及びＡdのいずれか一
方が１μｍで、他方が５μｍとなる。この実施例１の場
合、電極層パターニング用マスクＭの位置ずれ量にかか
わらず、Ａs＋Ａd＝６μｍとなり、従来の薄膜トランジ
スタＴＦＴではＡs＋Ａd＞８μｍであった場合に比べて
Ａs＋Ａdの和の値を２５％以上小さくすることができ
る。また、ゲート電極２の幅Ａgは４μｍであるので従
来の薄膜トランジスタＴＦＴではＡg＝１２μｍであっ
た場合に比べて、６６％以上小さくすることができる。

【００４２】次に図８〜１１により、本発明の実施例２
の薄膜トランジスタＴＦＴを説明する。図８は本発明の
実施例２の薄膜トランジスタＴＦＴの説明図で、図８Ａ
は断面図、図８Ｂは図８Ａの要部を矢印ＶIIIＢから見
た図である。図８において、薄膜トランジスタＴＦＴ
は、基板１の上に形成されたゲート電極２、ゲート絶縁
膜３、半導体パターン４p、及びゲート電極２をマスク
として自己整合的に半導体パターン４p上に形成した上
部絶縁膜６、高濃度の不純物を添加した高濃度半導体パ
ターン７p、ソース電極８s及びドレイン電極８dを有し
ている。この実施例２の薄膜トランジスタＴＦＴは、前
記絶縁基板１上面に垂直な方向（図８Ａの矢印ＶIIIＢ
の方向）から見た場合に、ソース電極８s及びドレイン
電極８dの周囲を囲むようにゲート電極２が形成されて
いる。このゲート電極２は、外形は略長方形であるが、
前記ソース電極８s及びドレイン電極８dに対応して部分
的に２か所の削除部が設けられている。その削除部は薄
膜トランジスタＴＦＴが大きな容量を持つのを防止する
ためである。このため、図８Ａにおいては、ゲート電極
２は３つの部分２a，２b，２cに分離して図示される。
したがって、前記ゲート電極２をマスクとして半導体パ
ターン４p上に自己整合的に形成された上部絶縁膜６
も、前記ソース電極８s及びドレイン電極８dに対応する
部分が削除されており、図８Ａでは前記ゲート電極２の
３つの部分２a，２b，２cに対応する３つの部分６a，６
b，６cに分離して図示されている。図８の薄膜トランジ
スタＴＦＴの電流方向（図８中、左右方向）のゲート電
極２の中央部分２a、左側部分２b、右側部分２cの幅は
共に４μｍ、ソース電極８s及びドレイン電極８dの電流
方向の幅Ａs及びＡdは共に３.０μｍに形成されてい
る。

【００４３】図９は前記図８の薄膜トランジスタＴＦＴ
の製造過程を示す図であり、前記実施例１の図２に対応
する図である。図９において、絶縁基板１の上にゲート
電極２、ゲート絶縁膜３、半導体層４、及び前記ゲート
電極２をマスクとして自己整合的に前記半導体層４上に
上部絶縁膜６が形成されている。この図９は、上部絶縁
膜６上の上部絶縁膜形成用レジストパターンＲＰ1を剥
離せずに、残したままの状態である。図９において、上
部絶縁膜形成用レジストパターンＲＰ1は、前記上部絶
縁膜６の３つの部分６a，６b，６cに対応して、ＲＰ1
a，ＲＰ1b，ＲＰ1cに分離して示されている。上部絶縁
膜形成用レジストパターンＲＰ1の膜厚は、１．４μｍ
である。

【００４４】図１０は、前記実施例１の図６に対応する
状態を示す図であり、ソース及びドレイン電極形成用レ
ジスト層Ｒ2（図示せず）を未露光の状態で現像してか
らソース電極８s及びドレイン電極８dを形成するための
電極層パターニング用マスクＭを用いて、露光、現像を
行った状態である。電極層パターニング用マスクＭの幅
は、１４μｍであり、電極層パターニング用マスクＭの
位置ずれ誤差の最大値は２.０μｍとする。

【００４５】図１０において、電極層パターニング用マ
スクＭの位置ずれが無い場合には、電極層パターニング
用マスクＭの左端縁はゲート電極２の左側部分２bの左
右方向の中央位置（右端から２.０μｍの位置）の上方
に位置し、電極層パターニング用マスクＭの右端はゲー
ト電極２の右側部分２cの左右方向の中央位置（左端か
ら２.０μｍの位置）の上方に位置している。この場
合、ソース電極形成用レジストパターンＲＰ2s及びドレ
イン電極形成用レジストパターンＲＰ2dの電流方向（図
１０中、左右方向）の幅Ａs及びＡdはいずれも２μｍと
なる。また、図１０において、電極層パターニング用マ
スクＭが例えば左右方向に２.０μ位置ずれした場合で
も、ソース電極形成用のレジストパターンＲＰ2s及びド
レイン電極形成用のレジストパターンＲＰ2dは増減しな
い。したがって、この実施例の場合に形成されるドレイ
ン電極８dの電流方向（図で左右方向）の幅Ａd及びソー
ス電極８sの電流方向の幅Ａsは一定（＝３μｍ）とな
る。

【００４６】図１１は、前記実施例１の図７に対応する
図であり、ソース及びドレイン電極層８、高濃度の不純
物を添加した半導体層７及び半導体層４を順次エッチン
グした状態である。この状態では、上部絶縁膜形成用レ
ジストパターンＲＰ1が露出している。このように露出
した上部絶縁膜形成用レジストパターンＲＰ1はリフト
オフにより高歩留りで剥離することが可能である。

【００４７】前記図１１の状態で、上部絶縁膜形成用レ
ジストパターンＲＰ1及びソース及びドレイン電極形成
用レジストパターンＲＰ2をリフトオフにより剥離する
と、ソース電極８s及びドレイン電極８dがパターニング
され、前記図８Ａ，８Ｂに示す薄膜トランジスタＴＦＴ
が形成される。この実施例２の薄膜トランジスタＴＦＴ
は、ソース電極８s及びドレイン電極８dの全周囲の半導
体パターン４p上に上部絶縁膜６が形成ており、その上
部絶縁膜６上に残された上部絶縁膜形成用レジストパタ
ーンＲＰ1のリフトオフによって、ソース電極８s及びド
レイン電極８dがパターニングされる。このため実施例
２の構造を有する薄膜トランジスタＴＦＴは、従来のフ
ォトリソエッチングによりソース電極８s及びドレイン
電極８dをパターニングした際に生じるひさし状の突起
を発生させることなく、製造することができる。

【００４８】〔変更例〕以上、本発明の実施例を詳述し
たが、本発明は、前記実施例に限定されるものではな
く、特許請求の範囲に記載された本発明の要旨の範囲内
で、種々の小設計変更を行うことが可能である。

【００４９】例えば、前記実施例１における薄膜トラン
ジスタＴＦＴは、電流方向のゲート電極２の幅Ａgが４
μｍ程度以上であれば、歩留り良く形成することができ
るので、実施例１におけるゲート電極２の幅Ａgは４μ
ｍ≦Ａg≦８μｍの範囲の値を適当に採用することが可
能である。また、実施例２において、ゲート電極２の中
央部分２a、左側部分２b、右側部分２cの幅、それら部
分２a，２b，２cの間の間隔（すなわち、ソース電極８s
及びドレイン電極８dの幅を定める間隔）、及び電極層
パターニング用マスクＭの幅等は実施例２で示した値以
外の適当な値を採用することが可能である。

【００５０】

【発明の効果】本出願の第１、第２発明によれば、上面
に高濃度半導体層及びソース及びドレイン電極層が形成
されたレジスト層を露出させてからリフトオフさせるの
で、リフトオフの歩留りを向上させることができる。こ
のため、リフトオフによりソース電極及びドレイン電極
を歩留り良くパターニングすることができるので、電流
方向のゲート電極の幅が８μｍ以下の薄膜トランジスタ
を形成することができる。したがって、スイッチング特
性及び電荷転送周波数特性の良好な微小な薄膜トランジ
スタを高密度に形成することができる。本出願の第３発
明は、電流方向のゲート電極幅が８μｍ以下すなわち、
従来のゲート電極幅１２μｍの２／３以下に形成されて
いるので、薄膜トランジスタが小さくなる。したがっ
て、１デバイスの絶縁基板上に多く薄膜トランジスタを
形成することができる。本出願の第４発明は、電流方向
のソース電極幅及びドレイン電極幅の和が８μｍ以下す
なわち、従来の値よりも小さく形成されているので、薄
膜トランジスタが小さくなる。したがって、１デバイス
の絶縁基板上に多くの薄膜トランジスタを形成すること
ができる。本出願の第５発明は、ソース電極及びドレイ
ン電極をフォトリソエッチングすることなくパターニン
グできるので、従来のエッチング時にソース電極及びド
レイン電極に生じるひさし状の突起の発生を無くするこ
とができる。このため、薄膜トランジスタＴＦＴの信頼
性が向上する。

【図面の簡単な説明】

【図１】 図１は本発明の実施例１の薄膜トランジスタ
ＴＦＴの断面図である。

【図２】 図２は前記図１に示す実施例１の薄膜トラン
ジスタＴＦＴの製造過程を示す図である。

【図３】 図３は同実施例１の薄膜トランジスタＴＦＴ
の製造過程を示す図で、前記図２の後の過程を示す図で
ある。

【図４】 図４は同実施例１の薄膜トランジスタＴＦＴ
の製造過程を示す図で、前記図３の後の過程を示す図で
ある。

【図５】 図５は同実施例１の薄膜トランジスタＴＦＴ
の製造過程を示す図で、前記図４の後の過程を示す図で
ある。

【図６】 図６は同実施例１の薄膜トランジスタＴＦＴ
の製造過程を示す図で、前記図５の後の過程を示す図で
ある。

【図７】 図７は同実施例１の薄膜トランジスタＴＦＴ
の製造過程を示す図で、前記図６の後の過程を示す図で
ある。

【図８】 図８は本発明の実施例２の薄膜トランジスタ
ＴＦＴの構造説明図で、図８Ａは断面図、図８Ｂは平面
図、である。

【図９】 図９は同実施例２の薄膜トランジスタＴＦＴ
の製造過程を示す図で、前記実施例１の図２に対応する
図である。

【図１０】 図１０は同実施例２の薄膜トランジスタＴ
ＦＴの製造過程を示す図で、前記実施例１の図６に対応
する図である。

【図１１】 図１１は同実施例２の薄膜トランジスタＴ
ＦＴの製造過程を示す図で、前記実施例１の図７に対応
する図である。

【図１２】 図１２は、従来例の薄膜トランジスタＴＦ
Ｔの構造説明図である。

【図１３】 図１３は前記図１２に示す従来の薄膜トラ
ンジスタＴＦＴの製造過程を示す図であり、上部絶縁膜
形成用レジストパターンが正常に分離できなかった状態
を示す図である。

【図１４】 図１４は前記図１２に示す従来の薄膜トラ
ンジスタＴＦＴの製造過程を示す図であり、上部絶縁膜
形成用レジストパターンが正常に分離できた状態を示す
図である。

【図１５】 図１５は従来の薄膜トランジスタＴＦＴの
製造過程を示す図であり、前記図１４の状態でソース電
極及びドレイン電極のエッチングを行った場合に、電極
層パターニング用マスクのずれ、又はサイドエッチ量が
大きい等が原因により、ソース電極がゲート電極の上方
位置から隔離し、半導体層が露出してエッチング液に曝
された状態を示す図である。

【図１６】 図１６は横軸に前記ソース及びドレイン電
極形成用レジストパターンＲＰ1s，ＲＰ1d間の間隔（す
なわち、ソース電極０８s及びドレイン電極０８d間の間
隔）ｘをとり、縦軸に薄膜トランジスタＴＦＴの歩留り
（％）をとったときのグラフである。

【図１７】 図１７は従来の薄膜トランジスタＴＦＴの
他の製造方法の説明図である。

【図１８】 図１８は従来の薄膜トランジスタＴＦＴの
前記他の製造方法の説明図で、前記図１７の次の過程を
示す図である。

【図１９】 図１９は薄膜トランジスタＴＦＴの形状と
性能を説明する図である。

【図２０】 図２０はソース電極及びドレイン電極をマ
スクとして高濃度半導体層及び半導体層をエッチングし
たときに生じる欠陥の説明図である。

【符号の説明】

Ａd…ドレイン電極幅、Ａg…ゲート電極幅、Ａs…ソー
ス電極幅、ＲＰ1…上部絶縁膜形成用レジストパター
ン、Ｒ2…ソース及びドレイン電極形成用レジスト層、
ＲＰ2…ソース及びドレイン電極形成用レジストパター
ン、ＴＦＴ…薄膜トランジスタ、１…絶縁基板、２…ゲ
ート電極、３…ゲート絶縁膜、４…半導体層、４p…半
導体パターン、６…上部絶縁膜、７…高濃度半導体層、
７p…高濃度半導体パターン、８…ソース及びドレイン
電極層、８a…ソース電極、８d…ドレイン電極、

Claims (5)

【特許請求の範囲】
1. 【請求項１】 絶縁基板上に形成されたゲート電極と、
   このゲート電極上に形成されたゲート絶縁膜と、このゲ
   ート絶縁膜上に形成された半導体パターンと、この半導
   体パターン上に前記ゲート電極をマスクとして自己整合
   的に形成された上部絶縁膜およびこの上部絶縁膜の両側
   に形成された高濃度半導体パターンと、この高濃度半導
   体パターン上に形成されたソース電極およびドレイン電
   極とを有する逆スタガー型の薄膜トランジスタを製造す
   るに際し、下記の工程（Ａ1）〜（Ａ6）を有する薄膜ト
   ランジスタの製造方法において、工程（Ａ6）を行う前
   に下記の工程（Ａ7）を行うことを特徴とする薄膜トラ
   ンジスタの製造方法、 （Ａ1）前記絶縁基板上に前記ゲート電極を形成する工
   程、 （Ａ2）前記ゲート電極の上側にゲート絶縁膜を形成す
   る工程、 （Ａ3）前記ゲート絶縁膜の上側に半導体層を形成する
   工程、 （Ａ4）前記半導体層の上側に上部絶縁膜形成用絶縁
   層、上部絶縁膜形成用レジスト層を順次形成し、前記ゲ
   ート電極をマスクとして自己整合的に露光、現像して、
   上部絶縁膜を形成する工程、 （Ａ5）前記上部絶縁膜の上に上部絶縁膜形成用レジス
   トパターンを残した状態で、絶縁基板上に高濃度半導体
   層およびソース及びドレイン電極層を順次形成する工
   程、 （Ａ6）前記上部絶縁膜形成用レジストパターンを剥離
   する工程、 （Ａ7）前記上部絶縁膜形成用レジストパターンを露出
   させる工程。
2. 【請求項２】 絶縁基板上に形成されたゲート電極と、
   このゲート電極上に形成されたゲート絶縁膜と、このゲ
   ート絶縁膜上に形成された半導体パターンと、この半導
   体パターン上に前記ゲート電極をマスクとして自己整合
   的に形成された上部絶縁膜およびこの上部絶縁膜の両側
   に形成された高濃度半導体パターンと、この高濃度半導
   体パターン上に形成されたソース電極およびドレイン電
   極とを有する逆スタガー型の薄膜トランジスタを製造す
   る方法において、下記の工程（Ａ1）〜（Ａ5），（Ａ
   8）〜（Ａ11）を有することを特徴とする薄膜トランジ
   スタの製造方法、 （Ａ1）前記絶縁基板上に前記ゲート電極を形成する工
   程、 （Ａ2）前記ゲート電極の上側にゲート絶縁膜を形成す
   る工程、 （Ａ3）前記ゲート絶縁膜の上側に半導体層を形成する
   工程、 （Ａ4）前記半導体層の上側に上部絶縁膜形成用絶縁
   層、上部絶縁膜形成用レジスト層を順次形成し、前記ゲ
   ート電極をマスクとして自己整合的に露光、現像して、
   上部絶縁膜を形成する工程、 （Ａ5）前記上部絶縁膜の上に上部絶縁膜形成用レジス
   トパターンを残した状態で、絶縁基板上に高濃度半導体
   層およびソース及びドレイン電極層を順次形成する工
   程、 （Ａ8）前記ソース及びドレイン電極層が形成された絶
   縁基板上に、ソース及びドレイン電極形成用レジスト層
   を形成する工程、 （Ａ9）前記ソース及びドレイン電極形成用レジスト層
   を未露光状態でエッチングして、前記上部絶縁膜形成用
   レジストパターン上面の前記ソース及びドレイン電極層
   を露出させる工程、 （Ａ10）前記ソース及びドレイン電極形成用レジスト層
   を、電極層パターニング用マスクを用いて露光し、この
   露光されたソース及びドレイン電極形成用レジスト層を
   現像してソース及びドレイン電極形成用レジストパター
   ンを形成し、前記ソース及びドレイン電極形成用レジス
   トパターンをマスクとして、前記ソース及びドレイン電
   極層、前記高濃度半導体層、および前記半導体層を順次
   エッチングする工程、 （Ａ11）前記絶縁基板上に残っている上部絶縁膜形成用
   レジストパターンおよび前記ソース及びドレイン電極形
   成用レジストパターンを剥離させる工程。
3. 【請求項３】 下記の要件（Ａ12）〜（Ａ16）を備えた
   逆スタガー型の薄膜トランジスタにおいて、下記の要件
   （Ａ17）を有することを特徴とする薄膜トランジスタ
   は、、 （Ａ12） 絶縁基板上に形成されたゲート電極、 （Ａ13） 前記ゲート電極上に形成されたゲート絶縁
   膜、 （Ａ14） 前記ゲート絶縁膜上に形成された半導体パタ
   ーン、 （Ａ15） 前記半導体パターン上に前記ゲート電極をマ
   スクとして自己整合的に形成された上部絶縁膜、 （Ａ16） 上部絶縁膜形成用レジストパターン上に積層
   された高濃度半導体層ならびにソース及びドレイン電極
   層が前記上部絶縁膜形成用レジストパターンを露出させ
   た状態でリフトオフされて前記半導体パターン上面の前
   記上部絶縁膜両側に形成された高濃度半導体パターンな
   らびにこの高濃度半導体パターン上のソース電極および
   ドレイン電極、 （Ａ17） 前記絶縁基板上面に垂直な方向から見た場合
   に、薄膜トランジスタの電流方向における前記ソース電
   極およびドレイン電極の間の部分および外側部分に前記
   ゲート電極が形成されており、前記半導体パターン上の
   前記上部絶縁膜は前記ゲート電極と重なる位置に配置さ
   れたこと。
4. 【請求項４】 下記の要件（Ａ18），（Ａ13）〜（Ａ1
   6）を備えた逆スタガー型の多数の薄膜トランジスタが
   絶縁基板上に形成された半導体部品において、下記の要
   件（Ａ19）を有することを特徴とする半導体部品、 （Ａ18） ゲート電極、 （Ａ13） 前記ゲート電極上に形成されたゲート絶縁
   膜、 （Ａ14） 前記ゲート絶縁膜上に形成された半導体パタ
   ーン、 （Ａ15） 前記半導体パターン上に前記ゲート電極をマ
   スクとして自己整合的に形成された上部絶縁膜、 （Ａ16） 上部絶縁膜形成用レジストパターン上に積層
   された高濃度半導体層ならびにソース及びドレイン電極
   層が前記上部絶縁膜形成用レジストパターンを露出させ
   た状態でリフトオフされて前記半導体パターン上面の前
   記上部絶縁膜両側に形成された高濃度半導体パターンな
   らびにこの高濃度半導体パターン上のソース電極および
   ドレイン電極、 （Ａ19） 前記薄膜トランジスタの電流が流れる方向の
   前記ゲート電極の幅Ａgが８μｍ以下に形成されたこ
   と。
5. 【請求項５】 下記の要件（Ａ18），（Ａ13）〜（Ａ1
   6）を備えた逆スタガー型の多数の薄膜トランジスタが
   絶縁基板上に形成された半導体部品において、下記の要
   件（Ａ20）を有することを特徴とする半導体部品、 （Ａ18） ゲート電極、 （Ａ13） 前記ゲート電極上に形成されたゲート絶縁
   膜、 （Ａ14） 前記ゲート絶縁膜上に形成された半導体パタ
   ーン、 （Ａ15） 前記半導体パターン上に前記ゲート電極をマ
   スクとして自己整合的に形成された上部絶縁膜、 （Ａ16） 上部絶縁膜形成用レジストパターン上に積層
   された高濃度半導体層ならびにソース及びドレイン電極
   層が前記上部絶縁膜形成用レジストパターンを露出させ
   た状態でリフトオフされて前記上部絶縁膜両側の前記半
   導体パターン上面に形成された高濃度半導体パターンな
   らびにこの高濃度半導体パターン上のソース電極および
   ドレイン電極、 （Ａ20） 前記薄膜トランジスタの電流方向の前記ソー
   ス電極の幅Ａsおよびドレイン電極の幅Ａdの和Ａs＋Ａd
   が８.０μｍ以下に形成されたこと。