JPS62120075A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS62120075A JPS62120075A JP26026885A JP26026885A JPS62120075A JP S62120075 A JPS62120075 A JP S62120075A JP 26026885 A JP26026885 A JP 26026885A JP 26026885 A JP26026885 A JP 26026885A JP S62120075 A JPS62120075 A JP S62120075A
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- 238000004519 manufacturing process Methods 0.000 title description 11
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ゲート領域に外乱光が入射することを防止する遮光膜を
有する逆スタガード型薄膜トランジスタの製造方法の改
良である。特に、ソース・ドレイン電極と遮光膜との間
の静電容量を減少する改良である。
有する逆スタガード型薄膜トランジスタの製造方法の改
良である。特に、ソース・ドレイン電極と遮光膜との間
の静電容量を減少する改良である。
ガラス基板側からゲート電極をマスクとして露光して、
ゲート電極と反対形状のソース電極・ドレイン電極を形
成してゲート電極とソース電極・ドレイン電極との間の
静電容量を減少する利益を有する逆スタガード型薄膜ト
ランジスタの製造方法の特徴を、遮光膜の形成工程にも
拡張したものであり、その結果、ソース電極・ドレイン
電極と遮光膜との間の静電容量を減少し、動作速度を向
上したものである。
ゲート電極と反対形状のソース電極・ドレイン電極を形
成してゲート電極とソース電極・ドレイン電極との間の
静電容量を減少する利益を有する逆スタガード型薄膜ト
ランジスタの製造方法の特徴を、遮光膜の形成工程にも
拡張したものであり、その結果、ソース電極・ドレイン
電極と遮光膜との間の静電容量を減少し、動作速度を向
上したものである。
本発明は、ゲート領域に外乱光が入射することを防止す
る遮光膜を有する逆スタガード型薄膜トランジスタの製
造方法の改良に関する。特に、ソース・ドレイン電極と
遮光膜との間の静電容量を減少し、動作速度を向上する
改良に関する。
る遮光膜を有する逆スタガード型薄膜トランジスタの製
造方法の改良に関する。特に、ソース・ドレイン電極と
遮光膜との間の静電容量を減少し、動作速度を向上する
改良に関する。
逆スタガード型薄膜トランジスタの遮光膜を形成するに
は、従来、逆ヌタガード型薄膜トランジスタを形成する
工程の最終段階において、マスク合わせ技術を使用して
なす通常のエツチング法またはリフトオフ法を使用して
、ゲート電極に対応する領域に不透光性導電膜を形成し
ていた。
は、従来、逆ヌタガード型薄膜トランジスタを形成する
工程の最終段階において、マスク合わせ技術を使用して
なす通常のエツチング法またはリフトオフ法を使用して
、ゲート電極に対応する領域に不透光性導電膜を形成し
ていた。
従来技術においては、上記せるとおり、マスク合わせ技
術を使用していたので、遮光膜とソース拳ドレイン電極
との重なりが避は難く、これらの間に静電容量が発生し
、薄膜トランジスタの動作速度が遅くなるという欠点が
あった。
術を使用していたので、遮光膜とソース拳ドレイン電極
との重なりが避は難く、これらの間に静電容量が発生し
、薄膜トランジスタの動作速度が遅くなるという欠点が
あった。
本発明の目的はこの欠点を解消することにあり、遮光膜
とソース・ドレイン電極との間の静電容量が少なく、動
作速度が向上している逆スタガード型薄膜トランジスタ
の製造方法を提供することにある。
とソース・ドレイン電極との間の静電容量が少なく、動
作速度が向上している逆スタガード型薄膜トランジスタ
の製造方法を提供することにある。
上記の目的を達成するために本発明が採った１段は、
（イ）透光性絶縁物基板１上に不透光性ゲート電極２を
形成し、ゲート絶縁膜３を形成し、動作層４を形成し、
チャンネル保護用絶縁膜５を形成した後、ポジ型レジス
ト膜６を形成し、このポジ型レジスト膜６を前記の透光
性絶縁物基板ｌ側から露光して前記のゲート電極２と同
一形状の第１のレジストマスク６１を形成し、さらに、
ソース・ドレイン電極用透光性導電膜７を形成し、前記
の第１のレジストマスク６１を除去してこのソース拳ド
レイン電極用透光性導電膜７を前記のゲート電極２に対
向する領域からリフトオフした後、 （ロ）層間絶縁膜用透光性絶縁膜８を形成し、ネガ型レ
ジスト膜９を形成し、このネガ型レジスト膜９を、再び
、前記の透光性絶縁物基板１側から露光して前記のゲー
ト電極２と対向する領域に開口を有する第２のレジスト
マスク９１を形成した後、遮光膜用不透光性導電膜１０
を形成し、前記の第２のレジストマスク９１を除去して
前記の遮光膜用不透光性導電膜１０を前記のゲート電極
２と対向する領域のみに残留して遮光膜１１を形成し、 （ハ）その後、ゲート領域とソース自ドレイン領域とを
覆う第３のレジストマスク１２を形成し、この第３のレ
ジストマスク１２を使用してソース・ドレイン分離をな
して、薄膜トランジスタを製造することとしたことにあ
る。
形成し、ゲート絶縁膜３を形成し、動作層４を形成し、
チャンネル保護用絶縁膜５を形成した後、ポジ型レジス
ト膜６を形成し、このポジ型レジスト膜６を前記の透光
性絶縁物基板ｌ側から露光して前記のゲート電極２と同
一形状の第１のレジストマスク６１を形成し、さらに、
ソース・ドレイン電極用透光性導電膜７を形成し、前記
の第１のレジストマスク６１を除去してこのソース拳ド
レイン電極用透光性導電膜７を前記のゲート電極２に対
向する領域からリフトオフした後、 （ロ）層間絶縁膜用透光性絶縁膜８を形成し、ネガ型レ
ジスト膜９を形成し、このネガ型レジスト膜９を、再び
、前記の透光性絶縁物基板１側から露光して前記のゲー
ト電極２と対向する領域に開口を有する第２のレジスト
マスク９１を形成した後、遮光膜用不透光性導電膜１０
を形成し、前記の第２のレジストマスク９１を除去して
前記の遮光膜用不透光性導電膜１０を前記のゲート電極
２と対向する領域のみに残留して遮光膜１１を形成し、 （ハ）その後、ゲート領域とソース自ドレイン領域とを
覆う第３のレジストマスク１２を形成し、この第３のレ
ジストマスク１２を使用してソース・ドレイン分離をな
して、薄膜トランジスタを製造することとしたことにあ
る。
逆スタガード型薄膜トランジスタの製造方法の特徴は、
ガラス基板側からゲート電極をマスクとして露光して、
ゲート電極と反対形状のソース電極・ドレイン電極を形
成してゲート電極とソース電極Φドレイン電極との間の
静電容量を減少することにある。
ガラス基板側からゲート電極をマスクとして露光して、
ゲート電極と反対形状のソース電極・ドレイン電極を形
成してゲート電極とソース電極Φドレイン電極との間の
静電容量を減少することにある。
もし、ソース電極・ドレイン電極をＩＴＯ等透光透光性
導電膜って形成すれば、上記の技術を遮光膜の形成にも
拡張しうる。
導電膜って形成すれば、上記の技術を遮光膜の形成にも
拡張しうる。
本発明は、この着想を具体化して完成したものであり、
逆スタガード型薄膜トランジスタの技術を使用して、ソ
ース拳ドレイン電極用透光性導電膜７をゲート電極２に
対向する領域からりフトオフした後、層間絶縁膜８を介
してネガ型レジスト９を形成し、これを上記と同様に、
基板側から露光してゲート電極２に対向する領域に開口
を有するレジストマスク９１（第２のレジストマスク）
を形成し、この上に遮光膜用不透光性導電膜１０を形成
し、上記の第２のレジストマスク９１を使用して遮光膜
用不透光性導電膜１０をゲート電極に対向する領域以外
から除去すると、ゲート電極２・ソース電極１３・ドレ
イン電極１４・遮光膜１１が自己整合的に形成され、相
互の重なりがなく、静電容量が減少し、薄膜トランジス
タの動作特性が向上する。その後、従来技術と同様にし
てソース・ドレイン分離をなす。
逆スタガード型薄膜トランジスタの技術を使用して、ソ
ース拳ドレイン電極用透光性導電膜７をゲート電極２に
対向する領域からりフトオフした後、層間絶縁膜８を介
してネガ型レジスト９を形成し、これを上記と同様に、
基板側から露光してゲート電極２に対向する領域に開口
を有するレジストマスク９１（第２のレジストマスク）
を形成し、この上に遮光膜用不透光性導電膜１０を形成
し、上記の第２のレジストマスク９１を使用して遮光膜
用不透光性導電膜１０をゲート電極に対向する領域以外
から除去すると、ゲート電極２・ソース電極１３・ドレ
イン電極１４・遮光膜１１が自己整合的に形成され、相
互の重なりがなく、静電容量が減少し、薄膜トランジス
タの動作特性が向上する。その後、従来技術と同様にし
てソース・ドレイン分離をなす。
以下、図面を参照しつ覧、本発明の一実施例に係る薄膜
トランジスタの製造方法についてさらに説明する。
トランジスタの製造方法についてさらに説明する。
第２図参照
ガラス板等透光性絶縁物基板ｌ上にクロム膜等を形成し
、これをパターニングしてゲート電極２を形成する。
、これをパターニングしてゲート電極２を形成する。
っＣいて、プラズマＣＶＤ法を使用して、窒化シリコン
膜等よりなるゲート絶縁膜３と水素化アモルファスシリ
コン等よりなる動作層４と二酸化シリコン等よりなるチ
ャンネル保護用絶縁膜５とをつＣけて形成する。
膜等よりなるゲート絶縁膜３と水素化アモルファスシリ
コン等よりなる動作層４と二酸化シリコン等よりなるチ
ャンネル保護用絶縁膜５とをつＣけて形成する。
その上にポジ型レジスト膜６を形成する。
第３図参照
透光性絶縁物基板ｌの側から、ゲート電極２をマスクと
して露光した後現像して、ゲート電極２と同一形状の第
１のレジストマスク６１を形成する。
して露光した後現像して、ゲート電極２と同一形状の第
１のレジストマスク６１を形成する。
第４図参照
第１のレジストマスク６１を使用して、チャンネル保護
用絶縁膜５をソース・ドレイン領域から除去する。
用絶縁膜５をソース・ドレイン領域から除去する。
つＣいて、ｎ Ｗ 水素化アモルファスシリコン膜７１
とソース電極・ドレイン電極用ＩＴＯ膜７とをつぐけて
形成する。
とソース電極・ドレイン電極用ＩＴＯ膜７とをつぐけて
形成する。
第５図参照
第１のレジストマスク６１を除去して、上記のｎ Ｗ
水素化アモルファスシリコン膜７１とソース電極・ドレ
イン電極用ＩＴＯ膜７とをゲート電極２に対応する領域
から除去する。
水素化アモルファスシリコン膜７１とソース電極・ドレ
イン電極用ＩＴＯ膜７とをゲート電極２に対応する領域
から除去する。
第６図参照
居間絶縁膜用の透光性絶縁膜としてのポリイミド膜８を
厚さｉｇ■に形成する。
厚さｉｇ■に形成する。
ネガ型レジスト膜を形成し、基板１側から露光して、ゲ
ート電極２と対向する領域Ｖ開口を有する第２のレジス
トマスク８１を形成する。
ート電極２と対向する領域Ｖ開口を有する第２のレジス
トマスク８１を形成する。
遮光膜用の不透光性導電膜としてのクローム膜ｌφ０を
形成する。
形成する。
第７図参照
第２のレジストマスク８１を除去して、遮光膜用の不透
光性導電膜としてのクローム膜１０をゲート電極２と対
応する領域のみに残留してこれを遮光膜１１とする。
光性導電膜としてのクローム膜１０をゲート電極２と対
応する領域のみに残留してこれを遮光膜１１とする。
第８図参照
ゲート領域とソース・ドレイン領域とを覆う第３のレジ
ストマスク１２を形成し、これを使用して、ポリイミド
膜８、ＩＴＯ膜７、ｎ型水素化アモルファスシリコン膜
７１、動作層４、所望によってはゲート絶縁膜３を除去
して、ソース・ドレイン分離をなし、ソース電極１３と
ドレイン電極１４とを形成する。
ストマスク１２を形成し、これを使用して、ポリイミド
膜８、ＩＴＯ膜７、ｎ型水素化アモルファスシリコン膜
７１、動作層４、所望によってはゲート絶縁膜３を除去
して、ソース・ドレイン分離をなし、ソース電極１３と
ドレイン電極１４とを形成する。
第１図参照
第３のレジストマスク１２を除去する。
以上の工程においては、ソース電極１３１１ドレイン電
極１４と遮光膜１１とは、ゲート電極２をマスクとして
自己整合的に形成されているので、これら相互の重なり
はなく、ソース電極１３・ドレイン電極１４と遮光膜１
１との間の静電容量は極めて小さく、薄膜トランジスタ
の動作速度は向上している。
極１４と遮光膜１１とは、ゲート電極２をマスクとして
自己整合的に形成されているので、これら相互の重なり
はなく、ソース電極１３・ドレイン電極１４と遮光膜１
１との間の静電容量は極めて小さく、薄膜トランジスタ
の動作速度は向上している。
以上説明せるとおり、本発明に係る薄膜トランジスタの
製造方法においては、逆スタガード型薄膜トランジスタ
の技術を使用して、ソース◆ドレイン電極用透光性導電
膜をゲート電極に対向する領域からリフトオフした後、
居間絶縁膜を介してネガ型レジストを形成し、これを上
記と同様に、基板側から露光してゲート電極に対向する
領域に開口を有するレジストマスク（第２のレジストマ
スク）を形成し、この上に遮光膜用不透光性導電膜を形
成し、上記の第２のレジストマスクを使用して遮光膜用
不透光性導電膜をゲート電極に対向する領域以外から除
去して遮光膜を形成することとされているので（ゲート
電極・ソース電極・ドレイン電極・遮光膜とが自己整合
的に形成されているので）、遮光膜とソース電極・ドレ
イン電極との重なりがなく、静電容量が減少し、薄膜ト
ランジスタの動作特性が向上している。
製造方法においては、逆スタガード型薄膜トランジスタ
の技術を使用して、ソース◆ドレイン電極用透光性導電
膜をゲート電極に対向する領域からリフトオフした後、
居間絶縁膜を介してネガ型レジストを形成し、これを上
記と同様に、基板側から露光してゲート電極に対向する
領域に開口を有するレジストマスク（第２のレジストマ
スク）を形成し、この上に遮光膜用不透光性導電膜を形
成し、上記の第２のレジストマスクを使用して遮光膜用
不透光性導電膜をゲート電極に対向する領域以外から除
去して遮光膜を形成することとされているので（ゲート
電極・ソース電極・ドレイン電極・遮光膜とが自己整合
的に形成されているので）、遮光膜とソース電極・ドレ
イン電極との重なりがなく、静電容量が減少し、薄膜ト
ランジスタの動作特性が向上している。
第１図は、本発明の一実施例に係る薄膜トランジスタの
製造方法を実施して製造した薄膜トランジスタの断面図
である。 第２〜８図は、本発明の一実施例に係る薄膜トランジス
タの製造方法の主要工程完了後の断面図である。 ｌ・・・透光性基板（ガラス板）、 ２ 拳 ・ ・
ゲート電極、 ３・・・ゲート絶縁膜、４・・・動作層
、 ５・・・チャンネル保護用絶縁膜、 ６・・・ポジ
型レジスト膜、６１・会・第１のレジストマスク、 ７
・・Φ透光性導電膜（ソース・ドレイン電極用ＩＴＯ膜
）、８１・透光性絶縁膜（層間絶縁膜用ポリイミド膜）
、 ９目會ネガ型レジスト膜、８１・・・第２のレジス
トマスク、 １０−Φ・不透光性導電膜（遮光膜用クロ
ーム膜）、 １１・・・遮光膜、 １２・・争第３のレ
ジストマスク、１３・・・ソース電極、 １４・ ・
・ ドレイン電極。 代理人 弁理士 井桁貞−１、ニー。 ＼ニニ）にミｌ ゛ぐ１・パ′・″ 第２１！１ 第３囚 第４図 ４５ 図 第 ６ 図 第７囚 第８図 本発明 第１閃
製造方法を実施して製造した薄膜トランジスタの断面図
である。 第２〜８図は、本発明の一実施例に係る薄膜トランジス
タの製造方法の主要工程完了後の断面図である。 ｌ・・・透光性基板（ガラス板）、 ２ 拳 ・ ・
ゲート電極、 ３・・・ゲート絶縁膜、４・・・動作層
、 ５・・・チャンネル保護用絶縁膜、 ６・・・ポジ
型レジスト膜、６１・会・第１のレジストマスク、 ７
・・Φ透光性導電膜（ソース・ドレイン電極用ＩＴＯ膜
）、８１・透光性絶縁膜（層間絶縁膜用ポリイミド膜）
、 ９目會ネガ型レジスト膜、８１・・・第２のレジス
トマスク、 １０−Φ・不透光性導電膜（遮光膜用クロ
ーム膜）、 １１・・・遮光膜、 １２・・争第３のレ
ジストマスク、１３・・・ソース電極、 １４・ ・
・ ドレイン電極。 代理人 弁理士 井桁貞−１、ニー。 ＼ニニ）にミｌ ゛ぐ１・パ′・″ 第２１！１ 第３囚 第４図 ４５ 図 第 ６ 図 第７囚 第８図 本発明 第１閃
Claims (1)
- 【特許請求の範囲】 透光性絶縁物基板（１）上に不透光性ゲート電極（２）
を形成し、 ゲート絶縁膜（３）を形成し、 動作層（４）を形成し、 チャンネル保護用絶縁膜（５）を形成し、 ポジ型レジスト膜（６）を形成し、該ポジ型レジスト膜
（６）を前記透光性絶縁物基板（１）側から露光して前
記ゲート電極（２）と同一形状の第１のレジストマスク
（６１）を形成し、透光性導電膜（７）を形成し、 前記第１のレジストマスク（６１）を除去して前記透光
性導電膜（７）を前記ゲート電極（２）に対向する領域
から除去し、 透光性絶縁膜（８）を形成し、 ネガ型レジスト膜（９）を形成し、該ネガ型レジスト膜
（９）を前記透光性絶縁物基板（１）側から露光して前
記ゲート電極（２）と対向する領域に開口を有する第２
のレジストマスク（９１）を形成し、 不透光性導電膜（１０）を形成し、 前記第２のレジストマスク（９１）を除去して前記不透
光性導電膜（１０）を前記ゲート電極（２）と対向する
領域に残留して遮光膜（１１）を形成し、 ゲート領域とソース・ドレイン領域とを覆う第３のレジ
ストマスク（１２）を形成し、該第３のレジストマスク
（１２）を使用してソース、ドレイン分離をなすことを
特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26026885A JPH0680683B2 (ja) | 1985-11-20 | 1985-11-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26026885A JPH0680683B2 (ja) | 1985-11-20 | 1985-11-20 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120075A true JPS62120075A (ja) | 1987-06-01 |
| JPH0680683B2 JPH0680683B2 (ja) | 1994-10-12 |
Family
ID=17345693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26026885A Expired - Lifetime JPH0680683B2 (ja) | 1985-11-20 | 1985-11-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680683B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0902481A2 (en) * | 1997-09-10 | 1999-03-17 | Xerox Corporation | Thin film transistor with reduced parasitic capacitance |
-
1985
- 1985-11-20 JP JP26026885A patent/JPH0680683B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0902481A2 (en) * | 1997-09-10 | 1999-03-17 | Xerox Corporation | Thin film transistor with reduced parasitic capacitance |
| EP0902481A3 (en) * | 1997-09-10 | 2000-06-21 | Xerox Corporation | Thin film transistor with reduced parasitic capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680683B2 (ja) | 1994-10-12 |
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