KR200148540Y1 - 박막트랜지스터 - Google Patents
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Abstract
본 고안은 박막트랜지스터에 관한 것으로, 일반적인 박막트랜지스터는 데이타라인을 하부리던던시금속(ITO)과 소오스-드레인전극으로 형성하게 된다. 이때 상기 하부리던던시금속과 소오스-드레인전극 사이에서 스트레스(stress)가 발생하여 그 하부리던던시금속과 소오스-드레인전극 사이의 부착력을 저하시키고, 이에 따른 소오스-드레인전극의 단선이 발생하는 문제점이 있었다. 본 고안도 이러한 문제점을 해결하기 위한 것으로, 하부 리던던시금속을 부분적으로 패턴하여 바둑판 모양으로 형성함으로써 하부리던던시금속과 소오스-드레인전극 사이의 스트레스를 감소시켜 부착면 증대에 따른 부착력을 증가시키고 소오스-드레인의 단선을 방지토록 하는 것이다.
Description
제1도는 종래 박막트랜지스터의 평면 구성도.
제2도는 제1도에 대한 단면(A-A') 구성도.
제3도는 본 고안 박막트랜지스터의 평면 구성도.
제4도는 제3도에 대한 단면(B-B') 구성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 게이트전극 12 : 게이트절연층
13 : 활성층 14 : 화소전극
14' : 하부리던던시금속 15 : 소오스-드레인전극
본 고안은 박막트랜지스터에 관한 것으로, 특히 데이타라인을 형성하는 하부리던던시금속을 부분적으로 패턴 형성하여 소오스-드레인전극의 단선을 방지함과 아울러 부착력을 증가시키도록 하는 박막트랜지스터에 관한 것이다.
제1도는 종래 박막트랜지스터의 평면구조도이고, 제2도는 그에 대한 단면(A-A') 구성도로서, 제1도 및 제2도를 참조하면 기판 위에 게이트전극(1)이 형성되고, 그 게이트전극(1) 위에 게이트절연층(2)이 형성되며, 그 위에 활성층(3)이 형성되고, 상기 활성층(3) 위에 화소전극(4)과 하부리던던시금속(4')을 형성하고 그위에 소오스-드레인전극(5)을 형성하여 구성한 것으로, 이의 제조공정은 다음과 같다.
먼저, 기판상에 금속을 증착한 후 패터닝하여 게이트전극(1)을 형성한 후 기판 전면에 게이트절연층(2)을 증착한다.
이와같이 증착된 게이트절연층(2) 위에 액티브영역인 활성층(3)을 형상화하고, 그 활성층(3) 위에 ITO투명전극을 증착한 후 패터닝하여 화소전극(4)을 형성한다. 이때 하부리던던시금속(4')도 ITO투명전극을 이용해 형성한다.
이후 상기 화소전극(4)과 하부리던던시금속(4') 위에 금속을 증착한 다음 패터닝하여 소오스-드레인전극(5)을 형성함으로써 박막트랜지스터를 제조하는데, 박막트랜지스터의 데이타라인은 하부리던던시금속(4')과 소오스-드레인전극(5)으로 형성되어 진다.
그러나 상기한 종래 박막트랜지스터에 있어서 소오스-드레인전극(5)의 단선을 방지하기 위해 ITO투명전극으로 하부리던던시금속(4')을 형성시키는데 이때 소오스-드레인전극(5)과 ITO투명전극, 즉 하부리던던시금속(4') 사이에서 스트레스(stress)가 발생하여 ITO와 소오스-드레인전극(5)의 부착력이 저하되어 소오스-드레인의 단선이 발생하는 문제점이 있었다.
본 고안은 이러한 문제점을 해결하기 위한 것으로 데이타라인을 형성하는 하부리던던시금속을 바둑판 모양으로 패턴화하여 소오스-드레인전극과 그 하부리던던시금속 사이의 스트레스(stress) 발생을 억제하여 소오스-드레인전극의 단선을 방지하고, 소오스-드레인전극과의 부착면을 증대시켜 부착력을 증가시킬 수 있도록 한 박막트랜지스터를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 고안 박막트랜지스터의 평면 구성도이고, 제4도는 본 고안 박막트랜지스터의 단면(B-B') 구성도로서, 상기한 제3도 및 제4도를 참조하면 기판상의 게이트전극(11)과 게이트절연층(12)을 차례로 형성하고, 상기 게이트절연층(12)위에 활성층(13)을 형성하며 그 활성층(13) 위에 화소전극(14)과 바둑판 모양으로 부분적 패턴된 하부리던던시금속(14')을 형성하며, 상기 하부리던던시금속(14')위에 소오스-드레인전극(15)을 형성하여 구성한 것으로, 이의 제조공정을 설명하면 다음과 같다.
먼저, 기판상에 금속을 증착한 후 패터닝하여 게이트라인으로 사용되는 게이트전극(11)을 형성한 후 그 게이트전극(11) 위에 SiOX나 SiNX등의 게이트절연막(12)을 증착시킨다.
이후, 상기 게이트절연막(12) 위에 반도체층으로 사용되는 활성층(13)을 증착한 후 패터닝하고 그 활성층(13) 위에 ITO를 증착한다.
이와같이 증착된 ITO를 패터닝하여 화소전극(14)를 형성함과 아울러 마스크(mask)를 이용하여 데이타라인을 형성하는 하부리던던시금속(14')을 형성하는데, 이때 상기 하부리던던시금속(14') 형성은 ITO를 부분적으로 패터닝하여 제3도와 같이 바둑판모양으로 형성한다. 즉, 도면의 빗금친 부분은 ITO가 남아 하부리던던시금속(14')이 형성되는 부분이고 빗금이 없는 부분은 상기 게이트절연막(12)이 노출된 부분이다.
상기와 같이 바둑판 모양의 하부리던던시금속(14')이 형성되면 그 위에 소오스-드레인전극(15)을 형성하여 본 고안 박막트랜지스터를 제조한다.
즉, 본 고안 데이타라인을 형성하는 하부리던던시금속(14')이 소오스-드레인전극(15) 하부에 바둑판 모양으로 형성되어 진다.
따라서, 상기 소오스-드레인전극(15)와 ITO사이의 스트레스(stress)를 억제하여 소오스-드레인전극(15)의 단선을 막을 수 있다.
또한, 바둑판 모양에 의해 부착면이 증가되므로 부착력도 커지게 된다.
상기에서 설명한 바와 같이 본 고안은 소오스-드레인전극(15)과 데이타라인을 이루는 하부리던던시금속(14')을 부분적으로 패터닝하여 바둑판 모양으로 형성함으로써 소오스-드레인과 ITO사이의 스트레스를 감소시킬 수 있다.
따라서, 스트레스(stress)에 의한 두 층 사이의 떨어짐을 막아 소오스-드레인의 단선을 방지하고 스트레스(stress)감소에 따른 부착력 증대를 가져오는 효과가 있다.
Claims (2)
- 데이타라인의 단선방지를 위한 하부리던던시금속을 부분적으로 패턴화한 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 하부리던던시금속을 바둑판 형태로 패턴화한 것을 특징으로 하는 박막트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930018475U KR200148540Y1 (ko) | 1993-09-15 | 1993-09-15 | 박막트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019930018475U KR200148540Y1 (ko) | 1993-09-15 | 1993-09-15 | 박막트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950010206U KR950010206U (ko) | 1995-04-24 |
| KR200148540Y1 true KR200148540Y1 (ko) | 1999-06-15 |
Family
ID=19363515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019930018475U KR200148540Y1 (ko) | 1993-09-15 | 1993-09-15 | 박막트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200148540Y1 (ko) |
-
1993
- 1993-09-15 KR KR2019930018475U patent/KR200148540Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950010206U (ko) | 1995-04-24 |
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