JPS61147573A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- JPS61147573A JPS61147573A JP26830184A JP26830184A JPS61147573A JP S61147573 A JPS61147573 A JP S61147573A JP 26830184 A JP26830184 A JP 26830184A JP 26830184 A JP26830184 A JP 26830184A JP S61147573 A JPS61147573 A JP S61147573A
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- electrode
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- Pending
Links
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- 239000012769 display material Substances 0.000 claims abstract description 16
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は例えばフラットパネルディスプレイにおいて、
各画素を構成する表示材料駆動用電極と同一絶縁基板上
に集積されてスイッチング素子として用いられる薄膜ト
ランジスタアレイに関する。
各画素を構成する表示材料駆動用電極と同一絶縁基板上
に集積されてスイッチング素子として用いられる薄膜ト
ランジスタアレイに関する。
フラットパネルディスプレイをアクティブマトリクス方
式で駆動する方法は従来より知られており、けい光表示
管や液晶ディスプレイを利用した携帯用テレビ等が試作
されている。
式で駆動する方法は従来より知られており、けい光表示
管や液晶ディスプレイを利用した携帯用テレビ等が試作
されている。
しかしながら、これらの表示装置が未だ十分に実用化さ
れるに至っていないのは、高密度の微細パターンを形成
する際の歩留りに欠点があることの他に、微細化したと
きのスイッチング用トランジスタの特性に問題があるこ
とによる。すなわち、画素密度の増大に伴う画素面積の
縮小により、トランジスタも小さくしなければならない
が、その結果、トランジスタのゲート長で決まるオン電
流が小さくなってしまう。
れるに至っていないのは、高密度の微細パターンを形成
する際の歩留りに欠点があることの他に、微細化したと
きのスイッチング用トランジスタの特性に問題があるこ
とによる。すなわち、画素密度の増大に伴う画素面積の
縮小により、トランジスタも小さくしなければならない
が、その結果、トランジスタのゲート長で決まるオン電
流が小さくなってしまう。
本発明はこのような事情に鑑みてなされたもので、その
目的は、画素密度の増大に伴う画素面積の縮小によって
生じる特性の低下を防止することが可能な薄膜トランジ
スタアレイを提供することにある。
目的は、画素密度の増大に伴う画素面積の縮小によって
生じる特性の低下を防止することが可能な薄膜トランジ
スタアレイを提供することにある。
このような目的を達成するために、本発明は、各トラン
ジスタのゲートを、各画素を構成する表示材料駆動用電
極の周囲に少なくともその２辺にわたって延在させたも
のである。
ジスタのゲートを、各画素を構成する表示材料駆動用電
極の周囲に少なくともその２辺にわたって延在させたも
のである。
このように延在させることにより、画素面積の縮小に伴
ってゲート長が短縮されるのを防止することができる。
ってゲート長が短縮されるのを防止することができる。
第１図は本発明の一実施例を示す平面図、第２図はその
ト」断面図である。図では１画素分しか示していないが
同様の構造が同一の少なくとも表面が絶縁材料からなる
絶縁基板、例えばガラス基板上に集積され、それは次の
ようにして形成される。
ト」断面図である。図では１画素分しか示していないが
同様の構造が同一の少なくとも表面が絶縁材料からなる
絶縁基板、例えばガラス基板上に集積され、それは次の
ようにして形成される。
すなわち、まずガラス基板１の上にＣｒ膜を１０００’
ｈ程度スパッタ形成し、通常のフォトリソグラフィおよ
びエツチングによりこれをパターニングして、図示のよ
うに各画素を構成する表示材料駆動用電極２０１辺に沿
って、当該表示材料駆動用電極２の隣接する他辺に沿っ
て延在する凸部３Ａを備えた直線状のパタンを形成しゲ
ート（電極および配＃）３とする。次いで、プラズマＣ
ＶＤ法によりゲート絶縁膜となるａ−８ｉＮｚ膜４と半
導体層としてのａ−８ｉ：Ｈ膜５とを連続して堆積させ
る。次に、ａ−８１：Ｈ膜５を図示のような島状にパタ
ーニングした後、再びＣｒ膜をスパッタ形成し、さらに
これをパターニングしてソース（電極および配線）６と
し同時にドレイン（電極）Ｔも得る。ソース６は、ゲー
ト３とは直交する方向に延在する直線状のパターンから
なるが、ゲート３の延在方向に凸部６Ａｌ有し、結局ゲ
ート３およびソース６ともに表示材料駆動用電極２０２
辺にわたって形成されている。ドレイン７は表示材料駆
動用電極２に電気的に接続されるが、上記 ・ゲート３
およびソース６に対応して表示材料駆動用電極２の２辺
に沿って形成されている。
ｈ程度スパッタ形成し、通常のフォトリソグラフィおよ
びエツチングによりこれをパターニングして、図示のよ
うに各画素を構成する表示材料駆動用電極２０１辺に沿
って、当該表示材料駆動用電極２の隣接する他辺に沿っ
て延在する凸部３Ａを備えた直線状のパタンを形成しゲ
ート（電極および配＃）３とする。次いで、プラズマＣ
ＶＤ法によりゲート絶縁膜となるａ−８ｉＮｚ膜４と半
導体層としてのａ−８ｉ：Ｈ膜５とを連続して堆積させ
る。次に、ａ−８１：Ｈ膜５を図示のような島状にパタ
ーニングした後、再びＣｒ膜をスパッタ形成し、さらに
これをパターニングしてソース（電極および配線）６と
し同時にドレイン（電極）Ｔも得る。ソース６は、ゲー
ト３とは直交する方向に延在する直線状のパターンから
なるが、ゲート３の延在方向に凸部６Ａｌ有し、結局ゲ
ート３およびソース６ともに表示材料駆動用電極２０２
辺にわたって形成されている。ドレイン７は表示材料駆
動用電極２に電気的に接続されるが、上記 ・ゲート３
およびソース６に対応して表示材料駆動用電極２の２辺
に沿って形成されている。
このように各薄膜トランジスタのゲートをそれぞれ各画
素を構成する表示材料駆動用電極２の周囲に、少なくと
もその２辺にわたって延在させたことによシ、有効ゲー
ト長を当該２辺に拡張することができる。
素を構成する表示材料駆動用電極２の周囲に、少なくと
もその２辺にわたって延在させたことによシ、有効ゲー
ト長を当該２辺に拡張することができる。
次に、第３図および第４図はそれぞれ本発明の他の実施
例に使用する配線パターンの構成例を示す図である。高
密度の微細パターンを大面積にわたって形成すると、断
線不良が生じる可能性も高くなるが、これを避けるため
、第３図に示すように各配線を１１と１２の並列配線パ
ターンで形成し、それらを連絡用配線パターン１３で相
互に接続する。
例に使用する配線パターンの構成例を示す図である。高
密度の微細パターンを大面積にわたって形成すると、断
線不良が生じる可能性も高くなるが、これを避けるため
、第３図に示すように各配線を１１と１２の並列配線パ
ターンで形成し、それらを連絡用配線パターン１３で相
互に接続する。
パターンの断線は、工程中の異物の混入等によって発生
するが、発生箇所はランダムであるため、図示のように
予め複数に分割した並列配線パターンとしておけば、両
者が同時に断線する確率は非常に小さくなり、断線不良
の発生を有効に抑えることができる。また、連絡用配線
パターン１３を各画素ごとに設けるようにすれば、相当
頻度の断れを、第１図に示したゲート配線またはソース
配線の凸部としてそのまま利用することができる。
するが、発生箇所はランダムであるため、図示のように
予め複数に分割した並列配線パターンとしておけば、両
者が同時に断線する確率は非常に小さくなり、断線不良
の発生を有効に抑えることができる。また、連絡用配線
パターン１３を各画素ごとに設けるようにすれば、相当
頻度の断れを、第１図に示したゲート配線またはソース
配線の凸部としてそのまま利用することができる。
第４図がその場合の構成例である。すなわち、この場合
は１つの連絡用配線パターン１３を当該画素のトランジ
スタの構成要素として用いるために、隣接画素のトラン
ジスタの構成要素としてさらに他の連絡用配線パターン
１４を設けている。
は１つの連絡用配線パターン１３を当該画素のトランジ
スタの構成要素として用いるために、隣接画素のトラン
ジスタの構成要素としてさらに他の連絡用配線パターン
１４を設けている。
第５図に、この第４図の配線をゲートおよびソース配線
に用いて構成した本発明の一実施例を示す。第１９と同
様に１画素について示してあり、３１が当該ゲート、６
１がソース、Ｔ１がこれらに対応して設けたドレインで
ある。表示材料駆動用電極２の周囲２辺以上にわたって
トランジスタの有効ゲート長を延長しているためトラン
ジスタのオン電流特性が向上しておシ、また、ソースお
よびゲート配線を複数バタン化しているため断面歩留シ
が大幅に向上している。
に用いて構成した本発明の一実施例を示す。第１９と同
様に１画素について示してあり、３１が当該ゲート、６
１がソース、Ｔ１がこれらに対応して設けたドレインで
ある。表示材料駆動用電極２の周囲２辺以上にわたって
トランジスタの有効ゲート長を延長しているためトラン
ジスタのオン電流特性が向上しておシ、また、ソースお
よびゲート配線を複数バタン化しているため断面歩留シ
が大幅に向上している。
以上説明したように、本発明によれば、各トランジスタ
のゲートを各画素を構成する表示材料駆動用電極の周囲
の２辺以上にわたって延在させたことにより、小さい占
有面積で大きい有効ゲート長を得ることができるため、
アクティブマトリックスの微細化が容易となって高密度
大面積のフラットハネルの実現が可能となる。特に、ゲ
ート４たはソースの配線を複数バタン化した場合には、
断線歩留りを向上させ、フラットパネルディスプレイの
製造コストを大幅に低下させることができる。
のゲートを各画素を構成する表示材料駆動用電極の周囲
の２辺以上にわたって延在させたことにより、小さい占
有面積で大きい有効ゲート長を得ることができるため、
アクティブマトリックスの微細化が容易となって高密度
大面積のフラットハネルの実現が可能となる。特に、ゲ
ート４たはソースの配線を複数バタン化した場合には、
断線歩留りを向上させ、フラットパネルディスプレイの
製造コストを大幅に低下させることができる。
第１図は本発明の一実施例を示す平面図、第２図はその
■−■断面図、第３図および第４図は配線パターンの構
成例を示す平面図、第５図は本発明の他の実施例を示す
平面図である。 １・中Φ・ガラス基板、２＠・・・表示材料駆動用電極
、３，３１・・・・ゲート、６，６１０ｅ・・ソース、
７．７１−・・・ドレイン、１１ 。 １２・・・・並列配線パターン、１３・・・φ連絡用配
線パターン。
■−■断面図、第３図および第４図は配線パターンの構
成例を示す平面図、第５図は本発明の他の実施例を示す
平面図である。 １・中Φ・ガラス基板、２＠・・・表示材料駆動用電極
、３，３１・・・・ゲート、６，６１０ｅ・・ソース、
７．７１−・・・ドレイン、１１ 。 １２・・・・並列配線パターン、１３・・・φ連絡用配
線パターン。
Claims (1)
- 【特許請求の範囲】 １、各画素を構成する複数の表示材料駆動用電極を搭載
した絶縁基板上に複数の薄膜トランジスタを、各ドレイ
ン電極と上記各表示材料駆動用電極とをそれぞれ接続さ
せて集積してなる薄膜トランジスタアレイにおいて、各
薄膜トランジスタのゲートは、各画素を構成する表示材
料駆動用電極の周囲に少なくともその２辺にわたつて延
在させたことを特徴とする薄膜トランジスタアレイ。 ２、各薄膜トランジスタのゲートまたはソースの少なく
とも一方の配線を、部分的に連結部により相互接続され
た複数の並列配線パタンによつて構成したことを特徴と
する特許請求の範囲第１項記載の薄膜トランジスタアレ
イ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26830184A JPS61147573A (ja) | 1984-12-21 | 1984-12-21 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26830184A JPS61147573A (ja) | 1984-12-21 | 1984-12-21 | 薄膜トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147573A true JPS61147573A (ja) | 1986-07-05 |
Family
ID=17456624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26830184A Pending JPS61147573A (ja) | 1984-12-21 | 1984-12-21 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147573A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0434234A2 (en) * | 1989-12-22 | 1991-06-26 | AT&T Corp. | MOS devices having improved electrical match |
| US5525813A (en) * | 1991-04-19 | 1996-06-11 | Fuji Xerox Co., Ltd. | Image sensor having TFT gate electrode surrounding the photoelectric conversion element |
| KR100751177B1 (ko) * | 2000-08-08 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정 표시소자 및 그의 제조방법 |
| JP2019100972A (ja) * | 2017-12-07 | 2019-06-24 | 株式会社リコー | 液体検知装置、それを備えた画像形成装置、液体検知方法、及び液体検知用プログラム |
-
1984
- 1984-12-21 JP JP26830184A patent/JPS61147573A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0434234A2 (en) * | 1989-12-22 | 1991-06-26 | AT&T Corp. | MOS devices having improved electrical match |
| US5525813A (en) * | 1991-04-19 | 1996-06-11 | Fuji Xerox Co., Ltd. | Image sensor having TFT gate electrode surrounding the photoelectric conversion element |
| KR100751177B1 (ko) * | 2000-08-08 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정 표시소자 및 그의 제조방법 |
| JP2019100972A (ja) * | 2017-12-07 | 2019-06-24 | 株式会社リコー | 液体検知装置、それを備えた画像形成装置、液体検知方法、及び液体検知用プログラム |
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