JPH069248B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH069248B2 JPH069248B2 JP9430785A JP9430785A JPH069248B2 JP H069248 B2 JPH069248 B2 JP H069248B2 JP 9430785 A JP9430785 A JP 9430785A JP 9430785 A JP9430785 A JP 9430785A JP H069248 B2 JPH069248 B2 JP H069248B2
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- Japan
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- mos transistor
- memory device
- semiconductor memory
- control gate
- memory cell
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000003990 capacitor Substances 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、紫外線消去型の書き込み可能な不揮発性半
導体記憶装置（以下EPROMと略記する）に係わるもの
で、特にその書き込み時間の短縮化を図った不揮発性半
導体記憶装置に関する。
導体記憶装置（以下EPROMと略記する）に係わるもの
で、特にその書き込み時間の短縮化を図った不揮発性半
導体記憶装置に関する。
従来、フローティングゲート型のMOSトランジスタから
構成されるEPROMのメモリセルは、例えば第３図に示す
ように構成されている。すなわち、半導体基板１１の表
面領域には、逆導電型のソース領域１２およびドレイン
領域１３が所定間隔に離間して形成される。上記ソース
領域１２，ドレイン領域１３間の上記半導体基板１１上
には、絶縁膜１４を介してフローティングゲート１５が
形成される。このフローティングゲート１５上には、絶
縁膜１６を介してコントロールゲート１７が形成されて
いる。
構成されるEPROMのメモリセルは、例えば第３図に示す
ように構成されている。すなわち、半導体基板１１の表
面領域には、逆導電型のソース領域１２およびドレイン
領域１３が所定間隔に離間して形成される。上記ソース
領域１２，ドレイン領域１３間の上記半導体基板１１上
には、絶縁膜１４を介してフローティングゲート１５が
形成される。このフローティングゲート１５上には、絶
縁膜１６を介してコントロールゲート１７が形成されて
いる。
上記のような構成において、データの書き込みは、上記
コントロールゲート１７に接続されたコントロールゲー
ト端子ＣＧと上記ドレイン領域１３に接続されたドレイ
ン端子Ｄとに高電圧を印加し、ドレイン領域１３の近傍
に発生するホットキャリアを上記フローティングゲート
１５に注入することにより、しきい値電圧を変化させて
データ“１”あるいは“０”を書き込んでいる。
コントロールゲート１７に接続されたコントロールゲー
ト端子ＣＧと上記ドレイン領域１３に接続されたドレイ
ン端子Ｄとに高電圧を印加し、ドレイン領域１３の近傍
に発生するホットキャリアを上記フローティングゲート
１５に注入することにより、しきい値電圧を変化させて
データ“１”あるいは“０”を書き込んでいる。
しかしながら、上述したデータの書き込みには１つのメ
モリセルに対して１００μｓ〜１msもの時間を要し、特
に大容量（例えば２５６Ｋビット）のEPROMへのデータ
書き込みでは数分の時間を必要とする。このように、従
来のEPROMでは集積度の向上に伴ない書き込み時間が長
くなる欠点がある。
モリセルに対して１００μｓ〜１msもの時間を要し、特
に大容量（例えば２５６Ｋビット）のEPROMへのデータ
書き込みでは数分の時間を必要とする。このように、従
来のEPROMでは集積度の向上に伴ない書き込み時間が長
くなる欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、データの書き込み時間（プロ
グラム時間）を短縮できる不揮発性半導体記憶装置を提
供することである。
その目的とするところは、データの書き込み時間（プロ
グラム時間）を短縮できる不揮発性半導体記憶装置を提
供することである。
すなわち、この発明においては、上記の目的を達成する
ために、メモリセルのコントロールゲートとソースとの
間に書き込み電圧保持用のコンデンサを設け、このコン
デンサに短時間（１０-9秒程度）で充電を行ない、その
後はこのコンデンサによって保たれる電圧で書き込みを
行なうようにしたもので、書き込み回路が１つのメモリ
セルに係わる時間を短縮している。
ために、メモリセルのコントロールゲートとソースとの
間に書き込み電圧保持用のコンデンサを設け、このコン
デンサに短時間（１０-9秒程度）で充電を行ない、その
後はこのコンデンサによって保たれる電圧で書き込みを
行なうようにしたもので、書き込み回路が１つのメモリ
セルに係わる時間を短縮している。
以下、この発明の一実施例について図面を参照して説明
する。第１図において、１８はメモリセルとしてのフロ
ーティングゲート型MOSトランジスタで、このMOSトラン
ジスタ１８のコントロールゲート端子CGとソース端子Ｓ
間には例えば0.1pF程度の容量を有する書き込み電圧保
持用のキャパシタＣが接続される。データの書き込み
時、上記コントロールゲート端子CGに例えば出力インピ
ーダンスが10KΩの高電圧源で１５Ｖの書き込み電圧を
印加すると（この時ソース端子Ｓには接地電位を印加す
る）、コンデンサＣは数nSで１５Ｖまで充電される。こ
のコンデンサＣにより保持される１５Ｖの電圧により、
上記MOSトランジスタ１８はオン状態が維持される。こ
の時、ドレイン端子Ｄに例えば１０Ｖを印加すると、大
量のチャネル電流とそれに伴なうホットキャリアが発生
し、100μｓ〜1msで書き込みが行なわれる。従って、上
記第１図に示した構成では、１５Ｖの高電圧源の作動時
間は１つのメモリセルに対して数nsで済む。
する。第１図において、１８はメモリセルとしてのフロ
ーティングゲート型MOSトランジスタで、このMOSトラン
ジスタ１８のコントロールゲート端子CGとソース端子Ｓ
間には例えば0.1pF程度の容量を有する書き込み電圧保
持用のキャパシタＣが接続される。データの書き込み
時、上記コントロールゲート端子CGに例えば出力インピ
ーダンスが10KΩの高電圧源で１５Ｖの書き込み電圧を
印加すると（この時ソース端子Ｓには接地電位を印加す
る）、コンデンサＣは数nSで１５Ｖまで充電される。こ
のコンデンサＣにより保持される１５Ｖの電圧により、
上記MOSトランジスタ１８はオン状態が維持される。こ
の時、ドレイン端子Ｄに例えば１０Ｖを印加すると、大
量のチャネル電流とそれに伴なうホットキャリアが発生
し、100μｓ〜1msで書き込みが行なわれる。従って、上
記第１図に示した構成では、１５Ｖの高電圧源の作動時
間は１つのメモリセルに対して数nsで済む。
第２図は、上記第１図に示したメモリセルに選択用MOS
トランジスタ１９を付加し、この選択用MOSトランジス
タ１９を介してフローティングゲート型MOSトランジス
タ１８のコントロールゲートに高電圧を印加するように
している。このような構成は、多数のメモリセルを含む
高密度EPROMに用いて最適なものである。
トランジスタ１９を付加し、この選択用MOSトランジス
タ１９を介してフローティングゲート型MOSトランジス
タ１８のコントロールゲートに高電圧を印加するように
している。このような構成は、多数のメモリセルを含む
高密度EPROMに用いて最適なものである。
上記のような構成において、多数のメモリセルのドレイ
ン端子Ｄに高電圧（１０Ｖ）を印加しておき、そのうち
データを書き込む必要のあるメモリセルのワード線WLと
ビット線BLとに短時間（数ns）高電圧（１５Ｖ）を印加
することにより、選択したメモリセルのコンデンサＣを
高電圧（１５Ｖ）に充電して書き込みを行なう。そし
て、上記ドレイン端子Ｄには高電圧（１０Ｖ）を１００
μｓ〜1msの時間印加しつつ、別のメモリセルを選択し
てそのメモリセルに接続されたコンデンサＣを１５Ｖに
充電する。この時、ドレイン端子Ｄには１０Ｖを印加し
ておく。こうすることにより、コンデンサＣにより書き
込み電圧を保持しつつ、別のメモリセルにデータの書き
込みを行なうことができるので、書き込み回路が１つの
メモリセル（あるいは１バイトのような所定の単位の複
数のメモリセル）へのデータの書き込みに費やす時間
は、数nsとなる。従って、メガビット単位のEPROMの書
き込みでは、従来数１０分も要したのを、ms単位の短時
間で行なうことができる。
ン端子Ｄに高電圧（１０Ｖ）を印加しておき、そのうち
データを書き込む必要のあるメモリセルのワード線WLと
ビット線BLとに短時間（数ns）高電圧（１５Ｖ）を印加
することにより、選択したメモリセルのコンデンサＣを
高電圧（１５Ｖ）に充電して書き込みを行なう。そし
て、上記ドレイン端子Ｄには高電圧（１０Ｖ）を１００
μｓ〜1msの時間印加しつつ、別のメモリセルを選択し
てそのメモリセルに接続されたコンデンサＣを１５Ｖに
充電する。この時、ドレイン端子Ｄには１０Ｖを印加し
ておく。こうすることにより、コンデンサＣにより書き
込み電圧を保持しつつ、別のメモリセルにデータの書き
込みを行なうことができるので、書き込み回路が１つの
メモリセル（あるいは１バイトのような所定の単位の複
数のメモリセル）へのデータの書き込みに費やす時間
は、数nsとなる。従って、メガビット単位のEPROMの書
き込みでは、従来数１０分も要したのを、ms単位の短時
間で行なうことができる。
以上説明したようにこの発明によれば、データの書き込
み時間（プログラム時間）を短縮できる不揮発性半導体
記憶装置が得られる。
み時間（プログラム時間）を短縮できる不揮発性半導体
記憶装置が得られる。
第１図はこの発明の一実施例に係わる不揮発性半導体記
憶装置のメモリセルを示す回路図、第２図はこの発明の
他の実施例について説明するための回路図、第３図は従
来の不揮発性半導体記憶装置のメモリセルの断面構成図
である。 １８…フローティングゲート型MOSトランジスタ、１９
…選択用MOSトランジスタ、Ｃ…コンデンサ、CG…コン
トロールゲート端子、Ｓ…ソース端子、Ｄ…ドレイン端
子、WL…ワード線、BL…ビット線。
憶装置のメモリセルを示す回路図、第２図はこの発明の
他の実施例について説明するための回路図、第３図は従
来の不揮発性半導体記憶装置のメモリセルの断面構成図
である。 １８…フローティングゲート型MOSトランジスタ、１９
…選択用MOSトランジスタ、Ｃ…コンデンサ、CG…コン
トロールゲート端子、Ｓ…ソース端子、Ｄ…ドレイン端
子、WL…ワード線、BL…ビット線。
Claims (2)
- 【請求項１】紫外線消去型書込可能不揮発性半導体記憶
装置において、メモリセルを構成するフローティングゲ
ート型MOSトランジスタのコントロールゲートとソース
との間に書き込み電圧保持用のコンデンサを設けたこと
を特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記フローティングゲート型MOSトランジ
スタのコントロールゲートに選択用MOSトランジスタの
一端を接続し、このMOSトランジスタの他端をビット線
に接続するとともにゲートをワード線に接続し、上記コ
ントロールゲートに上記選択用MOSトランジスタを介し
て書き込み電圧を印加することを特徴とする特許請求の
範囲第１項記載の不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9430785A JPH069248B2 (ja) | 1985-05-01 | 1985-05-01 | 不揮発性半導体記憶装置 |
| EP85115006A EP0183235B1 (en) | 1984-11-26 | 1985-11-26 | Nonvolatile semiconductor memory device |
| DE85115006T DE3587615D1 (de) | 1984-11-26 | 1985-11-26 | Nichtflüchtige Halbleiterspeicheranordnung. |
| US07/440,427 US5172196A (en) | 1984-11-26 | 1989-11-21 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9430785A JPH069248B2 (ja) | 1985-05-01 | 1985-05-01 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61252669A JPS61252669A (ja) | 1986-11-10 |
| JPH069248B2 true JPH069248B2 (ja) | 1994-02-02 |
Family
ID=14106620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9430785A Expired - Lifetime JPH069248B2 (ja) | 1984-11-26 | 1985-05-01 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069248B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111836B2 (ja) * | 1988-08-05 | 1995-11-29 | セイコー電子工業株式会社 | 半導体不揮発性記憶装置およびその動作方法 |
-
1985
- 1985-05-01 JP JP9430785A patent/JPH069248B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61252669A (ja) | 1986-11-10 |
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