JPS61252669A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS61252669A JPS61252669A JP60094307A JP9430785A JPS61252669A JP S61252669 A JPS61252669 A JP S61252669A JP 60094307 A JP60094307 A JP 60094307A JP 9430785 A JP9430785 A JP 9430785A JP S61252669 A JPS61252669 A JP S61252669A
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- 230000015654 memory Effects 0.000 claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 239000000969 carrier Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000004904 shortening Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000008267 milk Substances 0.000 description 1
- 210000004080 milk Anatomy 0.000 description 1
- 235000013336 milk Nutrition 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、紫外線消去型の書き込み可能な不揮発性半
導体記憶装置（以下ｌＰＲＯＭと略記する）に係わるも
ので、特にその書き込み時間の短縮化を図った不揮発性
半導体記憶装置に関する。
導体記憶装置（以下ｌＰＲＯＭと略記する）に係わるも
ので、特にその書き込み時間の短縮化を図った不揮発性
半導体記憶装置に関する。
従来、フローティング？−）型のＭＯＳ トランジスタ
から構成されるｌＰＲＯＭのメモリセルは、例えば第３
図に示すように構成されている。すなわち、半導体基板
１１の表面領域には、逆導電型のソース領域１２および
ドレイン領域１３が所定間隔に離間して形成される。上
記ソース領域１２．ドレイン領域１３間の上記半導体基
板１１上には、絶縁膜１４を介して７０−チイングｒ−
ト１５が形成される。このフローティングゲート１５上
には、絶縁膜１６を介してコントロールゲート１１が形
成されている。
から構成されるｌＰＲＯＭのメモリセルは、例えば第３
図に示すように構成されている。すなわち、半導体基板
１１の表面領域には、逆導電型のソース領域１２および
ドレイン領域１３が所定間隔に離間して形成される。上
記ソース領域１２．ドレイン領域１３間の上記半導体基
板１１上には、絶縁膜１４を介して７０−チイングｒ−
ト１５が形成される。このフローティングゲート１５上
には、絶縁膜１６を介してコントロールゲート１１が形
成されている。
上記のような構成において、データの書き込みは、上記
コントロールｒ−ト１１に接続されたコントロールゲー
ト端子ＣＧと上記ドレイン領域１３に接続されたドレイ
ン端子りとに高電圧を印加し、ドレイン領域１３の近傍
に発生するホットキャリアを上記フローティング？−ト
１５に注入することにより、しきい値電圧を変化させて
データ″″１”あるいは１０”を書き込んでいる。
コントロールｒ−ト１１に接続されたコントロールゲー
ト端子ＣＧと上記ドレイン領域１３に接続されたドレイ
ン端子りとに高電圧を印加し、ドレイン領域１３の近傍
に発生するホットキャリアを上記フローティング？−ト
１５に注入することにより、しきい値電圧を変化させて
データ″″１”あるいは１０”を書き込んでいる。
しかしながら、上述したデータの書き込みＫは１つのメ
モリセルに対して１００μ８〜１ｍｓもの時間を要し、
特に大容量（例えば２５６Ｋｔ’。
モリセルに対して１００μ８〜１ｍｓもの時間を要し、
特に大容量（例えば２５６Ｋｔ’。
ト）のＥＦＲＯＭへのデータ書き込みでは数分の時間を
必要とする。このように、従来のＥＦＲＯＭでは集積度
の向上に伴ない書き込み時間が長くなる欠点、がある。
必要とする。このように、従来のＥＦＲＯＭでは集積度
の向上に伴ない書き込み時間が長くなる欠点、がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、データの書き込み時間（ｆ
ｏグラム時間）を短縮できる不揮発性半導体記憶装置を
提供することである。
その目的とするところは、データの書き込み時間（ｆ
ｏグラム時間）を短縮できる不揮発性半導体記憶装置を
提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、メモリセルのコントロールｒ−）とソースとの
間に書き込み電圧保持用のコンデンサを設け、このコン
デンサに短時間（１０秒程度）で充電を行ない、その後
はこのコンデンサによって保たれる電圧で書き込みを行
なうようＫしたもので、書き込み回路が１つのメモリセ
ルに係わる時間を短縮している。
ために、メモリセルのコントロールｒ−）とソースとの
間に書き込み電圧保持用のコンデンサを設け、このコン
デンサに短時間（１０秒程度）で充電を行ない、その後
はこのコンデンサによって保たれる電圧で書き込みを行
なうようＫしたもので、書き込み回路が１つのメモリセ
ルに係わる時間を短縮している。
以下、この発明の一実施例について図面を参照して説明
する。第１図において、１８はメモリセルとしてのフロ
ーティングｒ−）型ＭＯＳトランジスタで、このＭＯＳ
トランジスタ１８のコントロールゲート端子ＣＧとソ
ース端子Ｓ間には例えば０．１ｐＦ程度の容量を有する
書き込み電圧保持用のキャノクシタＣが接続される。デ
ータの書き込み時、上記コントロールゲート端子ＣＧに
例えば出力インピーダンスがｌ０ＫＯの高電圧源で１５
Ｖの書き込み電圧を印加すると（この時ソース端子Ｓに
は接地電位を印加する）、コンデンサＣは数ｎｓで１５
Ｖまで充電される。このコンデンサＣＫより保持される
１５Ｖの電圧により、上記ＭＯＳトランジスタ１８はオ
ン状態が維持される。この時、ドレイン端子ＤＫ例ｔば
ＩＯＶを印加すると、大量のチャネル電流とそれに伴な
うホットキャリアが発生し、１００μＳ〜１ｍｓで書き
込みが行なわれる。従って、上記第１図に示した構成で
は、１５ｖの高電圧源の作動時間は１つのメモリセルに
対して数ｎｓで済む。
する。第１図において、１８はメモリセルとしてのフロ
ーティングｒ−）型ＭＯＳトランジスタで、このＭＯＳ
トランジスタ１８のコントロールゲート端子ＣＧとソ
ース端子Ｓ間には例えば０．１ｐＦ程度の容量を有する
書き込み電圧保持用のキャノクシタＣが接続される。デ
ータの書き込み時、上記コントロールゲート端子ＣＧに
例えば出力インピーダンスがｌ０ＫＯの高電圧源で１５
Ｖの書き込み電圧を印加すると（この時ソース端子Ｓに
は接地電位を印加する）、コンデンサＣは数ｎｓで１５
Ｖまで充電される。このコンデンサＣＫより保持される
１５Ｖの電圧により、上記ＭＯＳトランジスタ１８はオ
ン状態が維持される。この時、ドレイン端子ＤＫ例ｔば
ＩＯＶを印加すると、大量のチャネル電流とそれに伴な
うホットキャリアが発生し、１００μＳ〜１ｍｓで書き
込みが行なわれる。従って、上記第１図に示した構成で
は、１５ｖの高電圧源の作動時間は１つのメモリセルに
対して数ｎｓで済む。
第２図は、上記第１図に示したメモリセルに選択用ＭＯ
Ｓトランジスタ１９を１付加し、この選択用ＭＯＳトラ
ンジスタ１９を介して７０−ティンググー）ｆｉＭＯＩ
９トランジスタ１８のコントロール？−）に高電圧を印
加するようにしている。
Ｓトランジスタ１９を１付加し、この選択用ＭＯＳトラ
ンジスタ１９を介して７０−ティンググー）ｆｉＭＯＩ
９トランジスタ１８のコントロール？−）に高電圧を印
加するようにしている。
このような構成は、多数のメモリセルを含む高密度ＥＦ
ＲＯＭに用いて最適なものである。
ＲＯＭに用いて最適なものである。
上記のような構成において、多数のメモ、リセルのドレ
イン端子りに高電圧（ＩＯＶ）を印加しておき、そのう
ちデータを書き込む必要のあるメモリセルのワード線肌
とビット線ＢＬとに短時間（数ｎｓ）高電圧（１５Ｖ）
を印加することにより、選択したメモリセルのコンデン
サＣを高電圧（１５Ｖ）に充電して書き込みを行なう。
イン端子りに高電圧（ＩＯＶ）を印加しておき、そのう
ちデータを書き込む必要のあるメモリセルのワード線肌
とビット線ＢＬとに短時間（数ｎｓ）高電圧（１５Ｖ）
を印加することにより、選択したメモリセルのコンデン
サＣを高電圧（１５Ｖ）に充電して書き込みを行なう。
、そして、上記ドレイン端子りには高電圧（１０Ｖ）を
１００μＳ〜１ｍｓの時間印加しつつ、別のメモリセル
を選択してそのメモリセルに接続されたコンデンサＣを
１５Ｖに充電する。この時、ドレイン端子りにはＩＯＶ
を印加しておく。こさすることＫより、コンデンサＣに
より書き込み電圧を保持しつつ、別のメモリセルにデー
タの書き込みを行なうことができるので、書き込み回路
が１つのメモリセル（あるいは１バイトのよ５な所定の
単位の複数のメそりセル）へのデータの書き込みに費や
す時間は、数ｎｓとなる。
１００μＳ〜１ｍｓの時間印加しつつ、別のメモリセル
を選択してそのメモリセルに接続されたコンデンサＣを
１５Ｖに充電する。この時、ドレイン端子りにはＩＯＶ
を印加しておく。こさすることＫより、コンデンサＣに
より書き込み電圧を保持しつつ、別のメモリセルにデー
タの書き込みを行なうことができるので、書き込み回路
が１つのメモリセル（あるいは１バイトのよ５な所定の
単位の複数のメそりセル）へのデータの書き込みに費や
す時間は、数ｎｓとなる。
従って、メガピット単位のＥＦＲＯＭの書き込みでは、
従来数１０分も要したのを、ｍｓ年単位短時間で行なう
ことができる。
従来数１０分も要したのを、ｍｓ年単位短時間で行なう
ことができる。
以上説明したようＫこの発明によれば、データの書き込
み時間（グロダラム時間）を短縮できる不揮発性半導体
記憶装置が得られる。
み時間（グロダラム時間）を短縮できる不揮発性半導体
記憶装置が得られる。
第１図はこの発明の一実施例に係わる不揮発性半導体記
憶装置のメモリセルな示す回路図、第２図はこの発明の
他の実施例について説明するための回路図、第３図は従
来の不揮発性半導体記憶装置のメモリセルの断面構成図
である。 １８・・・フローティングゲート型ＭＯＳトランジスタ
、１９・・・選択用ＭＯＳトランジスタ、Ｃ・・・コン
デンサ、ＣＧ・・・コントロールゲート端子、Ｓ・・・
ソース端子、Ｄ・・・ドレイン端子、乳−・・ワード線
、ＢＬ・・・ビット線。
憶装置のメモリセルな示す回路図、第２図はこの発明の
他の実施例について説明するための回路図、第３図は従
来の不揮発性半導体記憶装置のメモリセルの断面構成図
である。 １８・・・フローティングゲート型ＭＯＳトランジスタ
、１９・・・選択用ＭＯＳトランジスタ、Ｃ・・・コン
デンサ、ＣＧ・・・コントロールゲート端子、Ｓ・・・
ソース端子、Ｄ・・・ドレイン端子、乳−・・ワード線
、ＢＬ・・・ビット線。
Claims (2)
- （１）紫外線消去型書込可能不揮発性半導体記憶装置に
おいて、メモリセルを構成するフローティングゲート型
ＭＯＳトランジスタのコントロールゲートとソースとの
間に書き込み電圧保持用のコンデンサを設けたことを特
徴とする不揮発性半導体記憶装置。 - （２）前記フローティングゲート型ＭＯＳトランジスタ
のコントロールゲートに選択用ＭＯＳトランジスタの一
端を接続し、このＭＯＳトランジスタの他端をビット線
に接続するとともにゲートをワード線に接続し、上記コ
ントロールゲートに上記選択用ＭＯＳトランジスタを介
して書き込み電圧を印加することを特徴とする特許請求
の範囲第１項記載の不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9430785A JPH069248B2 (ja) | 1985-05-01 | 1985-05-01 | 不揮発性半導体記憶装置 |
| DE85115006T DE3587615D1 (de) | 1984-11-26 | 1985-11-26 | Nichtflüchtige Halbleiterspeicheranordnung. |
| EP85115006A EP0183235B1 (en) | 1984-11-26 | 1985-11-26 | Nonvolatile semiconductor memory device |
| US07/440,427 US5172196A (en) | 1984-11-26 | 1989-11-21 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9430785A JPH069248B2 (ja) | 1985-05-01 | 1985-05-01 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61252669A true JPS61252669A (ja) | 1986-11-10 |
| JPH069248B2 JPH069248B2 (ja) | 1994-02-02 |
Family
ID=14106620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9430785A Expired - Lifetime JPH069248B2 (ja) | 1984-11-26 | 1985-05-01 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069248B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244600A (ja) * | 1988-08-05 | 1990-02-14 | Seiko Instr Inc | 半導体不揮発性記憶装置およびその動作方法 |
-
1985
- 1985-05-01 JP JP9430785A patent/JPH069248B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244600A (ja) * | 1988-08-05 | 1990-02-14 | Seiko Instr Inc | 半導体不揮発性記憶装置およびその動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH069248B2 (ja) | 1994-02-02 |
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