JP2716821B2 - 半導体記憶装置のデータ消去方法 - Google Patents
半導体記憶装置のデータ消去方法Info
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- JP2716821B2 JP2716821B2 JP30223389A JP30223389A JP2716821B2 JP 2716821 B2 JP2716821 B2 JP 2716821B2 JP 30223389 A JP30223389 A JP 30223389A JP 30223389 A JP30223389 A JP 30223389A JP 2716821 B2 JP2716821 B2 JP 2716821B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体記憶装置のデータ消去方法、特にEP
ROMのデータ消去方法に関するものである。
ROMのデータ消去方法に関するものである。
（従来の技術） 従来のEPROMでは、データの書込みは電気的に行い、
消去は紫外線を照射することにより行っていた。しか
し、紫外線による消去を行うためには、パッケージにガ
ラス窓を設けねばならない。また、紫外線照射器が必要
である等の問題があり、電気的に消去可能なEPROM（FLA
SH EEPROM）が各種提案されている。
消去は紫外線を照射することにより行っていた。しか
し、紫外線による消去を行うためには、パッケージにガ
ラス窓を設けねばならない。また、紫外線照射器が必要
である等の問題があり、電気的に消去可能なEPROM（FLA
SH EEPROM）が各種提案されている。
そして、かかるEPROMは、例えば本願の特許出願人に
より特開昭62−082988号（特開昭63−249375号）として
既に提案されている。
より特開昭62−082988号（特開昭63−249375号）として
既に提案されている。
この消去方法は、第５図に示すように、ドレインに高
電圧を印加し、アバランシェ電流を利用するタイプであ
る。当該アバランシェ電流を利用する消去方法では、従
来のEPROMの構造をそのまま利用することができる。何
ら、特殊な構造を採用する必要がないという特徴があ
る。
電圧を印加し、アバランシェ電流を利用するタイプであ
る。当該アバランシェ電流を利用する消去方法では、従
来のEPROMの構造をそのまま利用することができる。何
ら、特殊な構造を採用する必要がないという特徴があ
る。
即ち、第５図はかかる従来のNMOS EPROMのデータ消去
方法を示す工程図、第６図はそのNMOS EPROMの構成図で
ある。
方法を示す工程図、第６図はそのNMOS EPROMの構成図で
ある。
これらの図において、１はＰ型シリコン基板、２はそ
のＰ型シリコン基板に形成されるドレインであるn+拡散
層、３はソースとなるn+拡散層、４は第１ゲート酸化
膜、５はフローティングゲートとなる第１の多結晶シリ
コン層、６は第１の多結晶シリコン層５上のシリコン酸
化膜、７はコントロールゲートとなる第２の多結晶シリ
コン層である。
のＰ型シリコン基板に形成されるドレインであるn+拡散
層、３はソースとなるn+拡散層、４は第１ゲート酸化
膜、５はフローティングゲートとなる第１の多結晶シリ
コン層、６は第１の多結晶シリコン層５上のシリコン酸
化膜、７はコントロールゲートとなる第２の多結晶シリ
コン層である。
この図に示されるように、Ｐ型シリコン基板１上に膜
厚300Åの第１ゲート酸化膜４、膜厚3000Åの第１の多
結晶シリコン層５、その多結晶シリコン５上に膜厚400
Åのシリコン酸化膜６、更に、その上に膜厚3000Åの第
２の多結晶シリコン層７からなるEPROMセルとセルフア
ライン技術を用いて形成する。また、ドレインとなるn+
拡散層２及びソースとなる。n+拡散層３の深さxjは約0.
25μｍ、EPROMセルの実効ゲート長は0.8μｍ（ゲート長
1.2μｍ）である。
厚300Åの第１ゲート酸化膜４、膜厚3000Åの第１の多
結晶シリコン層５、その多結晶シリコン５上に膜厚400
Åのシリコン酸化膜６、更に、その上に膜厚3000Åの第
２の多結晶シリコン層７からなるEPROMセルとセルフア
ライン技術を用いて形成する。また、ドレインとなるn+
拡散層２及びソースとなる。n+拡散層３の深さxjは約0.
25μｍ、EPROMセルの実効ゲート長は0.8μｍ（ゲート長
1.2μｍ）である。
第７図にこの方法で書込み消去を繰り返し行った場合
の閾値電圧VTの変化を示す。
の閾値電圧VTの変化を示す。
この図より明らかなように、書換え回数が増す毎に、
書込み後の閾値電圧VTAと消去後の閾値電圧VTIの差は狭
くなっていく。この場合の書換え可能回数は、読出し回
路にも依存するが、数100回から1000回程度である。
書込み後の閾値電圧VTAと消去後の閾値電圧VTIの差は狭
くなっていく。この場合の書換え可能回数は、読出し回
路にも依存するが、数100回から1000回程度である。
（発明が解決しようとする課題） しかしながら、以上述べた従来のアバランシェ電流を
利用した消去方法では書換え可能回数が数100回〜1000
回程度と少なく、しかも大電流（約100μA/bit）が流れ
るため、5V単一電源を用いることは不可能であるという
問題点があった。
利用した消去方法では書換え可能回数が数100回〜1000
回程度と少なく、しかも大電流（約100μA/bit）が流れ
るため、5V単一電源を用いることは不可能であるという
問題点があった。
本発明は、以上述べた書換え可能回数が少なく、大電
流が流れるといった問題点を除去し、トンネル電流を利
用した半導体記憶装置のデータ消去方法を提供すること
を目的とする。
流が流れるといった問題点を除去し、トンネル電流を利
用した半導体記憶装置のデータ消去方法を提供すること
を目的とする。
（課題を解決するための手段） 本発明は、上記目的を達成するために、コントロール
ゲートとフローティングゲートを有するMOS型トランジ
スタを記憶単位とする半導体記憶装置のデータ消去方法
において、前記MOS型トランジスタのドレイン13、ソー
ス14を形成する何れか一方の拡散層から基板に電流が流
れないように一方の拡散層をフローティングにし、前記
MOS型トランジスタのコントロールゲート18を接地し、
前記MOS型トランジスタの他方の拡散層と基板間にアバ
ランシェ電流が流れることを阻止する電圧を印加し、前
記フローティングゲート16に蓄えられた電位を除去する
ようにしたものである。
ゲートとフローティングゲートを有するMOS型トランジ
スタを記憶単位とする半導体記憶装置のデータ消去方法
において、前記MOS型トランジスタのドレイン13、ソー
ス14を形成する何れか一方の拡散層から基板に電流が流
れないように一方の拡散層をフローティングにし、前記
MOS型トランジスタのコントロールゲート18を接地し、
前記MOS型トランジスタの他方の拡散層と基板間にアバ
ランシェ電流が流れることを阻止する電圧を印加し、前
記フローティングゲート16に蓄えられた電位を除去する
ようにしたものである。
また、コントロールゲートとフローティングゲートを
有し、かつ基板内に形成されたウェル上に形成されてい
るMOS型トランジスタを記憶単位とする半導体記憶装置
のデータ消去方法において、前記MOS型トランジスタの
ドレイン13、ソース14を形成する何れか一方の拡散層か
らウェル12に電流が流れないように一方の拡散層をフロ
ーティングにし、前記MOS型トランジスタのコントロー
ルゲート18を接地し、前記MOS型トランジスタの他方の
拡散層とＰウェル12間にアバランシェ電流が流れること
を阻止する電圧を印加し、前記フローティングゲート16
に蓄えられた電位を除去するようにしたものである。
有し、かつ基板内に形成されたウェル上に形成されてい
るMOS型トランジスタを記憶単位とする半導体記憶装置
のデータ消去方法において、前記MOS型トランジスタの
ドレイン13、ソース14を形成する何れか一方の拡散層か
らウェル12に電流が流れないように一方の拡散層をフロ
ーティングにし、前記MOS型トランジスタのコントロー
ルゲート18を接地し、前記MOS型トランジスタの他方の
拡散層とＰウェル12間にアバランシェ電流が流れること
を阻止する電圧を印加し、前記フローティングゲート16
に蓄えられた電位を除去するようにしたものである。
（作 用） 本発明によれば、第１図に示すように、フローティン
グゲート16下の酸化膜15の膜厚を、例えば120Åと従来
の酸化膜４の膜厚300Åに比して薄く形成し、かつNMOS
EPROMのセルはゲート18をグランドにし、ソース14及び
Ｎ型半導体基板11をフローティングの状態にして、ドレ
イン13とＰウェル12とに、同時に12.75Vのパルスを10ms
ec印加することにより、データの消去を行う。
グゲート16下の酸化膜15の膜厚を、例えば120Åと従来
の酸化膜４の膜厚300Åに比して薄く形成し、かつNMOS
EPROMのセルはゲート18をグランドにし、ソース14及び
Ｎ型半導体基板11をフローティングの状態にして、ドレ
イン13とＰウェル12とに、同時に12.75Vのパルスを10ms
ec印加することにより、データの消去を行う。
（実施例） 以下、本発明の実施例について図面を参照しながら詳
細に説明する。
細に説明する。
第１図は本発明の実施例を示すNMOS EPROMセルの断面
図である。
図である。
この図において、11はＮ型シリコン基板、12はその基
板11内に形成されたＰウェル（well）、13,14はそれぞ
れドレイン、ソースとなるN+拡散層、15は第１ゲート酸
化膜、16はフローティングゲートとなる第１ポリシリコ
ン層、17はポリシリコン上酸化膜、18はコントロールゲ
ートとなる第２ポリシリコン層である。
板11内に形成されたＰウェル（well）、13,14はそれぞ
れドレイン、ソースとなるN+拡散層、15は第１ゲート酸
化膜、16はフローティングゲートとなる第１ポリシリコ
ン層、17はポリシリコン上酸化膜、18はコントロールゲ
ートとなる第２ポリシリコン層である。
なお、ポリシリコン上酸化膜17の代わりに、シリコン
酸化膜とシリコン窒化膜の積層膜を用いるようにしても
よい。また、第１酸化膜15の膜厚は120Å、第１ポリシ
リコン層16の膜厚は3000Å、ポリシリコン上酸化膜17の
膜厚は400Å、第２ポリシリコン層18の膜厚は3000Åで
ある。
酸化膜とシリコン窒化膜の積層膜を用いるようにしても
よい。また、第１酸化膜15の膜厚は120Å、第１ポリシ
リコン層16の膜厚は3000Å、ポリシリコン上酸化膜17の
膜厚は400Å、第２ポリシリコン層18の膜厚は3000Åで
ある。
ここで、EPROMセルはセルフアライン技術を用いて形
成する。また、ドレイン及びソースとなるN+拡散層13,1
4の深さxjは約0.25μｍ、EPROMセルの実効ゲート長は0.
7μｍ（ゲート長1.0μｍ）であり、紫外線消去した場合
の初期閾値電圧VTIは、第２図に示すように1.0Vであ
る。
成する。また、ドレイン及びソースとなるN+拡散層13,1
4の深さxjは約0.25μｍ、EPROMセルの実効ゲート長は0.
7μｍ（ゲート長1.0μｍ）であり、紫外線消去した場合
の初期閾値電圧VTIは、第２図に示すように1.0Vであ
る。
次に、このセルのデータ書込みは、第１図（ａ）に示
すように、ゲート電圧Vg＝12.75、Ｖ、ソース14とＰウ
ェル（well）12をグランドにし、ドレイン電圧Vd＝7Vの
パルスを0.1msec印加する。こうして、書込まれたセル
の閾値電圧VTは約6Vとなる。
すように、ゲート電圧Vg＝12.75、Ｖ、ソース14とＰウ
ェル（well）12をグランドにし、ドレイン電圧Vd＝7Vの
パルスを0.1msec印加する。こうして、書込まれたセル
の閾値電圧VTは約6Vとなる。
次に本発明のNMOS EPROMセルのデータ消去方法につい
て第１図（ｂ）を参照しながら説明する。
て第１図（ｂ）を参照しながら説明する。
この図に示されるように、前述したセルのゲートをグ
ランドにし、ソース14をフローティングの状態にして、
ドレイン13とＰウェル（well）12とに、同時に12.75Vの
パルスを10msec印加する。この時、Ｎ型シリコン基板11
はフローティングの状態にしておく。こうして消去され
たセルの閾値電圧VTは、約1.1Vとなる。
ランドにし、ソース14をフローティングの状態にして、
ドレイン13とＰウェル（well）12とに、同時に12.75Vの
パルスを10msec印加する。この時、Ｎ型シリコン基板11
はフローティングの状態にしておく。こうして消去され
たセルの閾値電圧VTは、約1.1Vとなる。
第３図に本発明のNMOS EPROMセルのデータ消去の際の
パルス印加時間と閾値電圧VTの関係を示す。この図にお
いて、VTAは書込み直後の閾値電圧、VTIは紫外線照射後
の初期閾値電圧を示している。
パルス印加時間と閾値電圧VTの関係を示す。この図にお
いて、VTAは書込み直後の閾値電圧、VTIは紫外線照射後
の初期閾値電圧を示している。
この図からも明らかなように、時間10msecで既にVtは
初期閾値電圧VTIとほぼ同じ値である。
初期閾値電圧VTIとほぼ同じ値である。
また、第２図に上記条件で書込み消去を繰り返した時
の閾値電圧VT特性を示す。
の閾値電圧VT特性を示す。
この図に示すように、繰り返し回数100,000サイクル
目（書込み50,000、消去50,000）でも、書込み直後閾値
電圧VTAと消去後初期閾値電圧VTIの差（ウインド）は約
4Vと大きい。
目（書込み50,000、消去50,000）でも、書込み直後閾値
電圧VTAと消去後初期閾値電圧VTIの差（ウインド）は約
4Vと大きい。
第７図には従来の方法で書込み消去を繰り返した時の
閾値電圧VT特性を示しているが、これと、第２図に示す
本発明における書込み消去を繰り返した時の閾値電圧VT
特性とを比較すれば、従来のもの（第７図）において、
1000サイクル目でウインドが4Vを下回るのに対して、本
発明の場合は、100,000サイクル目（書込み50,000、消
去50,000）においても、ウインドが4V以上に保持されて
おり、書換え可能回数が大幅に改善されている。
閾値電圧VT特性を示しているが、これと、第２図に示す
本発明における書込み消去を繰り返した時の閾値電圧VT
特性とを比較すれば、従来のもの（第７図）において、
1000サイクル目でウインドが4Vを下回るのに対して、本
発明の場合は、100,000サイクル目（書込み50,000、消
去50,000）においても、ウインドが4V以上に保持されて
おり、書換え可能回数が大幅に改善されている。
また、第４図は本発明におけるNMOS EPROMセルのデー
タ消去時に流れる電流特性を示している。
タ消去時に流れる電流特性を示している。
この図において、横軸はドレイン及びＰウェル（wel
l）に印加する電圧値Vd、縦軸はドレイン及びゲートで
測定された電流値Id,Igを示している。
l）に印加する電圧値Vd、縦軸はドレイン及びゲートで
測定された電流値Id,Igを示している。
この図から明らかなように、ゲート電流Igとドレイン
電流Idとは等しくなっている。従って、ドレイン−Ｐウ
ェル（well）間に電流が流れることはなく、トンネル電
流のみを利用した消去が達成できる。
電流Idとは等しくなっている。従って、ドレイン−Ｐウ
ェル（well）間に電流が流れることはなく、トンネル電
流のみを利用した消去が達成できる。
これに対し、第８図は従来のデータ消去時に流れる電
流特性を示している。そこで、これと本発明のデータ消
去時の電流特性（前記第４図参照）とを比較すれば、本
発明のデータ消去時の電流量の方が大幅に減少してい
る。つまり、12.75V印加時において、従来の約1/104Aに
減少しているのが明らかである。
流特性を示している。そこで、これと本発明のデータ消
去時の電流特性（前記第４図参照）とを比較すれば、本
発明のデータ消去時の電流量の方が大幅に減少してい
る。つまり、12.75V印加時において、従来の約1/104Aに
減少しているのが明らかである。
以上のように、第１ゲート酸化膜15の膜厚を約120Å
と薄く形成し、ドレイン13とＰウェル12に同電圧を印加
するようにしたので、ドレイン13−Ｐウェル12間に電流
が流れることはなく、トンネル電流のみを利用した消去
を行うことができる。
と薄く形成し、ドレイン13とＰウェル12に同電圧を印加
するようにしたので、ドレイン13−Ｐウェル12間に電流
が流れることはなく、トンネル電流のみを利用した消去
を行うことができる。
また、書換え可能回数は約100,000回と、従来の方法
（1000回程度）に比べて大幅に改善される。そして、消
去時に流れる電流量は約10-10A/bitであり、1Mbitのデ
バイスでも全体で100μＡと非常に少なく、5V単一電源
化も可能である。
（1000回程度）に比べて大幅に改善される。そして、消
去時に流れる電流量は約10-10A/bitであり、1Mbitのデ
バイスでも全体で100μＡと非常に少なく、5V単一電源
化も可能である。
更に、Ｐ型シリコン基板内に形成されたNMOSセルの場
合も、基板−ドレイン間にアバランシェ電流が流れない
ような電圧を印加することにより、前記の場合と同様
に、消去時の電流量を大幅に減少させることができる。
合も、基板−ドレイン間にアバランシェ電流が流れない
ような電圧を印加することにより、前記の場合と同様
に、消去時の電流量を大幅に減少させることができる。
なお、ここではNMOSセルの場合について述べたが、PM
OSセルの場合は、電圧の極性を反転させるだけで適用可
能である。
OSセルの場合は、電圧の極性を反転させるだけで適用可
能である。
第９図は本発明の他の実施例を示すNMOS EPROMセルの
データ消去方法の説明図である。
データ消去方法の説明図である。
この実施例においては、前記した実施例のようにＮ型
シリコン基板のＰウェル（well）中にフローティングゲ
ートタイプのMOSを設けるのに代えて、Ｐ型シリコン基
板21に直接フローティングゲートタイプのMOSを設ける
ようにした点が相違しており、その他は前記した実施例
と同様である。ただし、このように構成した場合には、
このトランジスタ（セル）以外のトランジスタにも影響
を与えることになりかねないので、この点を十分に考慮
して構成する必要がある。
シリコン基板のＰウェル（well）中にフローティングゲ
ートタイプのMOSを設けるのに代えて、Ｐ型シリコン基
板21に直接フローティングゲートタイプのMOSを設ける
ようにした点が相違しており、その他は前記した実施例
と同様である。ただし、このように構成した場合には、
このトランジスタ（セル）以外のトランジスタにも影響
を与えることになりかねないので、この点を十分に考慮
して構成する必要がある。
更に、上記実施例においてはNMOSセルの場合について
述べたが、PMOSセル（図示なし）の場合も、第１図及び
第９図に示した電圧の極性を反転させるだけで適用可能
である。
述べたが、PMOSセル（図示なし）の場合も、第１図及び
第９図に示した電圧の極性を反転させるだけで適用可能
である。
なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
（発明の効果） 以上、詳細に説明したように、本発明によれば、次の
ような効果を奏することができる。
ような効果を奏することができる。
（１） ドレインとＰウェルに同電圧を印加するように
したので、ドレイン−Ｐウェル間に電流が流れることは
なく、トンネル電流のみを利用した消去が実現される。
また、書換え可能回数が約100,000回となり、従来の方
法の1000回程度に比べて大幅に改善することができる。
したので、ドレイン−Ｐウェル間に電流が流れることは
なく、トンネル電流のみを利用した消去が実現される。
また、書換え可能回数が約100,000回となり、従来の方
法の1000回程度に比べて大幅に改善することができる。
（２） 消去時に流れる電流量は約10-10A/bitであり、
1Mbitのデバイスでも全体で100μＡと非常に少なく、5V
単一電源化も可能である。
1Mbitのデバイスでも全体で100μＡと非常に少なく、5V
単一電源化も可能である。
第１図は本発明の実施例を示すNMOS EPROMセルの断面
図、第２図はそのNMOS EPROMセルの書込み消去の繰り返
し回数対閾値電圧特性図、第３図はそのNMOS EPROMセル
の消去時間対閾値電圧特性図、第４図はそのNMOS EPROM
セルの消去時のドレイン電圧対ゲート電流・ドレイン電
流特性図、第５図は従来のNMOS EPROMのデータ消去方法
を示す工程図、第６図はそのNMOS EPROMの構成図、第７
図は従来のNMOS EPROMセルの書込み消去の繰り返し回数
対閾値電圧特性図、第８図は従来のNMOS EPROMセルの消
去時のドレイン電圧対ゲート電流・ドレイン電流特性
図、第９図は本発明の他の実施例を示すNMOS EPROMセル
のデータ消去方法の説明図である。 11……Ｎ型シリコン基板、12……Ｐウェル（well）、13
……ドレイン（N+拡散層）、14……ソース（N+拡散
層）、15……第１ゲート酸化膜、16……フローティング
ゲート（第１ポリシリコン層）、17……ポリシリコン上
酸化膜、18……コントロールゲート（第２ポリシリコン
層）、21……Ｐ型シリコン基板。
図、第２図はそのNMOS EPROMセルの書込み消去の繰り返
し回数対閾値電圧特性図、第３図はそのNMOS EPROMセル
の消去時間対閾値電圧特性図、第４図はそのNMOS EPROM
セルの消去時のドレイン電圧対ゲート電流・ドレイン電
流特性図、第５図は従来のNMOS EPROMのデータ消去方法
を示す工程図、第６図はそのNMOS EPROMの構成図、第７
図は従来のNMOS EPROMセルの書込み消去の繰り返し回数
対閾値電圧特性図、第８図は従来のNMOS EPROMセルの消
去時のドレイン電圧対ゲート電流・ドレイン電流特性
図、第９図は本発明の他の実施例を示すNMOS EPROMセル
のデータ消去方法の説明図である。 11……Ｎ型シリコン基板、12……Ｐウェル（well）、13
……ドレイン（N+拡散層）、14……ソース（N+拡散
層）、15……第１ゲート酸化膜、16……フローティング
ゲート（第１ポリシリコン層）、17……ポリシリコン上
酸化膜、18……コントロールゲート（第２ポリシリコン
層）、21……Ｐ型シリコン基板。
Claims (1)
- 【請求項１】コントロールゲートとフローティングゲー
トを有し、かつ基板内に形成されたウェル上に形成され
ているMOS型トランジスタを記憶単位とする半導体記憶
装置のデータ消去方法において、 （ａ）前記MOS型トランジスタのソース、ドレインを形
成する何れか一方の拡散層からウェルに電流が流れない
ように一方の拡散層をフローティングにし、 （ｂ）前記MOS型トランジスタのコントロールゲートを
接地し、 （ｃ）前記MOS型トランジスタの他方の拡散層とウェル
間にアバランシェ電流が流れることを阻止する電圧を印
加し、前記フローティングゲートに蓄えられた電位を除
去することを特徴とする半導体記憶装置のデータ消去方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-160906 | 1989-06-26 | ||
| JP16090689 | 1989-06-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108772A JPH03108772A (ja) | 1991-05-08 |
| JP2716821B2 true JP2716821B2 (ja) | 1998-02-18 |
Family
ID=15724896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30223389A Expired - Fee Related JP2716821B2 (ja) | 1989-06-26 | 1989-11-22 | 半導体記憶装置のデータ消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716821B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182483A (ja) * | 1991-12-27 | 1993-07-23 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63306598A (ja) * | 1987-06-08 | 1988-12-14 | Hitachi Ltd | 不揮発性メモリセルの消去方式 |
-
1989
- 1989-11-22 JP JP30223389A patent/JP2716821B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03108772A (ja) | 1991-05-08 |
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