JPH0691124B2 - Ｉｃパッケージ - Google Patents
ＩｃパッケージInfo
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- JPH0691124B2 JPH0691124B2 JP23310787A JP23310787A JPH0691124B2 JP H0691124 B2 JPH0691124 B2 JP H0691124B2 JP 23310787 A JP23310787 A JP 23310787A JP 23310787 A JP23310787 A JP 23310787A JP H0691124 B2 JPH0691124 B2 JP H0691124B2
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
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- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は積層型ICパッケージに関し、特にボンディング
装置においてICパッケージ電極の位置検出の際に利用す
るICパッケージ上に設けられた位置検出用パターンに関
するものである。
装置においてICパッケージ電極の位置検出の際に利用す
るICパッケージ上に設けられた位置検出用パターンに関
するものである。
ICチップの集積度が高くなるにつれICチップを搭載する
パッケージの入力端子数は増大する傾向にある。従来、
高集積化するICチップの電極と金属細線で接続されるパ
ッケージ側の電極はボンディング工程上及びパッケージ
の特性上ある一定の寸法以下及びピッチ以下にする事は
出来ない為、パッケージの構造を積層型とし各層毎に第
４図（ａ），（ｂ）の如く電極を配列させることができ
る。第４図（ａ）は平面図、第４図（ｂ）は第４図
（ａ）のＢ−Ｂ部の断面図である。各層はセラミックで
構成され、各電極や位置検出パターンはメタライズ膜で
形成することができる。第４図で平面板の第４層11上に
リング状の第３層10,第２層9,第１層を順次積層してい
る。第３層10には複数の電極41が形成され、その上の第
２層９にも複数の電極４が形成されている。又、上層の
第２層および下層の第３層10にはたがいに同一もしくは
類似形状の位置検出パターン3,3が形成される。ICチッ
プ５は最下層の第４層11上に搭載され、又、下方向に複
数の入出力端子が突出している。
パッケージの入力端子数は増大する傾向にある。従来、
高集積化するICチップの電極と金属細線で接続されるパ
ッケージ側の電極はボンディング工程上及びパッケージ
の特性上ある一定の寸法以下及びピッチ以下にする事は
出来ない為、パッケージの構造を積層型とし各層毎に第
４図（ａ），（ｂ）の如く電極を配列させることができ
る。第４図（ａ）は平面図、第４図（ｂ）は第４図
（ａ）のＢ−Ｂ部の断面図である。各層はセラミックで
構成され、各電極や位置検出パターンはメタライズ膜で
形成することができる。第４図で平面板の第４層11上に
リング状の第３層10,第２層9,第１層を順次積層してい
る。第３層10には複数の電極41が形成され、その上の第
２層９にも複数の電極４が形成されている。又、上層の
第２層および下層の第３層10にはたがいに同一もしくは
類似形状の位置検出パターン3,3が形成される。ICチッ
プ５は最下層の第４層11上に搭載され、又、下方向に複
数の入出力端子が突出している。
子のようなパッケージは製造上まず各層別々に電極パタ
ーンを作成し、電極が配列された各層を重ね合わせ貼り
合わせるという工程を用いている。このとき各層の積層
される際、層間において積層ずれが発生する為各層毎に
位置検出用パターンを２ケ所以上設けておき、ボンディ
ング工程において、このパターンを画像認識装置により
自動的に検出し前もって入力しておいたその層のパター
ンと各電極間の相対的位置データを用いてその層のパッ
ケージの電極の位置を算出し、各層の積層ずれによるボ
ンディングずれを防ぐ様にICチップの電極とパッケージ
電極間のワイヤボンディングを行なう必要があった。と
ころがこの各層毎に用いられる位置検出用パターン３は
同一パターンを用い、しかも各層9,10の位置検出パター
ンがパッケージの同一対角線方向に位置するので、ボン
ディング工程において、各層の位置検出の際パターン検
出範囲の画像（第４図（ｃ））の中で２つ以上の同一パ
ターンが写されてしまう。したがって位置検出を行なう
目的の層以外の他の層のパターンを誤検出してしまいパ
ッケージの電極が実際の位置以外の位置にあたかもある
ものとして算出してしまいボンディングズレ不良が発生
する問題点があった。
ーンを作成し、電極が配列された各層を重ね合わせ貼り
合わせるという工程を用いている。このとき各層の積層
される際、層間において積層ずれが発生する為各層毎に
位置検出用パターンを２ケ所以上設けておき、ボンディ
ング工程において、このパターンを画像認識装置により
自動的に検出し前もって入力しておいたその層のパター
ンと各電極間の相対的位置データを用いてその層のパッ
ケージの電極の位置を算出し、各層の積層ずれによるボ
ンディングずれを防ぐ様にICチップの電極とパッケージ
電極間のワイヤボンディングを行なう必要があった。と
ころがこの各層毎に用いられる位置検出用パターン３は
同一パターンを用い、しかも各層9,10の位置検出パター
ンがパッケージの同一対角線方向に位置するので、ボン
ディング工程において、各層の位置検出の際パターン検
出範囲の画像（第４図（ｃ））の中で２つ以上の同一パ
ターンが写されてしまう。したがって位置検出を行なう
目的の層以外の他の層のパターンを誤検出してしまいパ
ッケージの電極が実際の位置以外の位置にあたかもある
ものとして算出してしまいボンディングズレ不良が発生
する問題点があった。
上述した従来のパッケージの各層位置検出用パターンに
対し本発明は複数のパターン及びそのパターンの配置が
異なるという相違点を有する。
対し本発明は複数のパターン及びそのパターンの配置が
異なるという相違点を有する。
本発明の第１の発明によるICパッケージは、第１の絶縁
層と第２の絶縁層とを積層した積層型のICパッケージに
おいて、前記第１の積層層の所定の位置に形成された第
１の位置検出パターンと、前記第１の絶縁層の前記所定
の位置に対応する前記第２の絶縁層の位置に形成された
第２の位置検出パターンとを有し、前記第１の位置検出
パターンと前記第２の位置検出パターンとが異なる形状
に形成されていることを特徴とし、第２の発明によるIC
パッケージは第１の絶縁層と第２の絶縁層とを積層した
積層型のICパッケージにおいて、前記第１の絶縁層の位
置を検出するための第１の位置検出パターンが前記第１
の絶縁層の第１の位置に形成され、前記第２の絶縁層の
位置を検出するための第２の位置検出パターンが前記第
２の絶縁層の第２の位置であって前記第１の絶縁層の第
１の位置とは対応しない第２の位置に形成され、前記第
２の絶縁層の前記第２の位置に対応する前記第１の絶縁
層の位置には位置検出パターンが存在せず、前記第１の
絶縁層の前記第１の位置に対応する前記第２の絶縁層の
位置には位置検出パターンが存在しないことを特徴とす
る。
層と第２の絶縁層とを積層した積層型のICパッケージに
おいて、前記第１の積層層の所定の位置に形成された第
１の位置検出パターンと、前記第１の絶縁層の前記所定
の位置に対応する前記第２の絶縁層の位置に形成された
第２の位置検出パターンとを有し、前記第１の位置検出
パターンと前記第２の位置検出パターンとが異なる形状
に形成されていることを特徴とし、第２の発明によるIC
パッケージは第１の絶縁層と第２の絶縁層とを積層した
積層型のICパッケージにおいて、前記第１の絶縁層の位
置を検出するための第１の位置検出パターンが前記第１
の絶縁層の第１の位置に形成され、前記第２の絶縁層の
位置を検出するための第２の位置検出パターンが前記第
２の絶縁層の第２の位置であって前記第１の絶縁層の第
１の位置とは対応しない第２の位置に形成され、前記第
２の絶縁層の前記第２の位置に対応する前記第１の絶縁
層の位置には位置検出パターンが存在せず、前記第１の
絶縁層の前記第１の位置に対応する前記第２の絶縁層の
位置には位置検出パターンが存在しないことを特徴とす
る。
次に本発明について図面を参照して説明する。
第１図は本発明における第１の発明の一実施例である。
第４図と同一の機能のところは同一の符号で示してあ
る。パッケージ１の各層毎に12の様に位置検出パターン
Iと形状の異なる13の様な位置検出パターンIIをパッケ
ージの同一対角線方向に互い違いに配置させる。すると
ボンディングのときに第１図（ｂ）の如く位置検出の際
のパターン検出範囲の画像６の上では同一パターンが写
し出されないようにすることができる。このことにより
各層毎のパターン検出時には間違って、他の層のパター
ンを誤検出することが防げる。すなわち各層のたがいに
平面形状で近傍している位置検出パターンは異なる形状
（平面形状パターン）となっている。
第４図と同一の機能のところは同一の符号で示してあ
る。パッケージ１の各層毎に12の様に位置検出パターン
Iと形状の異なる13の様な位置検出パターンIIをパッケ
ージの同一対角線方向に互い違いに配置させる。すると
ボンディングのときに第１図（ｂ）の如く位置検出の際
のパターン検出範囲の画像６の上では同一パターンが写
し出されないようにすることができる。このことにより
各層毎のパターン検出時には間違って、他の層のパター
ンを誤検出することが防げる。すなわち各層のたがいに
平面形状で近傍している位置検出パターンは異なる形状
（平面形状パターン）となっている。
第２図において、本発明における第２の発明の一実施例
を示す。第４図，第１図と同一の機能のところは同じ符
号に示す。各層毎の位置検出に用いるパターン形状は位
置検出パターンII23の１種類しかないが各層毎のパター
ンの配置が異なるパッケージの対角線方向上にある為、
各層の位置検出の際パターン検出範囲の画像６の中では
同一パターンが存在することがなく他の層のパターンを
誤検出することはない。
を示す。第４図，第１図と同一の機能のところは同じ符
号に示す。各層毎の位置検出に用いるパターン形状は位
置検出パターンII23の１種類しかないが各層毎のパター
ンの配置が異なるパッケージの対角線方向上にある為、
各層の位置検出の際パターン検出範囲の画像６の中では
同一パターンが存在することがなく他の層のパターンを
誤検出することはない。
第３図において本発明における第１の発明の他の実施例
を示す。他の図面と同一の機能のところは同一の符号で
示す。34で示す位置検出パターンIIIと33で示す位置検
出パターンIIは同一形状であるが、第３図（ｂ）の２値
化されたパターン検出範囲画像７上では白黒レベルが反
転した形状として写される為実施例１と同様に異なる検
出パターンとして画像処理装置が認識する為他の層の位
置検出パターンを誤認識することはない。
を示す。他の図面と同一の機能のところは同一の符号で
示す。34で示す位置検出パターンIIIと33で示す位置検
出パターンIIは同一形状であるが、第３図（ｂ）の２値
化されたパターン検出範囲画像７上では白黒レベルが反
転した形状として写される為実施例１と同様に異なる検
出パターンとして画像処理装置が認識する為他の層の位
置検出パターンを誤認識することはない。
以上説明したように本発明は形状の異なる複数のパター
ンを積層パッケージの各層毎に取り付けしたり、又は同
一のパターンであっても配置する際に異なるパッケージ
対角線上に位置させる。これにより、位置検出を行なう
層以外の層の位置検出パターンを誤検出することを防ぐ
ことができる為ボンディングずれの発生を防ぐことがで
き歩留りを向上させることができる効果があり従来この
種の不良率が0.5％であったものが０％となった。
ンを積層パッケージの各層毎に取り付けしたり、又は同
一のパターンであっても配置する際に異なるパッケージ
対角線上に位置させる。これにより、位置検出を行なう
層以外の層の位置検出パターンを誤検出することを防ぐ
ことができる為ボンディングずれの発生を防ぐことがで
き歩留りを向上させることができる効果があり従来この
種の不良率が0.5％であったものが０％となった。
第１図（ａ），（ｂ）は本発明における第１の発明の第
１の実施例のパッケージを示す図、第１図（ｂ）は本発
明における第１の発明の一実施例のパッケージをボンデ
ィングするときに各層の位置検出の際に用いるパターン
検出範囲画像を示す図である。 第２図および第３図はそれぞれ本発明における第２の発
明の一実施例および第１の発明の他の実施例を示す図で
ある。 第４図（ａ）は従来のパッケージを示す平面図、第４図
（ｂ）はその断面図を第４図（ｃ）は従来のパッケージ
において各層の位置検出の際に位置検出を行なう層以外
の層のパターンを誤検出する可能性がある２つの同一パ
ターンが存在する画像を示す図である。 １……パッケージ、3,12,13,23,33,34……位置検出パタ
ーン、4,41……電極、５……ICチップ、６……パターン
検出範囲画像、７……２値化されたパターン検出範囲画
像、８……層I、９……層II、10……層III、11……層I
V、12……入出力端子。
１の実施例のパッケージを示す図、第１図（ｂ）は本発
明における第１の発明の一実施例のパッケージをボンデ
ィングするときに各層の位置検出の際に用いるパターン
検出範囲画像を示す図である。 第２図および第３図はそれぞれ本発明における第２の発
明の一実施例および第１の発明の他の実施例を示す図で
ある。 第４図（ａ）は従来のパッケージを示す平面図、第４図
（ｂ）はその断面図を第４図（ｃ）は従来のパッケージ
において各層の位置検出の際に位置検出を行なう層以外
の層のパターンを誤検出する可能性がある２つの同一パ
ターンが存在する画像を示す図である。 １……パッケージ、3,12,13,23,33,34……位置検出パタ
ーン、4,41……電極、５……ICチップ、６……パターン
検出範囲画像、７……２値化されたパターン検出範囲画
像、８……層I、９……層II、10……層III、11……層I
V、12……入出力端子。
Claims (2)
- 【請求項１】第１の絶縁層と第２の絶縁層とを積層した
積層型のICパッケージにおいて、前記第１の積層層の所
定の位置に形成された第１の位置検出パターンと、前記
第１の絶縁層の前記所定の位置に対応する前記第２の絶
縁層の位置に形成された第２の位置検出パターンとを有
し、前記第１の位置検出パターンと前記第２の位置検出
パターンとが異なる形状に形成されていることを特徴と
するICパッケージ。 - 【請求項２】第１の絶縁層と第２の絶縁層とを積層した
積層型のICパッケージにおいて、前記第１の絶縁層の位
置を検出するための第１の位置検出パターンが前記第１
の絶縁層の第１の位置に形成され、前記第２の絶縁層の
位置を検出するための第２の位置検出パターンが前記第
２の絶縁層の第２の位置であって前記第１の絶縁層の第
１の位置とは対応しない第２の位置に形成され、前記第
２の絶縁層の前記第２の位置に対応する前記第１の絶縁
層の位置には位置検出パターンが存在せず、前記第１の
絶縁層の前記第１の位置に対応する前記第２の絶縁層の
位置には位置検出パターンが存在しないことを特徴とす
るICパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23310787A JPH0691124B2 (ja) | 1987-09-16 | 1987-09-16 | Ｉｃパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23310787A JPH0691124B2 (ja) | 1987-09-16 | 1987-09-16 | Ｉｃパッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473733A JPS6473733A (en) | 1989-03-20 |
| JPH0691124B2 true JPH0691124B2 (ja) | 1994-11-14 |
Family
ID=16949884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23310787A Expired - Fee Related JPH0691124B2 (ja) | 1987-09-16 | 1987-09-16 | Ｉｃパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691124B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2790416B2 (ja) * | 1993-08-26 | 1998-08-27 | 沖電気工業株式会社 | アライメントマーク配置方法 |
| US6316735B1 (en) | 1996-11-08 | 2001-11-13 | Ricoh Company, Ltd. | Semiconductor chip mounting board and a semiconductor device using same board |
| JP2007019415A (ja) * | 2005-07-11 | 2007-01-25 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
1987
- 1987-09-16 JP JP23310787A patent/JPH0691124B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6473733A (en) | 1989-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |