KR200302460Y1 - 칩 적층을 위한 위치 인식 패턴이 구비된 반도체 칩 - Google Patents

Abstract

본 고안은 사이즈가 다른 칩간에 적층이 이루어지는 칩 적층형 반도체 패키지에 있어서, 상부 칩에 비해 면적이 큰 하부 칩 상에 상부 칩의 위치 정렬 및 본딩영역 인식을 위한 패턴이 구비되도록 하므로써 장비를 통한 상부 칩 본딩 위치의 인식이 가능하도록하여 칩 적층을 위한 칩 본딩이 정확히 이루어질 수 있도록 한 것이다.

이를 위해, 본 고안은 적어도 2개 이상의 반도체 칩이 순차적으로 적층되어 이루어지되, 하부에 위치하는 반도체 칩에 비해 그위에 위치하는 반도체칩의 면적이 작은 면적을 갖도록 된 칩 적층형 반도체 패키지에 있어서; 상부에 반도체 칩이 올려지는 하부 측의 반도체 칩(2) 상면 중앙부에 상부 칩(1)의 면적에 해당하는 본딩영역을 나타내는 본딩영역 인식용 패턴(5)이 형성되고, 상기 본딩영역 인식용 패턴의 가장자리에는 칩 본딩 장비가 상기 본딩영역 인식용 패턴을 인식하도록 기준점 역할을 하는 기준 패턴(6)이 형성되는 것을 특징으로 한다.

Description

칩 적층을 위한 위치 인식 패턴이 구비된 반도체 칩{semiconductor chip with pattern for recognition of chip bonding position for stacking semiconductor chip }

본 고안은 칩 적층을 위한 위치 인식 패턴이 구비된 반도체 칩에 관한 것으로서, 더욱 상세하게는 칩 적층형 반도체 패키지에 있어서 상부 칩이 올려지는 보다 큰 면적의 하부 칩 상에 상부 칩의 본딩 위치를 장비가 인식가능하도록 하는 칩 본딩 위치 인식용 패턴이 구비되도록 한 것이다.

일반적으로, 최근에는 마더보드(mother board)상에서의 실장 면적을 최소화 하기 위해, 여러 가지 유형의 반도체 장치들이 개발되고 있다.

즉, 하부에 위치하는 반도체 칩 상면의 소정 위치에 또 하나의 칩을 적층한 후 몰딩하여서 된 칩 스택형 패키지, 회로기판 상면에 서로 이웃하도록 몇 개의 반도체 칩을 실장 한 후 이를 몰딩하여 완성되는 MCM(Multi Chip Module), 완성된 단품 패키지와 단품 패키지를 서로 적층하여서 된 패키지등이 개발되고 있다.

도 1은 종래의 칩 적층형 반도체 패키지의 한 예를 나타낸 것으로서, 하부 칩(2)(lower chip) 상면의 소정 위치에 상부 칩(1)(upper chip)이 부착되는 구조를 갖는다.

이와 같은 칩 적층형 반도체 패키지 제조 과정을 개략적으로 설명하면 다음과 같다.

먼저, 다이 패드(7) 상면에 하부 칩(2)을 부착한 후, 상기 하부 칩(2) 상면에 다시 하부 칩(2)에 비해 면적이 작은 상부 칩(1)을 부착한다.

이어, 상기 상부 칩(1) 및 하부 칩(2)의 본딩패드와 인너리드(3)를 골드와이어(4) 등의 전도성 연결부재로서 연결하는 와이어 본딩을 한 후, 상기 상부 칩(1) 및 하부 칩(2) 그리고 와이어(4)가 보호되도록 몰딩수지를 이용하여 몰딩을 행하게 된다.

한편, 칩 적층형 반도체 패키지는 일반적으로 회로 패턴이 디자인된 두 개의반도체 칩을 적층시키는 구조이기 때문에, 하부 칩(2) 상면에 상부 칩(1)을 적층시키는 과정에서 본딩 위치의 정확도가 매우 중요하다.

그러나, 종래의 칩 적층형 반도체 패키지에서는 하부 칩(2) 상면에 상부 칩(1)을 적층하는 과정에서 하부 칩에 대해 상부 칩의 위치가 틀어지는 문제점이 있었다.

그 이유는, 반도체 칩을 정확히 적층시키기 위해서는 하부 칩(2)에 있어서 상부 칩(1)이 안착될 위치를 칩 로딩 장비가 인식할 수 있어야 하는데, 종래의 반도체 칩은 도 2에 나타낸 바와 같이, 반도체 칩 상에 그 위에 적층되는 칩의 안착 위치를 인식할 수 있는 아무런 수단이 구비되어 있지 않기 때문이다.

따라서, 기존의 반도체 칩 적층 공정용 장비를 이용한 칩 스택시에는 작업자가 육안으로 대강 위치를 잡아 하부 칩(2)의 상면에 상부 칩(1)을 올려놓은 상태에서, 현미경을 통하여 다시 위치를 미세 조정하는 방법을 사용하고 있으며, 이 때문에 작업자가 적층되는 반도체 칩을 핸들링하기 곤란할 뿐만 아니라 하부 칩(2)에 대한 상부 칩(1)의 본딩 정확도가 결여되고 칩 적층 작업에 있어서의 일관성을 유지하기가 곤란한 점이 있었다.

요컨대, 기존의 반도체 칩을 이용한 칩 적층시에는 하부 칩(2) 상면의 본딩 위치를 장비가 인식하도록 할 수 없으므로 칩 적층시 발생하는 오차로 인해, 상부 칩(1)이 정확한 본딩 위치에 대해 좌·우 또는 전·후 방향으로 틀어진 상태로 안착되어 본딩되어 된다.

한편, 상기한 바와 같이 하부 칩(2) 상면의 정확한 위치에 상부 칩(1)이 본딩되지 못하게 되고, 이때 발생하는 오차가 클 경우에는 도 1에 나타낸 바와 같이 와이어 본딩을 위한 좌측 간격(D1) 및 우측 간격(D2)이 서로 달라, 와이어 본딩을 위한 디자인이 곤란해지고, 그로 인해 와이어 본딩 작업에 많은 제약이 따르는 문제점이 발생하게 된다.

본 고안은 상기한 제반 문제점을 해결하기 위한 것으로서, 적층형 반도체 패키지를 구성하는 반도체 칩에 있어 상부 칩에 비해 사이즈가 큰 하부 칩 상면에 상기 상부 칩의 위치 정렬 및 본딩영역 인식을 위한 패턴이 구비되도록 하므로써, 장비를 통한 상부 칩의 위치 정렬 및 본딩영역 인식이 가능하도록 하여, 칩 적층을 위한 칩 본딩 및 와이어 본딩이 정확히 이루어질 수 있도록 하는데 그 목적이 있다.

도 1은 종래의 칩 적층형 반도체 패키지 구조를 나타낸 종단면도

도 2는 도 1의 하부 칩을 나타낸 평면도

도 3은 본 고안에 따른 칩 적층형 반도체 패키지 구조를 나타낸 종단면도

도 4는 도 3의 하부 칩을 나타낸 평면도

* 도면의 주요부분에 대한 부호의 설명 *

1:상부 칩 2:하부 칩

3:인너리드 4:와이어

5:본딩영역 인식용 패턴 6:기준 패턴

7:다이 패드

상기한 목적을 달성하기 위해, 본 고안은 적어도 2개 이상의 반도체 칩이 순차적으로 적층되어 이루어지되, 하부에 위치하는 반도체 칩에 비해 그위에 위치하는 반도체칩의 면적이 작은 면적을 갖도록 된 칩 적층형 반도체 패키지에 있어서; 상부에 반도체 칩이 올려지는 하부 측의 반도체 칩 상면 중앙부에 상부 칩의 면적에 해당하는 본딩영역을 나타내는 본딩영역 인식용 패턴이 형성되고, 상기 본딩영역 인식용 패턴의 가장자리에는 칩 본딩 장비가 상기 본딩영역 인식용 패턴을 인식하도록 기준점 역할을 하는 기준 패턴이 형성됨을 특징으로 하는 반도체 칩이 제공된다.

이하, 본 고안의 일 실시예를 첨부도면 도 3 및 도 4를 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 고안에 따른 칩 적층형 반도체 패키지 구조를 나타낸 종단면도이고, 도 4는 도 3의 하부 칩을 나타낸 평면도로서, 본 고안은 사이즈가 다른 적어도 2개 이상의 반도체 칩이 순차적으로 적층되어 이루어지는 칩 적층형 반도체 패키지에 있어서; 상부에 보다 작은 사이즈(즉, 면적)의 반도체 칩이 올려지는 하부 측의 반도체 칩(2)(이하, "하부 칩"이라 한다.) 상에, 상부에 올려지는 반도체 칩(1)(이하, "상부 칩"이라 한다.)의 본딩 위치를 칩 본딩 장비가 인식할 수 있도록 하기 위한 패턴(5),(6)이 형성되어 구성된다.

이 때, 상기 하부 칩(2)의 상면에는 상부 칩(1)의 본딩영역을 인식할 수 있도록 하기 위한 본딩영역 인식용 패턴(5)이 중앙부에 형성되고, 상기 중앙부에 형성된 본딩영역 인식용 패턴(5) 가장자리에는 상부 칩의 위치 정렬시 기준점 역할을 함과 더불어 장비가 본딩영역 인식용 패턴(5)을 인식할 수 있도록 기준점 역할을 하는 기준 패턴(6)이 형성된다.

한편, 상기 본딩영역 인식용 패턴(5) 및 기준 패턴(6)은 반도체 칩의 최상위층에 금속 박막을 입혀서 형성할 수 있으며, 이와 같이 형성된 금속 박막 위에 다시 보호층을 입히는 것이 가능하다.

또한, 상기 패턴(5),(6)은 금속박막이 아닌 일반적인 프린팅(printing)에 의해 형성되어도 무방하다.

즉, 반도체 칩(2) 상면에 위치 인식이 가능한 패턴을 일반적인 프린팅에 작업에 의해 형성하여도 무방함은 물론이다.

이와 같이 구성된 본 고안의 반도체 칩을 이용한 칩 적층형 패키지 제조 과정은 다음과 같다.

먼저, 다이 패드(7) 상면에 하부 칩(2)을 부착한 후, 상기 하부 칩(2) 상면에 다시 하부 칩(2)에 비해 면적이 작은 상부 칩(1)을 부착한다.

이 때, 본 고안에서는 하부 칩(2)상에 형성된 패턴(5),(6)을 통해 본딩 위치를 장비에 인식시킨 다음, 상기 상부 칩(1)을 하부 칩(2) 상부에 적층시키므로써 칩 적층 공정의 본딩 정확도를 높일 수 있다.

즉, 본 고안에서는 본딩 위치 인식용 패턴(5),(6)을 장비에서 인식한 상태에서 작업을 하게 되므로, 하부 칩(2)의 본딩 위치 인식용 패턴을 기준으로 상부 칩(1)이 부착되어 하부 칩(2) 상에 올려지는 상부 칩(1)의 본딩 위치를 매 작업시마다 항상 일정하게 유지할 수 있게 된다.

한편, 상부 칩(1)을 하부 칩(2) 상면에 본딩한 후에는, 상기 상부 칩(1) 및 하부 칩(2)의 본딩패드와 인너리드(3)를 골드와이어(4) 등의 전도성 연결부재로서 연결하는 와이어 본딩을 한 후, 상기 상·하부 칩(1),(2) 및 와이어(4)가 보호되도록 몰딩수지를 이용하여 몰딩을 행하게 된다.

이 때, 본 고안은 장비의 패턴 인식에 의해 칩 적층이 정확히 이루어짐에 따라, 도 3에 나타낸 바와 같이 와이어 본딩을 위한 좌·우측 간격(D)이 동일하여, 와이어 본딩을 위한 디자인이 용이해질 뿐만 아니라, 와이어 본딩시의 작업성이 향상된다.

이상에서와 같이, 본 고안은 칩 적층형 반도체 패키지에 있어서, 하부 칩 상에 상부 칩의 위치 정렬 및 본딩영역 인식을 위한 패턴이 구비되도록 한 것이다.

이에 따라, 본 고안은 하부 칩 상면에 올려지게 되는 상부 칩의 본딩 위치가 장비에 인식되어 칩 적층이 정확히 이루어지게 되므로써, 칩적층을 위한 칩 본딩이 정확히 이루어질 수 있게 된다.

뿐만 아니라, 본 고안은 와이어 본딩을 위한 디자인이 용이하게 이루어지고, 와이어 본딩시의 작업성이 향상되는 효과를 가져오게 된다.

Claims (5)

1. 적어도 2개 이상의 반도체 칩이 순차적으로 적층되어 이루어지되, 하부에 위치하는 반도체 칩에 비해 그위에 위치하는 반도체칩의 면적이 작은 면적을 갖도록 된 칩 적층형 반도체 패키지에 있어서;

   상부에 반도체 칩이 올려지는 하부 측의 반도체 칩 상면 중앙부에 상부 칩의 면적에 해당하는 본딩영역을 나타내는 본딩영역 인식용 패턴이 형성되고,

   상기 본딩영역 인식용 패턴의 가장자리에는 칩 본딩 장비가 상기 본딩영역 인식용 패턴을 인식하도록 기준점 역할을 하는 기준 패턴이 형성됨을 특징으로 하는 반도체 칩.
2. 삭제
3. 제 1 항에 있어서,

   상기 패턴이 반도체 칩의 최상위층에 금속 박막을 소정의 형태로 입혀서 된 것임을 특징으로 하는 칩 적층을 위한 위치 인식 패턴이 구비된 반도체 칩.
4. 제 3 항에 있어서,

   상기 금속 박막 위에 다시 보호층을 입혀 금속 박막이 노출되지 않도록 한 것을 특징으로 하는 적층을 위한 위치 인식 패턴이 구비된 반도체 칩.
5. 제 1 항에 있어서,

   상기 패턴이 프린팅(printing)에 의해 칩 상면에 형성됨을 특징으로 하는 칩 적층을 위한 위치 인식 패턴이 구비된 반도체 칩.