CN100369241C - 四方扁平无接脚型态的晶片封装结构及其工艺 - Google Patents
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Abstract
一种四方扁平无接脚型态的晶片封装结构，主要是由一晶片载板以及至少一晶片所构成。其中，晶片配置于晶片载板的顶面，而晶片载板的底面具有多个四方扁平无接脚型态的导电接脚，例如以阵列的方式排列，以作为晶片载板对外电性连接的I/O接点。此外，晶片载板的顶面还具有多个接合垫，对应连接晶片的焊垫，以构成一打线接合、倒装芯片接合或表面接合型态的晶片封装结构。
Description
技术领域
本发明是有关于一种晶片封装结构及其工艺，且特别是有关于一种四方扁平无接脚(QFN)型态的晶片封装结构及其工艺。
背景技术
半导体工业是近年来发展速度最快的高科技工业之一，随着电子技术的日新月异，高科技电子产业的相继问世，使得更人性化、功能更佳的电子产品不断地推陈出新，并朝向轻、薄、短、小的趋势设计。目前在半导体工艺当中，导线架(lead frame)是经常使用的构装组件之一，而四方扁平封装结构(Quad Flat Package，QFP)又以导线架的接脚型态而区分为：I型接脚的四方扁平封装结构(QFI)、J型接脚的四方扁平封装结构(QFJ)及四方扁平无接脚封装结构(QFN)等。由于四方扁平无接脚封装结构所使用的导线架，其接脚的外端切齐于晶片封装体(chip package)的四端，因此又将此类接脚型态的晶片封装体，称之为四方扁平无接脚型态的晶片封装结构(Quad FlatNo-Lead Chip Package Structure)。由于四方扁平封装结构具有较短的信号传递路径(trace)，且具有较快的信号传递速度等优点，因此一直是低脚位(low pin count)构装型态的主流之一，适用于功率组件之中。
请参考图1A及图1B，其中图1A为公知一种四方扁平无接脚封装结构的剖面图，而图1B绘示对应于图1A的四方扁平无接脚封装结构的下表面的仰视图。如图1A所示，四方扁平无接脚封装结构100包括至少一晶片110、一晶片座120、多个导线130、多个接脚140以及一封胶150。其中，晶片110具有一主动表面112以及对应的一背面114，而晶片110的主动表面112具有多个焊垫116，且晶片110的背面114例如通过一银胶(silver epoxy)118而固定于晶片座120的上表面。此外，晶片110的焊垫116则通过导线130而电性连接至其所对应的接脚140，而封胶150包倒装芯片片110、导线130、晶片座120的上表面以及接脚140的上表面，用以保护晶片110以及导线130。
接着，如图1B所示，晶片座120的下表面以及接脚140的下表面暴露于封胶150的底部，而接脚140的外端切齐于封胶150的四边的侧缘，并呈环状排列于晶片座120的外围，其中接脚140作为晶片封装结构100对外的I/O接点。
值得注意的是，公知所使用的接脚140与晶片座120一体成型于导线架上，而切割之后的导线架形成独立的I/O接脚于晶片座的外围，然而I/O接脚的数目受到晶片座的限制无法有效增加，因此利用此种排列的接脚140其密度无法有效提高，因而影响晶片封装结构100的I/O接点密度。此外，于填入封胶150的工艺中，部分封胶150容易溢流至晶片座120的下表面以及接脚140的下表面，而产生溢胶的现象，由于溢胶不易清除，因而影响晶片封装结构100的封装品质。
发明内容
因此，本发明的目的就是在提供一种四方扁平无接脚的晶片封装结构，用以提高晶片封装结构的I/O接点的密度。
本发明的另一目的是提供一种四方扁平无接脚型态的晶片封装工艺，用以改善公知封胶工艺所产生的溢胶现象，并同时提升晶片封装结构的封装品质。
为达本发明的上述目的，本发明提出一种四方扁平无接脚型态的晶片封装结构，主要是由一晶片载板以及一晶片所构成。其中，晶片配置于晶片载板的顶面，而晶片载板的底面具有多个四方扁平无接脚型态的导电接脚，以作为晶片载板对外电性连接的I/O接点。此外，晶片载板的顶面还具有多个接合垫，对应连接晶片的焊垫，以构成一晶片封装结构。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装结构之其特征是，更包括一层保护层，覆盖于晶片的表面。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装结构之其特征是，晶片载板还具有一层内连线层，配置于接合垫以及导电接脚之间，此内连线层至少具有一导电孔，其两端分别连接上述接合垫之一以及上述导电接脚之一。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装结构之其特征是，晶片是以打线接合的方式与晶片载板电性连接。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装结构之其特征是，晶片是以倒装芯片接合的方式与晶片载板电性连接。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装结构之其特征是，晶片是以表面接合的方式与晶片载板电性连接。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装结构之其特征是，更包括一异方性导电胶，对应连接晶片以及晶片载板。
为达本发明的上述目的，本发明另提出一种四方扁平无接脚的晶片封装工艺，其特征是此工艺至少包括以下步骤。提供一基材；形成多个金属块于此基材上；形成一层内连线层连接上述金属块，此内连线层至少具有一导电孔以及多个接合垫，此导电孔电性连接上述金属块之一以及上述接合垫之一，且上述接合垫位于内连线层的最外层的表面上；配置至少一晶片于内连线层上，此晶片具有多个焊垫，对应连接上述接合垫；以及移除此基材，并暴露出上述金属块的底面。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装工艺之特征，于形成内连线层的步骤中，包括形成至少一层氧化层于上述金属块与接合垫之间，而导电孔贯穿氧化层并连接上述金属块之一以及上述接合垫之一。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装工艺之特征，更包括形成一层保护层覆盖于此晶片。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装工艺之特征，形成上述金属块的方式，包括先形成一层金属层于基材上，接着图案化此金属层以形成金属块于基材上。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装工艺之特征，形成金属层的方式包括电镀金属。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装工艺之特征，形成金属层的方式包括涂布以及贴覆其中之一。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装工艺之特征，图案化此金属层的方式包括先形成一层蚀刻中止层于基材上，接着再形成一层图案化光致抗蚀剂于金属层上，之后进行蚀刻，以定义出这些金属块，最后再去除图案化光致抗蚀剂。
在本发明之一实施例中，此四方扁平无接脚型态的晶片封装工艺之特征，于移除基材的步骤中，更包括移除蚀刻中止层，以暴露出金属块的底部。
为达本发明的上述目的，本发明再提出一种晶圆级的封装结构体，其特征是，此结构体至少包括一基材、多个导电凸块、一层金属内连线层以及至少一晶片。一基材具有多个区块。多个导电凸块配置于基材的每一个区块上。一层金属内连线层连接上述导电凸块，此金属内连线层至少具有一导电孔以及多个接合垫，此导电孔电性连接上述导电凸块之一以及上述接合垫之一，且这些接合垫系位于金属内连线层之最外层的表面上。晶片配置于基材的每一个区块上，此晶片具有多个焊垫，对应连接上述接合垫。
在本发明之一实施例中，此晶圆级的封装结构体之特征是，更包括一层保护层，覆盖于基材的每一个区块上。
在本发明之一实施例中，此晶圆级的封装结构体之特征是，金属内连线层还具有至少一层氧化层，介于上述导电凸块与上述接合垫之间，而导电孔系贯穿氧化层并连接上述金属块之一以及上述接合垫之一。
为达本发明的上述目的，本发明更提出一种晶圆级的晶片封装工艺，其特征是此工艺至少包括下列步骤。提供一基材，基材具有多个区块。形成多个金属块于基材的每一个区块上。形成一层内连线层连接上述金属块，内连线层至少具有一导电孔以及多个接合垫，导电孔电性连接上述金属块之一以及上述接合垫之一，且这些接合垫位于内连线层之最外层的表面上。配置至少一晶片于基材的每一个区块上，晶片具有多个焊垫，对应连接上述接合垫。移除基材，并暴露出这些金属块之底面。
在本发明之一实施例中，此晶圆级的晶片封装工艺之特征是，于形成内连线层的步骤中，包括形成至少一层氧化层于这些金属块与这些接合垫之间，而导电孔贯穿氧化层并连接这些金属块之一以及这些接合垫之一。
在本发明之一实施例中，此晶圆级的晶片封装工艺之特征是，更包括形成一层保护层，覆盖于基材的每一个区块上。
在本发明之一实施例中，此晶圆级的晶片封装工艺之特征是，形成这些金属块的方式，包括先形成一层金属层于基材上，接着图案化金属层以形成这些金属块于基材上。
在本发明之一实施例中，此晶圆级的晶片封装工艺之特征是，形成金属层的方式包括电镀金属。
在本发明之一实施例中，此晶圆级的晶片封装工艺之特征是，形成金属层的方式包括涂布以及贴覆其中之一。
在本发明之一实施例中，此晶圆级的晶片封装工艺之特征是，图案化金属层的方式包括先形成一层蚀刻中止层于基材的每一个区块上，接着再形成一层图案化光致抗蚀剂于金属层上，之后进行蚀刻，以定义出这些金属块，最后再去除图案化光致抗蚀剂。
在本发明之一实施例中，此晶圆级的晶片封装工艺之特征是，于移除基材的步骤中，更包括移除蚀刻中止层，以暴露出金属块的底部。
本发明因采用半导体的封装工艺来形成晶片载板的导电接脚(即金属块)，而这些金属块排列于晶片载板的底面，相较于公知导线架的导脚，本发明的导电接脚的数目将可大于公知导线架的导脚的数目，并可提高晶片封装结构的电气性能。
附图说明
图1A为公知一种四方扁平无接脚封装结构的剖面图。
图1B为对应于图1A的四方扁平无接脚封装结构的下表面的仰视图。
图2A以及图2B为本发明一较佳实施例的一种四方扁平无接脚型态的晶片封装结构的剖面图以及仰视图。
图3A～图3F为一种四方扁平无接脚的晶片封装工艺的流程示意图。
图4A～图4D为一种形成金属块的方法的流程示意图。
100：四方扁平无接脚封装结构
110：晶片
112：主动表面
114：背面
116：焊垫
118：银胶
120：晶片座
130：导线
140：接脚
150：封胶
200：四方扁平无接脚型态的晶片封装结构
210、220：第一、第二晶片
212：异方性导电胶
230：晶片载板
232：接合垫
234：导电接脚
234a：接脚侧面
234b：接脚下表面
236：内连线层
240：保护层
300：基材
302：四方扁平无接脚型态的晶片封装结构
310：金属块
320：氧化层
330：内连线层
332：导电孔
334：导线
336：接合垫
340、342：第一、第二晶片
344：焊垫
346：异方性导电胶
350：保护层
400：基材
402：蚀刻中止层
404：金属层
406：图案化光致抗蚀剂
408：金属块
具体实施方式
请参考图2A以及图2B，其分别为本发明一较佳实施例的一种四方扁平无接脚型态的晶片封装结构的剖面图以及仰视图。此晶片封装结构200主要是由第一晶片210、第二晶片220、一晶片载板230以及一保护层240所构成。其中，第一晶片210以及第二晶片220例如以表面接合(或打线接合、倒装芯片结合)的方式与晶片载板230电性连接，以构成一多晶片封装之集成电路模块。以表面接合的方式为例，第一晶片210以及第二晶片220例如通过异方性导电胶(ACP)212与晶片载板230的接合垫232电性连接。此外，若是利用倒装芯片接合的方式，第一晶片210以及第二晶片220可通过面阵列排列的凸块(未绘示)与晶片载板230的接合垫232电性连接。若是以打线接合的方式，第一晶片210以及第二晶片220的背面先贴附在晶片载板230上，之后再通过金线电性连接至晶片载板230的接合垫232上。
在图2A及图2B中，晶片载板230的顶面具有多个接合垫232，而晶片载板230的底面具有多个导电接脚234，接合垫232与导电接脚234可通过内连线层236而相互连接。此外，这些导电接脚234的下表面234b暴露于晶片载板230的底面，且这些导电接脚232例如以面阵列(9x9，11x11...)的方式排列，故晶片载板230的导电接脚234的数量相对于公知利用导线架的接脚140数量而言来得多，且其排列方式不会受到公知导线架的晶片座120的限制(环状排列)，或是仅能以打线接合的方式与晶片110电性连接，更不会产生公知溢胶的现象。在图2A中，外围的导电接脚234的侧面234a可与晶片封装结构200的侧面切齐，且导电接脚232的数量可依照晶片的多寡来决定，甚至导电接脚232的排列方式可依照晶片排列的实际情状作局部的调整。另外，每一独立分开的导电接脚232皆可作为第一晶片210以及第二晶片220对外连接的I/O接点，以提高晶片的电气性能。
为达到上述的目的，本发明提出一种四方扁平无接脚的晶片封装工艺，请参考图3A～图3F所示的流程示意图。首先参考图3A，上述的晶片封装结构200是以一基材300为基底，此基材300例如是一晶圆，而基材300具有多个区块，每一区块302均有相同的集成电路，且依序形成于基材300上并完成绕线布局。此基材300例如为半导体工艺常用的基底层，例如硅基材或玻璃基材，或是其它结构硬度高的材质者例如金属板或高分子聚合物，均可作为支撑用的基底层。接着，请参考图3B的剖面示意图，形成多个金属块310于基材300的每一区块302的表面上，这些金属块310的材质可为导电性以及导热性良好的金属，例如铜或镍金合金，而这些金属块310可作为上述晶片封装结构200的导电接脚234。
接着，请参考图3C，形成一氧化层320覆盖于金属块310之间以及金属块310的表面上，而氧化层320最常使用的材质例如为二氧化硅，且氧化层320可以物理气相沉积(PVD)的方式，例如蒸镀、溅镀，来控制氧化层320沉积的速度以及所需的厚度。另外，为使氧化层320的表面呈现平坦化的效果，最简易的方式即是利用化学研磨(CMP)机台，以去除氧化层320因阶梯覆盖所造成的凹凸表面，或是利用电浆蚀刻或其它回蚀的方式，来控制氧化层320沉积于基材300上的平坦化效果。
接着，请参考图3D，形成一内连线层330于氧化层320上，且内连线层330通过贯穿于氧化层320的多个导电孔322而连接至金属块310。其中，内连线层330例如由多道微影蚀刻工艺所形成的多条导线334以及多个接合垫336所构成，其中接合垫336位于内连线层330最外层的表面上，而导线334对应连接接合垫336之一以及内连线层330底部的导电孔332，最后连接至金属块310，以构成一信号传递的路径。当然，内连线层330的导线层以及介电层不只有一层，尤其当晶片所需的接合垫336的数目愈多时，导线层与介电层的数量可随之增加，例如4层或6层，或缩小导线的线宽以使接合垫336之间形成微间距排列的阵列结构。最后，这些导电接脚310以及内连线层330可依序形成于基材300的表面上，以作为系统电路的布局，并可先完成电路测试。
接着，请参考图3E，配置第一晶片340以及第二晶片342于基材300的每一区块302的内连线层330上，而第一晶片340以及第二晶片342例如以打线接合或倒装芯片接合或表面接合的方式配置在内连线层330上。在图3E中，第一晶片340以及第二晶片342的焊垫344例如以异方性导电胶(ACP)346或异方性导电薄膜(ACF)而贴附在内连线层330的接合垫336上，以达到多晶片封装的目的。接下来，同样请参考图3E，完成晶片接合工艺之后，通常形成一保护层350将第一晶片340以及第二晶片342加以覆盖，此保护层350可以物理气相沉积的方式，例如以低温磁式溅镀机台来沉积一外观平整的保护层350。
最后，请参考图3F，移除基材300，并保留基材300上方的晶片封装结构302，而其所暴露出的金属块310的底部，则可作为晶片封装结构302对外连接的I/O接点，且这些金属块310即是图2中晶片载板230的四方扁平无接脚型态的导电接脚234。在本实施例中，移除之后的基材300可重复使用，以降低制作成本。此外，当基材300不再重复使用时，可于切割成各自独立的多晶片封装的集成电路模块之后，再将已切割的基材300从模块的底部取下，同样可形成图3F所示的晶片封装结构。
上述图3B所绘示的金属块310，可经由多种方式来形成，请参考图4A～图4D，其为一种形成金属块的方法的流程示意图。图4A中，以披覆或电镀的方式，先形成一金属层404于基材400上，而金属层404与基材400之间还可配置一蚀刻中止层402，例如为铬，接着，在图4B～图4C中，形成一图案化光致抗蚀剂406于金属层404上，之后进行蚀刻以定义出金属块408，而未被图案化光致抗蚀剂406覆盖的金属层404则受到蚀刻，直到完全暴露出金属层404底部的蚀刻中止层402为止，接着图4D中，将图案化光致抗蚀剂406去除。其中，以非等向性蚀刻金属层404所形成的金属块408，其侧面可大致呈垂直表面的效果最佳，而各自独立的金属块408之间的间距可通过蚀刻调整至所需的宽度，以形成后续晶片封装结构所需的I/O接点。另外，在图3F中去除基材的步骤中，还包括移除上述的蚀刻中止层402，并保留蚀刻中止层402以上的晶片封装结构，之后再进行切割，以完成四方扁平无接脚型态的晶片封装工艺。
值得注意的是，公知功率组件系统级封装(System In Package，SIP)是利用印刷电路板(PCB)以及导线架来完成系统级封装，其成本高且合格率不稳。然而，本发明之基材300是以晶圆(wafer)作为基底，并在基材300上完成绕线布局，而这些导电的金属块310以及内连线层330可依序形成于基材300的表面上，以作为系统电路的布局。此外，完成绕线布局之后，基材300上每一区块302的电路均可经过电性测试，并淘汰或修补电性特性不佳的电路，以提高基材300的合格率。接着，将多个功能不同的晶片340、342配置于最上层的电路上，再利用低温磁式溅镀机沉积二氧化硅350作为护层及封胶材质，以完成系统级封装。由于基材300上可同时形成多个系统级的封装结构体，不仅可节省封装成本，并可结合晶圆级的封装技术来完成多晶片封装，进而提高晶片的合格率。
综上所述，本发明所揭露的一种四方扁平无接脚的晶片封装结构及工艺，可改善公知封胶工艺所产生的溢胶现象，并同时提升晶片封装结构的封装品质。此外，此晶片封装结构的金属块的排列方式，可改善公知导线架的接脚仅能分布在晶片的周围的缺点，进而提高晶片封装结构的I/O接点密度，并提升晶片封装结构的电气特性。
Claims (26)
1.一种四方扁平无接脚型态的晶片封装结构，其特征是，该结构至少包括：
一晶片载板，具有一顶面以及一底面，该晶片载板具有多个导电接脚配置于该底面，且该晶片载板还具有多个接合垫配置于该顶面，该些导电接脚与该些接合垫相电性连接，且所述这些导电接脚与所述这些接合垫为彼此独立的组件；以及
至少一晶片，配置于该顶面，并与该晶片载板电性连接。
2.如权利要求1所述的四方扁平无接脚型态的晶片封装结构，其特征是，更包括一层保护层，覆盖于该晶片的表面。
3.如权利要求1所述的四方扁平无接脚型态的晶片封装结构，其特征是，该晶片载板还具有一层内连线层，配置于该些接合垫以及该些导电接脚之间，该内连线层至少具有一导电孔，其两端分别连接该些接合垫之一以及该些导电接脚之一。
4.如权利要求1所述的四方扁平无接脚型态的晶片封装结构，其特征是，该晶片是以打线接合的方式与该晶片载板电性连接。
5.如权利要求1所述的四方扁平无接脚型态的晶片封装结构，其特征是，该晶片是以倒装芯片接合的方式与该晶片载板电性连接。
6.如权利要求1所述的四方扁平无接脚型态的晶片封装结构，其特征是，该晶片是以表面接合的方式与该晶片载板电性连接。
7.如权利要求6所述的四方扁平无接脚型态的晶片封装结构，其特征是，更包括一异方性导电胶，对应连接该晶片以及该晶片载板。
8.一种四方扁平无接脚的晶片封装工艺，其特征是，该工艺至少包括：
提供一基材；
形成多个金属块于该基材上；
形成一层内连线层连接该些金属块，该内连线层至少具有一导电孔以及多个接合垫，该导电孔电性连接该些金属块之一以及该些接合垫之一，且该些接合垫位于该内连线层的最外层的表面上；
配置至少一晶片于该内连线层上，该晶片具有多个焊垫，对应连接该些接合垫；以及
移除该基材，并暴露出该些金属块的底面。
9.如权利要求8所述的四方扁平无接脚的晶片封装工艺，其特征是，于形成该内连线层的步骤中，包括形成至少一层氧化层于该些金属块与该些接合垫之间，而该导电孔贯穿该氧化层并连接该些金属块之一以及该些接合垫之一。
10.如权利要求8所述的四方扁平无接脚的晶片封装工艺，其特征是，更包括形成一层保护层覆盖于该晶片。
11.如权利要求8所述的四方扁平无接脚的晶片封装工艺，其特征是，形成该些金属块的方式，包括先形成一层金属层于该基材上，接着图案化该金属层以形成该些金属块于该基材上。
12.如权利要求11所述的四方扁平无接脚的晶片封装工艺，其特征是，形成该金属层的方式包括电镀金属。
13.如权利要求11所述的四方扁平无接脚的晶片封装工艺，其特征是，形成该金属层的方式包括涂布以及贴覆其中之一。
14.如权利要求11所述的四方扁平无接脚的晶片封装工艺，其特征是，图案化该金属层的方式包括先形成一层蚀刻中止层于该基材上，接着再形成一层图案化光致抗蚀剂于该金属层上，之后进行蚀刻，以定义出该些金属块，最后再去除该图案化光致抗蚀剂。
15.如权利要求14所述的四方扁平无接脚的晶片封装工艺，其特征是，于移除该基材的步骤中，更包括移除该蚀刻中止层，以暴露出该金属块的底部。
16.一种晶圆级的封装结构体，其特征是，该结构体至少包括：
一基材，具有多个区块；
多个导电凸块，配置于该基材的每一该些区块上；
一层金属内连线层，连接该些导电凸块，该金属内连线层至少具有一导电孔以及多个接合垫，该导电孔电性连接该些导电凸块之一以及该些接合垫之一，且该些接合垫系位于该金属内连线层之最外层的表面上；以及
至少一晶片，配置于该基材的每一该些区块上，该晶片具有多个焊垫，对应连接该些接合垫。
17.如权利要求16所述的晶圆级的封装结构体，其特征是，更包括一层保护层，覆盖于该基材的每一该些区块上。
18.如权利要求16所述的晶圆级的封装结构体，其特征是，该金属内连线层还具有至少一层氧化层，介于该些导电凸块与该些接合垫之间，而该导电孔系贯穿该氧化层并连接该些金属块之一以及该些接合垫之一。
19.一种晶圆级的晶片封装工艺，其特征是，该工艺至少包括：
提供一基材，该基材具有多个区块；
形成多个金属块于该基材的每一该些区块上；
形成一层内连线层连接该些金属块，该内连线层至少具有一导电孔以及多个接合垫，该导电孔电性连接该些金属块之一以及该些接合垫之一，且该些接合垫系位于该内连线层之最外层的表面上；
配置至少一晶片于该基材的每一该些区块上，该晶片具有多个焊垫，对应连接该些接合垫；以及
移除该基材，并暴露出该些金属块之底面。
20.如权利要求19所述的晶圆级的晶片封装工艺，其特征是，于形成该内连线层的步骤中，包括形成至少一层氧化层于该些金属块与该些接合垫之间，而该导电孔贯穿该氧化层并连接该些金属块之一以及该些接合垫之一。
21.如权利要求19所述的晶圆级的晶片封装工艺，其特征是，更包括形成一层保护层，覆盖于该基材的每一该些区块上。
22.如权利要求19所述的晶圆级的晶片封装工艺，其特征是，形成该些金属块的方式，包括先形成一层金属层于该基材上，接着图案化该金属层以形成该些金属块于该基材上。
23.如权利要求22所述的晶圆级的晶片封装工艺，其特征是，形成该金属层的方式包括电镀金属。
24.如权利要求22所述的晶圆级的晶片封装工艺，其特征是，形成该金属层的方式包括涂布以及贴覆其中之一。
25.如权利要求22所述的晶圆级的晶片封装工艺，其特征是，图案化该金属层的方式包括先形成一层蚀刻中止层于该基材的每一该些区块上，接着再形成一层图案化光致抗蚀剂于该金属层上，之后进行蚀刻，以定义出该些金属块，最后再去除该图案化光致抗蚀剂。
26.如权利要求25所述的晶圆级的晶片封装工艺，其特征是，于移除该基材的步骤中，更包括移除该蚀刻中止层，以暴露出该金属块的底部。
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| JPH1074859A (ja) * | 1996-08-30 | 1998-03-17 | Matsushita Electric Works Ltd | Ｑｆｎ半導体パッケージ |
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2003
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