JPH0691090B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0691090B2 JPH0691090B2 JP26093686A JP26093686A JPH0691090B2 JP H0691090 B2 JPH0691090 B2 JP H0691090B2 JP 26093686 A JP26093686 A JP 26093686A JP 26093686 A JP26093686 A JP 26093686A JP H0691090 B2 JPH0691090 B2 JP H0691090B2
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- JP
- Japan
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- film
- etching stopper
- refractory
- etching
- semiconductor device
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明の半導体装置の製造方法は、アルミニウム又はア
ルミニウム合金からなる配線膜上に高融点シリサイド膜
又は高融点金属膜を形成する工程と、高融点シリサイド
膜又は高融点金属膜上にエッチングストッパー膜を形成
する工程と、上記工程により形成された配線膜，高融点
シリサイド膜又は高融点金属膜，エッチングストッパー
膜の三層をエッチングして配線パターンを形成する工程
と、前記三層を層間絶縁膜で覆った後、前記エッチング
ストッパー膜に達するスルーホールを形成する工程と、
前記エッチングストッパー膜を除去する工程と、スルー
ホールをCVDメタル法によりタングステンで埋め込む工
程とを有することを特徴としている。
ルミニウム合金からなる配線膜上に高融点シリサイド膜
又は高融点金属膜を形成する工程と、高融点シリサイド
膜又は高融点金属膜上にエッチングストッパー膜を形成
する工程と、上記工程により形成された配線膜，高融点
シリサイド膜又は高融点金属膜，エッチングストッパー
膜の三層をエッチングして配線パターンを形成する工程
と、前記三層を層間絶縁膜で覆った後、前記エッチング
ストッパー膜に達するスルーホールを形成する工程と、
前記エッチングストッパー膜を除去する工程と、スルー
ホールをCVDメタル法によりタングステンで埋め込む工
程とを有することを特徴としている。
このようにCVDメタル法によりタングステンでスルーホ
ールを埋め込むことによりカバレージに優れ、またアル
ミニウム膜上に高融点シリサイド膜又は高融点金属膜を
設けることによりコンタクト抵抗の低い半導体装置を製
造することができる。
ールを埋め込むことによりカバレージに優れ、またアル
ミニウム膜上に高融点シリサイド膜又は高融点金属膜を
設けることによりコンタクト抵抗の低い半導体装置を製
造することができる。
本発明は半導体装置の製造方法に関するものであり、更
に詳しく言えばアルミニウム膜上に高融点シリサイド膜
又は高融点金属膜を有し、タングステンで埋め込まれた
構造のスルーホールを有する半導体装置の製造方法に関
するものである。
に詳しく言えばアルミニウム膜上に高融点シリサイド膜
又は高融点金属膜を有し、タングステンで埋め込まれた
構造のスルーホールを有する半導体装置の製造方法に関
するものである。
従来スルーホールを埋め込む方法としては垂直蒸着法，
バイアススパッタ法,CVDメタル法が知られている。いず
れの方法によっても、配線層間が導通されれば所期の目
的が達成されるが、カバレージが悪い場合には信頼性が
低下する。半導体装置の微細化，高集積化に伴いスルー
ホールの大きさも幅２μｍ以下、あるいは１μｍ以下と
小さくなっている昨今においては、スルーホールの埋め
込み技術は装置の信頼性を左右する重要なものである。
バイアススパッタ法,CVDメタル法が知られている。いず
れの方法によっても、配線層間が導通されれば所期の目
的が達成されるが、カバレージが悪い場合には信頼性が
低下する。半導体装置の微細化，高集積化に伴いスルー
ホールの大きさも幅２μｍ以下、あるいは１μｍ以下と
小さくなっている昨今においては、スルーホールの埋め
込み技術は装置の信頼性を左右する重要なものである。
上記埋め込み方法のうち、垂直蒸着法はカバレージの点
でスパッタ法より優れるが、材料として合金は使えない
欠点がある。また、バイアススパッタ法は、合金も材料
として使用することができるが、カバレージが悪く、ま
たスパッタ時に温度400℃程度,DC200V程度の条件にする
ため、例えばスパッタ材料のアルミニウムとシリコン基
板との間に反応がおこるなどの欠点がある。一方、CVD
メタル法のうち選択的成長を行うことができる方法は、
微細なスルーホールの埋め込み方法として有用である。
アルミニウムやシリコン上に選択的成長を行なえるタン
グステンが現在知られている選択的成長可能なCVDメタ
ル法に適用しうる唯一の材料である。
でスパッタ法より優れるが、材料として合金は使えない
欠点がある。また、バイアススパッタ法は、合金も材料
として使用することができるが、カバレージが悪く、ま
たスパッタ時に温度400℃程度,DC200V程度の条件にする
ため、例えばスパッタ材料のアルミニウムとシリコン基
板との間に反応がおこるなどの欠点がある。一方、CVD
メタル法のうち選択的成長を行うことができる方法は、
微細なスルーホールの埋め込み方法として有用である。
アルミニウムやシリコン上に選択的成長を行なえるタン
グステンが現在知られている選択的成長可能なCVDメタ
ル法に適用しうる唯一の材料である。
このタングステンを用いるCVDメタル法は、WF6を用いて
アルミニウムやAlSi,AlCuなどの合金上にタングステン
を成長させる方法である。この方法によればスルーホー
ルを埋め込むことができるが、抵抗の高いAlFがアルミ
ニウム層とタングステン層の界面に生じてしまう。コン
タクト抵抗を低下させるためにはWSi,TiSi2,MoSi2など
低抵抗，高融点のシリサイド上にタングステンを成長さ
せればシリサイドの保護膜となり、AlとWF6の反応を防
止することができる。
アルミニウムやAlSi,AlCuなどの合金上にタングステン
を成長させる方法である。この方法によればスルーホー
ルを埋め込むことができるが、抵抗の高いAlFがアルミ
ニウム層とタングステン層の界面に生じてしまう。コン
タクト抵抗を低下させるためにはWSi,TiSi2,MoSi2など
低抵抗，高融点のシリサイド上にタングステンを成長さ
せればシリサイドの保護膜となり、AlとWF6の反応を防
止することができる。
しかし、アルミニウム層上に高融点シリサイド膜又は高
融点金属膜を形成しただけでは、スルーホール形成のた
めに通常用いられるフレオン系のガスによって高融点シ
リサイド膜又は高融点金属膜までエッチングされ、AlF
形成防止の機能を果たし得ない。
融点金属膜を形成しただけでは、スルーホール形成のた
めに通常用いられるフレオン系のガスによって高融点シ
リサイド膜又は高融点金属膜までエッチングされ、AlF
形成防止の機能を果たし得ない。
〔発明が解決しようとする問題点〕 本発明はかかる点に鑑みて創作されたものであり、スル
ーホールのコンタクト抵抗が小さく、カバレージ性に優
れる信頼性の高い半導体装置の提供を目的とする。
ーホールのコンタクト抵抗が小さく、カバレージ性に優
れる信頼性の高い半導体装置の提供を目的とする。
本発明は、アルミニウム又はアルミニウム合金からなる
配線膜上に高融点シリサイド膜又は高融点金属膜を形成
する工程と、高融点シリサイド膜又は高融点金属膜上に
エッチングストッパー膜を形成する工程と、上記工程に
より形成された配線膜，高融点シリサイド膜又は高融点
金属膜，エッチングストッパー膜の三層をエッチングし
て配線パターンを形成する工程と、前記三層を層間絶縁
膜で覆った後、前記エッチングストッパー膜に達するス
ルーホールを形成する工程と、前記エッチングストッパ
ー膜を除去する工程と、スルーホールをCVDメタル法に
よりタングステンで埋め込む工程とを有することを特徴
とする。
配線膜上に高融点シリサイド膜又は高融点金属膜を形成
する工程と、高融点シリサイド膜又は高融点金属膜上に
エッチングストッパー膜を形成する工程と、上記工程に
より形成された配線膜，高融点シリサイド膜又は高融点
金属膜，エッチングストッパー膜の三層をエッチングし
て配線パターンを形成する工程と、前記三層を層間絶縁
膜で覆った後、前記エッチングストッパー膜に達するス
ルーホールを形成する工程と、前記エッチングストッパ
ー膜を除去する工程と、スルーホールをCVDメタル法に
よりタングステンで埋め込む工程とを有することを特徴
とする。
前記高融点シリサイド膜又は高融点金属膜は、WF6と配
線膜材料のAl,Al-Si,Al-Cuなどのアルミニウム合金とが
反応してAlFの生成が防止できれば良く、膜厚は500〜10
00Åが適当である。
線膜材料のAl,Al-Si,Al-Cuなどのアルミニウム合金とが
反応してAlFの生成が防止できれば良く、膜厚は500〜10
00Åが適当である。
エッチングストッパー膜は層間絶縁膜のエッチングによ
るスルーホール形成時に同時にエッチングされないよう
な材料、すなわち、層間絶縁膜材料とエッチング選択比
の異なる材料であることが必要である。層間絶縁膜をPS
Gで形成する場合には、エッチングストッパー膜材料は
例えばAl,Al-Si,Al-Cuなどのアルミニウム合金が望まし
い。
るスルーホール形成時に同時にエッチングされないよう
な材料、すなわち、層間絶縁膜材料とエッチング選択比
の異なる材料であることが必要である。層間絶縁膜をPS
Gで形成する場合には、エッチングストッパー膜材料は
例えばAl,Al-Si,Al-Cuなどのアルミニウム合金が望まし
い。
本発明の半導体装置製造方法によれば、高融点シリサイ
ド膜又は高融点金属膜上に層間絶縁膜とエッチング選択
比の異なるエッチングストッパー膜を形成するので、層
間絶縁膜にエッチングによるスルーホール形成時にシリ
サイドまでエッチングされることがない。
ド膜又は高融点金属膜上に層間絶縁膜とエッチング選択
比の異なるエッチングストッパー膜を形成するので、層
間絶縁膜にエッチングによるスルーホール形成時にシリ
サイドまでエッチングされることがない。
また層間絶縁膜のエッチング後に、上記エッチングスト
ッパー膜をエッチングして除いたのち、タングステンで
スルーホールを埋め込む。このときタングステンは高融
点シリサイド膜又は高融点金属膜上に成長するのでコン
タクト抵抗を高くするAlFの生成を防止することができ
る。
ッパー膜をエッチングして除いたのち、タングステンで
スルーホールを埋め込む。このときタングステンは高融
点シリサイド膜又は高融点金属膜上に成長するのでコン
タクト抵抗を高くするAlFの生成を防止することができ
る。
次に図を参照しながら本発明の実施例について説明す
る。第１図（ａ）〜（ｅ）は本発明の実施例に係る半導
体装置の製造方法を説明する図である。
る。第１図（ａ）〜（ｅ）は本発明の実施例に係る半導
体装置の製造方法を説明する図である。
（１）第１図（ａ）において、１はSi基板,2は熱酸化又
はCVDによって形成されたSiO2膜である。SiO2膜２上にA
l配線膜３を0.8μｍ厚，WSi2で高融点シリサイド膜又は
高融点金属膜４を700Å厚,Al-Siでエッチングストッパ
ー膜５を1000Å厚に連続スパッタ法で形成する。
はCVDによって形成されたSiO2膜である。SiO2膜２上にA
l配線膜３を0.8μｍ厚，WSi2で高融点シリサイド膜又は
高融点金属膜４を700Å厚,Al-Siでエッチングストッパ
ー膜５を1000Å厚に連続スパッタ法で形成する。
（２）次に配線パターンに従って配線膜3,高融点シリサ
イド膜又は高融点金属膜4,エッチングストッパー膜５の
３層を順次Cl-系，フレオン系，Cl-系の反応性イオンエ
ッチングによりエッチングする（第１図（ｂ））。
イド膜又は高融点金属膜4,エッチングストッパー膜５の
３層を順次Cl-系，フレオン系，Cl-系の反応性イオンエ
ッチングによりエッチングする（第１図（ｂ））。
（３）CVDによってPSG層間絶縁膜６を成長させる（第１
図（ｃ））。なお、SiO系樹脂で平坦化も行う。
図（ｃ））。なお、SiO系樹脂で平坦化も行う。
（４）レジストマスクでフレオン系ガスの反応性イオン
エッチングによりエッチングストッパー膜５に達するス
ルーホールを形成する（第１図（ｄ））。
エッチングによりエッチングストッパー膜５に達するス
ルーホールを形成する（第１図（ｄ））。
（５）次にＷの選択成長前処理としてCl-系のプラズマ
エッチングを行って工程（４）で形成したスルーホール
下のエッチングストッパー膜５を除去し、その後連続し
てWF6ガスを用いてCVDメタル法によりスルーホール中に
Ｗ膜を成長させる（第１図（ｅ））。
エッチングを行って工程（４）で形成したスルーホール
下のエッチングストッパー膜５を除去し、その後連続し
てWF6ガスを用いてCVDメタル法によりスルーホール中に
Ｗ膜を成長させる（第１図（ｅ））。
なおエッチングストッパー膜５の除去は、リン酸，アル
カリ水溶液などによるウェット・エッチング,CVDの前処
理としてCVD装置の中でプラズマによるエッチングで行
ってもよい。
カリ水溶液などによるウェット・エッチング,CVDの前処
理としてCVD装置の中でプラズマによるエッチングで行
ってもよい。
（６）つづいて第２配線膜としてAlを0.8μｍ厚にスパ
ッタ法にスパッタ法により形成する。
ッタ法にスパッタ法により形成する。
本発明の実施例のコンタクト抵抗は10-9〜10-8Ωcm2で
あり、高融点シリサイド膜又は高融点金属膜4,エッチン
グストッパー膜５を形成しない他は実施例と同様の工程
により形成した従来例のコンタクト抵抗は10-7Ωcm2で
あった。
あり、高融点シリサイド膜又は高融点金属膜4,エッチン
グストッパー膜５を形成しない他は実施例と同様の工程
により形成した従来例のコンタクト抵抗は10-7Ωcm2で
あった。
以上のように本発明の半導体装置の製造方法によれば、
CVDメタル法によってスルーホールのタングステン埋め
込みを行うので、カバレージ性が良好となり、コンタク
ト抵抗も低くなる。
CVDメタル法によってスルーホールのタングステン埋め
込みを行うので、カバレージ性が良好となり、コンタク
ト抵抗も低くなる。
本発明によればAlとWF6が反応しコンタクト抵抗を高く
するAlFが生成するのを高融点シリサイド膜又は高融点
金属膜によって防止するため、スルーホールをアルミニ
ウム又はアルミニウム合金で埋めた場合とほぼ同等の低
コンタクト抵抗となる。
するAlFが生成するのを高融点シリサイド膜又は高融点
金属膜によって防止するため、スルーホールをアルミニ
ウム又はアルミニウム合金で埋めた場合とほぼ同等の低
コンタクト抵抗となる。
更に、アルミニウム蒸着をはじめとする他のスルーホー
ル埋め込み方法によっては得られない優れたカバレージ
性をCVD法によって保証することができる。
ル埋め込み方法によっては得られない優れたカバレージ
性をCVD法によって保証することができる。
以上本発明の方法で製造した半導体装置は信頼性，高速
応答性に優れる。
応答性に優れる。
第１図（ａ）〜（ｅ）は本発明の実施例に係る半導体装
置の製造方法を説明する断面図である。 （符号の説明） １……Si基板、 ２……SiO2膜、 ３……Al配線膜、 ４……高融点シリサイド膜又は高融点金属膜、 ５……エッチングストッパー膜、 ６……PSG層間絶縁膜、 ７……タングステンで埋め込んだスルーホール。
置の製造方法を説明する断面図である。 （符号の説明） １……Si基板、 ２……SiO2膜、 ３……Al配線膜、 ４……高融点シリサイド膜又は高融点金属膜、 ５……エッチングストッパー膜、 ６……PSG層間絶縁膜、 ７……タングステンで埋め込んだスルーホール。
Claims (2)
- 【請求項１】アルミニウム又はアルミニウム合金からな
る配線膜上に高融点シリサイド膜又は高融点金属膜を形
成する工程と、 前記高融点シリサイド膜又は高融点金属膜上にエッチン
グストッパー膜を形成する工程と、 上記工程により形成された配線膜，高融点シリサイド膜
又は高融点金属膜，エッチングストッパー膜の三層をエ
ッチングして配線パターンを形成する工程と、 前記三層を層間絶縁膜で覆った後、前記エッチングスト
ッパー膜に達するスルーホールを形成する工程と、 前記エッチングストッパー膜を除去する工程と、 スルーホールをCVDメタル法によりタングステンで埋め
込む工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】前記層間絶縁膜がPSGであり、エッチング
ストッパー膜がアルミニウム又はアルミニウム合金であ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26093686A JPH0691090B2 (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26093686A JPH0691090B2 (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114236A JPS63114236A (ja) | 1988-05-19 |
| JPH0691090B2 true JPH0691090B2 (ja) | 1994-11-14 |
Family
ID=17354828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26093686A Expired - Fee Related JPH0691090B2 (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691090B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943539A (en) * | 1989-05-09 | 1990-07-24 | Motorola, Inc. | Process for making a multilayer metallization structure |
| JPH039522A (ja) * | 1989-06-07 | 1991-01-17 | Nec Corp | 半導体装置の製造方法 |
| KR100365936B1 (ko) * | 1995-12-20 | 2003-03-03 | 주식회사 하이닉스반도체 | 반도체소자의비아콘택형성방법 |
| KR19990055768A (ko) * | 1997-12-27 | 1999-07-15 | 김영환 | 반도체 소자의 제조방법 |
| US6699777B2 (en) | 2001-10-04 | 2004-03-02 | Micron Technology, Inc. | Etch stop layer in poly-metal structures |
| US7508075B2 (en) | 2003-08-01 | 2009-03-24 | Micron Technology, Inc. | Self-aligned poly-metal structures |
-
1986
- 1986-10-31 JP JP26093686A patent/JPH0691090B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63114236A (ja) | 1988-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |