JPH0689567A - ビデオゲームシステム等において使用するためのプログラマブルプロセッサおよびそれを備えた外部メモリシステム - Google Patents

ビデオゲームシステム等において使用するためのプログラマブルプロセッサおよびそれを備えた外部メモリシステム

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JPH0689567A
JPH0689567A JP5013540A JP1354093A JPH0689567A JP H0689567 A JPH0689567 A JP H0689567A JP 5013540 A JP5013540 A JP 5013540A JP 1354093 A JP1354093 A JP 1354093A JP H0689567 A JPH0689567 A JP H0689567A
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Abstract

(57)【要約】 【目的】 ホスト情報処理システムに着脱自在な外部メ
モリユニットに全面的にプログラマブルなグラフィック
スマイクロプロセッサを組込むこと。 【構成】 ビデオゲームシステムは、ホストビデオゲー
ムシステムと、グラフィックスマイクロプロセッサを内
蔵した差込み可能なビデオゲームカートリッジとで構成
される。ゲームカートリッジはリードオンリーメモリ
（ＲＯＭ）とランダムアクセスメモリ（ＲＡＭ）とを含
む。グラフィックス共同プロセッサはゲームカートリッ
ジに設けられた３−バスアーキテクチャに接続されて動
作し、プログラムＲＯＭ、外部ＲＡＭあるいはそれ自身
の内部キャッシュＲＡＭからのプログラムを実行し、ホ
ストプロセッサに常時アクセス可能であるようにホスト
プロセッサと協動する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は、プログラマブルプロセッサを
内部に組込んだ情報処理装置に関する。より詳細には、
本発明は一部がホスト処理システム例えばビデオゲーム
システムによって実行されるとともにホストシステムの
高速グラフィックス処理能力を向上させるために設計さ
れたプログラマブルマイクロプロセッサによって一部が
実行されるプログラムを格納するプログラムメモリを備
えた着脱自在な外部メモリシステムに関する。
【０００２】
【関連出願の表示】この出願は、“ビデオゲームシステ
ム等において使用するため、キャラクタ変換ハードウェ
アに対する画素を備えたプログラマブルグラフィックス
プロセッサ"と題するサン等の同日出願(米国出願番号０
７／８２７，２０１)に関連している。
【０００３】
【発明の背景と要約】８ビットのマイクロプロセッサと
ビデオゲーム制御デッキに組込まれた付属のディスプレ
イ処理用のサブシステムを備えた従来のビデオゲーム装
置は、８ビット×８ビットのマトリックス型式のゲーム
カートリッジ内にキャラクタを予め格納することおよび
予め格納したこれらキャラクタのプログラム可能な種々
の組合せを用いてスクリーンディスプレイを構成するこ
とによって図形を発生させる。このような従来のビデオ
ゲームシステムは、表示の背景全体を、多数のプレイヤ
制御の移動物体やスプライトと同様に移動させる能力を
有している。
【０００４】従来のこの種システムは、各フレームごと
に回転したり再描画するといった操作されるべき多角形
の組合せからなる移動物体を含む実際に満足できるビデ
オゲームを与えるものではない。このような従来のシス
テムにおいて、８ビットのプロセッサと付属のディスプ
レイ処理回路は、例えば、３次元（以下、「３−Ｄ」と
略称する。）の多角形をベースにした対象物を効率的に
回転させたり、或いは回転物体を３−Ｄタイプの特殊な
効果を発生させるべく適当にスケーリングするために必
要な計算を実行することはできない。本願の発明者は、
高等な図形の処理には、スクリーンを画素×画素を基本
にして更新することおよび複雑な数学的演算をリアルタ
イムで実行することが必要であることを認識しており、
従来のキャラクタに基いたビデオゲーム装置は、このよ
うな処理を実行できないものであった。従来の８ビット
ビデオゲーム装置はスクリーンを画素×画素を基本に高
速で更新することが必要となる他の画像処理を効率的に
実行することもできない。例えば、従来のシステムは３
次元空間において他の表示物体の一部である表示された
多角形上に一つの物体を効率的に配置すること(以後、
テクスチャマッピングという。)ができない。従来の８
ビット機について図形処理能力を改良する試みとして、
より高能力の１６ビットプロセッサを用いたビデオゲー
ムシステムが開発されている。この種の１６ビットプロ
セッサは、高等な図形処理に要求される数学演算を実行
する機能を備えたビデオゲームシステムを提供すること
ができる。かかるシステムは、例えば、より美しい色の
発生およびより優れた分解能を可能とする。この１６ビ
ットのビデオゲーム機は、キャラクタをベースにした或
いはスプライト図形に予め描画できるビデオゲームの広
範囲の実施を可能とするキャラクタベースのシステムで
ある。１６ビットのビデオゲームシステムは、多色の背
景面をその奥方や前方に配置した移動物体とともに高速
で移動させることができる。
【０００５】しかしながら、従来の１６ビットのビデオ
ゲーム機は各フレームごとに変化しなければならない多
角形からなる高等な物体を表示する３−Ｄタイプの特殊
効果を得ることができる進歩したビデオゲームの実際の
実施を可能とするものではない。例えば、フレーム×フ
レームを基本として、拡大したり、縮小する必要がある
多くの物体やスプライトを全体的に回転させる必要があ
るようなゲームは、従来のキャラクタベースの１６ビッ
ト機にあっては実際上実現不可能であった。本発明者
は、全体的な回転や拡大・縮小を要する多角形を基本と
した物体を含んだゲームを実際に可能にするためには、
多角形の辺を引くとともに画素×画素を基本にして、多
角形を基本として物体の内部を適当なデータで満たすこ
とが必要であることを認識している。画素×画素ベース
で実行しなければならないかかるタスクは莫大な処理時
間を要する。従来において、ホストのマイクロプロセッ
サに設けられた実在のアドレスライン数より大きいプロ
グラムメモリアドレス空間を指定することを実際のプロ
セッサにおいて可能とすることにより、ゲーム性をより
一層向上させるために、着脱可能なゲームカートリッジ
の改良が図られてきた。例えば、従来の８ビットシステ
ムでは、メモリバンク切替や他の付加的な機能を実行す
るマルチメモリ制御チップを含むゲームカートリッジが
実用化されている。このようなメモリバンク切替用のチ
ップは、しかしながら、ビデオゲームシステムが前述し
た如き高速の図形処理を行えるようにするというもので
はない。本発明は、前記従来の問題に鑑みてなされたも
のであって、ホストの情報処理システムに接続するため
の着脱自在な外部メモリ装置内に組込んで設計されたプ
ログラマブルグラフィックスマイクロプロセッサを提供
するものである。ある実施態様において、本発明はホス
トビデオゲームシステムとグラフィックスマイクロプロ
セッサを内蔵したビデオゲームカートリッジとを含むビ
デオゲームシステムにおいて実現される。本発明にかか
るグラフィックスマイクロプロセッサおよびビデオゲー
ムシステムはユニークで有利な多くの特徴を有してお
り、以下にいくつかの特徴を説明する。
【０００６】本発明によれば、グラフィックスプロセッ
サはホストのマイクロプロセッサにプラグで接続され
る。処理速度の高速化のため、グラフィックスプロセッ
サはホストマイクロプロセッサと並行に動作する。ある
実施態様では、グラフィックス共同プロセッサが内蔵さ
れたゲームカートリッジは、リードオンリイメモリ(Ｒ
ＯＭ)およびランダムアクセスメモリ(ＲＡＭ)を含んで
いる。本発明のグラフィックス共同プロセッサはそれ自
身の必要性とホストマイクロプロセッサから取込んだデ
ータの間でのメモリトランザクションを仲介する。本グ
ラフィックスプロセッサは、ホストのマイクロプロセッ
トと同時にプログラムを実行することができる(これは
従来のビデオゲームシステムでは実現不可能であっ
た)。本発明のグラフィックス共同プロセッサはゲーム
カートリッジ上に設けた３バス構造に接続されて動作
し、このことは、ＲＡＭおよびＲＯＭカートリッジメモ
リを効率的に使用するためホストおよびカートリッジプ
ロセッサ両方の能力を最適化することによってその有効
利用を可能とする。ユーザが全面的にプログラムするこ
とができる、本発明のグラフィックス共同プロセッサ
は、高速処理が可能なように設計された特定の構造を有
している。インストラクションセットは３−Ｄグラフィ
ックスに関連する演算動作を効率的に実行するように設
計されており、ホストビデオゲームシステムのキャラク
タ配置のディスプレイの個々の画素をプロットするため
に設けられたハードウェアによって実行される特別なイ
ンストラクションを含む。
【０００７】このインストラクションセットの多くのイ
ンストラクションは１マシーンサイクル内で実行され、
プログラムＲＯＭの１バイトに格納されるように設計さ
れている。しかしながら、インストラクションは特殊な
パーパス，プレフィックスインストラクションの採用に
よってより強力なものとなるであろう。インストラクシ
ョンセットは特定の画素ベースのインストラクションを
含んでおり、プログラマの観点からは、ホストシステム
がキャラクタベースであったとしても、個々の画素を指
定できるようにすることによって仮想的なビットマップ
を作り出すことができることを意味する。画素データ
は、グラフィックスプロセッサによって、キャラクタベ
ースの１６ビットホストマシンによって実用されている
フォーマットのキャラクタデータに変換される。したが
って、例えば、プログラマが画素をプロットするため
“ＰＬＯＴ"インストラクションを用いたとしても、関
連するデータがＲＡＭに読み込まれる際に、１６ビット
ホストマシンが利用することができるキャラクタベース
のフォーマットに変換される。画素プロット用のハード
ウェアは、実行されるべき高速３−Ｄタイプのグラフィ
ックス処理を効率的に行えるよう、このインストラクシ
ョンを実行する。本発明のグラフィックス共同プロセッ
サはユニークな“ＣＡＣＨＥ"インストラクションとキ
ャッシュメモリとを含んでおり、これによって、グラフ
ィックス共同プロセッサによって高速で実行されるべき
プログラムＲＯＭに格納されたプログラムインストラク
ションをキャッシュＲＡＭから行なえるようになる。キ
ャッシュインストラクションは高速で実行されるべきプ
ログラムの部分を書くことによって、グラフィックス共
同プロセッサの内部キャッシュＲＡＭからのプログラム
の実行を自動的に開始させる。インストラクションセッ
トは、高等な３−Ｄタイプの図形を有するビデオゲーム
の実行に必要なグラフィックス技術のプログラミングを
助けるように企画された特別のパーパスインストラクシ
ョンを含む。このようなインストラクションとしては、
上述の画素ＰＬＯＴインストラクションと、表示物体の
回転とテクスチァマッピングをより効率的に行えるよ
う、異なるレジスタに格納されたスプライトデータの合
体を可能にするように設計されたＭＥＲＧＥインストラ
クションとがある。
【０００８】特殊なパーパスインストラクションは、ホ
ストマイクロプロセッサと本発明のグラフィックス共同
プロセッサによる並行処理が行えるようにデータをバッ
ファすることを可能にする。例えば、特別のパーパスが
ゲームカートリッジに用いられているＲＯＭの比較的遅
いアクセスタイムを補償するため処理速度を向上させる
のに利用される。この点に関連して、グラフィックスプ
ロセッサは、予め定めた一般のレジスタ(実施例ではレ
ジスタＲ１４)に対する何んらかの照合でＲＯＭからの
データの取込みを自動的に開始させるインストラクショ
ンを使用する。このようなＲＯＭアクセスを行いなが
ら、他のコードの実行が行える。数サイクル後、取込ま
れたデータは利用できるようになる。しかしながら、一
方、プロセッサはそのようなデータを待つ必要がなかっ
たが、むしろ、書き込まれるべきコードの極めて高速の
実行が可能となるように他の仕事を行うことができる。
サブルーチンリンケージを効率よく処理するために、本
発明のグラフィックス共同プロセッサは、サブルーチン
の完了後に実行されるべきインストラクションのアドレ
スをプログラムカウンタＲ１５に完了時にロードするよ
うに操作するＬＩＮＫインストラクションを含む。イン
ストラクションセットは、ＲＡＭストアバックインスト
ラクションを含む。このインストラクションによれば、
データがＲＡＭから読み込まれ、そのデータへのある操
作が行われた後に、グラフィックス共同プロセッサ内の
ＲＡＭコントローラは、最後に使用されたＲＡＭアドレ
スで更新されたデータの再格納操作を開始する。この１
サイクルのストアバックインストラクションは、データ
の塊りを効率的に更新するのに有利に用いられる。
【０００９】本発明のグラフィックス共同プロセッサは
さらに最も重要なバイトが続いている最も重要でないバ
イトを用いて、ＲＡＭから、データを読み出したり、そ
れに書き込むことを自動的に行えるようにするインスト
ラクションを含む。この構成はデータの置き換えをする
必要なしにいずれかのフォーマットで格納されたデータ
の変換性を与えることにおいて、プログラミングの援助
として役立つ。本発明のグラフィックスプロセッサは内
部のプロセッサステータスレジスタを修正することによ
って多数の異なるプロットモードを設定することにして
もよい。かかるモードとしては、各交互の画素が異なる
カラーを含んでいる、プログラム可能なシェーディング
効果を得られるようにするディザモード(dithering mo
de)を含む。他の選択可能なモードは、そのままであれ
ば一つのスプライトで専有されるようなスペースに２つ
のスプライトを格納することを可能にするために高低の
色に対するニブル(nibble)選択を行えるようにする。本
発明は、多くのユニークなハードウェア構成を含む。例
えば、グラフィックス共同プロセッサはワンチップＲＡ
Ｍの使用によって優れた画素データバッファ機能を奏す
る特定目的のプロット回路を含む。このようなデータの
バッファ機能は外部データＲＡＭに対する読出しもしく
は書込みトランザクション量を最小にするとともに表示
された多角形が適当なデータで満たされる速度を向上す
ることができる。前述した如く、レジスタＲ１４へのア
クセスに際して開始される読出しバッファ機能に加え
て、本発明にかかるグラフィックス共同プロセッサは、
後述するマリオ（ＭＡＲＩＯ：Mathematical Argonaut
Rotation Input to Output の略）チップの中央処理ユ
ニットが他のインストラクションをできるだけ高速に実
行できるように、ゲームカートリッジＲＡＭに書込むべ
きデータをバッファする書込みバッファ機能を含む。
【００１０】本発明にかかるグラフィックス共同プロセ
ッサはグラフィックス共同プロセッサとホスト処理シス
テムの両方にアクセス可能な計１６のレジスタＲ０〜Ｒ
１５を含む。レジスタＲ０はあるインストラクションに
おいて明白に区別される必要がなく累算器として機能す
るデフォールトレジスタである。レジスタＲ１５はプロ
グラムカウンタとして機能する。レジスタＲ１４はアク
セスされると自動的にＲＯＭからのデータの取出しを開
始する先に言及したレジスタである。特別のプレフィッ
クスインストラクションをソースおよび／又は行先レジ
スタを定義するのに使用することができる。本発明のグ
ラフィックス共同プロセッサはグラフィックス共同プロ
セッサのレジスタがホストプロセッサにとってアクセス
可能であるようなホスト共同プロセッサと協働する。グ
ラフィックス共同プロセッサに設けられるユニークな３
−バスアーキテクチャーは高度の並行処理機能を与え
る。３−バスは、ホストプロセッサバス、ＲＯＭバスお
よびＲＡＭバスである。これらのバスは物理的に分離さ
れており、同時に使用可能である。各バスは、アドレス
ライン、データラインおよび制御ラインからなる。ホス
トプロセッサバスは、アドレスライン、データラインお
よび制御ラインを含み、グラフィックス共同プロセッサ
内で必要となる広範囲の信号を供給する。本発明にかか
るこのバスアーキテクチャーを用いたグラフィックスプ
ロセッサは、プログラムＲＯＭ、外部ＲＡＭ或いはそれ
自身の内部キャッシュＲＡＭのいずれかからのプログラ
ムを実行することができる。グラフィックス共同プロセ
ッサは種々の仲介モードを用いてホストマイクロプロセ
ッサとのインターフェースを行う。これに関連して、所
定のグラフィックスプロセッサステイタスレジスタ位置
に論理“１"をロードすることによって、ホストプロセ
ッサがゲームカートリッジのＲＯＭおよびＲＡＭへのア
クセスを放棄したことを指示するために、ある仲介モー
ドがホストプロセッサによってセットされる。
【００１１】本発明者は、ホストプロセッサが、ステイ
タスレジスタを適当に設定することによりＲＯＭおよび
ＲＡＭへのアクセスを放棄した状態下においてさえ、ホ
ストプロセッサが中断を処理するためのルートを取り出
すためにＲＯＭへのアクセスを開始することで中断が発
生しうる。このような状態下において、グラフィックス
プロセッサは、プログラムＲＯＭのアドレスの代りに動
作中のＲＡＭのアドレスをホストマイクロプロセッサに
与えるように動作し、ホストプロセッサがそれ自身の内
部ＲＡＭをアクセスすることができるようにしている。
この手法によって、グラフィックス共同プロセッサがプ
ログラムＲＯＭを実行しているときにホストプロセッサ
はプログラムＲＯＭを指定しないようにすることができ
る。ホストプロセッサがカートリッジＲＡＭをアクセス
する必要があるときに、グラフィックス共同プロセッサ
のステイタスレジスタはグラフィックス共同プロセッサ
がＲＡＭをアクセスしえないようにセットされ、これに
よってホストプロセッサは何らかの情報をＲＡＭから得
る必要が生じたときにはアクセスすることができ、その
後、グラフィックス共同プロセッサをＲＡＭへのアクセ
スが可能な状態に切換える。しかしながら、共同プロセ
ッサがカートリッジのＲＯＭおよびＲＡＭをその高速の
処理速度によって可能な最大限度まで利用することが好
ましい。本発明のグラフィックス共同プロセッサはキャ
ラクタデータＲＡＭ内にロードされた画素情報を表示用
のホストプロセッサビデオＲＡＭに効率的に転送するよ
うに設計されている。ビデオＲＡＭは、しかし、カート
リッジバスを介してグラフィックス共同プロセッサに直
接にアクセスされるものではない。前記の転送はホスト
プロセッサの直接メモリアクセス(ＤＭＡ)回路を用いて
行われる。
【００１２】本発明のグラフィックス共同プロセッサは
ホストの情報処理システムからの複数のクロック信号を
受信する。グラフィックス共同プロセッサ内部のタイミ
ングはこれらのクロック信号の一つを用いて制御され
る。本発明の選択的な特徴として、グラフィックス共同
プロセッサ内の回路は、電源オン時のリセットの直後に
構成設定用入力ラインとして用いられる出力アドレスラ
インを介して受信される信号の状態に依存した従来の修
正を考慮して再修正を施すことを可能とすることができ
る。これらアドレスラインに接続されたオプション設定
用レジスタの値はグラフィックス共同プロセッサによっ
て読み取られる。これらの信号は、例えばグラフィック
スプロセッサに用いられているＲＡＭチップのタイプ、
即ち、スタティックＲＡＭ、ダイナミックＲＡＭの別を
定義するのに使用される。本発明のこれらのおよび他の
特徴および利点は、添付の図面を参照した以下の実施例
の詳細な説明によってより明確になるであろう。
【００１３】
【実施例】本発明に係るグラフィックス共同プロセッサ
はニンテンドウ・オブ・アメリカ・インコーポレイテッ
ド（Ｎｉｎｔｅｎｄｏ ｏｆ Ａｍｅｒｉｃａ Ｉｎ
ｃ．）によってスーパーニンテンドウエンターテイメン
トシステム（以下「スーパーＮＥＳ」と略称する。）と
して商業的に販売されている１６ビットビデオゲームシ
ステムと共同する。このスーパーニンテンドウエンター
テイメントシステムは１９９１年４月１０日に出願され
たビデオ処理装置と題するアメリカ合衆国出願、出願番
号０７／６５１，２６５（対応日本出願 特願平１−２
０００７３号：特開平３−６３６９５号）及び１９９１
年８月２６日に出願されたダイレクトメモリアクセス装
置及びそれに使用される外部格納装置と題するアメリカ
合衆国出願、出願番号０７／７４９，５３０（対応日本
出願 特願平２−２２５６７１号：特開平４−１８１２
９１号）に一部が記述されている。これらの出願は参考
文献として、この出願において利用される。しかしなが
ら、本発明はこれらスーパーＮＥＳに関連する出願に限
定されるものではなく、他のビデオゲームシステム或は
ビデオゲーム以外の装置、さらには情報処理装置と一緒
に用いることができる。引用を簡単にする目的でのみ、
本発明の実施例に従ったグラフィックス共同プロセッサ
は、「Mathematical Argonaut Rｏtation Input to Out
put」チップと命名され、以下ではマリオ(ＭＡＲＩＯ）チ
ップと呼ぶ。このマリオチップはビデオゲームカートリ
ッジ内にパッケージされたものとして記述される。しか
しながら、マリオチップがプログラムメモリと同じカー
トリッジケース内に内蔵されることは使用に際してそれ
がプログラムメモリとホスト処理ユニットに接続される
ものである限りさほど本質的なことではない。図１は本
発明の一実施例に従ったビデオゲームカートリッジ外部
メモリシステムを示す。ゲームカートリッジは図１のす
べての要素が搭載されるプリント回路基板（図示せず）
を有している。このカートリッジはスーパーＮＥＳのメ
インコントロールデッキへ及びそこから信号を転送する
ための回路基板の挿入端に配置された接続電極１の配列
を含んでいる。接続電極１の配列はスーパーＮＥＳメイ
ンコントロールデッキ内に配置された嵌合コネクタによ
って受け入れられている。
【００１４】本実施例に従えば、ゲームカートリッジに
組み込まれたマリオチップ（グラフィックス共同プロセ
ッサ）２は１００から１２８ピンの集積回路チップであ
る。マリオチップ２は多くの制御・アドレス及びデータ
信号をホスト処理システム（例えばスーパーＮＥＳ）か
ら受信する。例えばマリオチップ２はピンＰ１１２を経
由してホスト処理システムから２１ＭＨｚのクロック入
力とピンＰ１１７を経由して２１ＭＨｚでありうる（も
しくは他の所定の周波数）システムクロック入力を受信
する。システムクロック入力は、例えばホストＣＰＵメ
モリアクセスのためのメモリタイミング情報をマリオプ
ロセッサに与えるとともにマリオチップ２内のタイミン
グ操作のためのクロック信号を与えるために用いられ
る。マリオチップ２はさらにオプショナルな外部クロッ
ク入力（ピンＰ１１０）を含んでおり、このクロック入
力はホストシステムから受信した２１ＭＨｚより高い周
波クロック率でマリオＣＰＵをドライブするため、マリ
オチップ２を外部水晶発振器４に接続する。ホストＣＰ
Ｕアドレス入力（ＨＡ）はホスト処理システム（例えば
スーパーＮＥＳ ＣＰＵ／ピクチャー処理ユニットＰＰ
Ｕ）のアドレスバスからピンＰ３７ないしＰ６２を経由
してマリオチップ２に接続される。同様に、ホストシス
テムからのデータ入力（ＨＤ）はホストＣＰＵのデータ
バスからピンＰ６５ないしＰ７２を経由してマリオチッ
プ２に接続される。マリオチップ２は、ホストＣＰＵか
ら付加的にメモリリフレッシュ信号ＲＦＳＨ、リセット
信号、リードおよびライトコントロール信号をＰ１１
９、Ｐ１１８、Ｐ１０４及びＰ１０５をそれぞれ経由し
て受信する。マリオチップ２はインタラプトリクエスト
信号ＩＲＱを発生するともに、この信号ＩＲＱをピンＰ
１２０を通してスーパーＮＥＳに送る。例えばホストプ
ログラムＲＯＭ１０のアクセスを開始させるＲＯＭＳＥ
Ｌ信号をピンＰ１０６を介して受信するといったように
他の制御信号をスーパーＮＥＳから受け取る。さらにカ
ートリッジはスーパーＮＥＳの確認用プロセッサと入力
Ｉ、出力Ｏ及びリセットＲのラインを通してデータを交
換する確認用プロセッサ３を備える。確認用プロセッサ
３とゲームカートリッジの認証に使用されるセキュリテ
ィーシステムは参考文献として引用したアメリカ合衆国
特許４，７９９，６３５（対応日本出願 特願昭６０−
１３８６９９号：特開昭６１−２９６４３３号）に示さ
れた形式のものを用いることができる。
【００１５】マリオチップ２はＲＡＭアドレスバス（Ｒ
ＡＭ Ａ）、ＲＡＭアドレスピンＰ７４−Ｐ９１、ＲＡ
Ｍデータバス（ＲＡＭ Ｄ）及びデータピンＰ９３−Ｐ
１００を介してＲＡＭ６及び８に接続されている。これ
らのＲＡＭ６，８としては、ピンＰ９０とＰ９１で接続
された行アドレス及び列アドレスストローブ信号（ＲＡ
Ｓ，ＣＡＳ）を用いて制御されるダイナミックメモリ素
子を用いることができる。１以上のスタティックなＲＡ
ＭをダイナミックＲＡＭに代えて用いることができ、そ
の場合ピンＰ９０とＰ９１は行アドレス及び列アドレス
ストローブ信号なしにアドレス信号をそれぞれの対応す
るＲＡＭに接続する。ライトエネーブル制御信号ＷＥは
ピンＰ１０７を介してＲＡＭ６および８に適当に入力さ
れる。リード及びライト制御信号（Ｒ，Ｗ）はホストＣ
ＰＵによって発生され、ピンＰ１０４及びＰ１０５を介
してマリオチップ２に入力される。これらのリード及び
ライトラインをモニタすることによってマリオチップ２
はスーパーＮＥＳのＣＰＵが実行しようとしているメモ
リアクセス動作の性質を決定することができる。同様
に、ホストシステムからのすべてのアドレス及び制御ラ
インをマリオチップ２によってモニタするようにすれ
ば、ホストＣＰＵが実行しようとしているトラックを維
持することができる。マリオチップ２によって受信され
るＲＯＭ及びＲＡＭアドレス信号はモニタされ、適当な
メモリ装置に通過される。これに関連して、ＲＯＭアド
レスはＲＯＭアドレスバス及びピンＰ２ないしＰ２６を
介してプログラムＲＯＭ１０に入力され、ＲＡＭアドレ
スはピンＰ７４ないしＰ９１を介してＲＡＭ６及び８に
入力される。ホストＣＰＵからのＲＯＭ及びＲＡＭデー
タ入力は、ＲＯＭデータバス及びピンＰ２８−Ｐ３５及
びピンＰ９３ないしＰ１００を介してそれぞれＲＯＭ１
０に適当に入力される。マリオチップ２は前記したＲＯ
ＭおよびＲＡＭに加えて広範囲の異なるメモリデバイス
に接続して使うこともできるということを注意すべきで
ある。例えば、マリオチップ２はＣＤ−ＲＯＭを用いた
ビデオゲームシステムにも有利に適用することができ
る。
【００１６】例えば、図１においてＲＯＭ１０を用いる
代わりにＣＤ−ＲＯＭ（図示せず）をキャラクタデー
タ、プログラムインストラクション、ビデオ、グラフィ
ック及び音データを格納するのに用いることができる。
公知のタイプのＣＤプレーヤー（図示せず）はデータを
アクセスするためのアドレスバスＰ２−Ｐ２６を介して
メモリ・アドレス信号及びデータバスＰ２８−Ｐ３５を
介してインストラクションを受信するため、マリオチッ
プ２に接続される。ＣＤプレーヤー及びＣＤ−ＲＯＭ格
納システムの構造及び動作の詳細は当業者によく知られ
ている。ＣＤ−ＲＯＭ格納方式による１つの利点は情報
１バイト当たりの格納コストを大幅に減少できることで
ある。データは半導体ＲＯＭに格納する場合に比して１
００ないし１０００パーセント減のコストで格納でき
る。しかしながら、ＣＤ−ＲＯＭの場合のメモリ・アク
セス及び読み出し時間は半導体ＲＯＭの場合に比して長
くなる。マリオチップ２は情報が並行に利用できるよう
に少なくとも３つのバスを有するアーキテクチャーを採
用している。この点、図１に示したゲームカートリッジ
ではマリオチップ２はＲＯＭバス（ＲＯＭデータライ
ン、ＲＯＭアドレスライン及び制御ラインを含む）、Ｒ
ＡＭバス（ＲＡＭアドレスライン、ＲＡＭデータライン
及び制御ラインを含む）及びホストプロセッサバス（ホ
ストアドレス、データ及び制御ラインを含む）に接続さ
れる。
【００１７】マリオチップアーキテクチャーはスループ
ットを最適化するために並行処理を可能とする。この点
について、マリオチップ２は３−Ｄグラフィック処理が
効率的に行えるようにＲＡＭに対してさらなるデータを
書き込みながら、かつデータを処理しながらＲＯＭから
データを読み出すことができる。以下に説明するように
マリオチップ２は内部的には１６ビットアーキテクチャ
ーを用いており、さらに８ビットＲＯＭ１０及びＲＡＭ
６，８のチップとインターフェイス可能に設計されてい
る。内部的にはすべての内部データバス及び内部レジス
タは１６ビットである。ＲＯＭ１０からの読み出し及び
ＲＡＭ６，８への書き込みは、バッファーを介して行わ
れ、従ってプログラムの実行はスローダウンされない。
同様にマリオチップ２はＣＤ−ＲＯＭからのインストラ
クション及びグラフィックデータをアクセスすることが
でき、かつホストプロセッサ即ちスーパーＮＥＳ図形処
理ユニット（ＰＰＵ）のビデオＲＡＭへの相続くＤＭＡ
転送のために、その情報をＲＡＭ６，８に書き込む。当
業者であれば、マリオチップ２がＲＡＭの格納及びアク
セス操作をバイパスすることによってＣＤ−ＲＯＭから
のデータ転送を直接にＰＰＵのビデオＲＡＭに行えるよ
うにプログラムすることができることが認識できるであ
ろう。マリオチップ２の極めて高速の処理速度はＣＤ−
ＲＯＭの読み込みアクセス時間が比較的長いにも拘わら
ず図形処理にＣＤ−ＲＯＭ格納方式の実際的な使用を可
能にする。ビデオ及びオーディオデータはＣＤ−ＲＯＭ
に格納する前に公知のデータ圧縮技術を用いて圧縮され
る。データの圧縮及び伸長技術は当業者によく知られて
いる。ＣＤ−ＲＯＭから圧縮データをアクセスした後、
マリオチップ２は従来の図形処理装置よりも遥かに短い
時間で公知のデータ伸長アルゴリズムを用いてデータを
伸長する。マリオチップ２は２１ＭＨｚのクロックで動
作するので、マリオチップ２はＲＡＭ６，８へのデータ
転送に要する所定の時間内に圧縮を完了することができ
る。かくして膨大な量のビデオ及びオーディオデータ
（圧縮された形で）は標準的なＣＤ−ＲＯＭのアクセス
時間内にアクセスされる。しかしながら、比較的長いア
クセスタイムによる影響はマリオチップ２によるデータ
伸長の後にあっては、データ１バイト当たりの実際のア
クセスタイムが十分に減少されるため、最小化される。
伸長を実行するマリオチップ２に対してホストグラフィ
ックスプロセッサ即ちスーパーＮＥＳのＰＰＵ２４は自
由に他の処理を実行することができる。もちろん、実際
の応用に際して速度が実際の問題とならない場合には、
マリオチップ２はＣＤ−ＲＯＭからデータを圧縮されな
い形でアクセスすることができる。
【００１８】カートリッジはスタティックＲＡＭが使用
されている場合には、バッテリーバックアップを備え、
バックアップバッテリー１２は抵抗Ｒを介して公知のバ
ックアップバッテリー回路にスタティックＲＡＭのため
のバックアップ電圧（ＲＳ−ＲＡＭ）及びスタティック
ＲＡＭチップセレクト信号ＲＡＭＣＳを与え、電源がオ
フされた場合にデータのセーブを行なう。付加的にはオ
プション設定用抵抗１６がＲＡＭアドレスバスに接続さ
れる。通常の動作では、マリオチップ２のアドレスライ
ンはＲＡＭ６，８に接続される。しかしながら、リセッ
トもしくは電源オンの操作の間、これらのアドレスライ
ンは所定の電圧ＶＣＣに接続されるか、アースに接続さ
れるかに依存して、ハイもしくはロー信号を発生するた
めの入力ラインとして使用される。この方法で“１”ま
たは“０”が内部マリオチップレジスタ内に適当に読み
込まれる。リセットの後、これらレジスタの設定に依存
してマリオチップ２は多重クロック率、マリオチップ２
が接続されるＲＡＭへのアクセスタイム、マリオチップ
２内における他の操作に使われるべきクロック率等を
（プログラム実行中に）決定する。これらオプション設
定用のレジスタを用いることによって、マリオチップ２
は例えばマリオチップ２のデザインの修正を何ら要する
ことなく、種々のタイプのメモリ装置と共用しうる構成
とすることができる。例えば、ダイナミックＲＡＭ設定
が検出された場合、リフレッシュ信号が適当な時間に印
加される。さらに、オプション設定は例えばプロセッサ
の積算回路が動作してある積算インストラクションを実
行することができるよりも速い速度で、グラフィックス
プロセッサが他のインストラクションを実行しうるよう
な速度に制御するために用いることができる。このよう
にして、遅延された積算の実行を開始することによっ
て、他の残りのインストラクションはそうでなければ不
可能であるような速いクロック率で実行することができ
る（即ちプロセッサは例えば３０ＭＨｚで動作し、一方
オプション設定は積算インストラクションを１５ＭＨｚ
で実行しうるような設定とすることができる）。図２は
図１で示したゲームカートリッジが接続できるように設
定されたホストビデオゲームシステムのブロックダイア
グラムである。図２は例えば、ニンテンドウ・オブ・ア
メリカにより実際に販売されているスーパーＮＥＳを示
している。本発明はしかしながら、図２に示すようなブ
ロックダイアグラムを有するスーパーＮＥＳ関連の応用
やシステムに限定されるものではない。
【００１９】スーパーＮＥＳはそのコントロールデッキ
２０内に１６ビットホストＣＰＵ２２（例えば６５８１
６コンパチブルマイクロプロセッサ）を備えている。Ｃ
ＰＵ２２には１２８Ｋバイトの容量を有するワーキング
ＲＡＭ３２と接続される。ＣＰＵ２２は図形処理ユニッ
ト（ＰＰＵ）２４に接続されており、このユニットは例
えば３２Ｋワードの容量を有するビデオＲＡＭ３０に接
続されている。ＣＰＵ２２は垂直もしくは水平なブラン
キング（帰線）期間の間にＰＰＵ２４を介してビデオＲ
ＡＭ３０とアクセスする。このようにして、ＣＰＵ２２
はＰＰＵ２４がビデオＲＡＭ３０をアクセスしていると
きに、実際のラインスキャン期間以外の期間（すなわち
帰線期間）においてのみＰＰＵ２４を介してビデオＲＡ
Ｍ３０にアクセスすることができる。ＰＰＵ２４はビデ
オＲＡＭ３０からユーザのテレビジョン３６にビデオデ
ィスプレイを生成する。ＣＰＵ２２はワーキングＲＡＭ
２８に接続されたオーディオ処理ユニットＡＰＵ２６に
も接続されている。このＡＰＵ２６は市販されているサ
ウンドチップを用いて構成することができ、ゲームカー
トリッジのＲＯＭ１０に記録されたビデオゲームプログ
ラムによって指定される音を発生する。ＣＰＵ２２はＡ
ＰＵ２６を介してのみ動作ＲＡＭ２８にアクセスするこ
とができる。ＰＰＵ２４とＡＰＵ２６はＲＦ変調ユニッ
ト３４を介してユーザのホームテレビジョンに接続され
る。
【００２０】スーパーＮＥＳ内のビデオＲＡＭ３０には
カートリッジ(ゲームプログラムのみならずゲーム中に
自由に使用されるキャラクタデータをも格納している)
内のプログラムＲＯＭ１０内に格納されたキャラクタデ
ータとがロードされる必要がある。表示されるべき移動
物体例えばスプライト情報やバックグラウンド情報は使
用前にビデオＲＡＭ３０内に存在していなければならな
い。プログラムＲＯＭ１０は１に示すプリント回路基板
のエッジコネクタ１に連結された嵌合コネクタ１８を介
してＣＰＵ２２のホストアドレスおよびデータバスによ
ってアクセスされる。ＰＰＵ２４は共有されたホストＣ
ＰＵのデータおよびアドレスバスおよびコネクタ２３を
介してゲームカートリッジに連結されており、それによ
ってカートリッジに連結されるＰＰＵのデータおよび制
御信号のための経路を与える。ＡＰＵ２６は共有された
ホストＣＰＵのバスおよびオーデオバス２７を介してゲ
ームカートリッジに接続される。ＣＰＵ２２のアドレス
スペースはＲＡＭ、ＲＯＭ１０の位置が０から始まり典
型的には３２キロバイトの複数のセグメントに分割され
るようにマッピングされている。ＲＡＭ、ＲＯＭはＣＰ
Ｕのアドレススペースの約１／２を使用する。ＣＰＵア
ドレススペースの各３２キロバイトセグメント内の先頭
位置は典型的にはワーキングＲＡＭ３２および各種のレ
ジスタを指定するのに利用される。プログラムＲＯＭ１
０は例えば４メガバイトである。スーパーＮＥＳ内にお
いて使用されるＣＰＵ２２はプログラムＲＯＭ１０の全
体をアドレスすることができる。一方マリオチップ２は
１６ビットプログラムカウンタを有しており、したがっ
てプログラムＲＯＭ１０内の３２キロバイトバンク間に
おいて選択するためのバンクレジスタを備えている。実
施例においてマリオチップ２はスーパーＮＥＳのメモリ
マップに対応する２４ビットアドレススペースを有して
いる。このマリオチップは＄００：８０００において始
まる位置にＲＯＭ１０を備えている。また、カートリッ
ジ上のＲＡＭチップ６，８は＄７０：００００位置から
スタートしている。但し、記号「＄」は１６進表示を示
し、上位２桁でバンク番号、下位４桁でアドレスを表
す。
【００２１】カートリッジ上のＲＯＭ１０およびＲＡＭ
６，８は分離されたバス上に存在しているので、それら
はマリオチップ２によって並行にアクセスすることがで
きる。ＲＡＭ６，８はＲＯＭ１０よりも速い速度でアク
セスされることができ、かつマリオチップ２はこの利点
を利用するように設計されている。マリオチップ２はス
ーパーＮＥＳ内にあるいかなるメモリに対してもアクセ
スすることはできない。すなわちワーキングＲＡＭ３２
およびＰＰＵビデオＲＡＭ３０に対してはアクセスしな
い。マリオチップ２によってデータを処理するあるいは
ビットマップ内に描画する時にはデータはマリオカート
リッジＲＡＭチップ６，８内に収納されていなければな
らない。かくして、スーパーＮＥＳのＣＰＵプログラム
とマリオチッププログラムの間で共有されるような変数
はカートリッジＲＡＭチップ６，８内に存在しなければ
ならない。マリオチッププログラムが使用するのに必要
な予め格納されたデータはＲＯＭ１０内に格納すること
ができ、変数はＲＡＭ６，８内に存在する。スーパーＮ
ＥＳプログラムのみに要求される変数はカートリッジＲ
ＡＭ６，８に存在する必要はない。実際このＲＡＭ６，
８はメモリスペースとの関係において余分に存在するの
で優先的な要求度をカートリッジＲＡＭ６，８に与える
ことが有利である。マリオチップが書込むビットマップ
はマリオカートリッジＲＡＭ６，８内に存在しており、
各ビットマップフレームが完全に満たされた時にスーパ
ーＮＥＳの制御下でＰＰＵのビデオＲＡＭ内に転送され
るＤＭＡでありうる。スーパーＮＥＳのＣＰＵ２２はマ
リオチップがあたかも存在していないようにスーパーＮ
ＥＳのコントロールデッキ内のすべての内部ラムに対し
てアクセスすることができる。マリオチップ２はこれら
ＲＡＭをアクセスすることはできず、従ってマリオチッ
プＲＯＭ／ＲＡＭチップとスーパーＮＥＳの内部ＲＡＭ
間で転送されるすべてのデータはＣＰＵ２２自身によっ
て開始されなければならない。データはＣＰＵ２２のプ
ログラミングもしくはＤＭＡ転送を介してブロック移動
される。カートリッジＲＯＭ１０およびＲＡＭ６，８は
全てのゲームプログラム上で通常のごとくマップされて
いる。
【００２２】ＣＰＵ２２はＣＰＵ２２がカートリッジＲ
ＯＭもしくはＲＡＭチップに対して一時的にアクセスで
きるような制御を有している。電源の投入時もしくはリ
セット状態においてマリオチップ２はオフされ、ＣＰＵ
２２はカートリッジＲＯＭおよびＲＡＭチップに対して
全面的にアクセスすることができる。マリオチップがプ
ログラムを実行するためにはＣＰＵ２２のプログラム
が、ＲＯＭおよびＲＡＭチップのいずれか一方好ましく
は両方に対してのアクセスを放棄すること、および与え
られたタスクをマリオチップが利用するまで待つか、も
しくはＣＰＵがあるいくつかのコードを内部ワーキング
ＲＡＭ３２にコピーし、そこで実行させることができ
る。マリオチップはプログラム可能でスーパーＮＥＳの
ＣＰＵ側から読み込みが可能な多数のレジスタを備えて
いる。これらは＄００：３０００から始まるＣＰＵ２２
のメモリマップ内にマップされている。図２に示される
ように、スーパーＮＥＳは多数の制御信号を発生しかつ
受信する。スーパーＮＥＳのＣＰＵ２２がプログラムＲ
ＯＭ１０をアクセスする必要があるときには制御信号Ｒ
ＯＭＳＩＬを発生する。メモリのリフレッシュを開始す
るために、スーパーＮＥＳはリフレッシュ信号ＲＦＳＨ
を発生する。マリオチップ２がある操作を完了したとき
には、スーパーＮＥＳのＣＰＵに備えられたインタラプ
トリクエストラインにインタラプト信号ＩＲＱを送る。
ＣＰＵ２２はさらに読み込みおよび書き込み信号を発生
する。
【００２３】システムのタイミング信号はコントロール
デッキ２０内のタイミング連鎖回路２１から発生され
る。電源オン／リセット信号はメインコントロールデッ
キ２０内において発生されゲームカートリッジに入力さ
れる。スーパーＮＥＳは前記米国特許４,７９９,６３５
にしたがってカートリッジ上の認証処理装置３の入力
Ｉ,出力ＯおよびリセットＲ導体上でデータを交換する
認証処理装置２５をさらに含んでいる。処理装置２５は
米国特許４,７９９,６３５に開示されているように、認
証が成立するまでＣＰＵ２２をリセット状態に保持す
る。スーパーＮＥＳビデオゲームマシンは、図２にブロ
ック状態で示されているが、図式的に図示されているに
過ぎない。ＰＰＵ２４を含むスーパーＮＥＳに関するよ
り詳細なことは、例えば１９９１年４月１０日に出願さ
れたビデオ処理装置と題する出願番号０７／６５１,２
６５の前記米国特許出願に図式的に示されており、この
出願は前述したごとく本願と密接に関連している。スー
パーＮＥＳとゲームカートリッジ間において、情報がど
のように転送されるか等のさらなる詳細は１９９１年８
月２６日に出願された“ダイレクトメモリアクセス装置
（略称「ＤＭＡ」）およびそれに使用される外部格納装
置”と題する出願番号０７／７４９,５３０の前記米国
特許出願および１９９１年１１月１９日に出願された
“画面表示装置およびそれに使用する外部格納ユニッ
ト”と題する出願番号０７／７９３，７３５の米国特許
出願（対応日本出願 特願平２−３１５００４号：特開
平４−１８５０８１号）に開示されており、これらの出
願は本出願の参考文献として引用される。いくつかの応
用においては本発明者は、実際に可能である、より多く
の情報がホストプロセッサＤＭＡ回路を用いて垂直ブラ
ンキング期間に転送される必要があるということを認識
している。その結果として画面サイズがわずかに縮小さ
れる場合でも垂直ブランキング期間を拡張することが望
ましい。このようなやり方で、処理速度および画面の更
新率との関連において顕著な利点が得られる。
【００２４】図３は図１に示したマリオチップおよび他
のカートリッジ構造を格納するゲームカートリッジケー
ス１９のデザインを示す斜視図である。同様に図３は図
２に示したスーパーＮＥＳビデオゲームハードウェアを
格納するためのビデオゲームコントロールデッキ２０を
格納する外部構造の斜視図をも示している。このような
ビデオコントロールデッキ２０およびそれに付属する取
り外し可能なゲームカートリッジ１９のデザインは、Ｔ
Ｖゲームマシンと題する１９９１年８月２３日出願の出
願番号０７／７４８,９３８の米国特許出願（対応日本
出願 実願平３−７４６００号：実開平４−８８９９３
号）の図２から図９に示されており、この出願は、本出
願の参考文献として引用される。図４および図５は、図
１に示されたマリオチップ２のブロックダイヤグラムを
示している。図４および図５に示された各種のバスにつ
いてまず説明すると、インストラクションバスＩＮＳＴ
Ｒはインストラクションコードをマリオチップの各種の
構成要素に伝達する８ビットのバスである。Ｘ,Ｙ,およ
びＺバスは１６ビットのデータバスである。ＨＡバスは
本実施例においては、使用時にスーパーＮＥＳのアドレ
スバスに接続される２４ビットのホストシステムアドレ
スバスである。ＨＤバスは使用に際してスーパーＮＥＳ
のデータバスに接続される８ビットのホストデータバス
である。ＰＣバスはチッププログラムカウンタ(すなわ
ちレジスタブロック７６内のレジスタＲ１５で示され
る)の出力をシステム要素に接続するための１６ビット
のバスである。ＲＯＭ Ａバスは２０ビットのＲＯＭア
ドレスバスである。ＲＯＭ Ｄバスは８ビットのＲＯＭ
データバスである。ＲＡＭ ＡバスはＲＡＭアドレスバ
スである。ＲＡＭＤ−ＩＮバスは８ビットのＲＡＭリー
ドデータバスであり、ＲＡＭＤ−ＯＵＴは８ビットのＲ
ＡＭライトデータバスである。マリオチップ２とスーパ
ーＮＥＳは、マリオチップ２とスーパーＮＥＳ間のデー
タの通過のための主な手段として機能するカートリッジ
ラム６，８を共有している。スーパーＮＥＳはアドレス
およびデータバスＨＡおよびＨＤを介してマリオチップ
２を接続する。マリオチップ２のレジスタ７６はスーパ
ーＮＥＳのアドレスバスＨＡを介してスーパーＮＥＳに
よりアクセスされる。
【００２５】スーパーＮＥＳはマリオチップ２を介して
カートリッジ１９のプログラムＲＯＭ１０およびＲＡＭ
６，８をアクセスする。ＲＯＭコントローラ１０４およ
びＲＡＭコントローラ８８はそれぞれＲＯＭおよびＲＡ
Ｍメモリのアクセスを開始するためにスーパーＮＥＳに
よって発生されたメモリアクセス関連信号を受信する。
たとえば、ＲＡＭ選択信号ＲＡＭＣＳはスーパーＮＥＳ
がＲＡＭを指定しようとしていることを確認するために
マリオチップ２によって使用される。図４と図５に示さ
れたＸ，ＹおよびＺバスはマリオチップ２の内部データ
バスである。ＸバスとＹバスはソースデータバスであ
り、Ｚデータバスはデスティネイションバスである。こ
れらのバスは１６ビットのパラレルデータを搬送する。
マリオチップ２はインストラクションを実行しながらＸ
および／またはＹバスのインストラクションのためのデ
ータおよびＺバスへのデスティネイションデータのソー
スを出力することができる。たとえば、２つのレジスタ
の内容を加算しその結果を第３のレジスタに入力すると
いったインストラクションを実行している間に、演算お
よびロジックユニット(ＡＬＵ)５０はＸおよびＹバスを
介して２つのソースレジスタの内容を受信し、その結果
をＺバス(換言すればブロック７６内の特定のレジスタ
に連結される)に出力する。マリオチップ２内のインス
トラクション解読回路６０によるあるインストラクショ
ンの操作コードの解読から得られる制御信号は、あるＡ
ＤＤ操作を開始するためＡＬＵ５０に接続される。
【００２６】図１に関連して説明したように、マリオチ
ップ２は信号を並行に伝達することができるＲＯＭバ
ス、ＲＡＭバスおよびスーパーＮＥＳホストバスに連結
されている。マリオチップ２はホストシステムが実行し
ている操作を決定するためホストスーパーＮＥＳバスか
ら伝達される制御信号、アドレス信号およびデータ信号
をモニターする。カートリッジＲＯＭバスおよびカート
リッジＲＡＭバスはある与えられた時間にスーパーＮＥ
Ｓの操作が実行されている状態に依存して並行にアクセ
スすることができる。従来のスーパーＮＥＳゲームカー
トリッジにおいては、ＲＡＭとＲＯＭに直接に接続され
ており、その結果ＲＡＭとＲＯＭは並行にデータをアク
セスすることができなかった。本発明の一つの実施態様
によれば、マリオチップは図１に示したように、ＲＯＭ
バスおよびＲＡＭバスをスーパーＮＥＳのバスから物理
的に分離している。マリオチップ２はスーパーＮＥＳバ
ス上に転送されるシグナルをモニターするとともに、時
分割されていないＲＯＭおよびＲＡＭバスを介してＲＯ
ＭチップおよびＲＡＭチップに接続する必要がある信号
を決定する。ＲＯＭバスとＲＡＭバスを分離することに
よって、マリオチップ２はＲＯＭから読み込みかつＲＡ
Ｍへ書き込む動作を同時に実行することができる。この
ような方法によって、マリオチップ２はこのアクセス時
間よりもかなり遅いアクセスタイムを有する安価なＲＯ
Ｍチップを効率的に使用することができ、アクセスする
以前に完了されるべきＲＯＭアクセスを待つ必要がなく
なる。
【００２７】図４に戻って、前記したごとくマリオチッ
プ２は完全にプログラム可能なプロセッサであり、かつ
一つのＡＬＵ５０を備えている。ＡＬＵ５０は乗算器２
６によって処理される乗算処理およびプロットハードウ
ェア５２によって処理される画素プロット操作を除いて
マリオチップ２内で実行されるべきすべての演算機能を
実行することができる。インストラクションデコーダ６
０からのある制御信号を受信すると、ＡＬＵ５０は加算
・減算・排他的オア,シフトおよび他の操作を実行す
る。図４に示されるようにＡＬＵ５０はＸ，Ｙバスから
操作されるべき情報を受信し、インストラクションデコ
ーダ６０から受信した制御信号によってその操作を実行
し、かつその演算の結果をＺバスに出力する。ＡＬＵ５
０は図７に関連してさらに詳細に説明される。マリオチ
ップ２は種々の特徴を備えたビデオゲームが実際に実現
されるよう、効率的に実行されるべき３−Ｄタイプの特
別な効果や他のグラフィックス操作を実行するための特
別な目的のハードウェアを備えることができる。この点
マリオチップ２は、リアルタイムで画素座標系のアドレ
スからスーパーＮＥＳにおいて利用されているキャラク
タマップアドレスへの変換を助けるようなプロットハー
ドウェア５２を備えることができる。より有利なことに
は、マリオチップ２はディスプレイスクリーン上の各画
素の位置を定義するＸＹ座標を特定することによってプ
ログラムすることができる。かくして、グラフィック動
作はプログラマが指定した画素に依存して実行され、フ
ライ上のプロットハードウェア回路５２は画素仕様を適
当にフォーマットされたキャラクタデータに変換する。
キャラクタデータは、その後図２に示すスーパーＮＥＳ
のビデオＲＡＭ３０内の所望の位置に表示のためマップ
される。この方法で、マリオチップのプログラマーは、
スーパーＮＥＳのビデオＲＡＭ３０を、実際にはキャラ
クタマップであったとしても、ビットマップと考えれば
よい。
【００２８】プロットハードウェア５２は特定の画素に
対する表示スクリーン上でのＸおよびＹ座標並びに所定
の色のプログラム可能に選択できかつ、スーパーＮＥＳ
のビデオＲＡＭ３０を駆動するのに用いられる形式のキ
ャラクタデフィニション（定義）に対応するアドレスに
ＸおよびＹ座標を変換するように、対応する画素をプロ
ットする種々の画素に関連するインストラクションに対
応する。プロットハードウェア５２は、ＲＡＭデータト
ランザクションを最小限とするため、カートリッジＲＡ
Ｍへの書込みに先立ってできるだけ多くの画素データを
バッファするための付属のデータラッチを有する。Ｘ,
Ｙ座標データが変換されプロットハードウェア５２内で
バッファされた後、キャラクタ定義データは、カートリ
ッジＲＡＭに転送される。プロットハードウェア５２は
ＰＬＯＴＸレジスタ５６およびＰＬＯＴＹレジスタ５８
を介してＸ,Ｙ座標データを受取る。本実施例におい
て、ＰＬＯＴＸ,ＰＬＯＴＹレジスタは、図４では分離
されたレジスタとしては図示されていないが、むしろマ
リオチップ内の汎用レジスタ(図４のレジスタブロック
７６内のレジスタＲ１,Ｒ２)を用いればよい。プロット
ハードウェア５２は、カラーレジスタ５４を介して画素
の色情報を受取る。以下に説明するように、表示される
各画素の色は８×８のレジスタマトリックスに格納さ
れ、そのマトリックスの１列は各画素の色仕様のデータ
に割当てられている。
【００２９】プロットハードウェア５２は、キャラクタ
ＲＡＭ６,８に入力される座標Ｘ,Ｙおよび色に関連する
キャラクタアドレスおよびデータを処理し、かつ結合す
る。キャラクタアドレスは、出力ライン５３を介してＲ
ＡＭコントローラ８８とＲＡＭアドレスバスＲＡＭＡに
送られる。キャラクタデータは、出力ライン５５,マル
チプレクサ９３およびＲＡＭデータバスＲＡＭＤ ＯＵ
Ｔを介してキャラクタＲＡＭに送られる。プロットハー
ドウェア５２は、スーパーＮＥＳのキャラクタフォーマ
ットとの互換性を維持しながらプログラマに仮想的なビ
ットマップ表示システムを与えるために、個々に指定さ
れるべきキャラクタ内の画素を許容する。この仮想的な
ビットマップはカートリッジＲＡＭ内に保持され、例え
ば前記出願番号０７／７４９,５３０の前記出願に開示
されたＤＭＡ回路を用いて、各フレーム毎の表示の完了
に際してスーパーＮＥＳのビデオＲＡＭ３０に転送され
る。プロットハードウェアは高速の個別画素制御を可能
とし、それによって対象物体の回転やスケーリングを含
む３−Ｄ機能を実際に実現できるようになる。画素から
キャラクタフォーマットへの変換によって、プロットハ
ードウェア５２は、データラッチ４８２内のＲＡＭＤ
inおよび入力ライン８３を介してカートリッジＲＡＭ
６,８から現在扱っている画素Ｘ,Ｙの近傍の他の画素に
関連する情報を受取ることができる。ＲＡＭ６,８から
検索され、かつＲＡＭデータラッチに一時的に格納され
た先の画素データを用いることによって、ＲＡＭに対す
る書込み回数を最小化することが可能となる。図４に示
すＲＡＭデータラッチ８０,８４および８６は、プロッ
トハードウェア５２に、カートリッジＲＡＭの多重ビッ
ト面内に格納された画素に関して受信された色データを
バッファする役割を有する。ＲＡＭデータラッチ８０
は、スーパーＮＥＳがデータラッチの内容を読込むこと
ができるように、スーパーＮＥＳデータバスに連結され
ている。ＲＡＭデータラッチ８０,８２,８４および８６
は、ＲＡＭコントローラ８８によって制御される。ＲＡ
Ｍデータラッチ８４および８６は、ＲＡＭ６,８からデ
ータを受取るように動作し、レジスタブロック７６の所
定のレジスタにロードするための所定のデスティネイシ
ョンＺバスにＲＡＭ６,８からデータを送る。ラッチ９
０は、ＲＡＭコントローラ８８に接続されておりＲＡＭ
アドレスはバッファする。ラッチ９０内に格納されたア
ドレスは、ＲＡＭＡバスを介してＲＡＭ６,８を指定す
るためＲＡＭコントローラ８８によって利用される。Ｒ
ＡＭコントローラ８８はアドレスバスＨＡを介してスー
パーＮＥＳによりアクセスされる。
【００３０】プロットハードウェア５２は、レジスタＲ
１の内容により規定された水平位置およびレジスタＲ２
の内容により規定された垂直位置の画素色情報を読出し
て、その結果をデスティネイションＺバスおよび出力ラ
イン８７を介してレジスタブロック７６内の所定のレジ
スタに格納するＲＥＡＤ ＰＩＸＥＬインストラクショ
ンにも応答する。このＰＬＯＴハードアェア５２につい
ては図８,図９および図１０の説明に関連してより詳細
に説明する。パイプラインバッファレジスタ６２および
ＡＬＣコントローラインストラクションデコーダ６０
は、インストラクションバスＩＮＳＴＲに接続され、イ
ンストラクションバス上のコマンドに対応して動作を開
始するため制御信号ＣＴＬ(マリオチップで利用される)
を発生するように動作する。マリオチップ２は、現在の
インストラクションを実行しながら、次に実行されるべ
きインストラクションを取込むことができるパイプライ
ン化されたマイクロプロセッサである。パイプラインレ
ジスタ６２は、もしも可能であれば、１つのサイクルに
おいて複数のインストラクションの実行を可能とするよ
うに、実行されるべき次のインストラクションを格納す
る。インストラクションバス上のインストラクション
は、あるレジスタ、例えば図５に示したレジスタブロッ
ク７６内のレジスタＲ１５に格納されたプログラムカウ
ンタの内容によって指定される。
【００３１】マリオチップ２によって実行されるインス
トラクションは、図１に示したプログラムＲＯＭ１０又
はマリオチップの内部キャッシュＲＡＭ９２から、或い
はカートリッジＲＡＭ６,８のいずれかから得られる。
もしもプログラムがＲＯＭ１０からのものについて実行
されているときには、図５に示すＲＯＭコントローラ１
０４がインストラクションを取込み、マリオチップのイ
ンストラクションバスＩＮＳＴＲに出力する。プログラ
ムインストラクションがキャッシュＲＡＭ９４に格納さ
れている場合には、キャッシュＲＡＭ出力バス９５を介
してキャッシュＲＡＭ９４からインストラクションバス
に直接に出力される。ホストＣＰＵ即ちスーパーＮＥＳ
は、プログラムＲＯＭ１０の一部分をマリオチップのプ
ログラムインストラクションとして割当てる。スーパー
ＮＥＳのプログラムは、マリオチップに所定の機能を実
行するよう命令し、マリオチップのプログラムコードを
アクセスするため、マリオチップにＲＯＭ１０内のアド
レスを与える。パイプラインレジスタ６２は、プログラ
ム実行中に関連する処理を先に知ることができるよう、
次に何が起きようとしているのかをインストラクション
デコーダ６０が予想しうるように、インストラクション
デコーダ６０にインストラクションに関連する情報を与
えるために、現在実行中のインストラクションの１バイ
ト前のインストラクションを取込む。ブロック６０内の
デコードおよび制御回路は、実行中のインストラクショ
ンコードによって指示された動作を実行するため、ＡＬ
Ｕ５０,プロットハードウェア５２,キャッシュコントロ
ーラ６８等に命令するための制御信号を発生する。マリ
オチップ２はＡＬＵからは分離された高速の並行乗算器
６４を備える。乗算器６４は、所定のインストラクショ
ンに応答してＸ,Ｙソースバスから受信した２つの８ビ
ットの数を乗算し、その１６ビットの結果をデスティネ
イションＺバスに出力する。この乗算動作は可能であれ
ば１サイクル内で実行される。乗算器６４に入力される
数は符号付きか符号なしかである。乗算器６４は、２つ
の１６ビット数を乗算して３２ビットの結果を得るとい
った長い乗算を実行することができる。乗算器６４は、
乗算動作中に生成される部分積を格納するため、付属の
部分積レジスタ６６を備えている。乗算器６４は、乗算
動作コードがデコードされたときに、インストラクショ
ンデコーダ６０からの制御信号によって能動化される。
乗算器６４は、１６ビットワードの乗算の如き長い乗算
を最小４クロックサイクルの間に実行する。
【００３２】長い乗算インストラクションは以下のフォ
ーマットを有する。 Ｒ４(low word),ＤＲＥＧ(high word)＝Ｓreg＊Ｒ
６． このインストラクションは、ソースレジスタの内容をレ
ジスタＲ６の内容で乗算し、３２ビットの結果をレジス
タＲ４／ＤＲＥＧ(low／high)に格納することによって
実行される。乗算は符号付けされ、３２ビットの結果に
ゼロおよび符号フラグがセットされる。動作は以下の計
６個のステップにしたがって行われる。 ステップ１: 符号なし乗算Ｒ４[０．．．１５]＝ＳＲＥ
Ｇ[０．．．７]＊Ｒ６[０．．．７] ステップ２: 符号付Ｘ．Ｒ４[０．．．１５]＝Ｒ４
[０．．．１５]＋２５６＊ＳＲＥＧ[８．．．１５]＊Ｒ
６[０．．．７]． 積の上位８ビットは無視されるが、桁上げは保持され
る。 ステップ３: 符号付Ｘ．Ｒ５[０．．．１５]＝ＣＹ＋
(Ｒ６[８．．．１５]＊ＳＲＥＧ[０．．．７])÷２５
６;符号拡張 ステップ４: 符号なしＸ,符号付Ｙ．Ｒ４[０．．．１
５]＝Ｒ４[０．．．１５]＋２５６＊ＳＲＥＧ[０．．．
７]＊Ｒ６[８．．．１５]． 積の上位８ビットは無視されるが、桁上げは保持され
る。 ステップ５: 符号付Ｙ．Ｒ５[０．．．１５]＝Ｒ５
[０．．．１５]＋ＣＹ＋(ＳＲＥＧ[０．．．７]＊Ｒ６
[８．．．１５])÷２５６; 符号拡張 ステップ:６ 符号付Ｘ,Ｙ．Ｒ５[０．．．１５]＝Ｒ５
[０．．．１５]＋ＲＹ[８．．．１５]＊Ｒ６[８．．．
１５]． 本実施例で用いられる乗算器６４は、マグローヒル社
(ＭcＧraw−Ｈill),１９８４年出版のキャバナウ(Ｃava
naugh)著、デジタルコンピュータ アリスメティック
(Ｄigital Ｃomputer Ａrithmetic)に記述された型式
のものを用いることができる。
【００３３】図５に戻って、キャッシュコントローラ６
８(図１８により詳細に示されている。)は、高速で実行
されることが望ましいプログラムの部分のキャッシュＲ
ＡＭへのローディングを効率的に開始することを許容す
る。このようなキャッシングは、図形処理においてしば
しば起る小さなプログラムループの実行に利用される。
マリオチップのインストラクションセットは、キャッシ
ュＣＡＣＨＥインストラクションを含む。ＣＡＣＨＥイ
ンストラクションの直後のインストラクションは、キャ
ッシュＲＡＭが一杯になるまでキャッシュＲＡＭにロー
ドされる。ＣＡＣＨＥインストラクションが実行される
と、現在のプログラムカウンタの状態はキャッシュベー
スレジスタ７０にロードされる。かくしてキャッシュベ
ースレジスタ７０の内容はキャッシングが開始された出
発位置を規定する。大部分のインストラクションは１サ
イクル中で実行される。ＲＯＭ１０やＲＡＭ６,８のよ
うな比較的低速の外部メモリからのインストラクション
は、それらが実行される以前に取込まれなければならな
い。この取込みは、６サイクル程度の時間を要する。プ
ログラム実行速度を向上させるためには、マリオチップ
２内にあるキャッシュＲＡＭ９４が使用される。キャッ
シュＲＡＭ９４としては、５１２バイトのインストラク
ションキャッシュを使用できる。このサイズは、平均的
なプログラムのサイズに比べれば相対的に小さいので、
プログラマはキャッシュメモリ９４をいかに最適に利用
するかを考慮しなければならない。５１２バイトのキャ
ッシュサイズに組込むことができるプログラムループ
は、取込みと実行の両方が１サイクルで行えるような高
速で実行することができる。バスを分離しているため、
ＲＯＭとＲＡＭの両方は、内部キャッシュ９４からのコ
ードを実行しながら同時にアクセスすることができる。
【００３４】キャッシュＲＡＭ９４は、回転およびスケ
ーリングの計算を実行しながら各画素の色をＲＯＭ１０
から読出すループをキャッシュ９４内で走らせることに
よってスプライトを回転させる一方、画素をＲＡＭ６,
８に書込むためＰＬＯＴインストラクション(これにつ
いては以下に説明する。)を使用するのに有利に使用す
ることができる。全てが並行に行われるため、本来なら
ば最も遅い動作によって速度が低下されるスループット
を著しく高速化することができる。最も低速の動作は通
常ＲＯＭのデータの取込みであり、マリオチップがＲＯ
ＭとＲＡＭに対してバッファアクセスを用いる設計とし
た理由もこゝにある。比較的低速のＲＯＭ１０からの実
行に比して、キャッシュＲＡＭ９４からのプログラムの
実行は約６倍の速さで走らせることができるが、その場
合でもそのプログラムはＲＯＭ１０からキャッシュＲＡ
Ｍ９４にロードされなければならない。これは、キャッ
シュされるべきループのスタートにあるインストラクシ
ョンを設けることによって行われる。ＣＡＣＨＥインス
トラクションのアドレスから取込まれたループの最初の
５１２バイトのみがキャッシュされる。そのループの最
初の繰返しのコードを実行しながら、プログラムはＲＯ
Ｍ１０から呼び出され、１６バイト構造のキャッシュＲ
ＡＭ内にコピーされる。ループの他の全ての繰返しはＲ
ＯＭ１０からではなく、キャッシュＲＡＭ９４から行わ
れる。ＣＡＣＨＥインストラクションは繰返しプログラ
ムループの前に自由に用いることができる。あるループ
の相続くインストラクションのみがキャッシュ内に存在
することによる利益を受ける。もしもプログラムループ
が５１２バイトより大きくキャッシュ９４をオーバーフ
ローする場合でも、正しく機能するが、それは最初の５
１２バイト分がキャッシュ９４によって実行され、残り
はＲＯＭ１０によって通常の如く実行される。したがっ
て、部分的には速度アップになるが理想的ではない。
【００３５】本実施例において、キャッシュコントロー
ラ６８の一部であるキャッシュタグビットレジスタ７２
はキャッシュＲＡＭ９４にロードされたメモリ位置を識
別する。このキャッシュタグビットは、プログラムイン
ストラクションがプログラムＲＯＭ１０よりは高速のキ
ャッシュＲＡＭによってプログラムインストラクション
が実行可能であるかをマリオチップ２が迅速に決定でき
ることを可能にする。キャッシュＲＡＭ９４は、キャッ
シュコントローラ６８によってアクセスされるか、或い
はスーパーＮＥＳアドレスバスＨＡ,マルチプレクサ９
６を介してスーパーＮＥＳにアクセスされる。キャッシ
ュコントローラ６８はキャッシュベースレジスタ７０に
ロードし、キャッシュメモリアドレスの領域外チェック
動作を実行するため、プログラムカウンタバスＰＣに接
続されている。ＲＯＭ１０からの読取りにおける並行処
理と同様に、マリオチップ２はＲＡＭ６,８への書込み
を並行化する方法を提供する。マリオレジスタがＲＡＭ
６,８に書込むときには常に、メモリトランザクション
を実行するため、例えばＲＡＭコントローラ８８内の別
に設けたＲＡＭ書込み回路を始動させる。これは通常６
サイクルを要するが、プログラマがこの間に他のＲＡＭ
トラクザクションの実行を回避するようにすれば、そう
しながらもプロセッサの動作を遅らせることはない。例
えば、各格納インストラクションの間に他の処理を介挿
することは高速化される。この方法でＲＡＭ書込み回路
はそのジョブを実行する時間を持つことができる。もし
も２つの書込み回路が行に対して用いられる場合、第２
の書込み回路は、第１の書込み回路が書込みを行ってい
る間、プロセッサを遅延させる。
【００３６】例えば、以下に説明するインストラクショ
ンセット中のインストラクションを用いると、表１のよ
うになる。
【表１】 ＦＲＯＭ Ｒ８ : Ｒ８を(Ｒ１３)に格納 ＳＭ (Ｒ１３) ＳＭ (Ｒ１４) : Ｒ０を(Ｒ１４)に格納 ＴＯ Ｒ１ ＦＲＯＭ Ｒ２ ＡＤＤ Ｒ３ ＴＯ Ｒ４ : ｒ１＝ｒ２＋ｒ３ ＦＲＯＭ Ｒ５ ＡＤＤ Ｒ６ : ｒ６＝ｒ４＋ｒ５ こゝでは２個の格納インストラクションが互いに接近し
すぎていることに注意すべきである。この場合、ＲＡＭ
バスは第１の格納インストラクションを完了するために
ビジイであるため、第２のものは６サイクルより長い処
理時間を要する。より高速のコード書込みのためには、
２つの格納インストラクションを他の有用なコードを用
いて適当な間隔に離すことが有用である。例えば;
【表２】 ＦＲＯＭ Ｒ８ : Ｒ８を(Ｒ１３)に格納 ＳＭ (Ｒ１３) ＴＯ Ｒ１ ＦＲＯＭ Ｒ２ ＡＤＤ Ｒ３ : ｒ１＝ｒ２＋ｒ３の実行 ＴＯ Ｒ４ ＦＲＯＭ Ｒ５ ＡＤＤ Ｒ６ : ｒ６＝ｒ４＋ｒ５の実行 ＳＭ (Ｒ１４): Ｒ０を(Ｒ１４)に格納 この方法で、第１の格納インストラクションがＲＡＭへ
の書込みと同時に２,３の他のインストラクションを並
行に実行することができる。第２の格納動作は２,３サ
イクル後に実行される。
【００３７】以下に述べるインストラクションセット
は、レジスタを最後に使われたＲＡＭアドレスに書き戻
すための第１のインストラクションを含む。このこと
は、値をＲＡＭからロードし、それについて何んらかの
処理を施し、その後高速で結果を再格納することによっ
て、データのバルク処理を可能とする。図５に戻って、
即時データラッチ７４はインストラクションバスに接続
される。このデータラッチ７４は、インストラクション
自身に、ソースレジスタがあるインストラクションによ
って特定される必要がないようにデータのソースを与え
ることを可能とする。即時データラッチ７４の出力は、
デスティネイションＺバスに接続され、該バスはレジス
タブロック１６内のレジスタの所定の一つに接続されて
いる。インストラクションデコード回路６０は、“即
時"デコードインストラクションを解読し、レジスタへ
の転送動作の実行を開始する。図５に示したＧＥＴＢレ
ジスタ９８は、前記した遅延され／バッファされる読込
み動作に関連して使用される。この点、相対的に遅いア
クセスタイムを有するＲＯＭの広汎な使用下にあって
は、従来のプロセッサはデータの取込みが完了するまで
待機しなければならなかった。以下に説明する遅延／バ
ッファ取込み構造を採用することによって、データの取
込みを行いながら他の動作を行うことができる。この構
造によれば、レジスタブロック７６内のレジスタＲ１４
がアクセスされるか何んらかの方法で更新された場合、
ＲＯＭ又はＲＡＭ取込みはＲ１４の内容によって特定さ
れるアドレスにおいて自動的に開始される。図５に示す
ように、レジスタＲ１４はＲＯＭコントローラ１０４に
接続されている。レジスタＲ１４の内容が何んらかの方
法で更新されるときに、ＲＯＭコントローラ１０４はＲ
ＯＭアクセスを開始するように動作する。ＲＯＭをアク
セスした結果はＲＯＭデータバスＲＯＭＤに接続された
マルチプレクサ１０２を介してＧＥＴＢレジスタ９８に
ロードされる。以下で特定されるインストラクションは
ＧＥＴＢレジスタ９８内でバッファされた情報をアクセ
スすることを可能にする。この情報はマルチプレクサ１
００を介してデスティネイションＺバスに出力され、レ
ジスタブロック７６内のレジスタの一つに入力される。
【００３８】このように構成された回路において、もし
ＲＯＭからのデータのフェッチが所定数の処理サイクル
だけの時間を要することとして知られているならば、当
該フェッチを初期化することができるとともに、他の動
作を実行することなしに待機する代わりに、例えば、マ
リオチップはそのようなデータのフェッチの初期化が完
了した後に、関係しないコードを実行することができ
る。ＧＥＴ Ｂレジスタを、図５に示すように、マルチ
プレクサ１０２を介してＲＡＭ６，８から検索される情
報を格納するために利用してもよい。
【００３９】１６個の１６ビットのレジスタ（Ｒ０−Ｒ
１５）はレジスタブロック７６内に設けられる。レジス
タＲ０−Ｒ１３は、（これらの幾つかのレジスタは後述
するように特別な目的のためにしばしば用いられる
が、）一般の目的のためのレジスタ（ジェネラル）であ
る。上述のように、レジスタＲ１４はメモリからデータ
を読み出すためのポインタとして用いられ、それが変更
されるときＲＯＭ（又はＲＡＭ）からの読み出しサイク
ルが初期化される。読み出された１バイトのデータは、
ＧＥＴ Ｌ又はＧＥＴ Ｈコマンドによる後のアクセス
のために、テンポラリバッファ（ＧＥＴ Ｂレジスタ９
８）に格納される。レジスタＲ１５は、プログラムカウ
ンタである。各命令の開始時に、レジスタＲ１５は、フ
ェッチされる次の命令を指し示す。
【００４０】レジスタＲ０は、典型的にはアキュムレー
タとして動作する一般の目的のレジスタである。レジス
タＲ０はまた、ほとんど１サイクルの命令のためのデフ
ォルトソース及びデスティネーションレジスタである。
例えば、もしレジスタＲ０及びＲ４の内容がともに加算
されることが所望されるならば、明確にレジスタＲ４を
指し示すことのみが必要である。
【００４１】あるループ命令が実行されるとき、レジス
タＲ１１，Ｒ１２及びＲ１３が特に利用される。レジス
タＲ１３は、当該ループの最初で実行されるべき命令の
アドレスを格納し、レジスタＲ１２は、当該ループが実
行されるべき回数を格納する。もしレジスタＲ１２の内
容がゼロでないならば、このときレジスタＲ１３の内容
によって示されたアドレスに格納された命令がプログラ
ムカウンタ（Ｒ１５）にロードされ、実行される。レジ
スタＲ１１は、当該ループの処理が完了した後、リター
ンすべきアドレスを格納する。
【００４２】レジスタ制御ロジック７８はレジスタブロ
ック７６に接続され、ジェネラルレジスタＲ０−Ｒ１５
へのアクセスを制御する。実行される特別な命令のフォ
ーマットに依存して、命令デコーダロジック６０は、１
個又はそれ以上のレジスタＲ０−Ｒ１５を示すであろ
う。レジスタ制御ロジック７８は、実行すべき次の命令
がどのレジスタを利用する必要があるかを示す。レジス
タ制御ロジック７８は適当なレジスタの出力をＸバス及
びＹバスに接続する。さらに、図５によって示されるよ
うに、適当なレジスタＲ０−Ｒ１５は、レジスタコント
ローラ７８の制御のもとで、Ｚバスからの情報を受信す
る。
【００４３】ＲＯＭコントローラ１０４は、スーパーＮ
ＥＳのアドレスバスＨＡとマリオチップのいずれかから
のアドレスの受信時に、そのアドレスをアクセスするで
あろう。ＲＯＭコントローラ１０４は図１７においてさ
らに詳細に図示される。ＲＯＭ１０からアクセスされた
情報を高速の命令の実行のために、キャッシュＲＡＭ９
４にロードしてもよい。ＲＯＭコントローラ１０４及び
ＲＡＭコントローラ１０８の両方は、スーパーＮＥＳの
アクセスの試行とマリオチップのアクセスの試行との間
の調停を行うバスアービトレーション装置を有する。
【００４４】さらに後述するように、マリオチップはま
た、（例えばレジスタブロック７６内又はＲＡＭ６，８
内の）複数のステータスレジスタを利用し、これらの複
数のステータスレジスタはスーパーＮＥＳのＣＰＵによ
ってアクセス可能であって、例えば次のようなステータ
スの状態を識別するための複数のフラグを格納する：す
なわち、複数のステータスレジスタは、０フラグ、キャ
リーフラグ、符号フラグ、オーバーフローフラグ、“ゴ
ー（ＧＯ）”フラグ（ここで、１はマリオチップが実行
中であることを示し、０はマリオチップが停止中である
ことを示す）；（レジスタＲ１４がアクセスされたこと
を示す）ＲＯＭバイトのフェッチインプログレス（フェ
ッチ進行中）フラグ；ＡＬＴ １フラグと、ＡＬＴ ２
フラグと、イミーディエイトバイトローフラグと、イミ
ーディエイトバイトハイフラグと、ソースレジスタとデ
スティネーションレジスタの両方が“ＷＩＴＨ”プリフ
ィックスコマンドによってセットされたことを示す複数
のフラグとを含む複数のフラグを示す種々のモードと、
割り込みフラグとを格納する。
【００４５】図４及び図５におけるブロック図で図示さ
れたマリオチップは、１秒当たり複数のタスクを多数回
実行するために、マリオチップをオンし又はオフするス
ーパーＮＥＳによって利用される。まず最初に、スーパ
ーＮＥＳがオンされたとき、ＲＯＭ１０に格納されたゲ
ームプログラムがブートアップされる。なお、スーパー
ＮＥＳプロセッサ及びマリオチッププロセッサによるゲ
ームプログラムの実行の前に、ゲームカートリッジに対
してまず認証処理が行われる。
【００４６】マリオチップはまず最初に、スイッチオフ
の状態にされる。次いで、適当なタイミングで、スーパ
ーＮＥＳはゲームカートリッジのプログラムＲＯＭとゲ
ームカートリッジのＲＡＭへの制限されないアクセスを
行う。スーパーＮＥＳはグラフィックの処理又は数学的
な計算とのいずれかを実行するためにマリオチップの処
理能力を用いる必要性を有するとき、スーパーＮＥＳ
は、それがマリオチップに対してカートリッジＲＡＭに
おいて（又は予め決められた複数のマリオレジスタにお
いて）処理することを所望する適当なデータを格納し、
そのデータを、マリオチップのプログラムカウンタに実
行すべきマリオプログラムのアドレスでロードする。マ
リオチップによって処理すべきデータは、回転すべきで
あって拡大又は縮小すべき複数の物体の予め決められた
Ｘ座標及びＹ座標データであってもよい。マリオチップ
は、変化する複数のスプライト又は移動する物体のバッ
クグラウンド（背景）及びフォアグラウンド（前景）を
操作するためのアルゴリズムを行うプログラムを実行す
ることができる。マリオチップの高速化されたハードウ
エア及びソフトウエアの使用は、そのような動作におい
て高速性能をもたらす。
【００４７】複数のスプライトを処理するためのマリオ
チップの使用は、全体のビデオゲームシステムの能力を
かなり拡張させることができる。例えば、スーパーＮＥ
Ｓは１フレーム当たり１２８個のスプライトを表示する
ことに制限される。スーパーマリオチップの使用によっ
て、仮想的に、数百のスプライトを表示することがで
き、また、例えば回転することができる。
【００４８】マリオチップがスーパーＮＥＳによって要
求された機能の処理を完了したとき、ＳＴＯＰ（停止）
命令が実行され、マリオチップがその動作の処理を完了
し、次いで次のタスクを実行することの準備が完了して
いることを示すために、割り込み信号が発生され、その
割り込み信号がスーパーＮＥＳに送信される。
【００４９】マリオチップは、例えば高速の乗算タスク
のような小さなタスクを実行するために利用してもよい
し、もしくは１つのスクリーンを複数のスプライトでフ
ルに描くために利用してもよい。いずれかの場合におい
て、もしＲＡＭバス又はＲＯＭバスがマリオチップによ
って使用されているときに、スーパーＮＥＳがＲＡＭバ
ス又はＲＯＭバスを占有していないならば、スーパーＮ
ＥＳはマリオチップと並行して自由に処理を行うことが
できる。なお、もしスーパーＮＥＳがマリオチップに対
してゲームカートリッジ上でＲＡＭバスとＲＯＭバスの
両方の制御を行わせるならば、それにもかかわらず、ス
ーパーＮＥＳは図２において図示されたワーキングＲＡ
Ｍ３２の複数のプログラムを実行してもよい。従って、
実行すべきスーパーＮＥＳプログラムをプログラムＲＯ
Ｍ１０からワーキングＲＡＭ３２に書込むことによっ
て、全体のシステムのスループットを高くしてもよく；
一方、同時にマリオチップによってある１つのプログラ
ムを実行させてもよい。
【００５０】図６に、マリオチップに対してＲＯＭから
のコードをフェッチさせた後、要求されたアドレスにつ
いて処理を開始するために、（例えばスーパーＮＥＳの
ＣＰＵである）ホストＣＰＵ２２によって実行される
“ランマリオ（ＲＵＮ ＭＡＲＩＯ）”プログラムによ
って実行された一連の処理を表すフローチャートが図示
されている。図６によって図示されたルーチンは、典型
的には、プログラムＲＯＭ１０からのルーチンを図２に
図示されたワーキングＲＡＭ３２に書込んだ後、スーパ
ーＮＥＳのＣＰＵによって実行されるであろう。このル
ーチンは、マリオチップがある処理を実行することが要
求されたときはいつでもホストＣＰＵ２２によって実行
される。
【００５１】ランマリオのホストＣＰＵ２２のルーチン
が実行されたときのステップ１２５に示すように、スー
パーＮＥＳの複数のレジスタを事前にセットすることを
含む初期化処理が実行される。初期化ステップの処理中
において、このルーチンはプログラムＲＯＭ１０からホ
ストＣＰＵのワーキングＲＡＭ３２に複製される。
【００５２】ステップ１２７に示すように、実行すべき
マリオのプログラムコードを格納するＲＯＭ１０のコー
ドバンクがマリオチップのレジスタにロードされる。さ
らに、当該コードバンク内の実際のアドレスがステップ
１２９で示されたマリオチップのスクリーンベースレジ
スタに格納される。
【００５３】次いで、ステップ１３１に示すように、４
色、１６色又は２５６色のいずれかのカラーモードが用
いられるかを識別することによって、Ｉ／Ｏ（入力／出
力）モードがマリオチップにセットされる。これらのモ
ードは、ホストＣＰＵ２２が動作するカラーモードに対
応する。さらに、スクリーンの高さを表示可能な文字の
数で定義するあるモードがセットされる。
【００５４】さらに、ＲＯＭバス及びＲＡＭバスの制御
をマリオチップに対して与えるモードビットがセットさ
れる。ＲＯＭバス及びＲＡＭバスの制御は、マリオチッ
プが、ＲＯＭバス、ＲＡＭバス又は両方のバスへのアク
セスを有するモードにセットされるように個別に選択可
能である。従って、もし“マリオオーナー（Ｍａｒｉｏ
ｏｗｎｅｒ）”モードがＲＯＭ１０とＲＡＭ６，８の
両方に対してセットされたならば、このときホストＣＰ
ＵはＲＯＭ１０又はＲＡＭ６，８からデータを読み出す
ことができず、もしくは書き込むことができない。な
お、もしホストＣＰＵ２２がプログラムＲＯＭ１０に対
してアクセスを試みる一方、マリオチップがプログラム
ＲＯＭバスを使用中であるならば、あるメカニズムが設
けられ、これによってマリオチップはダミーのアドレス
をスーパーＮＥＳに戻す。そのようなアドレスヘの分岐
は、マリオチップがもはやカートリッジＲＯＭバスに対
するアクセスを要求しなくなるまで、スーパーＮＥＳを
占有しつづける。
【００５５】ステップ１３３に示すように、マリオチッ
プのプログラムカウンタのデータがマリオルーチンが実
行しなければならない最初の命令を格納するアドレスに
ロードされた後に、マリオチップは処理を開始する。
【００５６】そして、ホストＣＰＵ２２はマリオチップ
からの割り込み信号を待つ（ステップ１３５）。割り込
み信号が受信されたとき、スーパーＮＥＳは、マリオチ
ップがその動作の処理を終了し停止されたことを知らせ
られる（ステップ１３７）。もしそのような割り込み信
号が受信されないならば、そのときホストＣＰＵ２２は
割り込みを待つことを続ける（ステップ１３５）。スー
パーＮＥＳはこの時間周期の間、図２に図示されたその
ワーキングＲＡＭ３２のプログラムを実行することによ
って、マリオチップの処理と並行してプログラムコード
を実行してもよい。
【００５７】次いで、スーパーＮＥＳは、（例えばマリ
オチップのレジスタのブロック７６における）ステータ
スレジスタをチェックして、マリオチップが動作中であ
ることを示す“ＧＯ”フラグがセットされたか否かを決
定する（ステップ１３７）。さらに、割り込みフラグ
は、マリオチップがホストＣＰＵ２２によって受信され
た割り込み信号のソースであることを示すために、マリ
オチップのステータスレジスタにセットされる。従っ
て、割り込み信号がホストＣＰＵ２２によって受信され
た（ステップ１３５）後、適当なマリオステータスレジ
スタは、（例えば、垂直ブランキング期間を示す割り込
み信号に対立するものとして、）マリオチップが割り込
みのソースであるか否かを決定するためにテストされ
る。もしマリオチップが停止されたならば（ステップ１
３７）、そのときＲＡＭ及びＲＯＭに対するマリオオー
ナーモードのビットがクリアされ、スーパーＮＥＳはＲ
ＯＭ及びＲＡＭへのフルアクセスの状態となる。スーパ
ーＮＥＳは当該ルーチンを出て（ステップ１４１）、当
該ランマリオルーチンに入る前に実行していたそのプロ
グラムにおけるポイントに戻る。
【００５８】ＣＰＵ２２のゲームプログラムがマリオチ
ップをＲＯＭのマリオオーナーモードにセットすると
き、ＣＰＵ２２は自発的にＲＯＭをアクセスすることを
停止する必要がある。ＣＰＵ２２が幾つかの理由でＲＯ
Ｍにアクセスする必要があるときはいつでも、ＣＰＵ２
２は単にＲＯＭのマリオオーナーモードをオフにする。
マリオチップは、マリオチップが次にＲＯＭをアクセス
する必要があるときに、再びＲＯＭのマリオオーナーモ
ードがセットされるまで自動的に待機状態となるであろ
う。もしマリオチップが内部キャッシュＲＡＭから実行
状態となるならば、このことはまったく必要とされな
い。
【００５９】もしマリオチップがＲＯＭのためのマリオ
オーナーモードに設定されているならば、ＣＰＵ２２の
ゲームプログラムはＲＯＭ１０から全くデータを読み出
すことを試みないということが重要である。例えば垂直
ブランキングのために、任意の割り込みが生じたとき
に、その割り込みはＮＭＩ(Non Maskable Interrupt:最
優先割り込み)を生じさせ、次いで、ＣＰＵ２２は自動
的にＲＯＭからのその割り込みのベクトルをフェッチし
ようと試みる。このことは、所望されない。なぜなら
ば、ＣＰＵ２２がＲＯＭから離れた後、割り込みが生
じ、ＣＰＵ２２が任意の方法でＲＯＭからデータをフェ
ッチすることを、ＣＰＵ２２がマリオチップに明確に知
らせるためである。この状態において、すなわちマリオ
のオーナーモードにセットされたＣＰＵ２２からのＲＯ
Ｍのアクセスは、マリオチップに対して、このことが割
り込みのベクトル要求であったように動作させる。
【００６０】ＲＯＭのマリオオーナーモードにおける割
り込みベクトルのフェッチ処理中において、マリオチッ
プは当該割り込みベクトルをスーパーＮＥＳの内部ワー
キングＲＡＭ３２におけるスタックエリアの最下部に移
動させるであろう。例えば、もし通常の割り込みベクト
ルが＄００：ＦＦＥＣであったならば、そのときロケー
ション＄００：０１０Ｃへのジャンプ（ＪＵＭＰ）を生
じさせる。同様に、ロケーション＄００：ＦＦＥＸから
のすべての複数の割り込みベクトルはＣＰＵ２２に対し
て、＄００：０１０Ｘにおけるそれらの対応するロケー
ションへのジャンプ（ＪＵＭＰ）を生じさせる。この技
術は、ＣＰＵ２２がＲＯＭ１０にアクセスするようにな
るときに、ＣＰＵ２２がＲＯＭ１０にアクセスすること
を回避させ、次いで、その代わりに、割り込みベクトル
をボード上のスーパーＮＥＳのＲＡＭ３２に転送させ
る。なお、ＲＡＭをベースとする複数の割り込みベクト
ルは、割り込みのハンドラーに対するジャンプ又は分岐
を含む必要があり、すなわち、実際のコードを、ベクト
ルアドレスが存在するところに常駐させる必要がある。
マリオチップはマリオのオーナーモードのＲＯＭに存在
しないとき、普通のＲＯＭの割り込みベクトルが使用中
であり、それ故、これらのロケーションにおいて指し示
された同一のアドレスを、ＲＡＭをベースとする割り込
みベクトルと同一の場所に行かせることを保持させるこ
とが得策である。
【００６１】命令セットマリオチップの命令セットは、
高速のグラフィックスと他の処理アルゴリズムをプログ
ラムするための十分な手段を提供する。ある命令の簡単
な記述の後に、種々の命令によって用いられるある複数
のレジスタの記述が続いて、以下に示される。当該命令
セットにおける命令の詳細なリストがまた提供される。
【００６２】複数の命令は、８ビットの命令であり、典
型的には１クロックのサイクルで実行される。しかしな
がら、複数の命令を、８ビットのプリフィックス命令に
よって変形することができる。マリオチップの命令セッ
トは、プログラマーに対して任意の命令の前にデスティ
ネーションレジスタと両方のソースレジスタとを示すこ
とを可能にするユニークなレジスタオーバーライドシス
テムを含む。そのような“プリフィックス”が付けられ
たオーバーライドを用いることなしに、複数の命令はア
キュムレータ上でのみ動作するであろう。従って、命令
セットは、無数の組み合わせを有する可変長の命令セッ
トである。１サイクルで動作する１バイト長の幾つかの
基本命令が提供される。プリフィックスが付けられた命
令を提供することによって、プログラマーは命令の能力
を拡大することができる。ある１つの命令は、プログラ
マーの要望に依存して８ビット、１６ビット又は２４ビ
ットであることが可能である。
【００６３】マリオプロセッサは、高速であってボード
上のキャッシュＲＡＭプログラムの実行と、メモリに対
する、遅延され／バッファされたＩ／Ｏ処理を初期化す
るための複数の命令を利用する。グラフィックスの処理
は、上述の画素プロットのハードウエアを用いて処理を
初期化する１サイクルの画素プロットコマンドを使用す
ることによって十分に可能となる。
【００６４】マリオの命令セットを識別する前に、複数
の命令を実行するときにプロセッサによってセットされ
又はアクセスされた種々のメモリがマッピングされたレ
ジスタについて以下に述べる。まず最初に、ステータス
フラグレジスタが識別される。ステータスレジスタは１
６ビットのレジスタであり、当該レジスタにおいて１６
ビットの各々のビットに関連するフラグが以下のように
識別される。
【００６５】
【表３】 ステータスフラグレジスタ １６ビット ビット フラグ フラグの内容 ───────────────────────────────── ０ − 予備 １ ｚ ゼロフラグ ２ ｃ キャリーフラグ ３ ｓ 符号フラグ ４ ｖ オーバーフローフラグ （［ビット１４から１５へのデータ］ ＸＯＲ［ビット１５からキャリーへのデータ］） ５ ｇ ＧＯフラグ：１ マリオチップの実行中 ０ 停止中 ６ ｒ （Ｒ１４）進行中であるＲＯＭのバイトのフェッチ ７ − 予備
【００６６】“ＧＯ”フラグ（ビット５）は、マリオチ
ップが実行中であることを示す“１”の状態と、マリオ
チップが停止された状態（その結果スーパーＮＥＳに連
動して割り込み信号の発生をもたらす。）を示す“０”
状態とにセットされるフラグである。このフラグビット
は、スーパーＮＥＳプロセッサによってチェックされ
る。ビット６は、ＲＯＭのバイトフェッチが現在進行中
であることを示すためにセットされる。以下にリストの
形式で示すＧＥＴバイト命令は、データのフェッチが完
了したことを示すこのフラグがクリアされるまで実行す
ることができない。ステータスレジスタのこれらの最下
位ビットを、マリオチッププロセッサ又はホストＣＰＵ
のいずれかによって、残っている８ビットとは独立に、
もしくはそれと組み合わせて読み出すようにしてもよ
い。ステータスフラグレジスタの最上位ビットは、予め
決められたプリフィックス命令によってセットされ、命
令のインタープリテーションの種々のモードを定義す
る。
【００６７】
【表４】 ビット モード モードの内容 ─────────────────────────────────── ８ ａｌｔ１ 変更（ＡＤＤ→ＡＤＣ，ＳＵＢ→ＳＢＣなど．．．） ９ ａｌｔ２ 変更（ＡＤＤ→ＡＤＣ＃，ＳＵＢ→ＳＵＢ＃など．．．） １０ ｉ１ イミディエイトバイトがロー （ｉｈの前に処理完了（ｄｏｎｅ）） １１ ｉｈ イミディエイトバイトがハイ （ｈｉがレディとなるまでバッファされたローバイト） １２ ｂ ＳＲｅｇとＤＲｅｇの両方のセット ＷＩＴＨによってセットされる １３ − 予備 １４ − 予備 １５ ｉｒｑ 割り込みフラグ
【００６８】前記で識別されたＡＬＴ１モードにおい
て、ＡＤＤ（加算）命令はＡＤＤ ＷＩＴＨ ＣＡＲＲ
Ｙ（キャリー付き加算命令）としてインタープリテーシ
ョン（解釈）され、ＳＵＢＴＲＡＣＴ（減算）命令はＳ
ＵＢＴＲＡＣＴ ＷＩＴＨ ＣＡＲＲＹ（キャリー付き
減算命令）としてインタープリテーションされるであろ
う。命令ＡＬＴ１はこのモードを初期化する。
【００６９】ＡＬＴ２命令はＡＤＤ命令からＡＤＤ Ｗ
ＩＴＨ ＩＭＭＥＤＩＡＴＥ ＤＡＴＡへのインタープ
リテーションを変形し、ＳＵＢＴＲＡＣＴ命令からＳＵ
ＢＴＲＡＣＴ ＩＭＭＥＤＩＡＴＥ ＤＡＴＡへのイン
タープリテーションを変形する。“イミディエイト”デ
ータは当該命令にすぐに続くバイトにおいて示される。
なお、命令ＡＬＴ３はビット８及び９の両方をロジック
“１”レベルにセットするであろう。ビット１０及び１
１を、イミディエイトデータがイミディエイトのハイの
バイトか又はイミディエイトのローのバイトであるかに
依存してセットされる。ステータスレジスタのビット１
２は“ｂ”モードを定義し、ここで、ソースレジスタと
デスティネーションレジスタの両方がプリフィックス命
令“ＷＩＴＨ”の使用によってセットされる。ステータ
スレジスタのビット１５は、マリオチップの実行が停止
された後にセットされるマリオ割り込み信号を格納す
る。
【００７０】マリオチップは上述されたステータスレジ
スタに加えて多くのレジスタを備える。上述のように、
マリオチップは、図４及び図５においてレジスタブロッ
ク７６の議論において示したように、１６ビットの幅を
有する１６個のレジスタを備える。これらのレジスタの
ほとんどは一般の目的のレジスタ（ジェネラルレジス
タ）であり、これらをデータ又はアドレスの記憶のため
に用いることができる。しかしながら、上述したよう
に、レジスタＲ１５は常時プログラムカウンタとして利
用される。典型的には、複数のレジスタは二つの目的で
設けられ、ホストＣＰＵとの通信のためと、実行プログ
ラムを制御するために用いられる。さらに、他のレジス
タはマリオチップにおいて利用され、そのマリオチップ
の機能を以下の表５及び表６に示す。
【００７１】
【表５】 レジスタ 特別な機能 ─────────────────────────────────── ｒ０ デフォルトのＤＲｅｇ及びＳＲｅｇ ｒ１ ＰＬＯＴ（プロット）命令のためのＸ座標 ｒ２ ＰＬＯＴ（プロット）命令のためのＹ座標 ｒ３ なし ｒ４ ＬＭＵＬＴ命令の演算結果のローワード ｒ５ なし ｒ６ ＦＲＭＵＬＴ命令及びＬＭＵＬＴ命令のためのワード乗算器 ｒ７ ＭＥＲＧＥ（マージ）命令のためのソース１ ｒ８ ＭＥＲＧＥ（マージ）命令のためのソース２ ｒ９ なし ｒ１０ なし ｒ１１ サブルーチンコールのためのリンクレジスタ ｒ１２ ＬＯＯＰ（ループ）命令のための計数 ｒ１３ 分岐すべきＬＯＯＰ命令のためのアドレス ｒ１４ 変形されたときに、ＲＯＭアドレスはＲＯＭから１バイトのデータを 読み出しを開始するＲＯＭアドレス ｒ１５ プログラムカウンタ
【００７２】
【表６】 ＜その他のレジスタ＞ ８ビット ＰＣＢＡＮＫ プログラムコードバンクレジスタ ８ビット ＲＯＭＢＡＮＫ プログラムデータＲＯＭバンクレジスタ ６４ｋバンク ８ビット ＲＡＭＢＡＮＫ プログラムデータＲＡＭバンクレジスタ ６４ｋバンク １６ビット ＳＣＢ スクリーンベース ８ビット ＮＢＰ ビット平面の数 ８ビット ＳＣＳ スクリーンのコラムの大きさの選択： ２５６，３２０，５１２，６４０，１０２４，１２８０ （２，４及び８ビット平面における １６及び２０文字分の高さのスクリーン）
【００７３】マリオチップはまた、カラーモードＣＭＯ
ＤＥレジスタを備える。このレジスタにおけるビットの
うちの４ビットは、以下に記述する特別な効果を生成す
るために、好ましい実施例において用いられる。ＣＭＯ
ＤＥレジスタのビットをセットすることによって生成さ
れる効果は、１６色又は２５６色のカラーレゾレーショ
ンンモードが、以下の例において示されるようにセット
されたか否かに基づいて変化する。
【００７４】ＣＭＯＤＥレジスタモードのビットは次の
通りである。
【００７５】
【表７】ＣＭＯＤＥ ビット０ カラー０ビット（ＮＯＴトランスペアレントビット）を
プロットする。１６色のカラーモードにおいて：もしビ
ット０＝１でありかつ選択されたカラーニブル＝０であ
るならば、プロットを行わない。２５６色のカラーモー
ドであってビット３＝０であるときに：もしビット０＝
１でありカラーバイト＝０であるならば、プロットしな
い。２５６色のカラーモードであってビット３＝１であ
るときに：もしビット０＝１でありカラーのローのニブ
ルバイト＝０であるならば、プロットしない。 （注）トランスペアレンシーＯＮ＝０ トランスペアレンシーＯＦＦ＝１ ただ単にトランスペアレンシーＯＦＦのための使用は
（スクリーンをクリアするために用いられる）０をある
領域に満たすことである。 ＣＭＯＤＥ ビット１ ディザ処理ビット １６色のカラーモードにおいてディザ処理を行うこと。
（ハイ／ローのニブルは２色を与える。）もし（ｘｐｏ
ｓ ＸＯＲ ｙｐｏｓ ＡＮＤ １）＝０であるなら
ば、ローのニブルが選択される。もし（ｘｐｏｓ ＸＯ
Ｒ ｙｐｏｓ ＡＮＤ １）＝１であるならば、ハイの
ニブルが選択される。もしトランスペアレンシーがオン
であり、選択されたカラーニブルがゼロであるならば、
このときプロットしない。２５６色のカラーモードにお
けるディザ処理は全く効果を有しない。 ＣＭＯＤＥ ビット２ ハイのニブルのカラービット ＣＭＯＤＥ ビット３がセットされたときに１６色のカ
ラーモード又は２５６色のカラーモードにおいて、この
ビットがセットされたとき、ＣＯＬＯＵＲコマンドは、
カラーレジスタのローのニブルを、ソースバイトのハイ
のニブルにセットする。（格納される１６色のスプライ
トを、もう１つのタイプのスプライトのハイのニブルと
してアンパックするため、すなわち境界調整をしないで
割り付けを行うために用いられる。）もしカラーレジス
タのローのニブルがゼロであるならば、トランスペアレ
ンシーがオンであるときプロットしない。 ＣＭＯＤＥ ビット３ 複雑なビット ２５６色のカラーモードのみにおいて、このビットがセ
ットされたとき、カラーのハイのニブルがロックされ、
ＣＯＬＯＵＲコマンドがただ単にローのニブルを変更す
る。トランスペアレンシーはローのニブルのみから計算
される。通常の２５６色のカラーモードにおいて、もし
トランスペアレンシーがオンであるならばトランスペア
レンシーがすべてのビットから計算される。 ;16 colour mode example ibt r0,$C0 colour ;set colour $C0 ibt r0,%0000 ；ｓｅｔ ０ ｃｍｏｄｅ ｉｂｔ ｒ０，＄９７ ｃｏｌｏｕｒ ｐｌｏｔ ；ｐｌｏｔｓ ｃｏｌｏｕｒ
＄７ ｉｂｔ ｒ０，＄３０ ｃｏｌｏｕｒ ｐｌｏｔ ；ｎｏ ｐｌｏｔ， ａｓ
ｃｏｌｏｕｒ ｉｓ ＄０ ；（ｔｒａｎｓｐａｒｅｎｃ
ｙ ｏｎ ａｎｄ ｌｏ ｎｉｂｂｌｅ＝０） ｉｂｔ ｒ０，％０００１ ；ｓｅｔ ｂｉｔ １ ｃｍｏｄｅ ｉｂｔ ｒ０，＄４０ ｃｏｌｏｕｒ ｐｌｏｔ ；ｐｌｏｔｓ ｃｏｌｏｕｒ
＄０ ；（ｔｒａｎｓｐａｒｅｎｃ
ｙ ｏｆｆ） ｓｔｏｐ ；１６ ｃｏｌｏｕｒ ｍｏｄｅ， ｂｉｔ ２ ｓｅｔ ｅｘａｍｐｌｅ ｉｂｔ ｒ０，＄Ｃ０ ｃｏｌｏｕｒ ；ｓｅｔ ｃｏｌｏｕｒ ＄
Ｃ０ ；２５６ ｃｏｌｏｕｒ ｍｏｄｅ， ｂｉｔ ３ ｓｅｔ ｅｘａ
ｍｐｌｅ ｉｂｔ ｒ０，＄Ｃ０ ｃｏｌｏｕｒ ；ｓｅｔ ｃｏｌ
ｏｕｒ ＄Ｃ０ ｉｂｔ ｒ０，％１０００ ；ｓｅｔ ｂｉｔ
３ ｃｍｏｄｅ ｉｂｔ ｒ０，＄４７ ｃｏｌｏｕｒ ｐｌｏｔ ；ｐｌｏｔｓ ｃ
ｏｌｏｕｒ ＄Ｃ７ ｉｂｔ ｒ０，＄５０ ｃｏｌｏｕｒ ｐｌｏｔ ；ｎｏ ｐｌｏ
ｔ， ａｓ ｃｏｌｏｕｒ ｉｓ ＄Ｃ０ ；（ｔｒａｎｓｐ
ａｒｅｎｃｙ ｏｎ ａｎｄ ｌｏ ｎｉｂｂｌｅ＝０） ｉｂｔ ｒ０，％１００１ ；ｓｅｔ ｂｉｔ
３ ａｎｄ ｂｉｔ １ ｃｍｏｄｅ ｉｂｔ ｒ０，＄６０ ｃｏｌｏｕｒ ｐｌｏｔ ；ｐｌｏｔｓ ｃ
ｏｌｏｕｒ ＄Ｃ０ ；（ｔｒａｎｓｐ
ａｒｅｎｃｙ ｏｆｆ） ｓｔｏｐ ；２５６ ｃｏｌｏｕｒ ｍｏｄｅ， ｂｉｔ ３ ａｎｄ ｂｉｔ
２ ｓｅｔ ｅｘａｍｐｌｅ ｉｂｔ ｒ０，＄Ｃ０ ｃｏｌｏｕｒ ；ｓｅｔ ｃｏｌ
ｏｕｒ ＄Ｃ０ ｉｂｔ ｒ０，％１１００ ；ｓｅｔ ｂｉｔ
３ ａｎｄ ｂｉｔ ２ ｃｍｏｄｅ ｉｂｔ ｒ０，＄７４ ｃｏｌｏｕｒ ｐｌｏｔ ；ｐｌｏｔｓ ｃ
ｏｌｏｕｒ ＄Ｃ７ ｉｂｔ ｒ０，＄０３ ｃｏｌｏｕｒ ｐｌｏｔ ；ｎｏ ｐｌｏ
ｔ， ａｓ ｃｏｌｏｕｒ ｉｓ ＄Ｃ０ ；（ｔｒａｎｓｐ
ａｒｅｎｃｙ ｏｎ ａｎｄ ｌｏ ｎｉｂｂｌｅ＝０） ｉｂｔ ｒ０，％１１０１ ；ｓｅｔ ｂｉｔ
３， ｂｉｔ ２ ａｎｄ ｂｉｔ １ ｃｍｏｄｅ ｉｂｔ ｒ０，＄０８ ｃｏｌｏｕｒ ｐｌｏｔ ；ｐｌｏｔｓ ｃ
ｏｌｏｕｒ ＄Ｃ０ ；（ｔｒａｎｓｐ
ａｒｅｎｃｙ ｏｆｆ） ｓｔｏｐ
【００７６】多くのマリオチップのレジスタは関連する
特別な機能を有する。前記の表において示したように、
もし示していないときには、当該システムは、レジスタ
Ｒ０をある特別な命令によって要求されるデスティネー
ションレジスタ又はソースレジスタとしてデフォルトす
る。レジスタＲ０はまたＡＬＵアキュムレータとして利
用される。前記で示された乗算命令は、３２ビットの演
算結果を戻す。最下位１６ビットはＲ４内のレジスタに
格納される。レジスタＲ６は分数の符号を有する乗算命
令（ＦＲＭＵＬＴ）と長い乗算命令（ＬＭＵＬＴ）とと
もに用いられる。
【００７７】レジスタＲ７及びＲ８はＭＥＲＧＥ（マー
ジ）命令を実行するときに利用される。当該命令は２個
の予め決められたレジスタ（すなわちレジスタＲ７，Ｒ
８）を用いて、それらをともにマージしてスプライトの
座標データを形成する。そのような座標データは、予め
決められたスプライトをマッピングするためのＲＯＭテ
ーブルを予め決められたポリゴンにアドレス割り当てす
るときに利用される。この命令は、２個のレジスタの各
部分を組み合わせて、あるポリゴン上にマッピングされ
たある１つのスプライト内に含まれる画素である次の画
素のための色のアドレスを定義することによって、テキ
スチャのマッピング処理を十分に実行するための助けと
なる。
【００７８】Ｒ１１からＲ１３までのレジスタがサブル
ーチンの実行を制御するために用いられる。レジスタＲ
１１はサブルーチンの読み出しのためのリンクレジスタ
として用いられ、プログラムカウンタの内容に１を加算
したデータを格納する。レジスタＲ１１の内容は、ある
ループの処理が完了した後にアクセスされる必要がある
アドレスを定義する。レジスタＲ１２は当該ループ処理
を実行すべき回数を定義する計数値を格納するために用
いられる。当該ループ処理のアドレスはレジスタＲ１３
に格納される。
【００７９】前記で示したように、レジスタＲ１４の内
容が変更されたときはいつでも、ある１バイトのデータ
がＲＯＭ１０からレジスタＲ１４に格納されたアドレス
に読み出される。このような方法で、遅延され又はバッ
ファされたＲＥＡＤ（読み出し）動作が、以下に識別さ
れたＧＥＴバイト命令とともに実行される。
【００８０】前記の表における“その他のレジスタ”に
戻り、そこから当該プログラムが実行中のロケーション
であるプログラムＲＯＭのロケーションが２４ビットの
アドレスを用いてアドレス割り当てされる。このアドレ
スの最下位１６ビットはプログラムカウンタにおいて見
つけられる。プログラムバンクを定義する最上位ビット
はプログラムコードバンク（ＰＣバンク）レジスタに格
納される。
【００８１】ＲＯＭバンクレジスタ（ＲＯＭＢＡＮＫ）
は、マリオチッププロセッサがＲＯＭ１０に格納された
プログラムデータをアドレス割り当てすることを許可す
るための最上位ビットを格納し、レジスタＲ１４に格納
された１６ビットのＲＯＭアドレスに付加される。同様
に、ＲＡＭバンクレジスタ（ＲＡＭＢＡＮＫ）は、マリ
オチッププロセッサがＲＡＭにおけるプログラムデータ
をアクセスすることを許可するためのより高いオーダー
のアドレスビットを格納する。当該ＲＡＭ及びＲＯＭバ
ンクレジスタの内容は、マリオプロセッサのアドレス割
り当ての範囲を有効的に拡張するための、マリオチップ
ＲＯＭ及びＲＡＭアクセス命令と関連づけられて用いら
れる。
【００８２】スクリーンベースレジスタ（ＳＣＢ）は、
生成中であって回転され、拡大又は縮小された複数のス
プライト又は複数の目標物の仮想的なビットマップのア
ドレスを格納するために用いられる。ＰＬＯＴ（プロッ
ト）画素命令が実行されるとき、スクリーンベースレジ
スタＳＣＢは、アクセスされかつ情報が書き込まれるＲ
ＡＭにおけるアドレスを格納する。
【００８３】レジスタＮＢＰは、使用中であるビット平
面の数を格納するために利用される。典型的には、その
レジスタＮＢＰは２、４、又は８ビット平面の使用のい
ずれかを示す。さらに、スクリーンコラムサイズレジス
タＳＣＳは、それの中のコラム内に含まれる文字数に関
する仮想的なビットマップについての情報を明確に示す
ために利用される。
【００８４】当該命令のニーモニックと、それに関連し
た命令を復号化するときに実行される関連する機能とを
示すマリオチップの命令セットが以下にリストとして示
される。まず始めに、自己の説明とは信じられないある
関連する命令のある複数の命令に対する簡単なコメント
が以下に示される。
【００８５】マリオチップがその動作を終了したときＳ
ＴＯＰ（停止）命令が実行され、“ＧＯ”フラグをゼロ
にセットするように動作し、また任意の割り込み信号を
ホストＣＰＵに発生する。
【００８６】ＣＡＣＨＥ（キャッシュ）命令は、マリオ
チップのキャッシュＲＡＭに複製されかつそこから実行
すべきプログラムＲＯＭの部分を定義するように動作す
る。ＣＡＣＨＥ命令が実行されたとき、プログラムカウ
ンタの内容はキャッシュベースレジスタにロードされ、
後述する複数のキャッシュタグがリセットされる。
【００８７】マリオチップは、分岐に続く命令が以下の
表に示されるように実行される一連の遅延された分岐命
令を含む。分岐処理が生じる分岐先のアドレスはプログ
ラムカウンタの内容と相対的に割り当てられる。命令セ
ットは、以下に示す表で概説する条件に基づく、広いバ
ラエティの遅延された分岐処理を含む。
【００８８】マリオチップは例えばｔｏ（〜へ）／ｗｉ
ｔｈ（〜とともに）／ｆｒｏｍ（〜から）などの、多く
の“プリフィックス”命令を含む。これらのプリフィッ
クス命令は、連続する命令のためのデータの分配という
意味を示す。例えば、“ＴＯ”プリフィックスは、次の
命令のためにデスティネーションレジスタ（ＤＲｅｇ）
をセットする。“ＦＲＯＭ”プリフィックスは次の命令
のためにソースレジスタをセットする。“ＷＩＴＨ”プ
リフィックスは両方をセットする。
【００８９】ほとんどの命令は動作コード（ｏｐｃｏｄ
ｅ）における第２のソースレジスタを名付ける。もしＳ
ＲｅｇとＤＲｅｇがプリフィックス命令によってセット
されないならば、それらはＲ０にデフォルトされる。プ
リフィックス命令でない各命令毎の実行後に、ＳＲｅｇ
及びＤＲｅｇの両方がＲ０にセットされる。もしＤＲｅ
ｇがＲ１５にセットされるならば、それによって、プロ
グラムカウンタは次の命令を生じさせ、その内容をＲ１
５に格納し、次いで、１サイクルの遅延された分岐処理
が初期化される。
【００９０】他のプリフィックス命令は、次の命令の動
作を変更するために、ステータスレジスタのハイのバイ
トのデータにおける複数のフラグをセットする。すべて
のプリフィックスでない命令はステータスワードのハイ
のバイトをクリアする。次はどのように連続する命令を
プリフィックス命令を用いて変形されるかについての例
である。
【００９１】
【表８】 １ｓｒ ；ｒ０ ＝ ｒ０ ｓｈｉｆｔ
ｒｉｇｈｔ １ ｔｏ ｒ４ １ｓｒ ；ｒ４ ＝ ｒ０ ｓｈｉｆｔ
ｒｉｇｈｔ １ ｆｒｏｍ ｒ４ １ｓｒ ；ｒ０ ＝ ｒ４ ｓｈｉｆｔ
ｒｉｇｈｔ １ ａｌｔ １ ｆｒｏｍ ｒ６ ｔｏ ｒ５ ａｄｄ ｒ７ ；ｒ５ ＝ ｒ６＋ｒ７ ＋ ｃ
ａｒｒｙ ａｌｔ １ ｗｉｔｈ ｒ３ ａｄｄ ｒ３ ；ｒ３ ＝ ｒ３ ＋ ｒ３ ＋
ｃａｒｒｙ （６５０２ ｒｏｌ）
【００９２】もし“ｂ”フラグがステータスレジスタに
セットされたならば、“ＴＯ”命令は“ＭＯＶＥ（移
動）”命令として動作するように変形される。ＴＯ命令
は当該情報が移動する移動先のレジスタを示し、ＦＲＯ
Ｍ命令は情報のソースを示す。
【００９３】ＳＴＷ命令は、次の命令を実行する前に格
納動作が完了するまでに待機する必要がないような、バ
ッファにおけるある特別なワードを格納する。このよう
な方法で、当該プロセッサよりも遅いＲＡＭの使用は当
該プロセッサの処理速度を不必要に低下させることはな
い。
【００９４】ＬＯＯＰ命令の実行は、ジェネラルレジス
タＲ１２の内容をデクリメントするように動作する。も
しＲ１２の内容がゼロでないならば、そのときレジスタ
Ｒ１３に示されたアドレスへのジャンプが初期化され
る。
【００９５】Ａｌｔ１，Ａｌｔ２及びＡｌｔ３は、以下
の表に示すように異なった方法で、実行される命令をイ
ンタープリテーションされるように、ステータスレジス
タにおける上述の複数のフラグをセットするプリフィッ
クス命令である。
【００９６】ＰＬＯＴ命令はプロットすべき画素のＸ及
びＹのスクリーン座標を識別し、（レジスタＲ１及びＲ
２において示されるように）Ｘ座標及びＹ座標に対応す
るスクリーンのロケーションにおけるＣＯＬＯＲ命令に
よって示される色の画素をプロットする。ＰＬＯＴ画素
命令は、高速で複数の水平ラインをプロットするときに
補助するレジスタＲ１の内容の自動的なインクリメント
処理を含み、特別なインクリメント命令を含むことを排
除する。
【００９７】もしＡｌｔ１フラグがセットされたとき、
そのときプロット命令がＲＥＡＤＰＩＸＥＬ命令（ＲＰ
ＩＸ）としてインタープリテーションされる。当該読み
出し画素命令ＲＰＩＸを実行することによって、プロッ
トのハードウエアから所望されない画素情報をフラッシ
ュさせるために用いることが可能であることが示された
スクリーンのロケーションにおける画素の色が読み出さ
れる。
【００９８】読み出し画素命令ＲＰＩＸは、本質的には
逆に、命令において示されるある特定の画素の色を決定
するために、逆に１個の文字のマトリックスからデータ
を読み出すためのプロットのハードウエアを用いる。Ｃ
ＯＬＯＲ命令は、示されたソースレジスタの内容によっ
て定義される次の画素の色を、カラーハードウエアに提
供する。
【００９９】“ＣＭＯＤＥ”命令は、前記で提供された
例において示したような異なった特別な効果を生成する
ために用いることができる。例えば、ディザ処理の効果
を、シェーディング効果を生成するように代替の画素に
おける異なった色を交互にするＣＭＯＤＥ命令を用いて
発生することができる。ＣＭＯＤＥ命令をまた、スプラ
イトの表示をバックグラウンドの表示の輪郭を描くよう
にトランスペアレンシーを制御するために用いることが
できる。トランスペアレンシーは前記の例において図示
したように、カラーモードに関係するフラグのセット処
理によって決定される。
【０１００】命令セットはまた、表示すべき複数の目標
物の傾斜又はスロープを決定するためにポリゴンを回転
するための計算において用いられる分数の符号が付けら
れた乗算演算を含む。
【０１０１】インクリメント命令がもしレジスタＲ１４
と関連されて用いられるならば、ＲＯＭからの読み出し
処理を初期化する。ＧＥＴＣ命令はＲＯＭからアクセス
されるバイトのデータを取り出し、それをカラーレジス
タにロードする。
【０１０２】次の表は、前記で議論されたこれらの命令
を含むこの好ましい実施例に従って模範的なマリオチッ
プの命令セットを示す。
【０１０３】
【表９】 １６進数表示 ニーモニック 機能 ─────────────────────────────────── $00 ＳＴＯＰ マリオチップを停止させ、６５８１６ＩＲＱを 発生する ｇ＝０ $01 ＮＯＰ １サイクルの間、動作しない $02 ＣＡＣＨＥ キャッシュベースをｐｃにセットしかつ キャッシュフラグをリセットする （もしｐｃが現在のキャッシュベースに 等しくないときにのみ） もしキャッシュベース＜＞ｒ１５であるとき、 キャッシュベース＝ｒ１５とし、 キャッシュフラグをリセットする $03 ＬＳＲ 論理的な右側へのシフト（シフトライト） ＤＲｅｇ＝ＳＲｅｇ ＬＳＲ １ $04 ＲＯＬ キャリー付きで左に回転 ＤＲｅｇ＝ＳＲｅｇ ＲＯＬ １ $05 nn ＢＲＡ sbyte 常に条件付きの遅延された分岐 ｒ１５＝ｒ１５＋ 符号付きのバイトのオフセット $06 nn ＢＧＥ sbyte よりも大きい又は等しいときに 条件付きの遅延された分岐 もし（ｓ ＸＯＲ ｖ）＝１ならば、 ｒ１５＝ｒ１５＋ 符号付きのバイトのオフセット $07 nn ＢＬＴ sbyte もしよりも小さいときに 条件付きの遅延された分岐 もし（ｓ ＸＯＲ ｖ）＝０ならば、 ｒ１５＝ｒ１５＋ 符号付きのバイトのオフセット $08 nn ＢＮＥ sbyte もし等しいときに 条件付きの遅延された分岐 もしｚ＝１ならば、 ｒ１５＝ｒ１５＋ 符号付きのバイトのオフセット $09 nn ＢＥＱ sbyte もし等しくないときに 条件付きの遅延された分岐 もしｚ＝０ならば、 ｒ１５＝ｒ１５＋ 符号付きのバイトのオフセット $0a nn ＢＰＬ sbyte もし正の数のときに 条件付きの遅延された分岐 もしｓ＝０ならば、 ｒ１５＝ｒ１５＋ 符号付きのバイトのオフセット $0b nn ＢＭＩ sbyte もし負の数のときに 条件付きの遅延された分岐 もしｓ＝１ならば、 ｒ１５＝ｒ１５＋ 符号付きのバイトのオフセット $0c nn ＢＣＣ sbyte もしキャリーがクリアされたときに 条件付きの遅延された分岐 もしｃ＝０ならば、 ｒ１５＝ｒ１５＋ 符号付きのバイトのオフセット $0d nn ＢＣＳ sbyte もしキャリーがセットされたときに 条件付きの遅延された分岐 もしｃ＝１ならば、 ｒ１５＝ｒ１５＋ 符号付きのバイトのオフセット $0e nn ＢＶＣ sbyte もしオーバーフローがクリアされたときに 条件付きの遅延された分岐 もしｖ＝０ならば、 ｒ１５＝ｒ１５＋ 符号付きのバイトのオフセット $0f nn ＢＶＳ sbyte もしオーバーフローがセットされたときに 条件付きの遅延された分岐 もしｖ＝１ならば、 ｒ１５＝ｒ１５＋ 符号付きのバイトのオフセット $10-$1f ＴＯ r0..r15 （プリフィックス） ＤＲｅｇをｒｎにセットする （次の動作のためのデスティネーション レジスタ） ＤＲｅｇ＝ｒｎ ifb: ＭＯＶＥ ｒｎ＝ＳＲｅｇ（フラグがセットされない） $20-$2f ＷＩＴＨ r0..r15 （プリフィックス）ＤＲｅｇとＳＲｅｇとを ｒｎにセットする （スクリーン及びデスティネーション及び ｂフラグ） ＤＲｅｇ＝ｒｎ ＳＲｅｇ＝ｒｎ ｂ＝１ $30-$3b ＳＴＷ(rn) ＳＲｅｇをｒｎにおけるアドレスに格納する ＲＡＭ［ｒｎ］＝ＳＲｅｇ （バッファされたワードのロー／ハイ） （ワードは通常はアドレス上にある） if alt1: ＳＴＢ(rn) ＳＲｅｇのローのバイトを ｒｎにおけるアドレスに格納する ＲＡＭ（ｒｎ）＝ＳＲｅｇ．ｌ （バッファされたバイト） $3c ＬＯＯＰ ｒ１２をデクリメントするとともに もしｒ１２＜＞０であるならば ｒ１３におけるアドレスに遅延されたジャンプ を行う ｒ１２＝ｒ１２−１ もしｒ１２＜＞０であるならば ｒ１５＝ｒ１３ （ＴＯ／ＷＩＴＨ／ＦＲＯＭが無視される） $3d ＡＬＴ１ （プリフィックス） ａｌｔ１フラグをセットする ａｌｔ１＝１ $3e ＡＬＴ２ （プリフィックス） ａｌｔ２フラグをセットする ａｌｔ２＝１ $3f ＡＬＴ３ （プリフィックス） ａｌｔ１フラグ及びａｌｔ２フラグを セットする ａｌｔ１＝１ ａｌｔ２＝１ $40-$4b ＬＤＷ(rn) ＤＲｅｇをアドレスからｒｎにロードする ＤＲｅｇ＝ＲＡＭ［ｒｎ］ （ワードのロー／ハイの待機） （ワードは通常はアドレス上にある） if alt1: ＬＤＢ(rn) ＤＲｅｇ（符号無しのバイト）をアドレスから ｒｎにロードする ＤＲｅｇ．ｈ＝０ ＤＲｅｇ．ｌ＝ＲＡＭ［ｒｎ］ （バイトの待機） $4c ＰＬＯＴ 画素をｒ１，ｒ２（ｘ，ｙ）上にプロットし、 ｒ１をインクリメントする （注：ｒ１とｒ２はスクリーン上にあるか 否かについてチェックされず、 ＲＡＭ上のどこにおいても描かれる） ｐｌｏｔ（ｒ１，ｒ２） ｒ１＝ｒ１＋１ if alt1: ＲＰＩＸ ｒ１，ｒ２（ｘ，ｙ）における画素の色を 読み出す ＤＲｅｇ＝ｐｏｉｎｔ（ｒ１，ｒ２） $4d ＳＷＡＰ ２つのバイトのデータをスワップする ＤＲｅｇ．ｈ＝ＳＲｅｇ．ｌ ＤＲｅｇ．ｌ＝ＳＲｅｇ．ｈ $4e ＣＯＬＯＵＲ ＰＬＯＴの色をセットする ｐｌｏｔ ｃｏｌｏｕｒ＝ＳＲｅｇ if alt1: ＣＭＯＤＥ ＰＬＯＴのカラーモードをセットする ｐｌｏｔ ｃｏｌｏｕｒ ｍｏｄｅ＝ＳＲｅｇ $4f ＮＯＴ ＤＲｅｇ＝ＮＯＴ ＳＲｅｇ $50-$5f ＡＤＤ r0..r15 ＤＲｅｇ＝ＳＲｅｇ＋ｒｎ if alt1: ＡＤＣ ＤＲｅｇ＝Ｓｒｅｇ＋ｒｎ＋ｃ if alt2: ＡＤＤ ＤＲｅｇ＝ＳＲｅｇ＋＃ｎ if alt1+alt2: ＡＤＣ ＤＲｅｇ＝ＳＲｅｇ＋＃ｎ＋ｃ $60-$6f ＳＵＢ r0..r15 ＤＲｅｇ＝ＳＲｅｇ−ｒｎ if alt1: ＳＢＣ ＤＲｅｇ＝ＳＲｅｇ−ｒｎ−ｃ if alt2: ＳＵＢ ＤＲｅｇ＝ＳＲｅｇ−＃ｎ if alt1+alt2 ＣＭＰ ＳＲｅｇ−ｒｎ（ゼロ，符号、キャリー、 オーバーフロー） $70 ＭＥＲＧＥ ｒ７とｒ８のハイのバイトをＤＲｅｇに マージする ＤＲｅｇ．ｈ＝ｒ７．ｈ ＤＲｅｇ．ｌ＝ｒ８．ｈ 計算結果上にセットされた複数のフラグ： ｓ＝ｂ１５ ＯＲ ｂ７ ｖ＝ｂ１４ ＯＲ ｂ６ ＯＲ ｓ ｃ＝ｂ１３ ＯＲ ｂ５ ＯＲ ｖ ｚ＝ｂ１２ ＯＲ ｂ４ ＯＲ ｃ $71-$7f ＡＮＤ r1..r15 ＤＲｅｇ＝ＳＲｅｇ ＡＮＤ ｒｎ if alt1: ＢＩＣ ＤＲｅｇ＝ＳＲｅｇ ＡＮＤ ＮＯＴ ｒｎ if alt2: ＡＮＤ ＤＲｅｇ＝ＳＲｅｇ ＡＮＤ ＃ｎ if alt1+alt2: ＢＩＣ ＤＲｅｇ＝ＳＲｅｇ ＡＮＤ ＮＯＴ ＃ｎ $80-$8f ＭＵＬＴ r0..r15 ＤＲｅｇ＝ＳＲｅｇ＊Ｒｎ （符号付きの８×８ビット） if alt1: ＵＭＵＬＴ ＤＲｅｇ＝ＳＲｅｇ＊Ｒｎ （符号なしの８×８ビット） if alt2: ＭＵＬＴ ＤＲｅｇ＝ＳＲｅｇ＊＃ｎ （符号付きの８×８ビット） if alt1+alt2: ＵＭＵＬＴ ＤＲｅｇ＝ＳＲｅｇ＊＃ｎ （符号なしの８×８ビット） $90 ＳＢＫ ＳＲｅｇを、用いられた最後のＲＡＭの アドレスに戻して格納する $91-$94 ＬＩＮＫ 1..4 リターンアドレスをｒ１１にリンクさせる ｒ１１＝ｒ１５＋１．．４ $95: ＳＥＸ ローのバイトをワードに符号の拡張をする ＤＲｅｇ.[ｂ１５−ｂ７]＝ＳＲｅｇ.[ｂ７] ＤＲｅｇ．ｌ＝ＳＲｅｇ．ｌ $96 ＡＳＲ 演算における右側へのシフト（シフトライト） ＤＲｅｇ＝ＳＲｅｇ ＡＳＲ ｌ if alt1: ＤＩＶ２ 丸め処理を行って２で割る ＤＲｅｇ＝ＳＲｅｇ ＡＳＲ ｌ もしＤＲｅｇ＝−１ならば、 ＤＲｅｇ＝０である $97 ＲＯＲ キャリー付きで右に回転する ＤＲｅｇ＝ＳＲｅｇ ＲＯＲ ｌ $98-$9d ＪＭＰ r8..r13 ｒｎにおけるアドレスにジャンプを行う ｒ１５＝ｒｎ（遅延された分岐） if alt1: ＬＩＭＰ ｒｎにおけるアドレスに長いジャンプを行い （ＳＲｅｇからＲＯＭバンクに）、 キャッシュをリセットする ｒ１５＝ｒｎ（遅延された分岐） プログラムＲＯＭバンクｒｅｇ＝ＳＲｅｇ $9e ＬＯＢ ローのバイト ＤＲｅｇ．ｈ＝０ ＤＲｅｇ．ｌ＝ＳＲｅｇ．ｌ $9f ＦＭＵＬＴ 分数の符号が付けられた乗算 ＤＲｅｇ＝（ＳＲｅｇ＊ｒ６）．ｈｗ （符号付きの１６×１６ビットの乗算） ｃ＝（ＳＲｅｇ）＊ｒ６）．ｂ１５ if alt1: ＬＭＵＬＴ 長い符号付きの乗算 ＤＲｅｇ＝（ＳＲｅｇ＊ｒ６）．ｈｗ （符号付きの１６×１６ビットの乗算） ｒ４＝（ＳＲｅｇ＊ｒ６）．ｌｗ ｃ＝（ＳＲｅｇ）＊ｒ６）．ｂ１５ $a0-$af nn ＩＢＴ r0..r15,sbyte ｒｎを符号が拡張されたバイトとともに ロードする ｒｎ＝イミーディエイトバイト （符号が拡張された） if alt1: ＬＭＳ r0..r15,byte 絶対的にシフトされたバイトのアドレス からｒｎをロードする ｒｎ＝ＲＡＭ［ｂｙｔｅ＜＜１］ （ワードデータ） if alt2: ＳＭＳ r0..r15,byte 絶対的にシフトされたバイトのアドレス にｒｎを格納する ＲＡＭ［ｂｙｔｅ＜＜１］＝ｒｎ （ワードデータ） $b0-$bf ＦＲＯＭ r0..r15 （プリフィックス） ＳＲｅｇをｒｎにセットする ＳＲｅｇ＝ｒｎ if b: ＭＯＶＥＳ ＤＲｅｇ＝ｒｎ （ゼロ，符号及びオーバーフロー （符号のローのバイト）フラグ） $c0 ＨＩＢ ハイのバイト ＤＲｅｇ．ｈ＝０ ＤＲｅｇ．ｌ＝ＳＲｅｇ．ｌ $c1-$cf ＯＲ r1..r15 ＤＲｅｇ＝ＳＲｅｇ ＯＲ Ｒｎ if alt1: ＸＯＲ ＤＲｅｇ＝ＳＲｅｇ ＸＯＲ Ｒｎ if alt2: ＯＲ ＤＲｅｇ＝ＳＲｅｇ ＯＲ ＃ｎ if alt1+alt2: ＸＯＲ ＤＲｅｇ＝ＳＲｅｇ ＸＯＲ ＃ｎ $d0-$de ＩＮＣ r0..r14 ｒｎをインクリメントする ｒｎ＝ｒｎ＋１ （ＴＯ／ＷＩＴＨ／ＦＲＯＭが無視される） $df ＧＥＴＣ ＲＯＭバッファからのバイトを ＰＬＯＴ ｃｏｌｏｕｒにゲットする if alt2: ＲＡＭＢ ＲＡＭデータバンクｒｅｇ＝ＳＲｅｇ if alt1+alt2: ＲＯＭＢ ＲＯＭデータバンクｒｅｇ＝ＳＲｅｇ $e0-$ee ＤＥＣ r0..r14 ｒｎをデクリメントする ｒｎ＝ｒｎ−１ （ＴＯ／ＷＩＴＨ／ＦＲＯＭが無視される） $ef ＧＥＴＢ 符号なしのバイトをＲＯＭバッファから ＤＲｅｇにゲットする ＤＲｅｇ＝ゼロが拡張された ＲＯＭバッファのバイト． if alt1: ＧＥＴＢＨ ＲＯＭバッファからＤＲｅｇのハイのバイトに ゲットする ＤＲｅｇ＝ローでマージされた ＲＯＭバッファのバイト． ＤＲｅｇ＝（ＳＲｅｇ＆＄ＦＦ）＋ （ｂｙｔｅ＜＜８） （ＷＩＴＨを用いる） if alt2: ＧＥＴＢＬ ＲＯＭバッファからＤＲｅｇのローのバイトに ゲットする ＤＲｅｇ＝ハイでマージされた ＲＯＭバッファのバイト． （ＷＩＴＨを用いる） if alt1+alt2: ＧＥＴＢＳ 符号付きのバイトをＲＯＭバッファから ＤＲｅｇにゲットする ＤＲｅｇ＝符号が拡張された ＲＯＭバッファのバイト． $f0-$ff nnnn ＩＷＴ r0..r15,word イミーディエイトワードをｒｎに ロードする ｒｎ＝イミーディエイトワード（バッファされた ） if alt1: ＬＭ r0..r15,word ｒｎを絶対的なワードアドレスから ロードする ｒｎ＝ＲＡＭ［ｗｏｒｄ ａｄｄｒ］ （ワードデータ） if alt2: ＳＭ r0..r15,word ｒｎを絶対的なワードアドレスに格納する
【０１０４】図７乃至図２２は図４及び図５において図
示された構成要素についてさらに詳細に記述したブロッ
ク図である。本発明のユニークな特徴をより明確に明ら
かにするために、当業者にとって従来技術であり又は明
らかであると確信するものであって、これらのユニーク
な特徴を不明瞭にするような回路の詳細については、以
下の図面において図示していない。
【０１０５】ＡＬＵ装置５０として用いてもよい好まし
い演算及びロジック装置が図７に図示される。図４及び
図７に図示されるようなＡＬＵ５０はＸバス、Ｙバス及
びＺバスに接続される。従って、マリオチップのジェネ
ラルレジスタＲ０−Ｒ１５は当該ＡＬＵ５０に接続され
る。
【０１０６】ＡＬＵ５０は、１６ビットの加算器／減算
器１５２を介して加算機能及び減算機能を実行する。Ａ
ＬＵ５０はまた、従来の“アンド”ロジック回路１５４
と、“オア”ロジック回路１５６と、“排他的論理和”
ロジック回路１５８とを備える。
【０１０７】ＡＬＵ５０は、従来のシフト機能回路を備
え、このシフト機能回路において、任意のキャリービッ
トが最上位ビットの位置にシフトされ、その結果がライ
ン１６０を介してマルチプレクサ１６４の１つの入力端
子に出力される。さらに、ＡＬＵ５０は、従来のバイト
のスワップ演算を実行し、これによって、前記バス上で
伝送される最下位のバイトと最上位のバイトをスワップ
することができ、その結果がライン１６２を介してマル
チプレクサ１６４に出力される。ＸバスとＹバスは、図
７に示すように、回路１５２，１５４，１５６，１５８
に接続される。
【０１０８】加算器／減算器１５２、回路１５４，１５
６，１５８、シフト出力及びスワップ機能出力の各々の
出力は１６ビットの６入力対１の“演算結果”のマルチ
プレクサ１６４に出力される。復号化される命令に依存
して、その適正な演算結果はデスティネーションバスＺ
に出力される。
【０１０９】加算器／減算器１５２は、Ｘバスから１６
ビットのデータを受信することに加えて、また、Ｙバス
上を順方向に伝送される情報、又はマルチプレクサ１５
０への命令復号入力に依存して、命令それ自身内の情報
を受信する。
【０１１０】ＡＬＵ５０はさらに、ＣＰＵフラグ発生回
路１６６を備える。ＣＰＵフラグ回路１６８は、回路１
６６内の少なくとも１個のフラグレジスタに対してロー
ドするためのゼロオーバーフロー信号、符号信号及びキ
ャリー信号を発生する。このＣＰＵフラグを、加算器／
減算器１５２によって決定される対応する状態に依存し
てセットされるべきフラグを発生させる、複数の命令に
よって発生されるキャリーイネーブル信号、ゼロイネー
ブル信号、及びオーバーフローイネーブル信号を復号化
する命令復号化回路６０からセットするようにしてもよ
い。当該フラグをまた、フラグ回路１６６に入力される
デスティネーション（又は演算結果）バスＺの内容に基
づいてセットするようにしてもよい。例えば、フラグは
広い範囲の条件に基づいて条件付きの分岐演算をトリガ
するために用いられる。
【０１１１】図８、図９及び図１０は、図４において図
示された画素プロット回路（５２，５４，５６及び５
８）をさらに詳細に示す。この回路は、示されたＸ座標
とＹ座標とを取り出し、ＣＯＬＯＲコマンドによってロ
ードされるカラーレジスタ５４の内容によって示された
色におけるこれらのスクリーン座標をプロットするＰＬ
ＯＴコマンドを実行する。
【０１１２】上述のように、スーパーＮＥＳはキャラク
タでマッピングされた表示スクリーンを利用する。プロ
ットのハードウエアは、画素座標のアドレスデータを、
キャラクタでマッピングされたアドレスデータに変換す
るように動作する。
【０１１３】スーパーＮＥＳのキャラクタはビット平面
で定義される。複数のキャラクタは４色、１６色又は２
５６色を定義するための２ビット平面、４ビット平面又
は８ビット平面のいずれかを有することができる。キャ
ラクタの定義の各バイトはキャラクタの１画素列の１ビ
ット平面を備える。複数の画素は左から右に、ハイのビ
ットからローのビットに向かって定義される。２５６色
のカラーモードの動作のために、更新することが必要で
ある８個のＲＡＭロケーションが存在する。
【０１１４】画素プロットのハードウエアは、表示すべ
きある特定のバイトにおけるすべてのバイトは最後に更
新されることが必要であるので、そのようなすべてのバ
イトを格納するカラーマトリックス回路２０６を含むロ
ーカルバッファのメカニズムを備える。ビット平面カウ
ンタ２０８はカラーマトリックス回路２０６に接続され
る。画素座標は、ＸバスとＹバスからそれぞれプロット
Ｘレジスタ２０２とプロットＹレジスタ２０４にロード
される。この好ましい実施例において、ジェネラルレジ
スタＲ１及びＲ２は図８に図示されたプロットＸレジス
タ２０２とプロットＹレジスタ２０４として用いられ
る。これらのレジスタは、ＰＬＯＴコマンドによって示
されるようにプロットされるべき画素のＸ座標とＹ座標
を受信する。
【０１１５】プロットＸレジスタ２０２とプロットＹレ
ジスタ２０４は、アドレス上で２個の位置のバレルシフ
ト回路２１４にデータを出力する、全加算器と半加算器
とをベースにしたキャラクタアドレス計算回路に接続さ
れ、２個の位置のバレルシフト回路２１４は、プロット
アドレスレジスタ２１６とアドレスコンパレータ２１８
とに接続される。プロットＸレジスタ２０２の最上位３
ビットはデマルチプレクサ２１２に接続され、このデマ
ルチプレクサ２１２はビットペンディングレジスタ２１
０に接続される。
【０１１６】図９に図示されたプロットコントローラ２
００は、後述する他の制御信号と同様にプロット画素
（ＰＬＯＴ）コマンド又は読み出し（ＲＥＡＤ）画素
（ＲＰＩＸ）コマンドが復号化されたことを示す信号を
受信する。プロットコントローラ２００は後述する方法
で用いられる複数のプロット回路制御信号を発生する。
【０１１７】上述のように、プロットコントローラ２０
０は画素プロットのハードウエア５２内で利用される制
御信号を発生する。図９に図示されるように、プロット
コントローラ２００は、ビットペンディングレジスタ２
１０の出力がアンドゲート２０１を介してプロットコン
トローラ２００に接続されるビットペンディングレジス
タ２１０からの出力を受信する。もしビットペンディン
グレジスタ２１０のすべての８ビットがセットされたな
らば、プロットコントローラ２００は、読み出しサイク
ルをスキップしてもよいこと、並びにカラーマトリック
ス回路２０６における情報をＲＡＭに書き込んでもよい
ことが知らされる。
【０１１８】プロットコントローラ２００はまた、その
処理を初期化するためのＰＬＯＴコマンドに応答して動
作する。プロットコントローラ２００はまた、新しい情
報がＲＡＭに出力するカラーマトリックス回路２０６に
書き込まれないことを除いて、仮想的に同一の動作を初
期化するためのＲＥＡＤ画素コマンドＲＰＩＸに対して
応答する。上述のように、ＲＥＡＤ画素コマンドは、も
しスクリーン上のある特定の画素の色を知る必要がある
ならば実行され、また、カラーマトリックス回路２０６
において存在している情報を大量に出力させるために用
いられる。
【０１１９】プロットコントローラ２００はまた、ＲＡ
Ｍのアクセスが完了したことを示すＲＡＭダン制御信号
ＲＡＭＤＯＮＥを受信する。上述のようにＲＡＭダン信
号はまた、カラーマトリックス回路２０６におけるビッ
ト平面を識別するビット平面カウンタ２０８をインクリ
メントするために用いられる。プロットコントローラ２
００はまた、アドレスの一致が検出されかつカラーマト
リックス回路２０６の内容をＲＡＭに書き込むことが不
要であることを示し、これによって、現在のカラーマト
リックス回路２０６の内容に関して更新を続けるべきで
あることを示すＰＬＥＱ信号をアドレスコンパレータ２
１８から受信する。プロットコントローラ２００はま
た、どのように多くのバイトを読み出しかつ書き込む必
要があるということに関してプロットコントローラ２０
０に知らせるスクリーンモードＳＣＲ．ＭＤ制御信号を
受信する。
【０１２０】プロットコントローラ２００は、図８と図
１０とを参照して示されるダンプ制御信号ＤＵＭＰを発
生し、この信号によって、その第２のバッファセクショ
ンにおいてバッファされるべきカラーマトリックス回路
２０６の内容を生じさせる。プロットコントローラ２０
０はさらに、クリアビットペンディングレジスタ信号Ｃ
ＬＲＰＮＤと、ロードビットペンディングレジスタ制御
信号ＬＤＰＮＤを発生し、これらの信号をビットペンデ
ィングレジスタ２１０に出力する。さらに、プロットコ
ントローラ２００は、図１０において図示されたカラー
マトリックスの素子と関連するＬＤＰＩＸ信号とＢＰＲ
制御信号とを発生する。
【０１２１】ＰＬＯＴコマンドが命令デコーダによって
復号化され、プロットコントローラ２００に入力される
ＰＬＯＴ信号は、画素プロットのハードウエアがビジー
ではないと推定するロードペンディング信号ＬＤＰＮＤ
の発生を初期化する。ＬＤＰＮＤ信号は、ビットペンデ
ィングレジスタ２１０に入力され、デマルチプレクサ２
１２からビットペンディングレジスタ２１０へのデータ
のロードを可能にする。クリアペンディング信号ＣＬＲ
ＰＮＤは、ペンディングのデータがＲＡＭに書き込まれ
たことを示すＲＡＭダン信号ＲＡＭＤＯＮＥに応答して
発生される。その後、ビットペンディングレジスタ２１
０は次の画素のプロット情報のために待機状態となる。
【０１２２】上述したような、プロットコントローラ２
００によって受信された複数の信号と、種々のアドレス
及びデータ信号と、他の関係する制御信号と、プロット
コントローラ２００によって発生された出力制御信号と
の間の関係を示すタイミングチャートを図１１に示す。
ここで、好ましいアドレス値とデータ値などが図示の目
的のみのために図示されている。
【０１２３】プロットのハードウエア５２は次のように
動作する。プロットコントローラ２００はプロットのハ
ードウエア５２がビジーでないことを決定し、図４に図
示されたカラーレジスタ５４の内容が８×８のカラーマ
トリックス回路２０６の水平方向の列（ロウ）にロード
される。カラーマトリックス回路２０６は行（ロウ）毎
にロード（書き込み）を行い、列（コラム）毎に読み出
し動作を行う。カラーレジスタ５４の内容はＣＯＬＯＲ
コマンドによって更新される。カラーレジスタ５４は、
任意の連続するＰＬＯＴコマンドがカラーデータとして
カラーマトリックス回路２０６にロードされるときに通
過するレジスタである。
【０１２４】カラーレジスタのビットがロードされるカ
ラーマトリックス回路２０６における垂直方向の位置
は、プロットＸレジスタ２０２に格納された最下位３ビ
ットによって決定される。従って、プロットを行うアド
レスの最下位３ビットは、カラーマトリックス回路２０
６において更新されるべき列のビットを定義する。
【０１２５】ビットペンディングレジスタ２１０は、ス
クリーンキャラクタのセクションのどの特定のビットが
更新中であるかを記録するために用いられる。レジスタ
２１０はスクリーンの関係する部分に書き込まれたビッ
トを示す１６個のレジスタフラグを備える。ビットペン
ディングレジスタ２１０は、信号ＬＤＰＮＤに応答して
ロードし、プロットコントローラ２１０によって発生さ
れた信号ＣＬＲＰＮＤによってクリアされる。
【０１２６】もし続くプロットコマンドが同一の領域に
おけるスクリーンマップを更新するために実行されるべ
きならば、ある与えられたビットのための処理が８×８
カラーマトリックス回路２０６にロードされる１画素に
対応する付加的なカラーデータとともに繰り返される。
次いで、もう１つのビットが、プロットＸレジスタ２０
２に格納されたプロットアドレスの最下位ビットを介し
てビットペンディングレジスタ２１０にセットされる。
ある特定のビットはプロットＸレジスタ２０２に接続さ
れる３対８のデマルチプレクサ２１２を介してビットペ
ンディングレジスタ２１０にロードされる。もし更新す
べき画素が水平方向で８画素以上離れ、もしくはもしそ
の画素がある異なった垂直方向の位置を占有するなら
ば、マトリックス回路２０６に書き込まれたデータはＲ
ＡＭ６（又は８）に読み出される必要がある。カラーマ
トリックス回路２０６はその後、新しいカラーデータを
受信するために待機状態となる。ＲＡＭに書き込むこと
を要求する続くプロットコマンドが受信されるまで、カ
ラーマトリックス回路２０６の現在の内容が画素プロッ
タのハードウエア内で、すなわちカラーマトリックス回
路２０６内でバッファされる。
【０１２７】カラーマトリックス回路２０６からのデー
タはＲＡＭ６又は８に書き込まれるとき、アドレス変換
の計算が、図８に図示されたタイプの論理ゲートの全加
算器及び半加算器回路を用いることによって、Ｘ座標と
Ｙ座標をＲＡＭアドレスに変換するために行われる。実
際のアドレス計算は、以下に示す説明及び好ましいコー
ドに従って行われる。そのような計算は、４色、１６色
又は２５６色のカラーモードが使用中であるかに依存し
て変化するであろう。
【０１２８】これらの２５６色のキャラクタは１６バイ
トからなる４個のブロックを有し、それぞれは、全体の
６４バイトに対してビット平面の対を定義する。
【０１２９】ビットマップは、単一のキャラクタを要求
されたスクリーンエリアの各々の位置上に載置すること
によって構築される。スーパーＮＥＳと共同してプロッ
トするとき、一番良い方法は、コラムにおけるキャラク
タを例えば次のように組織化することである。
【０１３０】例えば（１２８画素の高さのスクリーン） 文字のナンバー
【表１０】 ０ １６ ３２ ．．．．．．． １ １７ ３３ ．．． ２ １８ ２４ ．．． ． ． ． ． ． ． １５ ３１ ４７
【０１３１】スーパーＮＥＳは２５６キャラクタに限定
されず、それ故、ビットマップの大きさは主としてメモ
リ及びＤＭＡ転送時間によって限定される。マリオチッ
プは例えば、１２８画素及び１６０画素の高さのスクリ
ーン上にプロットすることができる。最大のスクリーン
の幅は、３２キャラクタ又は２５６画素である。
【０１３２】次のアルゴリズムは、画素の制御がコラム
で組織化された仮想的なビットマップを用いて制御され
る。
【０１３３】まず最初にＸ座標の最下位３ビットからす
べてのビット平面のための画素マスクを次の表１１に示
すように計算する。
【０１３４】
【表１１】
【０１３５】次いで、コラムの下方向に移動した複数の
キャラクタを与えるために、取り除かれた低い位の３ビ
ットを有するＹ座標を用いてコラムの下方向のオフセッ
ト値を計算し、次いで、それにキャラクタの大きさを乗
算する。
【０１３６】
【表１２】 スクリーンの色の数 バイトにおける文字の大きさ ────────────────────────── ４ １６ １６ ３２ ２５６ ６４
【０１３７】次いで、取り除かれ、コラムの大きさで乗
算された低い位の３ビットを有するＸ座標からキャラク
タのコラムの上部のオフセット値を計算する。コラムの
大きさはキャラクタの大きさによって乗算されたコラム
におけるキャラクタの数である。
【０１３８】
【表１３】 通常のコラムの大きさ 文字がハイ １６ ２０ ４ ２５６バイト ３２０バイト 色 １６ ５１２バイト ６４０ ２５６ １０２４バイト １０２８バイト
【０１３９】Ｙ座標の低い位の３ビットはキャラクタを
下方向に移動させるバイトのオフセット値を与える。現
在のビットマップに対するすべてのオフセット値にポイ
ンタを加算した和は、画素の第１のビット平面を保持す
るバイトのアドレスを与える。１バイトのデータが次の
複数のビット平面上に交互に存在し、最後のビット平面
から１５バイトのデータが存在する。そのとき、画素ビ
ットは画素マスクを用いてセットされ又はクリアされる
ことが可能である。各ビット平面におけるビットは画素
のために要求されるカラーレジスタ５４に格納されるカ
ラーの数における対応するビットの状態にセットされ又
はクリアされる。
【０１４０】
【表１４】 コードの一例 ;Plot on 4 bit planes in 65816 code, as used in our game demo. ;The routine is mostly table driven. ;Registers A,X and Y are 16 bit. Set Colour ;Get colour and double lda Colour asl a tax ;set colour mask for bit planes 0 and 1 lda mask1tab,x sta mask1 ;set colour mask for bit planes 2 and 3 lda mask2tab,x sta mask2 rts Plot ;Get horizontal & vertical coords ;double both and move to Y & X regs lda plotxl asl a tay ;Y is x coord * 2 lda plotyl asl a tax ;X is y coord * 2 ;Get offset down column lda pyoftab,x ;Add start of column offset clc adc pxoftab,y ;Add double buffer pointer (select bitmap) clc adc drawmap tax ;X is offset of word holding required pixel from bitmapbase. ;Y is x coord of pixel * 2 ;Do bit planes 0 and 1 lda.1 bitmapbase,x :get word holding pixel and pbittabn,y ;mask out old pixel colour sta pmask lda mask1 ;Mask colour and and pbittab,y ;pixel mask together ora pmask ;join with other pixels sta.1 bitmapbase,x ;store to bitmap ;Do bit planes 2 and 3 lda.1 bitmapbase+16,x and pbittabn,y sta pmask lda mask2 and pbittab,y ora pmask sta.1 bitmapbase+16,x rts ;256 word table of pairs of pixel bit masks pbittab rept 32 ;num col dw $8080,$4040,$2020,$1010,$0808,$0404,$0202,$0101 endr ;table above with words inverted pbittabn rept 32 ;num col dw $7f7f,-$4040,-$2020,-$1010,-$808,-$404,-$202,-$ 101 endr ;colour masks for bit planes 0 & 1 (colours 0 to 15) mask1tab dw $0000,$00ff,$ff00,$ffff,$0000,$00ff,$ff00,$ffff dw $0000,$00ff,$ff00,$ffff,$0000,$00ff,$ff00,$ffff ;colour masks for bit planes 2 & 3 (colours 0 to 15) mask2tab dw $0000,$0000,$0000.$0000,$00ff,$00ff,$00ff,$00ff dw $ff00,$ff00,$ff00,$ff00,$ffff,$ffff,$ffff,$ffff col size equ Number char rows * 8 * Number bit planes ; (16) (4) ;offset to start of char column table pxoftab temp = 0 rept 32 ;number of char columns dw temp,temp,temp,temp,temp,temp,temp,temp temp = temp+col size endr ;offset down column table pyoftab temp = 0 rept 16 ;Number of char rows dw temp dw temp+2 dw temp+4 dw temp+6 dw temp+8 dw temp+10 dw temp+12 dw temp+14 temp = temp+32 endr
【０１４１】図８に戻ってさらに詳細に説明すると、プ
ロットする画素をスクリーン上で定義するＸ座標とＹ座
標は、プロットＸレジスタ２０２とプロットＹレジスタ
２０４にロードされる。これらのレジスタは、実際に
は、レジスタブロック７６内のＲ１，Ｒ２レジスタであ
ってもよい。プロットＸレジスタ２０２にロードされる
プロット座標の下３桁は、特定されたＸ，Ｙ座標によっ
て、ビットプレーンバイト内のどのビットに書き込まれ
るかを決める。アキュミュレータＲ０の内容は、プロッ
トＸレジスタ２０２の下３桁によって選択されるカラー
マトリックス回路２０６の行にロードされる。
【０１４２】プロットＸレジスタ２０２が０であるなら
ば、最下位ビットが、画素を定義する８個のビットの各
々において更新される。プロットＸレジスタ２０２が０
であるとき、３対８デマルチプレクサ２１２は、最下位
ビットをセットし、ビットペンディングレジスタ２１０
に論理”１”をセットする。ビットペンディングレジス
タ２１０は、ビットペンディングレジスタ２１０の対応
するビットの修正が不必要であることを示すためにＲＡ
Ｍから書き出す必要がないギャップを示すために、ＲＡ
Ｍコントローラ８８によって用いられる。ビットペンデ
ィングレジスタ２１０は、新しいデータが必要でないな
らば、ＲＡＭから新データを上書きすることを防止する
画素マスクバッファとして動作する。この機能を果たす
ために、ビットペンディングレジスタ２１０の内容は、
図８に示されるように、カラーマトリックス回路２０６
に入力される。
【０１４３】もしビットペンディングレジスタ２１０が
０であるならば、その画素のスクリーンアドレスが計算
され、プロットアドレスレジスタ２１６にロードされ、
そして、バイト内の画素位置が、ビットペンディングレ
ジスタ２１０内の同じビットをセットするために使用さ
れる。もしビットペンディングレジスタ２１０が０でな
いならば、ＢＵＳＹフラグがセットされる。もし新しく
計算されたアドレスがプロットアドレスレジスタ２１６
の内容と同じであれば、その新しい画素ビット位置がビ
ットペンディングレジスタ２１０内でセットされ、ＢＵ
ＳＹフラグがリセットされる。もし新しく計算されたア
ドレスがプロットアドレスレジスタ２１６の内容と異な
れば、以下のステップが実行される。
【０１４４】ステップ１ もしビットペンディングレ
ジスタ２１０がＦＦｈであれば、直接ステップ３に進
む。 ステップ２ ＲＡＭから（プロットアドレス＋スクリ
ーンベース）でバイトを読み、テンポラリデータバッフ
ァであるプロットバッファに書く。 ステップ３ もしビットペンディングレジスタ２１０
によってマスクされたデータバッファ内のビットがすべ
てプロットカラーレジスタアレイの第０行に等しけれ
ば、すぐにステップ５に進む。 ステップ４ プロットカラーレジスタアレイの第０行
を、ビットペンディングレジスタによってイネーブルと
されるプロットバッファの全ビットに書く。データバッ
ファをＲＡＭのプロットアドレスに書き戻す。 ステップ５ （プロットアドレス＋１）の同じ命令と
プロットカラーレジスタアレイの第１行を実行する。 ステップ６ もし８または２５６カラーモードであれ
ば、（プロットアドレス＋１６）の同じ命令とプロット
カラーレジスタアレイの第２行を実行する。 これを、すべてのカラービットが更新されるまで続け
る。
【０１４５】プロットＸレジスタ２０２とプロットＹレ
ジスタ２０４との内容は、図８に示される全加算回路Ｆ
Ａと半加算回路ＨＡによって処理される。全加算回路Ｆ
Ａと半加算回路ＨＡおよび関連する論理回路は、図８の
ブロック図では、簡単に示されている。アドレスの計算
は次のように実行できる。
【０１４６】
【数１】 アドレス＝ｓｃｒ ｂａｓｅ＋２＊ｙ［０．.２］＋ （ｙ［３．.７］＋ｘ［３．.７］＊１６＋（（ｘ［３．.７］＊４） ＆＆ ｓｃｒ ｈｔ）＊ｃｈａｒ ｓｉｚ この中間の項は次の通りである。
【０１４７】
【数２】 これにより１０ビットの部分的結果ｐｘ［０．.９］
を、たとえば６個の全加算回路ＦＡと４個の半加算回路
ＨＡを用いて発生する。
【０１４８】この結果は、選択されたスクリーンモード
の正確な精度にこの部分的結果をシフトするために、ｃ
ｈａｒ ｓｉｚｅ値によって制御される１２×３マルチ
プレクサに供給される。これは、ｙ下位ビットｙ
［０．.２］と結合されて、１６ビットのスクリーンア
ドレスを作る。これは、次に、スクリーンを１ｋ境界に
位置するためのｓｃｒｅｅｎ ｂａｓｅ値ｓｃｒ
［９．.２２］に加えられて、アドレス計算を終わる。
このアドレスは、次に、２位置バレルシフト回路２１４
に入力され、２位置バレルシフト回路２１４は、４、１
６または２５６のカラー分解能のどれが選択されるかに
対応して、アドレス情報入力を１、２または４で乗算す
るように動作する。シフト回路２１４の出力は、ＲＡＭ
アドレスのためのバッファ容量として動作するプロット
アドレスレジスタ２１６に入力される。プロット命令が
実行された後でレジスタＲ１（プロットＸレジスタ），
Ｒ２（プロットＹレジスタ）の内容が変化する可能性が
あるので、このアドレスは、バッファされなければなら
ない。
【０１４９】アドレスコンパレータ２１８は、シフト回
路２１４からの出力としてのプロットハードウエアによ
って決定される新しいアドレスを、プロットアドレスレ
ジスタ２１６に格納された古いアドレスと比較する。も
しアドレスが異なれば、次に、アドレスは、ＲＡＭに書
き出されねばならない。もしアドレスレジスタ２１６に
格納されたプロットアドレスがシフト回路２１４の出力
に等しければ、アドレスコンパレータ２１８は、（プロ
ットコントローラ２００に入力される）コントロール信
号ＰＬＥＱを発生する。カラーマトリックス２０６に戻
って説明を続けると、先に述べたように、カラーマトリ
ックス２０６は、行で読み出される。ビットプレーンカ
ウンタ２０８は、カラーマトリックス２０６に結合さ
れ、どの行が読み出されるかを決定する。ビットプレー
ンカウンタ２０８は、ＲＡＭコントローラ８８と結合さ
れ、ＲＡＭの動作が完了すると、ＲＡＭコントローラ８
８は、ビットプレーンカウンタ２０８をインクリメント
する信号を発生する。
【０１５０】カラーマトリックス２０６は、図１０に示
すような素子が配列される。８×８マトリックス２０６
の１つのマトリックスエレメントには６４個のそのよう
な素子が含まれる。プロット命令がデコードされると
き、コントローラ２００は、命令制御信号ＬＤＰＩＸを
ラッチ２２０に出力して、カラーレジスタ５４からのカ
ラーデータＣＯＬをラッチ２２０がロードすることを可
能にする。コントローラ２００によるコントロール信号
ＤＵＭＰの発生は、カラーマトリックス２０６内のバッ
ファリングの第１レベルが終わったことを示し、データ
は、スクリーンに出力されねばならない。一度ＤＵＭＰ
信号が発生されると、ラッチ２２０に格納されたデータ
は、ゲート回路２２６とラッチ２２８に出力される。Ｄ
ＵＭＰ信号がゲート回路２２６にアクティブに入力され
ると、ゲート回路２２６はラッチ２２８にデータを入力
する。同時に、ゲート２２４が非活性化され、このため
に、ラッチ２２８の非反転出力からのフィードバックル
ープが、前に格納したデータの格納の続行を防止する。
【０１５１】データがＲＡＭから読まれてデータギャッ
プ内を満たすとき、コントロール信号ＢＰＲは、ゲート
２２２に０入力を出力し、ＬＤＲＡＭ信号は０状態にな
る。この条件の下で、ＲＡＭＤ入力からのデータ入力
は、ゲート回路２２６を通ってラッチ２２８に進む。ラ
ッチ２２８内のデータは、次に、図８に示すように、Ｒ
ＡＭコントローラ８８を介してＲＡＭデータバスに読み
出すために、利用可能になる。他のそのような素子が結
合されて、Ｘ，Ｙ画素同定によって示される画素データ
を、スーパーＮＥＳ文字フォーマットにコンパチブルな
キャラクタデータに変換する。図１２に詳細に示される
ＲＡＭコントローラ８８は、１個または複数個のゲーム
カートリッジＲＡＭのアクセスに関連した種々のコント
ロール信号を発生する。カートリッジＲＡＭは、スーパ
ーＮＥＳ，マリオチップ内のプロットハードウエアおよ
び実行されるマリオチッププログラムからのデータフェ
ッチの間で共用されねばならない。ＲＡＭコントローラ
８８は、適当なアドレスがＲＡＭアドレスバスに適当な
時間に送られることを保証するのに用いられる。ＲＡＭ
アクセス信号の適当な時間での発生は、部分的には、図
１４にさらに詳細に示されるアービトレーション論理回
路３１０によって制御される。
【０１５２】ＲＡＭコントローラ８８は、ＲＡＭ Ｄデ
ータバスを介してＲＡＭデータピンからの入力と命令バ
スとの間でマルチプレックスするマルチプレクサ３０４
を有する。命令バスまたはＲＡＭデータバスは、命令デ
コーダ６０から入力された信号に応答して選択され、適
当なＲＡＭ出力が目的のＺバスにおかれる。また、ＲＡ
Ｍコントローラ８８は、命令デコーダ６０から受け取ら
れた信号に応答して１６ビットＸバスまたは１６ビット
Ｙバスから入力されるＲＡＭへのデータライトのために
備えられる１６ビットデータレジスタ３００を有する。
また、ＲＡＭコントローラ８８は、２０ビットのアドレ
スマルチプレクサ３０８を有する。マルチプレクサ３０
８は、アービトレーション回路３１０から入力された制
御信号に応答してアドレス入力を選択する。この制御信
号は、アービトレーション回路３１０において発生され
るコードアクノレッジ信号ＣＡＣＫ、データアクノレッ
ジ信号ＤＡＣＫまたはプロットアクノレッジ信号ＰＡＣ
Ｋから得られる。スーパーＮＥＳアドレスバスＨＡから
のアドレス信号は、マルチプレクサ３０８によって受け
取られ、マリオ「所有者」ステータスビットが０にセッ
トされるときにはいつでも、メモリタイミング信号発生
器３１２を介して、ＲＡＭアドレスバスに出力される。
アービトレーション回路３１０は、ＲＡＭリフレッシュ
制御信号ＲＦＳＨが入力されるアービトレーション回路
３１０に入力される信号ＲＡＮを介して、マリオチップ
ＲＡＭの所有権のステータスについて知らされる。ＲＡ
Ｎ信号とＲＦＳＨ信号は、ＯＲ演算により図１４に示す
ＳＵＳＰＥＮＤ信号を作る。
【０１５３】ＲＡＭマルチプレクサ３０８はまた、１６
ビットレジスタ３０６からアドレス入力を受け取る。マ
ルチプレクサレジスタ３０６は、図１２に示すように、
命令デコーダ６０によって発生される選択信号に依存し
て、Ｙバスの内容または命令バスの内容を受け取る。ま
た、マルチプレクサ３０８は、アドレス入力としてのデ
ータバンクレジスタ３１４の出力と、プログラムカウン
タＰＣの内容とを受け取る。スクリーンバンクレジスタ
３１６の出力は、マルチプレクサ３０８へのプロットア
ドレス入力の上位ビットを作るために用いられ、下位ビ
ットは図８のプロット回路から入力される。スクリーン
バンクレジスタ３１６とデータバンクレジスタ３１４
は、ともに、ホストデータバスＨＤからのデータでロー
ドされ、ホストＣＰＵによってアドレス指定可能であ
る。これらのレジスタは、図１２に示すように必ずしも
ＲＡＭコントローラ８８の中になくてもよいが、ＲＡＭ
コントローラ８８に接続される。たとえば、データバン
クレジスタ３１４は、後に説明するＲＯＭコントローラ
１０４の中にあってもよいし、スクリーンバンクレジス
タ３１６はプロットハードウエア５２の中にあってもよ
い。
【０１５４】出力されるべきマルチプレクサ３０８の入
力信号は、次のように選択される。もしコードアクノレ
ッジ信号ＣＡＣＫが発生されると、コードバンク＋プロ
グラムカウンタＰＣ入力が選択される。もしデータアク
ノレッジ信号ＤＡＣＫが発生されると、データバンク＋
マルチプレクサレジスタ入力が選択される。もしプロッ
トアクノレッジ信号ＰＡＣＫがあれば、プロットアドレ
スが選択される。最後に、もしＣＡＣＫ，ＤＡＣＫ，Ｐ
ＡＣＫ信号のいずれもなければ、ホスト（たとえばＳＮ
ＥＳ）アドレス入力が選択される。マルチプレクサ３０
８の２０ビットのアドレス出力がメモリタイミング信号
発生器３１２に入力され、この発生器３１２はこれらの
信号を適当な時間にＲＡＭ６、８に入力する。メモリタ
イミング信号発生器３１２は、アービトレーションブロ
ック３１０の中のグレーカウンタからの出力を受け取
る。メモリタイミング信号発生器３１２は、グレーカウ
ンタからの出力をデコードし、ＲＡＭアドレスバスＲＡ
ＭＡを介して図１に示すＲＡＭ６、８をアドレスするた
めの出力信号を発生する。あるいは、タイミング信号発
生器３１２は、図１に示すように、ＲＡＭ６、８をアク
セスするための制御信号（行アドレスストローブ信号Ｒ
ＡＳ，列アドレスストローブ信号ＣＡＳ、ライトイネー
ブル信号ＷＥを含む）を発生する。
【０１５５】メモリタイミング信号発生器３１２は、Ｄ
ＯＮＥ信号を発生し、このＤＯＮＥ信号はアービトレー
ション論理回路３１０にフィードバックされて、ＲＡＭ
サイクルが完了したことを示す。また、メモリタイミン
グ信号発生器３１２は、ＲＡＭコントローラ８８内のデ
ータラッチ（図示しない）に外部のＲＡＭからくるデー
タをラッチするように作用するデータラッチ信号ＤＡＴ
ＬＡＴを発生する。ＲＡＭからのデータは、たとえばＲ
ＡＭデータバスＲＡＭＤ ＩＮを介してマリオチップ回
路に入力される。タイミング信号発生器３１２から出力
されるＲＡＭＡアドレス信号は、ゲームカートリッジの
任意のスタティックＲＡＭに入力される。もしダイナミ
ックＲＡＭがゲームカートリッジの中で使用されても、
コントロール信号ＣＥＳ，ＲＡＳ，ＷＥは発生される。
スタティックＲＡＭまたはダイナミックＲＡＭの信号
は、先に説明したオプションレジスタセッティングによ
って示されるように、マリオチップの構成に依存して適
当に発生される。図１３は、タイミング信号発生器３１
２によって発生される信号と他の関連する信号の一例を
示す。ここに示されたアドレス値とデータ値は、図示の
ための一例である。ＲＡＭ ＤＯＮＥ信号は図１１に示
される。
【０１５６】ＲＡＭアクセス信号の適当な時間での発生
は、部分的にアービトレーション論理回路３１０によっ
て制御される。図１４に示すように、アービトレーショ
ン論理回路３１０は、メモリアクセス入力に関連した信
号であるキャッシュリクエスト信号ＣＡＣＨＥＲＱ，デ
ータリクエスト信号ＤＡＴＡＲＱ，プロットリクエスト
信号ＰＬＴＲＱを受け取る。これらの入力信号の各々
は、それぞれ、一時的にラッチ３２５，３２７，３２９
に格納される。もしマリオ命令がＲＡＭまたはＲＯＭか
ら実行されるならば、この処理は、キャッシュリクエス
ト信号ＣＡＣＨＥＲＱの入力により開始され、信号ＣＡ
ＣＨＥＲＱは、図１４の状況で命令がキャッシュＲＡＭ
から実行されず、ＲＡＭまたはＲＯＭから実行されねば
ならないことを示すために使用される。したがって、キ
ャッシュリクエスト信号ＣＡＣＨＥＲＱは、命令がキャ
ッシュＲＡＭ９４から実行できないことを示す。データ
リクエスト信号ＤＡＴＡＲＱは、ＲＡＭアクセスを必要
とする命令（たとえばｌｏａｄ ｂｙｔｅ命令，ｌｏａ
ｄ ｗｏｒｄ命令）をデコードした結果として発生され
る。さらに、アービトレーション論理回路３１０は、プ
ロットコマンドのデコードに応答してプロットコントロ
ーラ２００によって発生されるプロットリクエスト信号
ＰＬＴＲＱを受け取る。
【０１５７】アービトレーション論理回路３１０は、マ
リオチップがランされているときとマリオ使用者ビット
がセットされているときにのみ（ステータスレジスタＳ
ＵＳＰＥＮＤモードビットが”０”状態にあることによ
り示される）イネーブルにされる。ＣＡＣＨＥリクエス
ト信号，データリクエスト信号，プロットリクエスト信
号を受け取ると、ラッチ３２５，３２７，３２９は、そ
れぞれ、ＣＲＱ，ＤＲＱ，ＰＲＱ信号を発生する。ゲー
ト３３１，３３３，３２５は、これらの信号をラッチに
非反転出力から受け取り、これらの信号の優先度を確立
する。この点で、キャッシュリクエスト信号は、最高の
優先度を有し、データリクエスト信号は、第２の優先度
を有し、プロットリクエスト信号は、最下位の優先度を
有する。キャッシュリクエスト信号が最高の優先度を有
する理由は、キャッシュＲＡＭ９４から命令を実行する
試みがされ、ＲＡＭからの命令をアクセスする必要があ
るからである。ゲート回路３３３，３３５は、より高い
優先度のリクエストがすでに対応するラッチをセットし
ているならば、より低い優先度のリクエストがラッチ３
３９，３４１をセットするように動作しないことを保証
するように動作する。システムがＳＵＳＰＥＮＤモード
にないときにのみ、ＳＵＳＰＥＮＤモード信号が各ゲー
ト３３１，３３３，３３５に入力されるので、ラッチ３
３７，３３９，３４１がセットできる。ＳＵＳＰＥＮＤ
モード信号は、マリオチップがＲＡＭを所有していると
きに、すなわちＲＡＭに自由にアクセスできるときに、
ローレベルにある。ラッチ３３７，３３９，３４１は、
ＳＵＳＰＥＮＤが”１”にセットされていればセットで
きないし、アクノレッジラッチ３３７，３３９，３４２
のいずれかが既に”１”であっても（１サイクルが既に
始まっていれば）セットできない。ゲート３３１，３３
３，３３５は、ＲＡＭアクセスの優先性を確立する。デ
ータアクノレッジラッチ３３９は、もしキャッシュリク
エストラッチ３３７がセットされていればセットされ
ず、プロットアクノレッジラッチ３４１は、キャッシュ
リクエストラッチまたはデータリクエストラッチがセッ
トされていればセットされない。
【０１５８】ラッチ３３７がキャッシュリクエスト信号
によってセットされるとすぐに、そして、図１４で論理
回路によってキャッシュＲＡＭ９４（またはＲＡＭ）が
利用可能であることが確立されるとすぐに、キャッシュ
アクノレッジ信号ＣＡＣＫが発生される。データアクノ
レッジ信号ＤＡＣＫとプロットリクエストアクノレッジ
信号ＰＡＣＫは、図１４の論理回路がＲＡＭがビジーで
ないと決定したならば、データリクエスト信号とプロッ
トリクエスト信号をアクノレッジするために同様に発生
される。ラッチ３３７，３３９，３４１の非反転端子が
ゲート回路３４３に結合され、ゲート回路３４３はＮＯ
Ｒゲート３４４を介してＲＡＭアクセスのためのタイミ
ング信号を発生するグレイカウンタ３４５をリセットす
る。当業者にわかるように、グレイカウンタは、一時に
ただ１つの出力ビットだけが変化するカウンタであり、
ＲＡＭアクセス時間を制御するために使用できる。
【０１５９】タイミング信号発生器３１２によって発生
されるＤＯＮＥ信号は、ＮＯＲゲート３４４とラッチ３
３７，３３９，３４１によって受け取られる。ＤＯＮＥ
信号はＲＡＭサイクルが終了したことを示す。ＤＯＮＥ
信号の発生は、ラッチされているリクエストをクリアす
るために、アービトレーション論理回路３１０内の適当
なラッチのクリアをトリガする。ＤＯＮＥ信号は、ま
た、ＲＡＭアクセスが終了したことを示すキャッシュコ
ントローラ６８，プロットコントローラ５２などの発信
源回路に結合される。本発明の別実施例においては、マ
リオチップは２重クロックシステムを使用できる。従っ
て、マリオチッププロセッサは、同じクロック、たとえ
ば前記のＲＡＭコントローラで駆動される必要はない。
たとえば、ＲＡＭコントローラ８８は、スーパーＮＥＳ
から入力された２１ＭＨｚクロック信号によって駆動さ
れ、マリオチップは他の可変周波数のクロックで駆動さ
れる。このように、マリオチッププロセッサは、２１Ｍ
Ｈｚのクロック速度で動作することに限定されない。
【０１６０】本実施例のマリオチップは、２重クロック
インターフェース機能を実行するために、図１５に示さ
れるような非同期ステートマシン制御回路を用いてもよ
い。図１５の回路は、他のクロック速度で動作するメモ
リコントローラと異なったクロックシステムが備えられ
ていれば、マリオチップとのインターフェースのために
使用できる。図１５に示す再同期化回路は、クロック信
号ＣＫとは同期しない入力クロック信号ＤＩＮを受け取
る。再同期化回路は、信号ＤＩＮがより高くてもより低
くても、ＤＩＮからクロック信号ＣＫに同期する信号を
発生する。図１６に示すように、再同期化回路は、信号
ＤＩＮに応答して状態０１０，１１０，１００，１０
１，１１１を通って初期状態０１０に戻る。図１５の再
同期化回路は、ＲＯＭコントローラ１０４とＲＡＭコン
トローラ１０４のような２重クロック信号を入力するど
んなインターフェースでも使用できる。再同期化回路
は、入力信号ＤＩＮに応答してアイドル状態すなわちリ
セット状態”０１０”からスイッチして、ゲートＦによ
ってセットされるラッチＡにより”１１０”状態を生成
する。再同期化クロックＣＫが低レベルになるとすぐに
（またはすでに真値であるかも知れない）、ラッチＢは
ゲートＥによってリセットされ状態”１００”を生成す
る。クロックが再び高レベルになると、ラッチＣはセッ
トされて、ゲートＡによって状態”１０１”を生成す
る。
【０１６１】ラッチＣは、再同期化回路からの出力Ｑを
発生する。入力信号が再び低レベルになると、ラッチＢ
はゲートＣによって再びセットされて状態”１００”を
生成する。クロックＣＫが状態”１１１”に達した後に
再び低レベルになると、ラッチＡはゲートＧによってリ
セットされて状態”０１１”を生成する。その後、クロ
ックＣＫは再び高レベルになり、ラッチＣは、ゲートＢ
によりリセットされて状態マシンをそのアイドル状態に
戻す。次に、出力は、アクティブでなくなる。
【０１６２】図１７は、図５のＲＯＭコントローラ１０
４をさらに詳細に示す。ＲＯＭコントローラ１０４に備
えられるキャッシュローダ４００は、ＲＯＭ１０または
カートリッジＲＡＭに格納されている現在実行中のプロ
グラム命令を有するマリオチップキャッシュＲＡＭ９４
のロードを部分的に制御する。命令は、１６バイトの単
位でキャッシュＲＡＭ９４にロードされる。しかし、１
６バイトのセグメントの中でジャンプ命令に出会うと、
ジャンプ命令がされる前に完全な１６バイトセグメント
となるまでロードが続けられねばならない。キャッシュ
ロード回路４００に含まれる２ビット状態マシンは、ジ
ャンプ命令のデコードに対応して１６バイトキャッシュ
セグメントの残っているバイトがキャッシュＲＡＭ９４
にロードされることを保証する。キャッシュロード論理
回路の状態マシンの第１状態はアイドル状態であり、ア
イドル状態はもしプログラムの実行がキャッシュ範囲外
であるかまたはプログラムデータがすでにキャッシュＲ
ＡＭ９４にロードされていることを示す状態である。第
２状態は、キャッシュのロードとカートリッジＲＯＭま
たはＲＡＭからの命令の実行が同時に起こることを示
す。第３状態は、ジャンプ命令をデコードすることによ
りトリガされ、１６バイトキャッシュの全バイトがロー
ドされるまで有効である。第４状態はジャンプが実行さ
れたときに生じ、キャッシュ１６バイト境界に正確には
対応しないアドレスにジャンプする。このとき、キャッ
シュは、この境界の始まりからプログラムが分岐したア
ドレスに対応する１６バイトセグメントの部分にまで満
たされる。
【０１６３】図５に示されるキャッシュコントローラ６
８はＣＡＣＨＥ信号を発生し、ＣＡＣＨＥ信号はキャッ
シュローダに入力され、リクエストされた命令が現在キ
ャッシュＲＡＭ９４にないことを示す。従って、この命
令はＲＯＭから取込まれねばならない。コードバンク信
号はアクセスされるアドレスの上位３ビットを同定し、
プログラムＲＯＭまたはＲＡＭがアクセスされるか否か
を示す。また、キャッシュローダ４００は図示しないカ
ウンタを備え、このカウンタは、プログラム実行中にプ
ログラムカウンタＰＣの下位ビットに対応するカウント
を保持する。このカウンタは、キャッシュローダ４００
のＰＣ入力を介してロードされる。また、ＲＯＭコント
ローラ１０４内のキャッシュロード回路４００は、ＷＡ
ＩＴ制御信号とＧＯ制御信号を入力する。これらの信号
は、マリオプロセッサが何かの理由でＷＡＩＴ状態に保
持されていず、マリオチップが”ｇｏ”モードまたは”
ｒｕｎｎｉｎｇ”モード状態にあることを示す。そのよ
うな状況で、キャッシュロード回路４００は、図１７に
示すＮＯＲゲート４０８に接続されるＣＯＤＥＦＥＴＣ
Ｈ制御信号を発生する。次に、ＮＯＲゲート４０８は、
ＲＯＭタイミングカウンタ４０６のクリア入力に接続さ
れる。キャッシュロード回路４００がコードフェッチ信
号ＣＯＤＥ ＦＥＴＣＨを発生するとき、ＲＯＭコント
ローラ１０４内の論理回路は、コードフェッチをより高
い優先度で開始する。そこで、このコードフェッチとし
てのデータフェッチはデータフェッチの前に開始されね
ばならない。図１４に示すような優先性論理回路を備え
たアービトレーション回路は、データフェッチよりも高
い優先性が与えられる発生された信号をイネーブルにす
るために使用される。
【０１６４】クリア信号がＲＯＭタイミングカウンタ４
０６から除かれるとき、カウントサイクルが開始され
る。ＲＯＭタイミングカウンタ４０６は、ＲＯＭデータ
がＲＯＭデータピンに出力されていることを示すＲＯＭ
ＲＤＹ信号を発生するために使用される。ＲＯＭＲＤＹ
信号は、ゲート回路４１０から出力される。ＲＯＭデー
タレディ信号ＲＯＭＲＤＹのゲートは、再同期化回路４
０２に接続される。この再同期化回路４０２は、たとえ
ば、図１５に説明された再同期化回路からなる。同期が
プロセッサクロックから得られた後、信号ＲＯＭＤＣＫ
が発生されて、ラッチ４０４をリセットし、レジスタＲ
１４のアクセスによるＥＮ １４信号によりトリガされ
るデータフェッチを示すＤＡＴＡＦＥＴＣＨ信号を発生
する。ＲＯＭタイミング信号４０６が所定の値に達して
データがＲＯＭデータピンに出力されていることを保証
する時に、ＤＡＴＡＦＥＴＣＨ信号が発生される。
【０１６５】図１７に示すＲＯＭコントローラにおい
て、入力の１つからアドレス情報を選択するマルチプレ
クサ４１４は、ＲＯＭアドレスを発生する。コードバン
クレジスタ４１２は、スーパーＮＥＳデータバスＨＤか
らロードされて、マリオコードが実行されるＲＯＭアド
レスバンクを定義する。コードバンクレジスタ４１２
は、２３ビットＲＯＭアドレスの８ビットをマルチプレ
クサ４１４に出力する。ＲＯＭアドレスの下位ビット
は、プログラムカウンタＰＣの値から得られる。データ
がキャッシュＲＡＭに書き込まれるとき、ＣＡＣＨＥ
ＬＯＡＤ信号からの下位４ビットはキャッシュローダ４
００によって発生される。別のマルチプレクサ４１４の
アドレス入力は、レジスタＲ１４がアクセスされたとき
にはいつでもマリオの汎用レジスタＲ１４の内容から発
生される。レジスタＲ１４のアクセスにより、データフ
ェッチラッチ４０４は、ＤＡＴＡＦＥＴＣＨ信号を発生
し、ＤＡＴＡＦＥＴＣＨ信号は、マルチプレクサ４１４
にＲ１４入力（そして、スーパーＮＥＳデータバスＨＤ
からロードされるデータバンクレジスタ４１６の内容）
を選択させるための制御入力として用いられる。データ
バンクレジスタ４１６は、Ｒ１４フェッチ動作に関連す
るデータバンクの上位ビットを有する。ＤＡＴＡ ＦＥ
ＴＣＨ信号は、さらにゲート４０８に入力されて、ＲＯ
Ｍタイミングカウンタ４０６によるカウントを開始させ
る。そして、ＲＯＭタイミングカウンタ４０６は、ゲー
ト４１０を介してＲＯＭレディ信号ＲＯＭＲＤＹを発生
する。ＲＯＭＲＤＹ信号が発生されると、データがＲＯ
ＭデータバスＲＯＭ Ｄ［７：０］から利用できる。
【０１６６】また、アドレスマルチプレクサ４１４は、
スーパーＮＥＳアドレスバスＨＡからＲＯＭアドレスを
受け取る。スーパーＮＥＳアドレスバスは、マルチプレ
クサ４１４の制御入力に接続される信号”ＲＯＭ”の状
態に依存して選択される。”ＲＯＭ”制御信号は、マリ
オＲＯＭコントローラにスーパーＮＥＳがＲＯＭアドレ
スバスの制御をしていることを知らせる。ジャンプ命令
がデコードされたのちに、アドレスマルチプレクサ４１
４は、プログラムカウンタとキャッシュローダ４００内
のカウンタによって発生された下位４ビットとの内容を
入力される。これにより、キャッシュセグメントが、デ
コードされるジャンプの前にロードされた１６ビットの
残り部分とともにロードされることを可能にする。マル
チプレクサ４２２は、ＲＯＭコントローラ１０４の中に
ＲＯＭデータピンＲＯＭＤからマリオチップのデスティ
ネーションバスＺへのデータバスを与える。ラッチ４０
４によって発生されたＤＡＴＡＦＥＴＣＨ信号とＲＯＭ
タイミングカウンタ４０６によって発生されたＲＯＭＲ
ＤＹ信号とは、ゲート４１８に入力されてＲＯＭバッフ
ァ４２０のロードを可能にする。ＲＯＭＤＲＯＭデータ
バス［７．．０］からのＲＯＭデータバスは、ＲＯＭバ
ッファ４２０にロードされる。
【０１６７】マルチプレクサ４２２は、命令コード（た
とえばレジスタＲ１４のアクセスによってトリガされる
自動的データフェッチであるＧＥＴ Ｂ）のデコードに
応答して入力を選択する。もしコードフェッチ動作がデ
コードされると、ＲＯＭコントローラ１０４は、図２０
に示されるように、命令をマリオチップ内の命令バスに
入力する。もしＧＥＴ Ｂ命令動作がデコードされる
と、レジスタ４２０に格納されたバッファされたバイト
はＺバスに出力される。ＧＥＴ Ｂ命令は、図１７に示
すマルチプレクサ４２２への対応する入力を介して図示
されるように、Ｘバスのデータを含む。そこで、デステ
ィネーションのＺバスに入力されるデータは、マリオジ
ェネラルレジスタ７６の１個にロードできる。キャッシ
ュコントローラ６８は、図１８にさらに詳細に示され
る。キャッシュコントローラ６８はタグラッチ５０６を
備える。ラッチ５０６は、たとえば、命令がキャッシュ
ＲＡＭ９４（キャッシュコントローラの具体例として図
示される）に格納されるかを示す６４のラッチである。
ラッチ５０６の６４のフラグの各々は、キャッシュＲＡ
Ｍ９４に格納される１６ビットの情報に対応する。キャ
ッシュＲＡＭ９４には、命令がロードされ、同時に、命
令がＲＯＭまたはＲＡＭから実行される。ジャンプ命令
が実行されると、先に説明したように、ＲＡＭ９４に
は、図１７に示されるＲＯＭコントローラ１０４ととも
に説明されたキャッシュローダ４００を介して１６バイ
トセグメントの残りのバイトがロードされる。これらの
残りのバイトがロードされるまで、全１６バイトセグメ
ントに対しタグラッチ５０６を介してロード完了を示す
フラグが立てられることはない。
【０１６８】ゲート回路５１０について説明すると、プ
ログラムカウンタが０から１５までカウントしたとき、
１４ビット減算器５０２は反転された範囲外信号を出力
し、ＲＯＭコントローラがＲＯＭデータレディ信号ＲＯ
ＭＲＤＹ（１バイトが出力がレディであることを示す）
を出力し、ゲート回路５１０はデマルチプレクサ５０４
によてアドレスされた位置でタグラッチ５０６をセット
する。キャッシュ命令がデコードされるとき、以後の命
令がキャッシュＲＡＭメモリ９４から実行されることを
示す制御信号がバスに出力される。バス５０１上の制御
信号はキャッシュベースレジスタ５００のロード入力に
接続され、キャッシュベースレジスタ５００にプログラ
ムカウンタＰＣの上位１３ビットをロードさせる。同時
に、図１８に示されるように、タグラッチがクリアされ
る。キャッシュベースレジスタ５００の出力とプログラ
ムカウンタび上位ビット（たとえば３〜１５ビット）
は、減算器５０２に入力され、プログラムカウンタＰＣ
からのアドレス入力がキャッシュＲＡＭ９４の範囲内に
あるか否かを決定する。減算器５０２は、たとえばその
下位６ビットをキャッシュＲＡＭアドレスの上位ビット
として出力する。また、下位３ビットのアドレスがプロ
グラムカウンタＰＣから接続される。
【０１６９】範囲外信号Ｏ／ＲＡＮＧＥは、減算器５０
２のキャリー出力信号から発生され反転される。反転さ
れた範囲外信号は、高レベルであれば、ラッチアレー５
０６の１個のラッチのセットを開始する。ラッチのセッ
トは、デマルチプレクサ５０４を介して減算器５０２か
らのキャッシュアドレス出力に依存し、命令が出力キャ
ッシュＲＡＭアドレスに対応したキャッシュに格納され
ることを示すキャッシュＲＡＭ９４における１６バイト
セグメントに対応する。タグキャッシュ５０６の出力は
マルチプレクサ５１２に入力され、マルチプレクサ５１
２は、デマルチプレクサ５０４から出力される６４の選
択線の１つに対応して出力されるラッチ信号を選択する
マルチプレクサ選択入力に基づいて６４のタグラッチ信
号の１つをＮＯＲゲート５１４に入力する。ＮＯＲゲー
ト５１４の他の入力は、希望の命令がキャッシュＲＡＭ
９４の中に見いだされないために外部のフェッチが要求
されることを示す範囲外信号である。
【０１７０】図１９は、図４に示されるＡＬＵコントロ
ーラ／命令デコーダ６０のブロック図である。図１９に
示されるように、ＡＬＵコントローラ／命令デコーダ６
０は、キャッシュＲＡＭ９４，ＲＯＭコントローラ１０
４およびＲＡＭコントローラ８８からの命令を受け取
る。これらのマリオチップ部品は、ＡＬＵコントローラ
／命令デコーダ６０の一部ではなく、図１９に図示のた
めだけに示される。マルチプレクサ５２５は、キャッシ
ュＲＡＭ９４，ＲＯＭコントローラ１０４またはＲＡＭ
コントローラ８８からの命令出力を選択し、選択された
命令をパイプラインラッチ５２７に入力する。マルチプ
レクサ５２５による命令に基づいたＲＡＭとＲＯＭの間
の選択は、コードバンクレジスタの所定のビット、たと
えばビット４、の状態に依存する。こうして、コードバ
ンクレジスタにロードされたアドレス情報に依存して、
ＲＯＭまたはＲＡＭからの命令がデコードされる。他の
方法では、マルチプレクサ５２５は、キャッシュコント
ローラ６８からの制御信号ＣＡＣＨＥ ＣＴＬの状態に
依存してキャッシュＲＡＭ９４から命令を選択する。こ
の制御情報ＣＡＣＨＥ ＣＴＬは、実行されるべき命令
がキャッシュＲＡＭ９４の範囲内にあること、および適
当なタグビットがキャッシュコントローラ６８に関連し
て説明されたようにセットされたことを示す。
【０１７１】パイプラインラッチ５２７は、命令がＲＯ
ＭまたはＲＡＭによってフェッチされたときＲＯＭコン
トローラ１０４またはＲＡＭコントローラ８８によって
発生されるプログラムカウンタイネーブル信号ＰＣＥＮ
＊／ＩＬ＊／ＩＨによりイネーブルにされたとき、マル
チプレクサ５２５から８ビット命令を受け取る。ＲＡＭ
またはＲＯＭから命令をフェッチするのに１以上の処理
サイクルを要するので、命令デコード動作はＲＯＭまた
はＲＡＭコントローラ１０４、８８によって発生される
プログラムカウンタイネーブル信号ＰＣＥＮによってト
リガされる。他方、もし命令がキャッシュＲＡＭ９４以
外から実行されたなら、プログラムカウンタイネーブル
信号ＰＣＥＮはいつでもアクティブであり、命令実行
は、プロセッサクロック速度のままで行われる。ＲＯＭ
１０のアクセス時間は、キャッシュＲＡＭまたはカート
リッジＲＡＭのアクセス時間よりずっと遅いので、ＰＣ
ＥＮ信号は対応するキャッシュＲＡＭ，ダイナミックＲ
ＡＭまたはスタッティックＲＡＭよりもＲＯＭアクセス
のためのより低周波数の間隔で発生されねばならない。
【０１７２】パイプラインラッチ５２７に一時的に格納
された命令は、ゲート回路５３７，５３９，５４１で図
式的に表されるような通常の命令デコード回路に出力さ
れ、動作コード（ｏｐ ｃｏｄｅ）１，２，…，Ｎを示
す信号を発生する。また、パイプラインラッチ５２７に
一時的に格納された命令は、ルックアヘッド論理回路５
５１に入力される。ルックアヘッド論理回路５５１は、
マリオチップレジスタブロック７６内の適当なレジスタ
を選択するための動作コードの予備的デコードの指示を
与えるために役立つ。したがって、動作コードのデコー
ドの前に実行速度を最適化するためにアクセスが要求さ
れたレジスタは、命令によって要求されるデータの高速
アクセスを可能にするために早く決定される。ルックア
ヘッド論理回路５５１は、命令動作コードビットと種々
のプログラムデコード制御フラグとに応答する。命令デ
コード回路６０はプログラム制御フラグディテクタ５４
３を備え、この回路５４３は、前にデコードされた動作
コードに応答して、前に説明したように、対応するプリ
フィックス命令がデコードされたことを示すＡＬＴ１，
ＡＬＴ２信号を発生する。また、後に説明するように、
関連するＡＬＴ １ ＰＲＥ信号はフラグ検出回路５４
３によって発生される。さらに、ＩＬ，ＩＨ信号が、中
間データを要求する命令がデコードされたことを示すた
めに発生される。（ここで、ＬとＨは、下位バイトと上
位バイトを示す。）このＩＨ，ＩＬフラグは、動作コー
ドとしてデコードされたコードからイミディエイトコー
ド関連命令をあらかじめ除くために動作する。したがっ
て、否ＩＬ（／ＩＬ）信号と否ＩＨ（／ＩＨ）信号は、
パイプラインラッチ５２７をイネーブルにするために要
求される。前に説明したように、ＡＬＴ １信号とＡＬ
Ｔ２信号は、続いて発生される動作コードを修正するた
めに用いられ、これらの信号の前記の説明に対応して、
たとえば動作コード出力を修正するためのゲート回路５
４１のようなデコード論理素子５３７，５３９，５４１
などに入力される。
【０１７３】ルックアヘッド論理回路５５１は、前にデ
コードされた動作コードと、前の動作コード（たとえば
プリフィクスコードＡＬＴ １、ＡＬＴ ２）がデコー
ドされたときに発生される信号とに基づいてレジスタ選
択信号を発生する。たとえば、プログラム制御フラグ検
出論理回路５４３の中に示されるように、もしＡＬＴ１
信号がデコード論理素子５４５によってデコードされた
ならば、ＡＬＴ １ＰＲＥ信号が発生される。この信号
は、プログラム制御フラグ検出回路５４３によって出力
され、次にＯＲゲート５４９を介してルックアヘッド論
理回路５３１に入力される。また、ＡＬＴ １ ＰＲＥ
信号は、ＡＬＴ １ラッチ５４７をセットする。ＯＲゲ
ート５４９は、またＡＬＴ １信号をラッチ５４７から
出力し、ＡＬＴ １信号をデコード論理素子５３７，５
３９，５４１などに入力する。図１９に図式的に示され
るルックアヘッド論理回路は、４個のレジスタ選択制御
ビットＸＳＥＬ０，ＸＳＥＬ１，ＸＳＥＬ２，ＸＳＥＬ
３の発生法を示す。これらの４制御ビットは、次に、図
２３にレジスタ制御論理素子７６に関連して示されるマ
ルチプレクサ６２０，６２２に入力される。レジスタ制
御論理素子７６は、実行される命令によって使用される
Ｘバスに出力される１６個のレジスタの一つの内容を選
択する。こうして、パイプラインラッチ５２７にロード
される前の命令は、レジスタ選択ビットＸＳＥＬ−Ｕ０
を発生するルックアヘッドデコード論理素子５２９に入
力される。次に、このレジスタ選択ビットＸＳＥＬ−Ｕ
０はラッチ５３５にラッチされ、出力ＸＳＥＬ０をして
出力される。ラッチ５３５は、プログラムカウンタ信号
ＰＣＥＮによってイネーブルにされる。同様に、論理素
子５３１は、信号ＸＳＥＬ１を出力するラッチ５３３に
ラッチされるレジスタ選択ビットＸＳＥＬ−Ｕ１を発生
する。ＡＬＴ １ ＰＲＥ信号は、ルックアヘッド論理
回路５５１において、種々のデコード論理素子５２９，
５３１などに接続され、レジスタ制御論理素子７６によ
って選択される適当なレジスタを決めるために用いられ
る。たとえば、ルックアヘッド論理回路５５１において
示されるように、ＡＬＴ １ＰＲＥ信号は、ＸＳＥＬ−
Ｕ１を発生する論理素子５３１に入力される信号の１つ
であり、信号ＸＳＥＬ１を出力するラッチ５３３にラッ
チされる。
【０１７４】図２０は、ルックアヘッド論理回路５５１
の動作を示すためのタイミング信号の１例を示す。図２
０は、クロック信号ＣＫとキャッシュＲＡＭデータアク
セスに関連した命令動作コードの１例を示す。タイミン
グ信号は、また、パイプライン５２７がロードされたと
き、レジスタ選択信号が発生されたとき、および、レジ
スタからの情報が目的のＺバスにロードされるときを示
す。図２０に示すように、キャッシュデータＲＡＭ動作
コード（動作コード１）は、クロックパルスＣＫの立ち
上がりエッジの後のある時点で有効になる。動作コード
は、たとえば、第２のクロックパルスＣＫの立ち上がり
エッジまで、パイプラインラッチ５２７に格納され、こ
のときに、動作コード２がラッチ５２７にロードされ
る。命令デコーダ６０は、図２４に図式的に示される時
間内の１点でラッチ２２７から出力を受け取ったすぐ後
で命令のデコードを開始する。命令デコードの結果は、
先に説明したように、ＡＬＵ５０，キャッシュコントロ
ーラ６８，プロットハードウエア５２などのマリオチッ
プ部品への制御信号に結合される。図１９に示されるル
ックアヘッド回路５５１は、動作コード２のデコードの
前の１時点で選択信号ＸＳＥＬ−Ｕを発生することによ
り、レジスタ選択デコード処理を開始する。ＸＳＥＬ−
Ｕ０信号は、命令のために要求されるデコードを命令サ
イクル内でできるだけ早くアクセス可能にし、できるだ
け早く適当なバスに入力するような時点でたとえばラッ
チ５３５により出力される。レジスタ制御論理回路７８
の１部は、図２１に示されるように、ＹバスとＺバスに
関連したレジスタ選択信号を発生する。マルチプレクサ
６０４は、１６のレジスタの中のどれがＺバスから書か
れるかを選択する。マルチプレクサ６０６はどのレジス
タがＹバスに出力するかを選択する。
【０１７５】マルチプレクサ６０４，６０６は、それぞ
れ、４ビットレジスタ６００、６０２から入力を受け取
る。レジスタ６００と６０２は、それぞれ、前記の”Ｔ
Ｏ”と”ＦＲＯＭ”のプリフィックス命令（レジスタ６
００、６０２に命令バスの下位ビットを入力するように
動作する）のデコードによってイネーブルにされる。レ
ジスタ６００，６０２は、前記の制御フラグをリセット
する命令に応答してクリアされる。マルチプレクサ６０
４，６０６は、さらにレジスタブロック７６内の種々の
レジスタから入力を受け取る。さらに、マルチプレクサ
６０４，６０６は、命令の目的すなわちソースレジスタ
を決める下位４ビットを含む命令を実行するために命令
バス上の下位ビットから入力を受け取る。さらに、スー
パーＮＥＳアドレスバスからの所定の下位ビットが、マ
ルチプレクサ６０４，６０６に接続される。マルチプレ
クサ６０４，６０６は、それぞれＺバスとＹバスに出力
するレジスタを選択する。
【０１７６】図２３は、レジスタブロック７６と、図５
にレジスタ制御論理回路７８として具体化された別のレ
ジスタ選択制御論理回路を示す。ＦＲＯＭＸレジスタ６
１８は、ＦＲＯＭ命令のデコードにおいて発生されるＦ
ＲＯＭＳＥＴ信号によってセットされる。ＦＲＯＭＳＥ
Ｔ信号を受け取ると、Ｙバスの内容がレジスタ６１８に
ロードされる。次に、レジスタ６１８にロードされたデ
ータは、次の命令実行に用いられるデータになる。レジ
スタ６１８の内容は、マルチプレクサ６２２の入力の１
つに入力される。また、マルチプレクサ６２２は、デフ
ォールトレジスタとして用いられるレジスタＲ０の内容
を１つの入力に受け取る。マルチプレクサ６２２の１つ
の入力は、マルチプレクサ６２０の出力である。マルチ
プレクサ６２０は、プログラムカウンタ（すなわちレジ
スタＲ１５）の内容、ＭＥＲＧＥ命令を実行するのに用
いられるレジスタからの入力とレジスタＲ１（たとえば
プロット命令を実行するのに用いられる）からの入力を
受け取る。マルチプレクサ６２０は、図１９に示される
ルックアヘッド論理回路５５１によって発生されたＸＳ
ＥＬ２ビット，ＸＳＥＬ３ビットの状態に基づいてこれ
らの入力の中の１つを選択する。
【０１７７】マルチプレクサ６２２の他の入力は、Ｙバ
スの内容に接続され、Ｙバス上と同様にＸバスに同じデ
ータを出力する。前に説明したように、マルチプレクサ
６２２の１つの入力は前記のＦＲＯＭ Ｘレジスタ６１
８からの出力である。マルチプレクサ６２２の出力は、
図１９において発生されたＸＳＥＬ０ビット，ＸＳＥＬ
１ビットの状態に依存して選択され、Ｘバスに出力され
る。レジスタＲ０〜Ｒ１５の多くに関連した特別な目的
の機能は、すでに説明されているので、ここでは繰り返
さない。レジスタＲ０〜Ｒ３の出力はマルチプレクサ６
０８に入力され、レジスタＲ４〜Ｒ７の出力はマルチプ
レクサ６１０に入力され、レジスタＲ８〜Ｒ１１の出力
はマルチプレクサ６１２に出力され、レジスタＲ１２〜
Ｒ１５の出力はマルチプレクサ６１４に入力される。マ
ルチプレクサ６０６，６０８，６１０，６１２および６
１４への４入力の１つは、図２１に示されるマルチプレ
クサ６０６からのＹＳＥＬ２ビットとＹＳＥＬ３ビット
の状態に基づいて選択される。マルチプレクサ６１６の
出力はバッファレジスタ６１７に入力され、次にＹバス
に出力される。レジスタＲ０〜Ｒ１５への入力におい
て、各レジスタは、図２１で説明されたように発生され
るＺＳＥＬビット０〜３によって選択されるイネーブル
入力を有する。また、各レジスタは、クロックＣＫとデ
ータ入力とＤＡＴＡ ＩＮ入力を有し、これによりデー
タが適当にバッファされた後にＺバスから入力される。
【０１７８】種々の多重動作に関連して用いられるレジ
スタＲ４は、またディスエーブル低ビット入力，ディス
エーブル高ビット入力，イネーブル低ビット入力，イネ
ーブル高ビット入力も有する。プログラムカウンタＰＣ
であるレジスタＲ１５は、図１７に示すＲＯＭコントロ
ーラのキャッシュローダ４００からの信号ＣＣＨＬＤを
受け取る。この信号は、現在処理中のの１６バイトキャ
ッシュセグメントがキャッシュＲＡＭにロードされるま
でジャンプ命令を禁止する。さらに、プログラムカウン
タＲ１５は、命令デコーダからプログラムループペンデ
ィング信号ＬＯＯＰＥＮを受け取る。この信号は、分岐
命令がありレジスタＲ１３の内容とともにプログラムカ
ウンタＰＣのローダをイネーブルにする。レジスタＲ１
５は、さらに、電源投入時リセット信号ＲＥＳＥＴとル
ープ命令が実行されるときにレジスタＲ１３の内容とと
もにプログラムカウンタをロードする入力ＲＮを受け取
る。
【０１７９】上に説明したように、本発明のグラフィッ
クス共同プロセッサは、ホストビデオゲームシステムと
ともに、多角形を基にしたオブジェクト（標的又は動画
キャラクタ）の回転、拡大、縮小などの種々の特殊効果
を作り出すために使用できる。図２４は、マリオチップ
プログラムの１例として台形を描くフローチャートを示
す。これにより、マリオチップが表示すべき多角形を基
にした対象の１部を発生するために、どのようにプログ
ラムするかが説明される。そのような多角形を発生する
マリオプログラムは、マリオハードウエアがどのように
プログラムを実行するかの詳細な説明とともに以下に開
示される。図２４に示される高レベルフローチャートを
まず説明する。まず、レジスタブロックＲ０〜Ｒ１５の
中のいくつか（たとえばレジスタＲ１は画素Ｘの位置を
格納し、レジスタＲ２は画素Ｙ位置ラインを格納し、レ
ジスタＲ７は台形の高さを格納する）が、台形の発生に
用いられる変数に関連している。その後、ブロック６５
０に示されるように、ループカウンタがセットされ初期
画素値が計算される。
【０１８０】ブロック６５２に示されるように、次に１
本の台形水平ラインのライン長が判断される。もしライ
ンの終点からラインの開始点を減算した結果（−ＶＥ）
が負であれば、ルーチンはブロック６６０へ分岐する。
もしラインの終点からのラインの開始点の減算の結果が
正であれば、ライン長が越えられなかったことを示すの
で、ループカウンタがデクリメントされ（６５４）、画
素をプロットする命令が実行されて適当な画素がプロッ
トされる（６５６）。ブロック６５８に示されるよう
に、次にループカウンタの内容が０であるか判断され
る。もしループカウンタが０でないならば、ジャンプが
実行され、ブロック６５４へ戻ってループカウンタがデ
クリメントされ（６５４）、他の画素をプロットする
（６５６）。もしループカウンタが０であれば、次に多
角形の左側Ｘ座標と右側Ｘ座標が更新される（６６
０）。その後、台形の高さＹ ＨＥＩＧＨＴがデクリメ
ントされ（６６２）、もしその結果が０でなければ（６
４４）、次にＹ座標がインクリメントされて次のスキャ
ンラインに動く（６６５）。そして、ルーチンはブロッ
ク６５０に戻って再実行される。もしＹ ＨＥＩＧＨＴ
が０に等しければ（６６４）、ルーチンはすべて実行さ
れていて台形が完成する（６６６）。グラフィックを発
生するマリオチップの命令セットの使用を説明するため
に、図２４に説明した台形を描くプログラムの１例が以
下に示される。
【０１８１】
【表１５】 ；台形ループを描く rx ＝ １ ；ｘ位置をプロットする ry − ２ ；ｙ位置をプロットする rx1 ＝ ３ ；トップ左ｘ位置 rxlinc − ４ ；トップ左ｘ位置のインクリメント rx2 ５ ；トップ右ｘ位置 rx2inc ＝ ６ ；トップ右ｘ位置のインクリメント rdy ＝ ７ ；台形ｙ高さ rlen ＝ １２ ；ループカウント、ｈライン長 rloop ＝ １３ ；ループラベル hlines miwt rloop,hlines 2 ；ｈｌｉｎｅ ｌｏｏｐの開始のセット hlines1 mfrom rx1 ；ｘ＝（ｒｘ１）≫８ mto rx mhib mfrom rx2 mhib mto rlen msub rx ；長さ、ｒｌｅｎ＝（ｒｘ２≫８） − （ｒｘ１≫８） mbmi hlines 3 ；もしｒｌｅｎ＜０ならばｈｌｉｎｅ をスキップする。 mnop minc rlen ；常に１画素を描く hlines2 mloop mplot ；ｈｌｉｎｅを描く hlines3 mwith rx1 ；ｒｘ１＋＝ｒｘｌｉｎｃ madd rxlinc mwith rx2 ；ｒｘ２＋＝ｒｘ２ｉｎｃ madd rx2inc mdec rdy ；ｒｄｙ−＝１ mbne hlines1 ；ｒｄｙ時間を繰り返す minc ry ；そして次のｙに下がる
【０１８２】マリオチップのハードウエアがどのように
命令を実行するかを説明するために、以下の説明は、上
に記載された台形発生プログラムに向けられる。台形発
生プログラムを実行する前に、ホストコンピュータシス
テム、たとえばスーパーＮＥＳは、図６のフローチャー
トの説明に関連して先に説明したように、コードバンク
レジスタとスクリーンベースレジスタに直接に書く。さ
らに、スーパーＮＥＳは、ＲＯＭコントローラ１０４内
のローカルレジスタにＸＥＱアドレスの下位バイトを書
き、下位バイトはスーパーＮＥＳアドレスバスＨＡから
デコードされる。次に、スーパーＮＥＳは上位バイトを
ＲＯＭコントローラ１０４に書き、上位バイトは前記の
ローカルレジスタの内容に結合され、Ｚバスに入力され
る。その後、マリオチッププログラムカウンタとして動
作するレジスタＲ１５はイネーブルになる。ＲＯＭコン
トローラ１０４への前記のスーパーＮＥＳのライト動作
の立ち下がりエッジを検出すると、マリオ”ＧＯ”フラ
グはセットされる。もしプログラムカウンタとキャッシ
ュベースレジスタの差がキャッシュサイズより大きい
か、キャッシュフラグとプログラムカウンタの積とキャ
ッシュベースレジスタとの差を１６で割った値が０に等
しければ、プログラムカウンタの内容がＲＯＭ１０に通
され、ＲＯＭタイミングカウンタ（図１７のブロック４
０６）がスタートされる。
【０１８３】初めに、台形ループを描くサブルーチンを
実行する前に台形ループプログラムに関連して使用され
る変数は、台形プログラムリストの最初の部分に示され
るスーパーマリオレジスタに関連している。たとえば、
「Ｘ位置をプロットする」である変数”ｒｘ”はレジス
タＲ１に関連し、変数”ｒｌｏｏｐ”はレジスタＲ１３
に関連する。これらのレジスタの割り当てがなされた後
で、台形プログラムが以下のように実行される。ＲＯＭ
コントローラ４０６内のＲＯＭタイミングカウンタ４０
６の値が５に達すると（約２００ナノ秒）、実行される
最初の命令”ＩＷＴ ｒｌｏｏｐ，ｈｌｉｎｅｓ ２”
がＲＯＭデータバスからパイプラインレジスタ６２（図
４に示される）にラッチされる。このデータは、同時に
キャッシュＲＡＭ９４に書き込まれる。命令”ＩＷＴ
ｒｌｏｏｐ,ｈｌｉｎｅｓ ２”を実行するために、プ
ログラムカウンタがインクリメントされる。”ＩＬ”フ
ラグと”ＩＨ”フラグはセットされ、命令のストリーム
において次に２バイトがイミディエイトデータであるこ
とを示す。ＲＯＭタイミングカウンタ４０６が５に達し
たとき、この即時データ（下位バイト）がキャッシュＲ
ＡＭ９４に書かれ、ＲＯＭコントローラ１０４内の一時
的レジスタに保持される。ＲＯＭフェッチメカニズムは
繰り返され、イミディエイトデータの上位バイトは、下
位バイトと結合されＺバスに経路をとる。レジスタＲ１
３がイネーブルにされ、Ｚバスの内容は、ループカウン
タをセットするためにそこに格納される。ルーチンにお
けるこの時点からループ命令に出会うまで、各命令がメ
モリからフェッチされる。
【０１８４】命令”ＦＲＯＭ ＲＸ１”を実行するため
に、命令コードの下位４ビットがレジスタコントローラ
（図２１参照）内の４ビット”ＦＲＯＭ Ｙ”レジスタ
６０２にロードされる。さらに、ＲＸ１（レジスタＲ
３）からのデータはＹバスでイネーブルになり、１６ビ
ット”ＦＲＯＭ Ｘ”レジスタ６１８に格納される。”
ＴＯ ＲＸ”命令を実行するために、命令コードの下位
４ビットが、レジスタコントローラ（図２１参照）内の
４ビット”ｅｎａｂｌｅ Ｚ”レジスタ６００にロード
される。”ＨＩＢ”命令は、”ＦＲＯＭ Ｘ”レジスタ
６１８の１６ビットの内容をＸバスに出すことにより実
行される。ＡＬＵはＸバスのトップバイトをＺバスの下
位バイトに出し、Ｚバスのトップバイトを０にセットす
る。これによりＸ位置の分数部分は除去され、第１水平
ラインのための開始位置をレジスタＲＸ（レジスタＲ
１）に残す。命令”ＦＲＯＭ ＲＸ２”の実行におい
て、上に説明した”ＦＲＯＭ ＲＸ１”命令の実行でな
されたのと同様な動作が行われる。”ＨＩＢ”命令は台
形の上側左Ｘ座標に関連した動作（上に説明したのと同
様なもの）を生じ、レジスタＲ０（アキュムレータとし
て動作するデフォールトレジスタ）に第１水平ラインの
開始点を記憶する。
【０１８５】”ＲＬＥＮ”命令と”ＳＵＢ ＲＸ”命令
は、そのラインの開始点を終了点から減算すること（Ｒ
ＬＥＮ（Ｒ１２）＝Ｒ０−ＲＸ）により実行される。符
号フラグは、エラー条件を示す負の結果であるならばセ
ットされる。”ＢＭＩ ＨＬＩＮＥＳ３”命令は２バイ
ト命令であり、第１バイトは、符号フラグがセットされ
ていればフラグをセットする。第２バイトは、もし条件
フラグがセットされれば、分岐オフセットである（ここ
に、Ｒ１５は、Ｒ１５と命令との和に等しい）。もしそ
うでなければ、Ｒ１５は変わらないままであり、通常の
プログラム実行が続けられる。”ＩＮＣ ＲＬＥＮ”命
令は、少なくとも１画素がプロットされることを保証す
るために、ライン長レジスタはその値に１を付加す
る。”ＬＯＯＰ”命令はＲ１２＝Ｒ１２−１の計算をさ
せるように動作する。もしＲ１２が０でないならば、レ
ジスタＲ１５（プログラムカウンタ）がＲ１３の内容で
ロードされ、これによりジャンプが起こされる。”ＰＬ
ＯＴ”命令を実行するために、ｌｏｏｐ／ｐｌｏｔの１
対の命令が水平ラインを描くアルゴリズムとなる。”Ｐ
ＬＯＴ”命令は、Ｒ１，Ｒ２によって（Ｘ，Ｙ座標とし
て）アドレスされるスクリーン画素を、図４に示され
る”ＣＯＬＯＲレジスタ”５４のカラーセットにセット
する。画素を含む文字のアドレスはプロットハードウエ
ア５２によって計算される。新しい画素データは、マリ
オチップが違った文字位置でプロットするためにその位
置に動くまで文字ラインバッファ（カラーマトリック
ス）に保持される。すべてのカラー情報が、カラーマト
リックス内の２重バッファメカニズムの第２レベルにコ
ピーされると、この情報は外部ＲＡＭに書かれる。
【０１８６】”ＷＩＴＨ ＲＸ１”命令と”ＡＤＤ Ｒ
Ｘ１ ＩＮＣ”命令が実行されると、台形の左側Ｘ座標
を更新する。同様に、”ＷＩＴＨ ＲＸ２”命令と”Ａ
ＤＤＲＸ２ ＩＮＣ”命令が実行されると、台形の右側
Ｘ座標を更新する。”ＤＥＣ ＲＤＹ”命令、”ＢＮ
Ｅ， Ｈｌｉｎｅｓ１”命令、および、”ＩＮＣ Ｒ
Ｙ”命令は、台形が完成するまで、次のＹ位置（次のス
キャンライン）へ動くように動作する。以下のプログラ
ムリストは、８ビットのＸ，Ｙ，Ｚ点の１配列を回転す
るためにマリオチップがどのようにプログラムされるか
の１例を示す。このルーチンは、回転動作を行う本発明
の実施例によるグラフィックス共同プロセッサのための
プログラムの１例を示す。このルーチンのリストは以下
の通りである。
【０１８７】
【表１６】 ＬＩＳＴＩＮＧ ＲＯＴＡＴＥ： ；８ビットＸ，Ｙ，Ｚ点の１配列を回転する ； ；レジスタ内の回転マトリックスによって ；rmat121,rmat2113,rmat2322,rmat3231,rmat0033 ； ；マトリックス要素は８ビットの符号付き分数(signed fractions)である ；すなわち １２７＝ １２７／１２８＝約１ ； −１２８＝−１２８／１２８＝−１ ；これらは、レジスタあたり２ ８ビットエレメントとして簡潔に格納される rx = 1 ； ｘ ry = 2 ； ｙ rz = 3 ； ｚ rt = 4 ； ｔｅｍｐ rmat1211 = 5 ； マトリックス要素１１と１２ rmat2113 = 6 ； マトリックス要素１３と２１ rmat2322 = 7 ； マトリックス要素２２と２３ rmat3231 = 8 ； マトリックス要素３１と３２ rmat0033 = 9 ； マトリックス要素３３ routptr = 10 ； 回転される点のバッファへのポインタ （ptr to rotated points buffer） msh rotpoints8 miwt r14,pointsaddr ；回転される点へのＲＯＭポインタ miwt r12,numpoints ；回転される点の数 miwt routptr,m rotpnts ；回転される点のバッファへの ＲＡＭポインタ mcache ； キャッシュレジスタをセットする mmove r13,pc ； ループアドレスを初期化する nmatrotploop mto rx ； ｘを得る mgetb minc r14 mfrom rmat1211 ； １１ mto rt mmult rx ； ｍ１１＊ｘ mto ry ； ｙを得る mgetb minc r14 mfrom rmat2113 ； ２１ mhib mmult ry ； ｍ２１＊ｙ mto rt madd rt mto rz ； ｚを得る mgetb minc r14 mfrom rmat3231 ； ３１ mmult rz ； ｍ３１＊ｚ madd rt madd r0 mhib mstb (routptr) ； 回転されたｘを格納する minc routptr mfrom rmat1211 ； １２ mhib mto rt mmult rx ； ｍ１２＊ｘ mfrom rmat2322 ； ２２ mmult ry ； ｍ２２＊ｙ mto rt madd rt mfrom rmat3231 ； ３２ mhib mmult rz ； ｍ３２＊ｚ madd rt madd r0 mhib mstb (routptr) ； 回転されたｙを格納する minc routptr mfrom rmat2113 ； １３ mto rt mmult rx ； ｍ１３＊ｘ mfrom rmat2322 ； ｍ２３＊ｙ mhib mmult ry mto rt madd rt mfrom rmat0033 ； ３３ mmult rz ； ｍ３３＊ｚ madd rt madd r0 mhib mstb (routptr) ； 回転されたｚを格納する mloop minc routptr
【０１８８】図２５，図２６および図２７は、本発明の
プログラマブルグラフィックス共同プロセッサをホスト
コンピュータシステム（たとえばＳｕｐｅｒ ＮＥＳ）
とともに用いたときの特別な効果の１例を示す。図２５
に示すように、オブジェクトすなわちヘリコプタの側面
が描かれる。この図は、マリオチップを用いて発生され
高品質の表示を反映していない。図２６と図２７は、図
１９に示されたヘリコプタの拡大像と回転像を示す。本
発明のグラフィックス共同プロセッサは、３Ｄ型などの
特殊な効果（多角形を基にした対象物の高速な回転、拡
大、縮小を含む）を発生するために用いられる。このと
き、この効果は、ホストビデオゲーム処理システムの最
小の負荷を与えるだけである。本発明は実施例を用いて
詳細に説明されたが、本発明は実施例に限定されるもの
ではない。当業者による多数の変形，修正は、本発明の
範囲に属する。
【図面の簡単な説明】
【図１】 本発明の実施例に従った外部メモリシステム
のブロックダイアグラムである。
【図２】 本発明の実施例に係るグラフィックス共同プ
ロセッサと共に用いるためのホスト処理システムのブロ
ックダイアグラムである。
【図３】 グラフィックス共同プロセッサを内蔵したゲ
ームカートリッジとホスト処理システムを内蔵したベー
スユニットの斜視図である。
【図４】 本実施例に従ったグラフィックス共同プロセ
ッサの第１の部分のブロックダイアグラムである。
【図５】 本実施例に従ったグラフィックス共同プロセ
ッサの第２の部分のブロックダイアグラムである。
【図６】 グラフィックス共同プロセッサの初期化を行
なうためホスト処理システムによって実行される処理を
示すフローチャートである。
【図７】 図４に示した演算論理ユニットの詳細なブロ
ックダイアグラムである。
【図８】 図４に示した画素プロット回路の詳細なブロ
ックダイアグラムである。
【図９】 プロットコントローラによって受信された入
力信号とプロットコントローラによって発生された出力
信号を示すブロックダイアグラムである。
【図１０】 画素プロット回路のカラーマトリックス内
に含まれるカラーマトリックス要素を示す図である。
【図１１】 画素プロット回路に関係するタイミング制
御及びデータ信号を示す図である。
【図１２】 図４に示したＲＡＭコントローラの詳細な
ブロックダイアグラムである。
【図１３】 図１２に示したＲＡＭコントローラに関連
するタイミング制御及びデータ信号を示す図である。
【図１４】 図１２に示した仲介ロジックを示す回路ダ
イアグラムである。
【図１５】 本発明のグラフィックス共同プロセッサの
一実施例における再同期回路のダイアグラムである。
【図１６】 図１５の再同期回路に関連するタイミング
信号を示す図である。
【図１７】 本発明のグラフィックス共同プロセッサの
ＲＯＭコントローラの詳細なブロックダイアグラムであ
る。
【図１８】 本発明の一実施例に従ったグラフィックス
共同プロセッサのキャッシュコントローラのブロックダ
イアグラムである。
【図１９】 本発明のグラフィックス共同プロセッサの
インストラクション解読に関連する回路を示すブロック
ダイアグラムである。
【図２０】 図１９のルックアヘッドロジックの操作を
示すタイミング信号を示す図である。
【図２１】 本発明の一実施例に従ったグラフィックス
共同プロセッサのレジスタコントロールロジックの第１
の部分を示すブロックダイアグラムである。
【図２２】 本発明の一実施例に従ったグラフィックス
共同プロセッサのレジスタコントロールロジックの第２
の部分を示すブロックダイアグラムである。
【図２３】 本発明の一実施例に従ったグラフィックス
共同プロセッサのレジスタコントロールロジックの第３
の部分を示すブロックダイアグラムである。
【図２４】 多角形生成を実行するグラフィックス共同
プロセッサの操作手順を示すフローチャートである。
【図２５】 本発明の一実施例に従って拡大、縮小及び
回転の特徴を示すために多角形ベースの物体の作成の第
１の態様を示す表示画面である。
【図２６】 本発明の一実施例に従って拡大、縮小及び
回転の特徴を示すために多角形ベースの物体の作成の第
２の態様を示す表示画面である。
【図２７】 本発明の一実施例に従って拡大、縮小及び
回転の特徴を示すために多角形ベースの物体の作成の第
３の態様を示す表示画面である。
【符号の説明】
１…コネクタ、 ２…グラフィックスプロセッサ、６，
８…ＲＡＭ、 １０…外部メモリ、１９…外部メモリシ
ステム（ビデオゲームカートリッジ）、２０…ホスト処
理ユニット、 １３１…ＲＡＭユニットバス、５０…論
理ユニット、 ５２…プロット回路、６８…キャッシュ
コントローラ、 ９４…キャッシュメモリ、７６…レジ
スタ、 ５５１…ルックアヘッド手段、３６…ディスプ
レイ、 ２２…ゲームマイクロプロセッサ、２４…画像
処理ユニット、(６０，５０，５２)…ビデオグラフィッ
クスプログラム実行手段、Ｘ…第１データソースバス、
Ｙ…第２データソースバス、Ｚ…データデスティネイ
ションバス、６２…インストラクションデコーダ、８８
…ＲＡＭコントローラ、１０４…プログラムメモリコン
トローラ、３０８…マルチプレクサ。
フロントページの続き (72)発明者 ベン・チーズ イギリス、イングランド、エスジー８・６ エイイー、ハートフォードシャー、メルボ ルン・ロイストン、ドルフィン・レイン23 番 (72)発明者 カール・エヌ・グレイアム イギリス、イングランド、イー４・７イー ティ、ロンドン、ノース・チングフォー ド、ウッドランド・ロード15番 (72)発明者 ピーター・アール・ウォーンズ イギリス、イングランド、イー６・１エイ アール、ロンドン、イースト・ハム、ウォ ルポール・ロード12エイ番

Claims (39)

    【特許請求の範囲】
  1. 【請求項１】 外部メモリシステム（１９）の外部メモ
    リ（２０）内に少なくとも一部が格納されたビデオグラ
    フィックスプログラムを実行するためのホストプロセシ
    ングユニット（２０）を有する情報処理システム（１
    ９，２０）において、 前記ホストプロセシングシステムに前記外部メモリシス
    テムを接続するための少なくとも一つのコネクタ（１）
    と、 前記ホストプロセシングユニットによる前記ビデオグラ
    フィックスプログラムの実行に際してプログラムインス
    トラクションの第１のセットを格納するとともに、前記
    ビデオグラフィックスプログラムのインストラクション
    の第２の部分を格納するための外部メモリ（１０）と、 前記外部メモリ（１０）に接続されるとともに、使用に
    際して前記少なくとも一つのコネクタ（１）を介して前
    記ホストプロセシングユニット（２０）に接続され、前
    記インストラクションの第２の部分を実行するグラフィ
    ックスプロセッサ（２）とを特徴とする外部メモリシス
    テム。
  2. 【請求項２】 前記ホストプロセシングユニット（２
    ０）は、ビデオゲームシステムのメインプロセシングユ
    ニットであり、該外部メモリシステムはビデオゲームカ
    ートリッジ（１９）内に実装された請求項１に記載の外
    部メモリシステム。
  3. 【請求項３】 前記外部メモリ（１０）と前記グラフィ
    ックスプロセッサ（２）とに接続され、アドレス、デー
    タおよび制御情報を伝送する外部メモリバスと、 ランダムアクセスメモリユニット（６，８）と、前記ラ
    ンダムアクセスメモリユニット（６，８）と前記グラフ
    ィックスプロセッサ（２）とに接続され、アドレス、デ
    ータおよび制御情報を伝送するランダムアクセスメモリ
    ユニットバスと、 前記グラフィックスプロセッサと前記ホストプロセシン
    グユニットの間において、アドレス、データおよび制御
    情報を伝送するホストプロセシングユニットバスとを更
    に備えた請求項１に記載の外部メモリシステム。
  4. 【請求項４】 前記グラフィックスプロセッサは、前記
    外部メモリバスと前記ランダムアクセスメモリユニット
    バス（１３１）の少なくとも一つへのアクセスを制御す
    る手段を含む請求項３に記載の外部メモリシステム。
  5. 【請求項５】 前記グラフィックスプロセッサ（２）
    は、前記グラフィックスプロセッサによって実行される
    べきインストラクションを格納する外部メモリ位置を同
    定するため、前記ホストプロセシングユニットからアド
    レス情報（ＨＡ，１３３）を受取る手段を含む請求項１
    に記載の外部メモリシステム。
  6. 【請求項６】 前記グラフィックスプロセッサは、前記
    外部メモリ内に格納されたインストラクションの第２の
    部分の少なくともいくつかを実行するための演算・論理
    ユニット（５０）と、前記外部メモリ内に格納された少
    なくとも一つの表示に関するインストラクションを実行
    するためのプロット回路（５２）を含む請求項１に記載
    の外部メモリシステム。
  7. 【請求項７】 第１データソースバス（Ｘ）、第２デー
    タソースバス（Ｙ）およびデータデスティネーションバ
    ス（Ｚ）が備えられ、これらバスの各々は前記演算・論
    理ユニット（５０）と前記プロット回路（５２）に接続
    された請求項６に記載の外部メモリシステム。
  8. 【請求項８】 前記グラフィックスプロセッサは、キャ
    ッシュコントローラ（６８）と該キャッシュコントロー
    ラ（６８）に接続されたキャッシュメモリ（９４）とを
    更に含み、前記グラフィックスプロセッサは、前記キャ
    ッシュメモリ（９５，６０，５０）に格納されたインス
    トラクションを実行するための手段を含む請求項１に記
    載の外部メモリシステム。
  9. 【請求項９】 前記グラフィックスプロセッサは、複数
    のレジスタ（７６）を備えており、該グラフィックスプ
    ロセッサは前記複数のレジスタ（Ｒ１４）の所定の一つ
    へのアクセスに応答して、外部メモリの取込み動作（１
    ０４）を自動的に開始するための手段を含む請求項１に
    記載の外部メモリシステム。
  10. 【請求項１０】 前記外部メモリはプログラムリードオ
    ンリーメモリ（ＲＯＭ）であり、前記グラフィックスプ
    ロセッサに接続されたランダムアクセスメモリ（ＲＡ
    Ｍ）を更に含む請求項１に記載の外部メモリシステム。
  11. 【請求項１１】 前記グラフィックスプロセッサと前記
    ホストプロセシングユニットは、並行にインストラクシ
    ョンを実行できる請求項１に記載の外部メモリシステ
    ム。
  12. 【請求項１２】 前記グラフィックスプロセッサは、実
    行されるインストラクション（６２，６０）をパイプラ
    イニング処理する手段を含む請求項１に記載の外部メモ
    リシステム。
  13. 【請求項１３】 前記グラフィックスプロセッサは、前
    記インストラクションの第２の部分をデコード（６０）
    するための手段と、デコードされている関連のインスト
    ラクションに先だって動作コードを処理するためのルッ
    クアヘッド手段（５５１）とを含む請求項１に記載の外
    部メモリシステム。
  14. 【請求項１４】 前記情報処理システム（２０）は、対
    象物を表示するためのディスプレイ（３６）を含むとと
    もに、前記インストラクションの第２の部分は前記対象
    物を回転するためのインストラクションを含み、前記グ
    ラフィックスプロセッサは前記対象物を回転させるため
    のインストラクションを実行する手段を含む請求項１に
    記載の外部メモリシステム。
  15. 【請求項１５】 テレビジョン形式のディスプレイ（３
    ６）とともに使用するビデオゲームシステム（１９，２
    ０）であって、ビデオゲームプログラムのインストラク
    ションを実行するためのゲームマイクロプロセッサ（２
    ２）および該ゲームマイクロプロセッサに接続され、該
    マイクロプロセッサ（２２）の制御下において、画像処
    理タスクを実行する画像プロセシングユニット（２４）
    と、 前記ビデオゲームプログラムを格納するためのプログラ
    ムメモリ（１０）と、 前記プログラムメモリに接続され、使用時に、前記ビデ
    オゲームプログラムのインストラクションの少なくとも
    いくつかを実行するため前記ゲームマイクロプロセッサ
    （２２）に連結されるプログラマブルグラフィックスプ
    ロセッサ（２）とを特徴とするビデオゲームシステム。
  16. 【請求項１６】 前記プログラムメモリ（１０）と、 前記プログラマブルグラフィックスプロセッサ（２）に
    接続され、アドレス、データおよび制御情報を伝送する
    プログラムメモリバスと、 ランダムアクセスメモリユニットと、 該ランダムアクセスメモリユニット（６，８）と前記プ
    ログラマブルグラフィックスプロセッサ（２）に接続さ
    れ、アドレス、データおよび制御情報を伝送するランダ
    ムアクセスメモリユニットバスと、 前記プログラマブルグラフィックスプロセッサ（２）と
    前記ゲームマイクロプロセッサ（２２）との間におい
    て、アドレス、データおよび制御情報を伝送するための
    ゲームマイクロプロセッサバスとを備えた請求項１５に
    記載のビデオゲームシステム。
  17. 【請求項１７】 前記プログラマブルグラフィックスプ
    ロセッサ（２）は、前記プログラムメモリ内に格納され
    たインストラクションの第２の部分の少なくともいくつ
    かを実行するための演算・論理ユニット（５０）とプロ
    グラムメモリ内に格納された少なくとも一つの表示関連
    のインストラクションを実行するためのプロット回路
    （５２）を含む請求項１５に記載のビデオゲームシステ
    ム。
  18. 【請求項１８】 前記プログラマブルグラフィックスプ
    ロセッサ（２）は、キャッシュコントローラ（６８）と
    該キャッシュコントローラ（６８）に接続されたキャッ
    シュメモリ（９４）とを更に含み、前記プログラマブル
    グラフィックスプロセッサは、前記キャッシュメモリ
    （９５，６０，５０）内に格納されたインストラクショ
    ンを実行するための手段を含んでおり、前記プログラマ
    ブルグラフィックスプロセッサと前記ゲームマイクロプ
    ロセッサはインストラクションを並行に実行できる請求
    項１５に記載のビデオゲームシステム。
  19. 【請求項１９】 前記ゲームマイクロプロセッサ（２
    ２）と画像プロセシングユニット（２４）とは、ビデオ
    ゲームシステムのメインプロセシングユニット（２０）
    内に実装されており、前記プログラムメモリ（１０）と
    プログラマブルグラフィックスプロセッサ（２）とはビ
    デオゲームカートリッジ（１９）内に内蔵された請求項
    １５に記載のビデオゲームシステム。
  20. 【請求項２０】 外部メモリ（１０）内に格納されたビ
    デオグラフィックスプログラムの少なくとも第１の部分
    を実行するための第１プロセシングユニット（２０）を
    有する情報処理システム（１９，２０）に使用するため
    のプログラマブルグラフィックスプロセッサであって、 前記外部メモリ（１０）から前記ビデオグラフィックス
    プログラム（６０，５０，５２）の第２の部分のインス
    トラクションを受取るための手段と、 前記ビデオグラフィックスプログラムの少なくとも第２
    の部分を実行するための手段とを備えたプログラマブル
    グラフィックスプロセッサ。
  21. 【請求項２１】 プログラマブルグラフィックスプロセ
    ッサによって実行されるべきインストラクションを格納
    している外部メモリ位置を同定するため前記第１のプロ
    セシングユニットから、アドレス情報を受取る手段を更
    に含む請求項２０に記載のプログラマブルグラフィック
    スプロセッサ。
  22. 【請求項２２】 前記アドレス情報を受取るための手段
    は、外部メモリバンクを同定するためのアドレス情報を
    受取る外部メモリバンクレジスタと、該メモリバンク内
    の位置を同定するためのプログラムカウンタとを含む請
    求項２１に記載のプログラマブルグラフィックスプロセ
    ッサ。
  23. 【請求項２３】 プログラマブルグラフィックスプロセ
    ッサが現在動作中であることを示す指示および該プロセ
    ッサが前記第１プロセシングユニットにインターラプト
    信号を送ったことを示す指示を含む複数のグラフィック
    スプロセッサステータス指示を格納するための手段を含
    む請求項２０に記載のプログラマブルグラフィックスプ
    ロセッサ。
  24. 【請求項２４】 前記外部メモリ内に格納された前記ビ
    デオグラフィックスプログラムの第２の部分の少なくと
    もいくつかを実行するための演算・論理ユニット（５
    ０）と、外部メモリ内に格納された少なくとも一つの表
    示に関連するインストラクションを実行するプロット回
    路（５２）とを含む請求項２０に記載のプログラマブル
    グラフィックスプロセッサ。
  25. 【請求項２５】 第１データソースバス（Ｘ）、第２デ
    ータソースバス（Ｙ）およびデータデスティネーション
    バス（Ｚ）が更に備えられ、これらバスの各々は前記演
    算・論理ユニットおよびプロット回路に接続された請求
    項２４に記載のプログラマブルグラフィックスプロセッ
    サ。
  26. 【請求項２６】 キャッシュコントローラ（６８）と、
    該コントローラに接続されたキャッシュメモリ（９４）
    と、該キャッシュメモリ（９５，６０，５０）内に格納
    されたインストラクションを実行するための手段とを更
    に備えた請求項２０に記載のプログラマブルグラフィッ
    クスプロセッサ。
  27. 【請求項２７】 少なくとも一のインストラクション
    （５０）を実行するための手段と、 複数のステータス条件を格納するステータスレジスタ
    と、 これらステータス条件の少なくとも一の状態に応答し
    て、前記ステータスレジスタがある状態である場合に
    は、前記実行手段に第１の動作を少なくとも一のインス
    トラクションによって開始させ、前記ステータスレジス
    タが第２の状態である場合には、前記実行手段に第２の
    動作を開始させるインストラクションデコーダ（６２）
    とを備えた請求項２０に記載のプログラマブルグラフィ
    ックスプロセッサ。
  28. 【請求項２８】 前記情報処理システムがディスプレイ
    と連係し、前記グラフィックスプロセッサは表示された
    対象物の回転を制御するため前記第１のプロセシングユ
    ニットと共動する請求項２０に記載のプログラマブルグ
    ラフィックスプロセッサ。
  29. 【請求項２９】 前記実行手段は画素ベースのフォーマ
    ットデータをキャラクタベースのフォーマットデータに
    変換するためのプロット回路（５２）を含む請求項２８
    に記載のプログラマブルグラフィックスプロセッサ。
  30. 【請求項３０】 ホストプロセシングシステム（２０）
    とビデオグラフィックスプログラムを格納するためのプ
    ログラムメモリ（１０）と共に使用するためのグラフィ
    ックスプロセッサ（２）であって、 該グラフィックスプロセッサは、前記プログラムメモリ
    に格納されたインストラクションを実行するための演算
    及び論理ユニット（５０）と、 前記プログラムメモリへのアクセスを制御し、 前記ホストプロセシングシステム（１０）及びグラフィ
    ックスプロセッサの少なくとも一つを選択的に前記プロ
    グラムメモリにアクセス可能にするためのプログラムメ
    モリコントローラ（１０４）を特徴とするプログラマブ
    ルグラフィックスプロセッサ。
  31. 【請求項３１】 更にキャッシュメモリ（９４）が備え
    られ、前記プログラムメモリコントローラ（１０４）は
    該キャッシュメモリにプログラムインストラクションを
    ロードする手段を備えた請求項３０に記載のプログラマ
    ブルグラフィックスプロセッサ。
  32. 【請求項３２】 前記グラフィックスプロセッサ（２）
    はプログラムメモリアドレスバスに接続され、前記プロ
    グラムメモリコントローラは前記プログラムメモリアド
    レスバス上に出力されるアドレスを選択するためのマル
    チプレクサ（４１４）を備えた請求項３０に記載のプロ
    グラマブルグラフィックスプロセッサ。
  33. 【請求項３３】 更に複数のレジスタ（７６）が備えら
    れ、前記プログラムメモリコントローラ（１０６）はア
    クセスされた該複数のレジスタの一つに応答して、プロ
    グラムメモリデータの取り込みを自動的に開始するため
    の手段を備えた請求項３２に記載のプログラマブルグラ
    フィックスプロセッサ。
  34. 【請求項３４】 前記グラフィックスプロセッサ（２）
    はランダムアクセスメモリ（ＲＡＭ）（６，８）に接続
    され、更に該ＲＡＭへのアクセスを制御するためのＲＡ
    Ｍコントローラ（８８）が備えられた請求項３０に記載
    のプログラマブルグラフィックスプロセッサ。
  35. 【請求項３５】 ホストプロセシングシステム（２０）
    とビデオグラフィックスプログラムを格納するためのプ
    ログラムメモリ（１０）とランダムアクセスメモリ（Ｒ
    ＡＭ）（６，８）と共に使用するためのグラフィックス
    プロセッサ（２）であって、 該グラフィックスプロセッサは、前記ホストプロセシン
    グシステム（ＨＡ）からのＲＡＭアドレスを受信するた
    めの手段と、 ＲＡＭアドレスを発生させるグラフィックスプロセシン
    グ手段と、 ホストプロセシングシステムＲＡＭアドレスとグラフィ
    ックスプロセシング手段により発生されたＲＡＭアドレ
    スとの間で選択し、それを前記ＲＡＭに接続するための
    ＲＡＭコントローラ（８８）を特徴とするプログラマブ
    ルグラフィックスプロセッサ。
  36. 【請求項３６】 更に少なくとも一つのステータスレジ
    スタが備えられ、前記ＲＡＭコントローラはホストプロ
    セシングシステムにより発生されたアドレス（ＨＡ）と
    グラフィックスプロセシング手段により発生されたアド
    レス（ＤＥＯＴＡＤＯＲ）を受信し、前記ステータスレ
    ジスタ中に格納された少なくとも一つのステータスビッ
    トの状態に依存して、該アドレスの一つを前記ＲＡＭに
    接続するためのマルチプレクサ手段（３０８）を備えた
    請求項３５に記載のプログラマブルグラフィックスプロ
    セッサ。
  37. 【請求項３７】 ホストプロセシングシステム（２０）
    と該ホストシステムに接続された外部メモリシステム
    （１９）とを有する情報処理システム（１９，２０）に
    おいて、 該外部メモリシステムは、プログラムメモリ（１０）
    と、付加メモリ（６，８）と、該プログラムメモリ（１
    ０）と付加メモリ（６，８）に接続されたグラフィック
    スプロセッサ（２）とを備え、 前記グラフィックスプロセッサは、前記プログラムメモ
    リへのアクセスを制御するためのプログラムメモリコン
    トローラ（１０４）と、前記付メモリへのアクセスを制
    御するための付加メモリコントローラ（８８）とを有す
    ることを特徴とする外部メモリシステム。
  38. 【請求項３８】 前記付加コントローラ（８８）は前記
    付加メモリへのアクセスに対する複数の受信リクエスト
    間の優先度を決定するための手段を含む請求項３７に記
    載の外部メモリシステム。
  39. 【請求項３９】 更にプロット回路（５２）が備えら
    れ、前記付加メモリコントローラ（８８）はメモリアク
    セスがプロット操作が完了されるために要求されること
    を指示するプロットリクエストシグナルを受信する請求
    項３８に記載の外部メモリシステム。
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