JP2003126550A - ビデオゲームシステム及びそのためのプログラマブルグラフィックスプロセッサ - Google Patents
ビデオゲームシステム及びそのためのプログラマブルグラフィックスプロセッサInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
-
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- G06T17/00—Three dimensional [3D] modelling, e.g. data description of 3D objects
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- G—PHYSICS
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
-
- G—PHYSICS
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- G—PHYSICS
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- G—PHYSICS
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- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- A63—SPORTS; GAMES; AMUSEMENTS
- A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
- A63F2300/00—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game
- A63F2300/20—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game characterised by details of the game platform
- A63F2300/203—Image generating hardware
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Abstract
(57)【要約】
【目的】 ホスト情報処理システムに着脱自在な外部メ
モリユニットに全面的にプログラマブルなグラフィック
スマイクロプロセッサを組込むこと。 【構成】 テレビジョン形式のディスプレイとともに使
用するビデオゲームシステムにおいて、プログラムメモ
リはビデオゲームプログラムを格納する。ゲームマイク
ロプロセッサは、ビデオゲームプログラムのインストラ
クションを実行する。画像プロセシングユニットは、ゲ
ームマイクロプロセッサの制御下において、画像処理タ
スクを実行する。プログラマブルグラフィックスプロセ
ッサは、プログラムメモリに接続され、使用時にゲーム
マイクロプロセッサに接続されて、前記ビデオゲームプ
ログラムのインストラクションの少なくともいくつかを
実行する。
モリユニットに全面的にプログラマブルなグラフィック
スマイクロプロセッサを組込むこと。 【構成】 テレビジョン形式のディスプレイとともに使
用するビデオゲームシステムにおいて、プログラムメモ
リはビデオゲームプログラムを格納する。ゲームマイク
ロプロセッサは、ビデオゲームプログラムのインストラ
クションを実行する。画像プロセシングユニットは、ゲ
ームマイクロプロセッサの制御下において、画像処理タ
スクを実行する。プログラマブルグラフィックスプロセ
ッサは、プログラムメモリに接続され、使用時にゲーム
マイクロプロセッサに接続されて、前記ビデオゲームプ
ログラムのインストラクションの少なくともいくつかを
実行する。
Description
【０００１】
【発明の技術分野】本発明は、プログラマブルプロセッ
サを内部に組込んだ情報処理装置に関する。
サを内部に組込んだ情報処理装置に関する。
【０００２】
【関連出願の表示】この出願は、“ビデオゲームシステ
ム等において使用するため、キャラクタ変換ハードウェ
アに対する画素を備えたプログラマブルグラフィックス
プロセッサ"と題するサン等の、本出願と同じ日の米国
特許出願第０７／８２７，２０１号に関連している。
ム等において使用するため、キャラクタ変換ハードウェ
アに対する画素を備えたプログラマブルグラフィックス
プロセッサ"と題するサン等の、本出願と同じ日の米国
特許出願第０７／８２７，２０１号に関連している。
【０００３】
【従来の技術および発明が解決しようとする課題】８ビ
ットのマイクロプロセッサとビデオゲーム制御デッキに
組込まれた付属のディスプレイ処理用のサブシステムを
備えた従来のビデオゲーム装置は、８ビット×８ビット
のマトリックス型式のゲームカートリッジ内にキャラク
タを予め格納することおよび予め格納したこれらキャラ
クタのプログラム可能な種々の組合せを用いてスクリー
ンディスプレイを構成することによって図形を発生させ
る。このような従来のビデオゲームシステムは、表示の
背景全体を、多数のプレイヤ制御の移動物体やスプライ
トと同様に移動させる能力を有している。
ットのマイクロプロセッサとビデオゲーム制御デッキに
組込まれた付属のディスプレイ処理用のサブシステムを
備えた従来のビデオゲーム装置は、８ビット×８ビット
のマトリックス型式のゲームカートリッジ内にキャラク
タを予め格納することおよび予め格納したこれらキャラ
クタのプログラム可能な種々の組合せを用いてスクリー
ンディスプレイを構成することによって図形を発生させ
る。このような従来のビデオゲームシステムは、表示の
背景全体を、多数のプレイヤ制御の移動物体やスプライ
トと同様に移動させる能力を有している。
【０００４】従来のこの種システムは、各フレームごと
に回転したり再描画するといった操作されるべき多角形
の組合せからなる移動物体を含む実際に満足できるビデ
オゲームを与えるものではない。このような従来のシス
テムにおいて、８ビットのプロセッサと付属のディスプ
レイ処理回路は、例えば、３次元（以下、「３−Ｄ」と
略称する。）の多角形をベースにした対象物を効率的に
回転させたり、或いは回転物体を３−Ｄタイプの特殊な
効果を発生させるべく適当にスケーリングするために必
要な計算を実行することはできない。本願の発明者は、
高等な図形の処理には、スクリーンを画素×画素を基本
にして更新することおよび複雑な数学的演算をリアルタ
イムで実行することが必要であることを認識しており、
従来のキャラクタに基いたビデオゲーム装置は、このよ
うな処理を実行できないものであった。
に回転したり再描画するといった操作されるべき多角形
の組合せからなる移動物体を含む実際に満足できるビデ
オゲームを与えるものではない。このような従来のシス
テムにおいて、８ビットのプロセッサと付属のディスプ
レイ処理回路は、例えば、３次元（以下、「３−Ｄ」と
略称する。）の多角形をベースにした対象物を効率的に
回転させたり、或いは回転物体を３−Ｄタイプの特殊な
効果を発生させるべく適当にスケーリングするために必
要な計算を実行することはできない。本願の発明者は、
高等な図形の処理には、スクリーンを画素×画素を基本
にして更新することおよび複雑な数学的演算をリアルタ
イムで実行することが必要であることを認識しており、
従来のキャラクタに基いたビデオゲーム装置は、このよ
うな処理を実行できないものであった。
【０００５】従来の８ビットビデオゲーム装置はスクリ
ーンを画素×画素を基本に高速で更新することが必要と
なる他の画像処理を効率的に実行することもできない。
例えば、従来のシステムは３次元空間において他の表示
物体の一部である表示された多角形上に一つの物体を効
率的に配置すること(以後、テクスチャマッピングとい
う。)ができない。
ーンを画素×画素を基本に高速で更新することが必要と
なる他の画像処理を効率的に実行することもできない。
例えば、従来のシステムは３次元空間において他の表示
物体の一部である表示された多角形上に一つの物体を効
率的に配置すること(以後、テクスチャマッピングとい
う。)ができない。
【０００６】従来の８ビット機について図形処理能力を
改良する試みとして、より高能力の１６ビットプロセッ
サを用いたビデオゲームシステムが開発されている。こ
の種の１６ビットプロセッサは、高等な図形処理に要求
される数学演算を実行する機能を備えたビデオゲームシ
ステムを提供することができる。かかるシステムは、例
えば、より美しい色の発生およびより優れた分解能を可
能とする。この１６ビットのビデオゲーム機は、キャラ
クタをベースにした或いはスプライト図形に予め描画で
きるビデオゲームの広範囲の実施を可能とするキャラク
タベースのシステムである。１６ビットのビデオゲーム
システムは、多色の背景面をその奥方や前方に配置した
移動物体とともに高速で移動させることができる。
改良する試みとして、より高能力の１６ビットプロセッ
サを用いたビデオゲームシステムが開発されている。こ
の種の１６ビットプロセッサは、高等な図形処理に要求
される数学演算を実行する機能を備えたビデオゲームシ
ステムを提供することができる。かかるシステムは、例
えば、より美しい色の発生およびより優れた分解能を可
能とする。この１６ビットのビデオゲーム機は、キャラ
クタをベースにした或いはスプライト図形に予め描画で
きるビデオゲームの広範囲の実施を可能とするキャラク
タベースのシステムである。１６ビットのビデオゲーム
システムは、多色の背景面をその奥方や前方に配置した
移動物体とともに高速で移動させることができる。
【０００７】しかしながら、従来の１６ビットのビデオ
ゲーム機は各フレームごとに変化しなければならない多
角形からなる高等な物体を表示する３−Ｄタイプの特殊
効果を得ることができる進歩したビデオゲームの実際の
実施を可能とするものではない。例えば、フレーム×フ
レームを基本として、拡大したり、縮小する必要がある
多くの物体やスプライトを全体的に回転させる必要があ
るようなゲームは、従来のキャラクタベースの１６ビッ
ト機にあっては実際上実現不可能であった。本発明者
は、全体的な回転や拡大・縮小を要する多角形を基本と
した物体を含んだゲームを実際に可能にするためには、
多角形の辺を引くとともに画素×画素を基本にして、多
角形を基本として物体の内部を適当なデータで満たすこ
とが必要であることを認識している。画素×画素ベース
で実行しなければならないかかるタスクは莫大な処理時
間を要する。
ゲーム機は各フレームごとに変化しなければならない多
角形からなる高等な物体を表示する３−Ｄタイプの特殊
効果を得ることができる進歩したビデオゲームの実際の
実施を可能とするものではない。例えば、フレーム×フ
レームを基本として、拡大したり、縮小する必要がある
多くの物体やスプライトを全体的に回転させる必要があ
るようなゲームは、従来のキャラクタベースの１６ビッ
ト機にあっては実際上実現不可能であった。本発明者
は、全体的な回転や拡大・縮小を要する多角形を基本と
した物体を含んだゲームを実際に可能にするためには、
多角形の辺を引くとともに画素×画素を基本にして、多
角形を基本として物体の内部を適当なデータで満たすこ
とが必要であることを認識している。画素×画素ベース
で実行しなければならないかかるタスクは莫大な処理時
間を要する。
【０００８】従来において、ホストのマイクロプロセッ
サに設けられた実在のアドレスライン数より大きいプロ
グラムメモリアドレス空間を指定することを実際のプロ
セッサにおいて可能とすることにより、ゲーム性をより
一層向上させるために、着脱可能なゲームカートリッジ
の改良が図られてきた。例えば、従来の８ビットシステ
ムでは、メモリバンク切替や他の付加的な機能を実行す
るマルチメモリ制御チップを含むゲームカートリッジが
実用化されている。このようなメモリバンク切替用のチ
ップは、しかしながら、ビデオゲームシステムが前述し
た如き高速の図形処理を行えるようにするというもので
はない。
サに設けられた実在のアドレスライン数より大きいプロ
グラムメモリアドレス空間を指定することを実際のプロ
セッサにおいて可能とすることにより、ゲーム性をより
一層向上させるために、着脱可能なゲームカートリッジ
の改良が図られてきた。例えば、従来の８ビットシステ
ムでは、メモリバンク切替や他の付加的な機能を実行す
るマルチメモリ制御チップを含むゲームカートリッジが
実用化されている。このようなメモリバンク切替用のチ
ップは、しかしながら、ビデオゲームシステムが前述し
た如き高速の図形処理を行えるようにするというもので
はない。
【０００９】本発明は、前記従来の問題に鑑みてなされ
たものであって、ホストの情報処理システムに接続する
ための着脱自在な外部メモリ装置内に組込んで設計され
たプログラマブルグラフィックスマイクロプロセッサを
提供するものである。ある実施態様において、本発明は
ホストビデオゲームシステムとグラフィックスマイクロ
プロセッサを内蔵したビデオゲームカートリッジとを含
むビデオゲームシステムにおいて実現される。
たものであって、ホストの情報処理システムに接続する
ための着脱自在な外部メモリ装置内に組込んで設計され
たプログラマブルグラフィックスマイクロプロセッサを
提供するものである。ある実施態様において、本発明は
ホストビデオゲームシステムとグラフィックスマイクロ
プロセッサを内蔵したビデオゲームカートリッジとを含
むビデオゲームシステムにおいて実現される。
【００１０】本発明にかかるグラフィックスマイクロプ
ロセッサおよびビデオゲームシステムはユニークで有利
な多くの特徴を有しており、以下にいくつかの特徴を説
明する。
ロセッサおよびビデオゲームシステムはユニークで有利
な多くの特徴を有しており、以下にいくつかの特徴を説
明する。
【００１１】本発明によれば、グラフィックスプロセッ
サはホストのマイクロプロセッサにプラグで接続され
る。処理速度の高速化のため、グラフィックスプロセッ
サはホストマイクロプロセッサと並行に動作する。ある
実施態様では、グラフィックス共同プロセッサが内蔵さ
れたゲームカートリッジは、リードオンリイメモリ(Ｒ
ＯＭ)およびランダムアクセスメモリ(ＲＡＭ)を含んで
いる。
サはホストのマイクロプロセッサにプラグで接続され
る。処理速度の高速化のため、グラフィックスプロセッ
サはホストマイクロプロセッサと並行に動作する。ある
実施態様では、グラフィックス共同プロセッサが内蔵さ
れたゲームカートリッジは、リードオンリイメモリ(Ｒ
ＯＭ)およびランダムアクセスメモリ(ＲＡＭ)を含んで
いる。
【００１２】本発明のこのグラフィックス共同プロセッ
サはそれ自身の必要性とホストマイクロプロセッサから
取込んだデータの間でのメモリトランザクションを仲介
する。本グラフィックスプロセッサは、ホストのマイク
ロプロセットと同時にプログラムを実行することができ
るが、これは従来のビデオゲームシステムでは実現不可
能であった。
サはそれ自身の必要性とホストマイクロプロセッサから
取込んだデータの間でのメモリトランザクションを仲介
する。本グラフィックスプロセッサは、ホストのマイク
ロプロセットと同時にプログラムを実行することができ
るが、これは従来のビデオゲームシステムでは実現不可
能であった。
【００１３】本発明のグラフィックス共同プロセッサは
ゲームカートリッジ上に設けた３バス構造に接続されて
動作し、このことは、ＲＡＭおよびＲＯＭカートリッジ
メモリを効率的に使用するためホストおよびカートリッ
ジプロセッサ両方の能力を最適化することによってその
有効利用を可能とする。
ゲームカートリッジ上に設けた３バス構造に接続されて
動作し、このことは、ＲＡＭおよびＲＯＭカートリッジ
メモリを効率的に使用するためホストおよびカートリッ
ジプロセッサ両方の能力を最適化することによってその
有効利用を可能とする。
【００１４】ユーザが全面的にプログラムすることがで
きる、本発明のグラフィックス共同プロセッサは、高速
処理が可能なように設計された特定の構造を有してい
る。インストラクションセットは３−Ｄグラフィックス
に関連する演算動作を効率的に実行するように設計され
ており、ホストビデオゲームシステムのキャラクタ配置
のディスプレイの個々の画素をプロットするために設け
られたハードウェアによって実行される特別なインスト
ラクションを含む。
きる、本発明のグラフィックス共同プロセッサは、高速
処理が可能なように設計された特定の構造を有してい
る。インストラクションセットは３−Ｄグラフィックス
に関連する演算動作を効率的に実行するように設計され
ており、ホストビデオゲームシステムのキャラクタ配置
のディスプレイの個々の画素をプロットするために設け
られたハードウェアによって実行される特別なインスト
ラクションを含む。
【００１５】このインストラクションセットの中の多く
のインストラクションは１マシーンサイクル内で実行さ
れ、プログラムＲＯＭの１バイトに格納されるように設
計されている。しかしながら、インストラクションは特
殊なパーパス，プレフィックスインストラクションの採
用によってより強力なものとなるであろう。インストラ
クションセットは特定の画素ベースのインストラクショ
ンを含んでおり、プログラマの観点からは、ホストシス
テムがキャラクタベースであったとしても、個々の画素
を指定できるようにすることによって仮想的なビットマ
ップを作り出すことができることを意味する。画素デー
タは、グラフィックスプロセッサによって、キャラクタ
ベースの１６ビットホストマシンによって実用されてい
るフォーマットのキャラクタデータに変換される。した
がって、例えば、プログラマが画素をプロットするため
“ＰＬＯＴ"インストラクションを用いたとしても、関
連するデータがＲＡＭに読み込まれる際に、１６ビット
ホストマシンが利用することができるキャラクタベース
のフォーマットに変換される。画素プロット用のハード
ウェアは、実行されるべき高速３−Ｄタイプのグラフィ
ックス処理を効率的に行えるよう、このインストラクシ
ョンを実行する。
のインストラクションは１マシーンサイクル内で実行さ
れ、プログラムＲＯＭの１バイトに格納されるように設
計されている。しかしながら、インストラクションは特
殊なパーパス，プレフィックスインストラクションの採
用によってより強力なものとなるであろう。インストラ
クションセットは特定の画素ベースのインストラクショ
ンを含んでおり、プログラマの観点からは、ホストシス
テムがキャラクタベースであったとしても、個々の画素
を指定できるようにすることによって仮想的なビットマ
ップを作り出すことができることを意味する。画素デー
タは、グラフィックスプロセッサによって、キャラクタ
ベースの１６ビットホストマシンによって実用されてい
るフォーマットのキャラクタデータに変換される。した
がって、例えば、プログラマが画素をプロットするため
“ＰＬＯＴ"インストラクションを用いたとしても、関
連するデータがＲＡＭに読み込まれる際に、１６ビット
ホストマシンが利用することができるキャラクタベース
のフォーマットに変換される。画素プロット用のハード
ウェアは、実行されるべき高速３−Ｄタイプのグラフィ
ックス処理を効率的に行えるよう、このインストラクシ
ョンを実行する。
【００１６】本発明のグラフィックス共同プロセッサは
ユニークな“ＣＡＣＨＥ"インストラクションとキャッ
シュメモリとを含んでおり、これによって、グラフィッ
クス共同プロセッサによって高速で実行されるべきプロ
グラムＲＯＭに格納されたプログラムインストラクショ
ンをキャッシュＲＡＭから行なえるようになる。キャッ
シュインストラクションは高速で実行されるべきプログ
ラムの部分を書くことによって、グラフィックス共同プ
ロセッサの内部キャッシュＲＡＭからのプログラムの実
行を自動的に開始させる。
ユニークな“ＣＡＣＨＥ"インストラクションとキャッ
シュメモリとを含んでおり、これによって、グラフィッ
クス共同プロセッサによって高速で実行されるべきプロ
グラムＲＯＭに格納されたプログラムインストラクショ
ンをキャッシュＲＡＭから行なえるようになる。キャッ
シュインストラクションは高速で実行されるべきプログ
ラムの部分を書くことによって、グラフィックス共同プ
ロセッサの内部キャッシュＲＡＭからのプログラムの実
行を自動的に開始させる。
【００１７】インストラクションセットは、高等な３−
Ｄタイプの図形を有するビデオゲームの実行に必要なグ
ラフィックス技術のプログラミングを助けるように企画
された特別のパーパスインストラクションを含む。この
ようなインストラクションとしては、上述の画素ＰＬＯ
Ｔインストラクションと、表示物体の回転とテクスチャ
マッピングをより効率的に行えるよう、異なるレジスタ
に格納されたスプライトデータの合体を可能にするよう
に設計されたＭＥＲＧＥインストラクションとがある。
Ｄタイプの図形を有するビデオゲームの実行に必要なグ
ラフィックス技術のプログラミングを助けるように企画
された特別のパーパスインストラクションを含む。この
ようなインストラクションとしては、上述の画素ＰＬＯ
Ｔインストラクションと、表示物体の回転とテクスチャ
マッピングをより効率的に行えるよう、異なるレジスタ
に格納されたスプライトデータの合体を可能にするよう
に設計されたＭＥＲＧＥインストラクションとがある。
【００１８】特殊なパーパスインストラクションは、ホ
ストマイクロプロセッサと本発明のグラフィックス共同
プロセッサによる並行処理が行えるようにデータをバッ
ファすることを可能にする。例えば、特別のパーパスが
ゲームカートリッジに用いられているＲＯＭの比較的遅
いアクセスタイムを補償するため処理速度を向上させる
のに利用される。この点に関連して、グラフィックスプ
ロセッサは、予め定めた一般のレジスタ(実施形態では
レジスタＲ１４)に対する何んらかの照合でＲＯＭから
のデータの取込みを自動的に開始させるインストラクシ
ョンを使用する。このようなＲＯＭアクセスを行いなが
ら、他のコードの実行が行える。数サイクル後、取込ま
れたデータは利用できるようになる。しかしながら、一
方、プロセッサはそのようなデータを待つ必要がなかっ
たが、むしろ、書き込まれるべきコードの極めて高速の
実行が可能となるように他の仕事を行うことができる。
ストマイクロプロセッサと本発明のグラフィックス共同
プロセッサによる並行処理が行えるようにデータをバッ
ファすることを可能にする。例えば、特別のパーパスが
ゲームカートリッジに用いられているＲＯＭの比較的遅
いアクセスタイムを補償するため処理速度を向上させる
のに利用される。この点に関連して、グラフィックスプ
ロセッサは、予め定めた一般のレジスタ(実施形態では
レジスタＲ１４)に対する何んらかの照合でＲＯＭから
のデータの取込みを自動的に開始させるインストラクシ
ョンを使用する。このようなＲＯＭアクセスを行いなが
ら、他のコードの実行が行える。数サイクル後、取込ま
れたデータは利用できるようになる。しかしながら、一
方、プロセッサはそのようなデータを待つ必要がなかっ
たが、むしろ、書き込まれるべきコードの極めて高速の
実行が可能となるように他の仕事を行うことができる。
【００１９】サブルーチンリンケージを効率よく処理す
るために、本発明のグラフィックス共同プロセッサは、
サブルーチンの完了後に実行されるべきインストラクシ
ョンのアドレスをプログラムカウンタＲ１５に完了時に
ロードするように操作するＬＩＮＫインストラクション
を含む。
るために、本発明のグラフィックス共同プロセッサは、
サブルーチンの完了後に実行されるべきインストラクシ
ョンのアドレスをプログラムカウンタＲ１５に完了時に
ロードするように操作するＬＩＮＫインストラクション
を含む。
【００２０】インストラクションセットは、ＲＡＭスト
アバックインストラクションを含む。このインストラク
ションによれば、データがＲＡＭから読み込まれ、その
データへのある操作が行われた後に、グラフィックス共
同プロセッサ内のＲＡＭコントローラは、最後に使用さ
れたＲＡＭアドレスで更新されたデータの再格納操作を
開始する。この１サイクルのストアバックインストラク
ションは、データの塊りを効率的に更新するのに有利に
用いられる。
アバックインストラクションを含む。このインストラク
ションによれば、データがＲＡＭから読み込まれ、その
データへのある操作が行われた後に、グラフィックス共
同プロセッサ内のＲＡＭコントローラは、最後に使用さ
れたＲＡＭアドレスで更新されたデータの再格納操作を
開始する。この１サイクルのストアバックインストラク
ションは、データの塊りを効率的に更新するのに有利に
用いられる。
【００２１】本発明のグラフィックス共同プロセッサは
さらに最も重要なバイトが続いている最も重要でないバ
イトを用いて、ＲＡＭから、データを読み出したり、そ
れに書き込むことを自動的に行えるようにするインスト
ラクションを含む。この構成はデータの置き換えをする
必要なしにいずれかのフォーマットで格納されたデータ
の変換性を与えることにおいて、プログラミングの援助
として役立つ。
さらに最も重要なバイトが続いている最も重要でないバ
イトを用いて、ＲＡＭから、データを読み出したり、そ
れに書き込むことを自動的に行えるようにするインスト
ラクションを含む。この構成はデータの置き換えをする
必要なしにいずれかのフォーマットで格納されたデータ
の変換性を与えることにおいて、プログラミングの援助
として役立つ。
【００２２】本発明のグラフィックスプロセッサは内部
のプロセッサステータスレジスタを修正することによっ
て多数の異なるプロットモードを設定することにしても
よい。かかるモードとしては、各交互の画素が異なるカ
ラーを含んでいる、プログラム可能なシェーディング効
果を得られるようにするディザモード(dithering mode)
を含む。他の選択可能なモードは、そのままであれば一
つのスプライトで専有されるようなスペースに２つのス
プライトを格納することを可能にするために高低の色に
対するニブル(nibble)選択を行えるようにする。
のプロセッサステータスレジスタを修正することによっ
て多数の異なるプロットモードを設定することにしても
よい。かかるモードとしては、各交互の画素が異なるカ
ラーを含んでいる、プログラム可能なシェーディング効
果を得られるようにするディザモード(dithering mode)
を含む。他の選択可能なモードは、そのままであれば一
つのスプライトで専有されるようなスペースに２つのス
プライトを格納することを可能にするために高低の色に
対するニブル(nibble)選択を行えるようにする。
【００２３】本発明は、多くのユニークなハードウェア
構成を含む。例えば、グラフィックス共同プロセッサは
ワンチップＲＡＭの使用によって優れた画素データバッ
ファ機能を奏する特定目的のプロット回路を含む。この
ようなデータのバッファ機能は外部データＲＡＭに対す
る読出しもしくは書込みトランザクション量を最小にす
るとともに表示された多角形が適当なデータで満たされ
る速度を向上することができる。
構成を含む。例えば、グラフィックス共同プロセッサは
ワンチップＲＡＭの使用によって優れた画素データバッ
ファ機能を奏する特定目的のプロット回路を含む。この
ようなデータのバッファ機能は外部データＲＡＭに対す
る読出しもしくは書込みトランザクション量を最小にす
るとともに表示された多角形が適当なデータで満たされ
る速度を向上することができる。
【００２４】前述した如く、レジスタＲ１４へのアクセ
スに際して開始される読出しバッファ機能に加えて、本
発明にかかるグラフィックス共同プロセッサは、後述す
るマリオ（ＭＡＲＩＯ：Mathematical Argonaut Rotati
on Input to Output の略）チップの中央処理ユニット
が他のインストラクションをできるだけ高速に実行でき
るように、ゲームカートリッジＲＡＭに書込むべきデー
タをバッファする書込みバッファ機能を含む。
スに際して開始される読出しバッファ機能に加えて、本
発明にかかるグラフィックス共同プロセッサは、後述す
るマリオ（ＭＡＲＩＯ：Mathematical Argonaut Rotati
on Input to Output の略）チップの中央処理ユニット
が他のインストラクションをできるだけ高速に実行でき
るように、ゲームカートリッジＲＡＭに書込むべきデー
タをバッファする書込みバッファ機能を含む。
【００２５】本発明にかかるグラフィックス共同プロセ
ッサはグラフィックス共同プロセッサとホスト処理シス
テムの両方にアクセス可能な計１６のレジスタＲ０〜Ｒ
１５を含む。レジスタＲ０はあるインストラクションに
おいて明白に区別される必要がなく累算器として機能す
るデフォールトレジスタである。レジスタＲ１５はプロ
グラムカウンタとして機能する。レジスタＲ１４はアク
セスされると自動的にＲＯＭからのデータの取出しを開
始する先に言及したレジスタである。特別のプレフィッ
クスインストラクションをソースおよび／又は行先レジ
スタを定義するのに使用することができる。本発明のグ
ラフィックス共同プロセッサはグラフィックス共同プロ
セッサのレジスタがホストプロセッサにとってアクセス
可能であるようなホスト共同プロセッサと協働する。
ッサはグラフィックス共同プロセッサとホスト処理シス
テムの両方にアクセス可能な計１６のレジスタＲ０〜Ｒ
１５を含む。レジスタＲ０はあるインストラクションに
おいて明白に区別される必要がなく累算器として機能す
るデフォールトレジスタである。レジスタＲ１５はプロ
グラムカウンタとして機能する。レジスタＲ１４はアク
セスされると自動的にＲＯＭからのデータの取出しを開
始する先に言及したレジスタである。特別のプレフィッ
クスインストラクションをソースおよび／又は行先レジ
スタを定義するのに使用することができる。本発明のグ
ラフィックス共同プロセッサはグラフィックス共同プロ
セッサのレジスタがホストプロセッサにとってアクセス
可能であるようなホスト共同プロセッサと協働する。
【００２６】グラフィックス共同プロセッサに設けられ
るユニークな３−バスアーキテクチャーは高度の並行処
理機能を与える。３−バスは、ホストプロセッサバス、
ＲＯＭバスおよびＲＡＭバスである。これらのバスは物
理的に分離されており、同時に使用可能である。各バス
は、アドレスライン、データラインおよび制御ラインか
らなる。ホストプロセッサバスは、アドレスライン、デ
ータラインおよび制御ラインを含み、グラフィックス共
同プロセッサ内で必要となる広範囲の信号を供給する。
本発明にかかるこのバスアーキテクチャーを用いたグラ
フィックスプロセッサは、プログラムＲＯＭ、外部ＲＡ
Ｍまたはそれ自身の内部キャッシュＲＡＭのいずれかか
らのプログラムを実行することができる。
るユニークな３−バスアーキテクチャーは高度の並行処
理機能を与える。３−バスは、ホストプロセッサバス、
ＲＯＭバスおよびＲＡＭバスである。これらのバスは物
理的に分離されており、同時に使用可能である。各バス
は、アドレスライン、データラインおよび制御ラインか
らなる。ホストプロセッサバスは、アドレスライン、デ
ータラインおよび制御ラインを含み、グラフィックス共
同プロセッサ内で必要となる広範囲の信号を供給する。
本発明にかかるこのバスアーキテクチャーを用いたグラ
フィックスプロセッサは、プログラムＲＯＭ、外部ＲＡ
Ｍまたはそれ自身の内部キャッシュＲＡＭのいずれかか
らのプログラムを実行することができる。
【００２７】グラフィックス共同プロセッサは種々の仲
介モードを用いてホストマイクロプロセッサとのインタ
ーフェースを行う。これに関連して、所定のグラフィッ
クスプロセッサステイタスレジスタ位置に論理“１"を
ロードすることによって、ホストプロセッサがゲームカ
ートリッジのＲＯＭおよびＲＡＭへのアクセスを放棄し
たことを指示するために、ある仲介モードがホストプロ
セッサによってセットされる。
介モードを用いてホストマイクロプロセッサとのインタ
ーフェースを行う。これに関連して、所定のグラフィッ
クスプロセッサステイタスレジスタ位置に論理“１"を
ロードすることによって、ホストプロセッサがゲームカ
ートリッジのＲＯＭおよびＲＡＭへのアクセスを放棄し
たことを指示するために、ある仲介モードがホストプロ
セッサによってセットされる。
【００２８】本発明者は、ホストプロセッサが、ステイ
タスレジスタを適当に設定することによりＲＯＭおよび
ＲＡＭへのアクセスを放棄した状態下においてさえ、ホ
ストプロセッサが中断を処理するためのルートを取り出
すためにＲＯＭへのアクセスを開始することで中断が発
生しうる。このような状態下において、グラフィックス
プロセッサは、プログラムＲＯＭのアドレスの代りに動
作中のＲＡＭのアドレスをホストマイクロプロセッサに
与えるように動作し、ホストプロセッサがそれ自身の内
部ＲＡＭをアクセスすることができるようにしている。
この手法によって、グラフィックス共同プロセッサがプ
ログラムＲＯＭを実行しているときにホストプロセッサ
はプログラムＲＯＭを指定しないようにすることができ
る。
タスレジスタを適当に設定することによりＲＯＭおよび
ＲＡＭへのアクセスを放棄した状態下においてさえ、ホ
ストプロセッサが中断を処理するためのルートを取り出
すためにＲＯＭへのアクセスを開始することで中断が発
生しうる。このような状態下において、グラフィックス
プロセッサは、プログラムＲＯＭのアドレスの代りに動
作中のＲＡＭのアドレスをホストマイクロプロセッサに
与えるように動作し、ホストプロセッサがそれ自身の内
部ＲＡＭをアクセスすることができるようにしている。
この手法によって、グラフィックス共同プロセッサがプ
ログラムＲＯＭを実行しているときにホストプロセッサ
はプログラムＲＯＭを指定しないようにすることができ
る。
【００２９】ホストプロセッサがカートリッジＲＡＭを
アクセスする必要があるときに、グラフィックス共同プ
ロセッサのステイタスレジスタはグラフィックス共同プ
ロセッサがＲＡＭをアクセスしえないようにセットさ
れ、これによってホストプロセッサは何らかの情報をＲ
ＡＭから得る必要が生じたときにはアクセスすることが
でき、その後、グラフィックス共同プロセッサをＲＡＭ
へのアクセスが可能な状態に切換える。しかしながら、
共同プロセッサがカートリッジのＲＯＭおよびＲＡＭを
その高速の処理速度によって可能な最大限度まで利用す
ることが好ましい。
アクセスする必要があるときに、グラフィックス共同プ
ロセッサのステイタスレジスタはグラフィックス共同プ
ロセッサがＲＡＭをアクセスしえないようにセットさ
れ、これによってホストプロセッサは何らかの情報をＲ
ＡＭから得る必要が生じたときにはアクセスすることが
でき、その後、グラフィックス共同プロセッサをＲＡＭ
へのアクセスが可能な状態に切換える。しかしながら、
共同プロセッサがカートリッジのＲＯＭおよびＲＡＭを
その高速の処理速度によって可能な最大限度まで利用す
ることが好ましい。
【００３０】本発明のグラフィックス共同プロセッサは
キャラクタデータＲＡＭ内にロードされた画素情報を表
示用のホストプロセッサビデオＲＡＭに効率的に転送す
るように設計されている。ビデオＲＡＭは、しかし、カ
ートリッジバスを介してグラフィックス共同プロセッサ
に直接にアクセスされるものではない。前記の転送はホ
ストプロセッサの直接メモリアクセス(ＤＭＡ)回路を用
いて行われる。
キャラクタデータＲＡＭ内にロードされた画素情報を表
示用のホストプロセッサビデオＲＡＭに効率的に転送す
るように設計されている。ビデオＲＡＭは、しかし、カ
ートリッジバスを介してグラフィックス共同プロセッサ
に直接にアクセスされるものではない。前記の転送はホ
ストプロセッサの直接メモリアクセス(ＤＭＡ)回路を用
いて行われる。
【００３１】本発明のグラフィックス共同プロセッサは
ホストの情報処理システムからの複数のクロック信号を
受信する。グラフィックス共同プロセッサ内部のタイミ
ングはこれらのクロック信号の一つを用いて制御され
る。
ホストの情報処理システムからの複数のクロック信号を
受信する。グラフィックス共同プロセッサ内部のタイミ
ングはこれらのクロック信号の一つを用いて制御され
る。
【００３２】本発明の選択的な特徴として、グラフィッ
クス共同プロセッサ内の回路は、電源オン時のリセット
の直後に構成設定用入力ラインとして用いられる出力ア
ドレスラインを介して受信される信号の状態に依存した
従来の修正を考慮して再修正を施すことを可能とするこ
とができる。これらアドレスラインに接続されたオプシ
ョン設定用レジスタの値はグラフィックス共同プロセッ
サによって読み取られる。これらの信号は、例えばグラ
フィックスプロセッサに用いられているＲＡＭチップの
タイプ、即ち、スタティックＲＡＭ、ダイナミックＲＡ
Ｍの別を定義するのに使用される。
クス共同プロセッサ内の回路は、電源オン時のリセット
の直後に構成設定用入力ラインとして用いられる出力ア
ドレスラインを介して受信される信号の状態に依存した
従来の修正を考慮して再修正を施すことを可能とするこ
とができる。これらアドレスラインに接続されたオプシ
ョン設定用レジスタの値はグラフィックス共同プロセッ
サによって読み取られる。これらの信号は、例えばグラ
フィックスプロセッサに用いられているＲＡＭチップの
タイプ、即ち、スタティックＲＡＭ、ダイナミックＲＡ
Ｍの別を定義するのに使用される。
【００３３】本発明のこれらのおよび他の特徴および利
点は、添付の図面を参照した以下の実施形態の詳細な説
明によってより明確になるであろう。
点は、添付の図面を参照した以下の実施形態の詳細な説
明によってより明確になるであろう。
【００３４】
【発明の実施の形態】本発明に係るグラフィックス共同
プロセッサはニンテンドウ・オブ・アメリカ・インコー
ポレイテッド（Ｎｉｎｔｅｎｄｏ ｏｆ Ａｍｅｒｉｃａ
Ｉｎｃ．）によってスーパーニンテンドウエンターテ
イメントシステム（以下「スーパーＮＥＳ」と略称す
る。）として商業的に販売されている１６ビットビデオ
ゲームシステムと共同する。このスーパーニンテンドウ
エンターテイメントシステムは１９９１年４月１０日に
出願されたビデオ処理装置と題するアメリカ合衆国特許
出願第０７／６５１，２６５号（対応日本出願：特願平
１−２０００７３号、特開平３−６３６９５号公報）及
び１９９１年８月２６日に出願されたダイレクトメモリ
アクセス装置及びそれに使用される外部格納装置と題す
るアメリカ合衆国特許出願第０７／７４９，５３０号
（対応日本出願：特願平２−２２５６７１号、特開平４
−１８１２９１号公報）に一部が記述されている。これ
らの出願は参考文献として、この出願において利用され
る。しかしながら、本発明はこれらスーパーＮＥＳに関
連する出願に限定されるものではなく、他のビデオゲー
ムシステム或はビデオゲーム以外の装置、さらには情報
処理装置と一緒に用いることができる。
プロセッサはニンテンドウ・オブ・アメリカ・インコー
ポレイテッド（Ｎｉｎｔｅｎｄｏ ｏｆ Ａｍｅｒｉｃａ
Ｉｎｃ．）によってスーパーニンテンドウエンターテ
イメントシステム（以下「スーパーＮＥＳ」と略称す
る。）として商業的に販売されている１６ビットビデオ
ゲームシステムと共同する。このスーパーニンテンドウ
エンターテイメントシステムは１９９１年４月１０日に
出願されたビデオ処理装置と題するアメリカ合衆国特許
出願第０７／６５１，２６５号（対応日本出願：特願平
１−２０００７３号、特開平３−６３６９５号公報）及
び１９９１年８月２６日に出願されたダイレクトメモリ
アクセス装置及びそれに使用される外部格納装置と題す
るアメリカ合衆国特許出願第０７／７４９，５３０号
（対応日本出願：特願平２−２２５６７１号、特開平４
−１８１２９１号公報）に一部が記述されている。これ
らの出願は参考文献として、この出願において利用され
る。しかしながら、本発明はこれらスーパーＮＥＳに関
連する出願に限定されるものではなく、他のビデオゲー
ムシステム或はビデオゲーム以外の装置、さらには情報
処理装置と一緒に用いることができる。
【００３５】引用を簡単にする目的でのみ、本発明の実
施の形態に従ったグラフィックス共同プロセッサは、
「Mathematical Argonaut Rｏtation Input to Output」
チップと命名され、以下ではマリオ(ＭＡＲＩＯ）チップ
と呼ぶ。このマリオチップはビデオゲームカートリッジ
内にパッケージされたものとして記述される。しかしな
がら、マリオチップがプログラムメモリと同じカートリ
ッジケース内に内蔵されることは使用に際してそれがプ
ログラムメモリとホスト処理ユニットに接続されるもの
である限りさほど本質的なことではない。
施の形態に従ったグラフィックス共同プロセッサは、
「Mathematical Argonaut Rｏtation Input to Output」
チップと命名され、以下ではマリオ(ＭＡＲＩＯ）チップ
と呼ぶ。このマリオチップはビデオゲームカートリッジ
内にパッケージされたものとして記述される。しかしな
がら、マリオチップがプログラムメモリと同じカートリ
ッジケース内に内蔵されることは使用に際してそれがプ
ログラムメモリとホスト処理ユニットに接続されるもの
である限りさほど本質的なことではない。
【００３６】図１は本発明の一実施形態に従ったビデオ
ゲームカートリッジ外部メモリシステムを示す。ゲーム
カートリッジは図１のすべての要素が搭載されるプリン
ト回路基板（図示せず）を有している。このカートリッ
ジはスーパーＮＥＳのメインコントロールデッキへ及び
そこから信号を転送するための回路基板の挿入端に配置
された接続電極１の配列を含んでいる。接続電極１の配
列はスーパーＮＥＳメインコントロールデッキ内に配置
された嵌合コネクタによって受け入れられている。
ゲームカートリッジ外部メモリシステムを示す。ゲーム
カートリッジは図１のすべての要素が搭載されるプリン
ト回路基板（図示せず）を有している。このカートリッ
ジはスーパーＮＥＳのメインコントロールデッキへ及び
そこから信号を転送するための回路基板の挿入端に配置
された接続電極１の配列を含んでいる。接続電極１の配
列はスーパーＮＥＳメインコントロールデッキ内に配置
された嵌合コネクタによって受け入れられている。
【００３７】本実施形態に従えば、ゲームカートリッジ
に組み込まれたマリオチップ（グラフィックス共同プロ
セッサ）２は１００から１２８ピンの集積回路チップで
ある。マリオチップ２は多くの制御・アドレス及びデー
タ信号をホスト処理システム（例えばスーパーＮＥＳ）
から受信する。例えばマリオチップ２はピンＰ１１２を
経由してホスト処理システムから２１ＭＨｚのクロック
入力とピンＰ１１７を経由して２１ＭＨｚでありうる
（もしくは他の所定の周波数）システムクロック入力を
受信する。システムクロック入力は、例えばホストＣＰ
Ｕメモリアクセスのためのメモリタイミング情報をマリ
オプロセッサに与えるとともにマリオチップ２内のタイ
ミング操作のためのクロック信号を与えるために用いら
れる。マリオチップ２はさらにオプショナルな外部クロ
ック入力（ピンＰ１１０）を含んでおり、このクロック
入力はホストシステムから受信した２１ＭＨｚより高い
周波クロック率でマリオＣＰＵをドライブするため、マ
リオチップ２を外部水晶発振器４に接続する。ホストＣ
ＰＵアドレス入力（ＨＡ）はホスト処理システム（例え
ばスーパーＮＥＳ ＣＰＵ／ピクチャー処理ユニットＰ
ＰＵ）のアドレスバスからピンＰ３７ないしＰ６２を経
由してマリオチップ２に接続される。同様に、ホストシ
ステムからのデータ入力（ＨＤ）はホストＣＰＵのデー
タバスからピンＰ６５ないしＰ７２を経由してマリオチ
ップ２に接続される。マリオチップ２は、ホストＣＰＵ
から付加的にメモリリフレッシュ信号ＲＦＳＨ、リセッ
ト信号、リードおよびライトコントロール信号をＰ１１
９、Ｐ１１８、Ｐ１０４及びＰ１０５をそれぞれ経由し
て受信する。マリオチップ２はインタラプトリクエスト
信号ＩＲＱを発生するともに、この信号ＩＲＱをピンＰ
１２０を通してスーパーＮＥＳに送る。例えばホストプ
ログラムＲＯＭ１０のアクセスを開始させるＲＯＭＳＥ
Ｌ信号をピンＰ１０６を介して受信するといったように
他の制御信号をスーパーＮＥＳから受け取る。さらにカ
ートリッジはスーパーＮＥＳの確認用プロセッサと入力
Ｉ、出力Ｏ及びリセットＲのラインを通してデータを交
換する確認用プロセッサ３を備える。確認用プロセッサ
３とゲームカートリッジの認証に使用されるセキュリテ
ィーシステムは参考文献として引用したアメリカ合衆国
特許４，７９９，６３５号（対応日本出願：特願昭６０
−１３８６９９号、特開昭６１−２９６４３３号公報）
に示された形式のものを用いることができる。
に組み込まれたマリオチップ（グラフィックス共同プロ
セッサ）２は１００から１２８ピンの集積回路チップで
ある。マリオチップ２は多くの制御・アドレス及びデー
タ信号をホスト処理システム（例えばスーパーＮＥＳ）
から受信する。例えばマリオチップ２はピンＰ１１２を
経由してホスト処理システムから２１ＭＨｚのクロック
入力とピンＰ１１７を経由して２１ＭＨｚでありうる
（もしくは他の所定の周波数）システムクロック入力を
受信する。システムクロック入力は、例えばホストＣＰ
Ｕメモリアクセスのためのメモリタイミング情報をマリ
オプロセッサに与えるとともにマリオチップ２内のタイ
ミング操作のためのクロック信号を与えるために用いら
れる。マリオチップ２はさらにオプショナルな外部クロ
ック入力（ピンＰ１１０）を含んでおり、このクロック
入力はホストシステムから受信した２１ＭＨｚより高い
周波クロック率でマリオＣＰＵをドライブするため、マ
リオチップ２を外部水晶発振器４に接続する。ホストＣ
ＰＵアドレス入力（ＨＡ）はホスト処理システム（例え
ばスーパーＮＥＳ ＣＰＵ／ピクチャー処理ユニットＰ
ＰＵ）のアドレスバスからピンＰ３７ないしＰ６２を経
由してマリオチップ２に接続される。同様に、ホストシ
ステムからのデータ入力（ＨＤ）はホストＣＰＵのデー
タバスからピンＰ６５ないしＰ７２を経由してマリオチ
ップ２に接続される。マリオチップ２は、ホストＣＰＵ
から付加的にメモリリフレッシュ信号ＲＦＳＨ、リセッ
ト信号、リードおよびライトコントロール信号をＰ１１
９、Ｐ１１８、Ｐ１０４及びＰ１０５をそれぞれ経由し
て受信する。マリオチップ２はインタラプトリクエスト
信号ＩＲＱを発生するともに、この信号ＩＲＱをピンＰ
１２０を通してスーパーＮＥＳに送る。例えばホストプ
ログラムＲＯＭ１０のアクセスを開始させるＲＯＭＳＥ
Ｌ信号をピンＰ１０６を介して受信するといったように
他の制御信号をスーパーＮＥＳから受け取る。さらにカ
ートリッジはスーパーＮＥＳの確認用プロセッサと入力
Ｉ、出力Ｏ及びリセットＲのラインを通してデータを交
換する確認用プロセッサ３を備える。確認用プロセッサ
３とゲームカートリッジの認証に使用されるセキュリテ
ィーシステムは参考文献として引用したアメリカ合衆国
特許４，７９９，６３５号（対応日本出願：特願昭６０
−１３８６９９号、特開昭６１−２９６４３３号公報）
に示された形式のものを用いることができる。
【００３８】マリオチップ２はＲＡＭアドレスバス（Ｒ
ＡＭ Ａ）、ＲＡＭアドレスピンＰ７４−Ｐ９１、ＲＡ
Ｍデータバス（ＲＡＭ Ｄ）及びデータピンＰ９３−Ｐ
１００を介してＲＡＭ６及び８に接続されている。これ
らのＲＡＭ６，８としては、ピンＰ９０とＰ９１で接続
された行アドレス及び列アドレスストローブ信号（ＲＡ
Ｓ，ＣＡＳ）を用いて制御されるダイナミックメモリ素
子を用いることができる。１以上のスタティックなＲＡ
ＭをダイナミックＲＡＭに代えて用いることができ、そ
の場合ピンＰ９０とＰ９１は行アドレス及び列アドレス
ストローブ信号なしにアドレス信号をそれぞれの対応す
るＲＡＭに接続する。ライトエネーブル制御信号ＷＥは
ピンＰ１０７を介してＲＡＭ６および８に適当に入力さ
れる。
ＡＭ Ａ）、ＲＡＭアドレスピンＰ７４−Ｐ９１、ＲＡ
Ｍデータバス（ＲＡＭ Ｄ）及びデータピンＰ９３−Ｐ
１００を介してＲＡＭ６及び８に接続されている。これ
らのＲＡＭ６，８としては、ピンＰ９０とＰ９１で接続
された行アドレス及び列アドレスストローブ信号（ＲＡ
Ｓ，ＣＡＳ）を用いて制御されるダイナミックメモリ素
子を用いることができる。１以上のスタティックなＲＡ
ＭをダイナミックＲＡＭに代えて用いることができ、そ
の場合ピンＰ９０とＰ９１は行アドレス及び列アドレス
ストローブ信号なしにアドレス信号をそれぞれの対応す
るＲＡＭに接続する。ライトエネーブル制御信号ＷＥは
ピンＰ１０７を介してＲＡＭ６および８に適当に入力さ
れる。
【００３９】リード及びライト制御信号（Ｒ，Ｗ）はホ
ストＣＰＵによって発生され、ピンＰ１０４及びＰ１０
５を介してマリオチップ２に入力される。これらのリー
ド及びライトラインをモニタすることによってマリオチ
ップ２はスーパーＮＥＳのＣＰＵが実行しようとしてい
るメモリアクセス動作の性質を決定することができる。
同様に、ホストシステムからのすべてのアドレス及び制
御ラインをマリオチップ２によってモニタするようにす
れば、ホストＣＰＵが実行しようとしているトラックを
維持することができる。マリオチップ２によって受信さ
れるＲＯＭ及びＲＡＭアドレス信号はモニタされ、適当
なメモリ装置に通過される。これに関連して、ＲＯＭア
ドレスはＲＯＭアドレスバス及びピンＰ２ないしＰ２６
を介してプログラムＲＯＭ１０に入力され、ＲＡＭアド
レスはピンＰ７４ないしＰ９１を介してＲＡＭ６及び８
に入力される。ホストＣＰＵからのＲＯＭ及びＲＡＭデ
ータ入力は、ＲＯＭデータバス及びピンＰ２８−Ｐ３５
及びピンＰ９３ないしＰ１００を介してそれぞれＲＯＭ
１０に適当に入力される。
ストＣＰＵによって発生され、ピンＰ１０４及びＰ１０
５を介してマリオチップ２に入力される。これらのリー
ド及びライトラインをモニタすることによってマリオチ
ップ２はスーパーＮＥＳのＣＰＵが実行しようとしてい
るメモリアクセス動作の性質を決定することができる。
同様に、ホストシステムからのすべてのアドレス及び制
御ラインをマリオチップ２によってモニタするようにす
れば、ホストＣＰＵが実行しようとしているトラックを
維持することができる。マリオチップ２によって受信さ
れるＲＯＭ及びＲＡＭアドレス信号はモニタされ、適当
なメモリ装置に通過される。これに関連して、ＲＯＭア
ドレスはＲＯＭアドレスバス及びピンＰ２ないしＰ２６
を介してプログラムＲＯＭ１０に入力され、ＲＡＭアド
レスはピンＰ７４ないしＰ９１を介してＲＡＭ６及び８
に入力される。ホストＣＰＵからのＲＯＭ及びＲＡＭデ
ータ入力は、ＲＯＭデータバス及びピンＰ２８−Ｐ３５
及びピンＰ９３ないしＰ１００を介してそれぞれＲＯＭ
１０に適当に入力される。
【００４０】マリオチップ２は前記したＲＯＭおよびＲ
ＡＭに加えて広範囲の異なるメモリデバイスに接続して
使うこともできるということを注意すべきである。例え
ば、マリオチップ２はＣＤ−ＲＯＭを用いたビデオゲー
ムシステムにも有利に適用することができる。
ＡＭに加えて広範囲の異なるメモリデバイスに接続して
使うこともできるということを注意すべきである。例え
ば、マリオチップ２はＣＤ−ＲＯＭを用いたビデオゲー
ムシステムにも有利に適用することができる。
【００４１】例えば、図１においてＲＯＭ１０を用いる
代わりにＣＤ−ＲＯＭ（図示せず）をキャラクタデー
タ、プログラムインストラクション、ビデオ、グラフィ
ック及び音データを格納するのに用いることができる。
公知のタイプのＣＤプレーヤー（図示せず）はデータを
アクセスするためのアドレスバスＰ２−Ｐ２６を介して
メモリ・アドレス信号及びデータバスＰ２８−Ｐ３５を
介してインストラクションを受信するため、マリオチッ
プ２に接続される。ＣＤプレーヤー及びＣＤ−ＲＯＭ格
納システムの構造及び動作の詳細は当業者によく知られ
ている。ＣＤ−ＲＯＭ格納方式による１つの利点は情報
１バイト当たりの格納コストを大幅に減少できることで
ある。データは半導体ＲＯＭに格納する場合に比して１
００ないし１０００パーセント減のコストで格納でき
る。しかしながら、ＣＤ−ＲＯＭの場合のメモリ・アク
セス及び読み出し時間は半導体ＲＯＭの場合に比して長
くなる。
代わりにＣＤ−ＲＯＭ（図示せず）をキャラクタデー
タ、プログラムインストラクション、ビデオ、グラフィ
ック及び音データを格納するのに用いることができる。
公知のタイプのＣＤプレーヤー（図示せず）はデータを
アクセスするためのアドレスバスＰ２−Ｐ２６を介して
メモリ・アドレス信号及びデータバスＰ２８−Ｐ３５を
介してインストラクションを受信するため、マリオチッ
プ２に接続される。ＣＤプレーヤー及びＣＤ−ＲＯＭ格
納システムの構造及び動作の詳細は当業者によく知られ
ている。ＣＤ−ＲＯＭ格納方式による１つの利点は情報
１バイト当たりの格納コストを大幅に減少できることで
ある。データは半導体ＲＯＭに格納する場合に比して１
００ないし１０００パーセント減のコストで格納でき
る。しかしながら、ＣＤ−ＲＯＭの場合のメモリ・アク
セス及び読み出し時間は半導体ＲＯＭの場合に比して長
くなる。
【００４２】マリオチップ２は情報が並行に利用できる
ように少なくとも３つのバスを有するアーキテクチャを
採用している。この点、図１に示したゲームカートリッ
ジではマリオチップ２はＲＯＭバス（ＲＯＭデータライ
ン、ＲＯＭアドレスライン及び制御ラインを含む）、Ｒ
ＡＭバス（ＲＡＭアドレスライン、ＲＡＭデータライン
及び制御ラインを含む）及びホストプロセッサバス（ホ
ストアドレス、データ及び制御ラインを含む）に接続さ
れる。
ように少なくとも３つのバスを有するアーキテクチャを
採用している。この点、図１に示したゲームカートリッ
ジではマリオチップ２はＲＯＭバス（ＲＯＭデータライ
ン、ＲＯＭアドレスライン及び制御ラインを含む）、Ｒ
ＡＭバス（ＲＡＭアドレスライン、ＲＡＭデータライン
及び制御ラインを含む）及びホストプロセッサバス（ホ
ストアドレス、データ及び制御ラインを含む）に接続さ
れる。
【００４３】マリオチップアーキテクチャはスループッ
トを最適化するために並行処理を可能とする。この点に
ついて、マリオチップ２は３−Ｄグラフィック処理が効
率的に行えるようにＲＡＭに対してさらなるデータを書
き込みながら、かつデータを処理しながらＲＯＭからデ
ータを読み出すことができる。以下に説明するようにマ
リオチップ２は内部的には１６ビットアーキテクチャー
を用いており、さらに８ビットＲＯＭ１０及びＲＡＭ
６，８のチップとインターフェイス可能に設計されてい
る。内部的にはすべての内部データバス及び内部レジス
タは１６ビットである。ＲＯＭ１０からの読み出し及び
ＲＡＭ６，８への書き込みは、バッファーを介して行わ
れ、従ってプログラムの実行はスローダウンされない。
トを最適化するために並行処理を可能とする。この点に
ついて、マリオチップ２は３−Ｄグラフィック処理が効
率的に行えるようにＲＡＭに対してさらなるデータを書
き込みながら、かつデータを処理しながらＲＯＭからデ
ータを読み出すことができる。以下に説明するようにマ
リオチップ２は内部的には１６ビットアーキテクチャー
を用いており、さらに８ビットＲＯＭ１０及びＲＡＭ
６，８のチップとインターフェイス可能に設計されてい
る。内部的にはすべての内部データバス及び内部レジス
タは１６ビットである。ＲＯＭ１０からの読み出し及び
ＲＡＭ６，８への書き込みは、バッファーを介して行わ
れ、従ってプログラムの実行はスローダウンされない。
【００４４】同様にマリオチップ２はＣＤ−ＲＯＭから
のインストラクション及びグラフィックデータをアクセ
スすることができ、かつホストプロセッサ即ちスーパー
ＮＥＳ図形処理ユニット（ＰＰＵ）のビデオＲＡＭへの
相続くＤＭＡ転送のために、その情報をＲＡＭ６，８に
書き込む。当業者であれば、マリオチップ２がＲＡＭの
格納及びアクセス操作をバイパスすることによってＣＤ
−ＲＯＭからのデータ転送を直接にＰＰＵのビデオＲＡ
Ｍに行えるようにプログラムすることができることが認
識できるであろう。マリオチップ２の極めて高速の処理
速度はＣＤ−ＲＯＭの読み込みアクセス時間が比較的長
いにも拘わらず図形処理にＣＤ−ＲＯＭ格納方式の実際
的な使用を可能にする。ビデオ及びオーディオデータは
ＣＤ−ＲＯＭに格納する前に公知のデータ圧縮技術を用
いて圧縮される。データの圧縮及び伸長技術は当業者に
よく知られている。ＣＤ−ＲＯＭから圧縮データをアク
セスした後、マリオチップ２は従来の図形処理装置より
も遥かに短い時間で公知のデータ伸長アルゴリズムを用
いてデータを伸長する。マリオチップ２は２１ＭＨｚの
クロックで動作するので、マリオチップ２はＲＡＭ６，
８へのデータ転送に要する所定の時間内に圧縮を完了す
ることができる。
のインストラクション及びグラフィックデータをアクセ
スすることができ、かつホストプロセッサ即ちスーパー
ＮＥＳ図形処理ユニット（ＰＰＵ）のビデオＲＡＭへの
相続くＤＭＡ転送のために、その情報をＲＡＭ６，８に
書き込む。当業者であれば、マリオチップ２がＲＡＭの
格納及びアクセス操作をバイパスすることによってＣＤ
−ＲＯＭからのデータ転送を直接にＰＰＵのビデオＲＡ
Ｍに行えるようにプログラムすることができることが認
識できるであろう。マリオチップ２の極めて高速の処理
速度はＣＤ−ＲＯＭの読み込みアクセス時間が比較的長
いにも拘わらず図形処理にＣＤ−ＲＯＭ格納方式の実際
的な使用を可能にする。ビデオ及びオーディオデータは
ＣＤ−ＲＯＭに格納する前に公知のデータ圧縮技術を用
いて圧縮される。データの圧縮及び伸長技術は当業者に
よく知られている。ＣＤ−ＲＯＭから圧縮データをアク
セスした後、マリオチップ２は従来の図形処理装置より
も遥かに短い時間で公知のデータ伸長アルゴリズムを用
いてデータを伸長する。マリオチップ２は２１ＭＨｚの
クロックで動作するので、マリオチップ２はＲＡＭ６，
８へのデータ転送に要する所定の時間内に圧縮を完了す
ることができる。
【００４５】かくして膨大な量のビデオ及びオーディオ
データ（圧縮された形で）は標準的なＣＤ−ＲＯＭのア
クセス時間内にアクセスされる。しかしながら、比較的
長いアクセスタイムによる影響はマリオチップ２による
データ伸長の後にあっては、データ１バイト当たりの実
際のアクセスタイムが十分に減少されるため、最小化さ
れる。伸長を実行するマリオチップ２に対してホストグ
ラフィックスプロセッサ即ちスーパーＮＥＳのＰＰＵ２
４は自由に他の処理を実行することができる。もちろ
ん、実際の応用に際して速度が実際の問題とならない場
合には、マリオチップ２はＣＤ−ＲＯＭからデータを圧
縮されない形でアクセスすることができる。
データ（圧縮された形で）は標準的なＣＤ−ＲＯＭのア
クセス時間内にアクセスされる。しかしながら、比較的
長いアクセスタイムによる影響はマリオチップ２による
データ伸長の後にあっては、データ１バイト当たりの実
際のアクセスタイムが十分に減少されるため、最小化さ
れる。伸長を実行するマリオチップ２に対してホストグ
ラフィックスプロセッサ即ちスーパーＮＥＳのＰＰＵ２
４は自由に他の処理を実行することができる。もちろ
ん、実際の応用に際して速度が実際の問題とならない場
合には、マリオチップ２はＣＤ−ＲＯＭからデータを圧
縮されない形でアクセスすることができる。
【００４６】カートリッジは、スタティックＲＡＭが使
用されている場合には、バッテリーバックアップを備
え、バックアップバッテリー１２は抵抗Ｒを介して公知
のバックアップバッテリー回路にスタティックＲＡＭの
ためのバックアップ電圧（ＲＳ−ＲＡＭ）及びスタティ
ックＲＡＭチップセレクト信号ＲＡＭＣＳを与え、電源
がオフされた場合にデータのセーブを行なう。
用されている場合には、バッテリーバックアップを備
え、バックアップバッテリー１２は抵抗Ｒを介して公知
のバックアップバッテリー回路にスタティックＲＡＭの
ためのバックアップ電圧（ＲＳ−ＲＡＭ）及びスタティ
ックＲＡＭチップセレクト信号ＲＡＭＣＳを与え、電源
がオフされた場合にデータのセーブを行なう。
【００４７】付加的にはオプション設定用抵抗１６がＲ
ＡＭアドレスバスに接続される。通常の動作では、マリ
オチップ２のアドレスラインはＲＡＭ６，８に接続され
る。しかしながら、リセットもしくは電源オンの操作の
間、これらのアドレスラインは所定の電圧ＶＣＣに接続
されるか、アースに接続されるかに依存して、ハイもし
くはロー信号を発生するための入力ラインとして使用さ
れる。この方法で“１”または“０”が内部マリオチッ
プレジスタ内に適当に読み込まれる。リセットの後、こ
れらレジスタの設定に依存してマリオチップ２は多重ク
ロック率、マリオチップ２が接続されるＲＡＭへのアク
セスタイム、マリオチップ２内における他の操作に使わ
れるべきクロック率等を（プログラム実行中に）決定す
る。これらオプション設定用のレジスタを用いることに
よって、マリオチップ２は例えばマリオチップ２のデザ
インの修正を何ら要することなく、種々のタイプのメモ
リ装置と共用しうる構成とすることができる。例えば、
ダイナミックＲＡＭ設定が検出された場合、リフレッシ
ュ信号が適当な時間に印加される。さらに、オプション
設定は例えばプロセッサの積算回路が動作してある積算
インストラクションを実行することができるよりも速い
速度で、グラフィックスプロセッサが他のインストラク
ションを実行しうるような速度に制御するために用いる
ことができる。このようにして、遅延された積算の実行
を開始することによって、他の残りのインストラクショ
ンはそうでなければ不可能であるような速いクロック率
で実行することができる（即ちプロセッサは例えば３０
ＭＨｚで動作し、一方オプション設定は積算インストラ
クションを１５ＭＨｚで実行しうるような設定とするこ
とができる）。
ＡＭアドレスバスに接続される。通常の動作では、マリ
オチップ２のアドレスラインはＲＡＭ６，８に接続され
る。しかしながら、リセットもしくは電源オンの操作の
間、これらのアドレスラインは所定の電圧ＶＣＣに接続
されるか、アースに接続されるかに依存して、ハイもし
くはロー信号を発生するための入力ラインとして使用さ
れる。この方法で“１”または“０”が内部マリオチッ
プレジスタ内に適当に読み込まれる。リセットの後、こ
れらレジスタの設定に依存してマリオチップ２は多重ク
ロック率、マリオチップ２が接続されるＲＡＭへのアク
セスタイム、マリオチップ２内における他の操作に使わ
れるべきクロック率等を（プログラム実行中に）決定す
る。これらオプション設定用のレジスタを用いることに
よって、マリオチップ２は例えばマリオチップ２のデザ
インの修正を何ら要することなく、種々のタイプのメモ
リ装置と共用しうる構成とすることができる。例えば、
ダイナミックＲＡＭ設定が検出された場合、リフレッシ
ュ信号が適当な時間に印加される。さらに、オプション
設定は例えばプロセッサの積算回路が動作してある積算
インストラクションを実行することができるよりも速い
速度で、グラフィックスプロセッサが他のインストラク
ションを実行しうるような速度に制御するために用いる
ことができる。このようにして、遅延された積算の実行
を開始することによって、他の残りのインストラクショ
ンはそうでなければ不可能であるような速いクロック率
で実行することができる（即ちプロセッサは例えば３０
ＭＨｚで動作し、一方オプション設定は積算インストラ
クションを１５ＭＨｚで実行しうるような設定とするこ
とができる）。
【００４８】図２は、図１で示したゲームカートリッジ
が接続できるように設定されたホストビデオゲームシス
テムのブロック図である。図２は例えば、ニンテンドウ
・オブ・アメリカにより実際に販売されているスーパー
ＮＥＳを示している。本発明はしかしながら、図２に示
すようなブロック図を有するスーパーＮＥＳ関連の応用
やシステムに限定されるものではない。
が接続できるように設定されたホストビデオゲームシス
テムのブロック図である。図２は例えば、ニンテンドウ
・オブ・アメリカにより実際に販売されているスーパー
ＮＥＳを示している。本発明はしかしながら、図２に示
すようなブロック図を有するスーパーＮＥＳ関連の応用
やシステムに限定されるものではない。
【００４９】スーパーＮＥＳはそのコントロールデッキ
２０内に１６ビットホストＣＰＵ２２（例えば６５８１
６コンパチブルマイクロプロセッサ）を備えている。Ｃ
ＰＵ２２には１２８Ｋバイトの容量を有するワーキング
ＲＡＭ３２と接続される。ＣＰＵ２２は図形処理ユニッ
ト（ＰＰＵ）２４に接続されており、この図形処理ユニ
ットは例えば３２Ｋワードの容量を有するビデオＲＡＭ
３０に接続されている。ＣＰＵ２２は垂直もしくは水平
なブランキング（帰線）期間の間にＰＰＵ２４を介して
ビデオＲＡＭ３０とアクセスする。このようにして、Ｃ
ＰＵ２２はＰＰＵ２４がビデオＲＡＭ３０をアクセスし
ているときに、実際のラインスキャン期間以外の期間
（すなわち帰線期間）においてのみＰＰＵ２４を介して
ビデオＲＡＭ３０にアクセスすることができる。ＰＰＵ
２４はビデオＲＡＭ３０からユーザのテレビジョン３６
にビデオディスプレイを生成する。ＣＰＵ２２はワーキ
ングＲＡＭ２８に接続されたオーディオ処理ユニットＡ
ＰＵ２６にも接続されている。このＡＰＵ２６は、市販
されているサウンドチップを用いて構成することがで
き、ゲームカートリッジのＲＯＭ１０に記録されたビデ
オゲームプログラムによって指定される音を発生する。
ＣＰＵ２２はＡＰＵ２６を介してのみ動作ＲＡＭ２８に
アクセスすることができる。ＰＰＵ２４とＡＰＵ２６は
ＲＦ変調ユニット３４を介してユーザのホームテレビジ
ョンに接続される。
２０内に１６ビットホストＣＰＵ２２（例えば６５８１
６コンパチブルマイクロプロセッサ）を備えている。Ｃ
ＰＵ２２には１２８Ｋバイトの容量を有するワーキング
ＲＡＭ３２と接続される。ＣＰＵ２２は図形処理ユニッ
ト（ＰＰＵ）２４に接続されており、この図形処理ユニ
ットは例えば３２Ｋワードの容量を有するビデオＲＡＭ
３０に接続されている。ＣＰＵ２２は垂直もしくは水平
なブランキング（帰線）期間の間にＰＰＵ２４を介して
ビデオＲＡＭ３０とアクセスする。このようにして、Ｃ
ＰＵ２２はＰＰＵ２４がビデオＲＡＭ３０をアクセスし
ているときに、実際のラインスキャン期間以外の期間
（すなわち帰線期間）においてのみＰＰＵ２４を介して
ビデオＲＡＭ３０にアクセスすることができる。ＰＰＵ
２４はビデオＲＡＭ３０からユーザのテレビジョン３６
にビデオディスプレイを生成する。ＣＰＵ２２はワーキ
ングＲＡＭ２８に接続されたオーディオ処理ユニットＡ
ＰＵ２６にも接続されている。このＡＰＵ２６は、市販
されているサウンドチップを用いて構成することがで
き、ゲームカートリッジのＲＯＭ１０に記録されたビデ
オゲームプログラムによって指定される音を発生する。
ＣＰＵ２２はＡＰＵ２６を介してのみ動作ＲＡＭ２８に
アクセスすることができる。ＰＰＵ２４とＡＰＵ２６は
ＲＦ変調ユニット３４を介してユーザのホームテレビジ
ョンに接続される。
【００５０】スーパーＮＥＳ内のビデオＲＡＭ３０には
カートリッジ(ゲームプログラムのみならずゲーム中に
自由に使用されるキャラクタデータをも格納している)
内のプログラムＲＯＭ１０内に格納されたキャラクタデ
ータとがロードされる必要がある。表示されるべき移動
物体例えばスプライト情報やバックグラウンド情報は使
用前にビデオＲＡＭ３０内に存在していなければならな
い。プログラムＲＯＭ１０は１に示すプリント回路基板
のエッジコネクタ１に連結された嵌合コネクタ１８を介
してＣＰＵ２２のホストアドレスおよびデータバスによ
ってアクセスされる。ＰＰＵ２４は共有されたホストＣ
ＰＵのデータおよびアドレスバスおよびコネクタ２３を
介してゲームカートリッジに連結されており、それによ
ってカートリッジに連結されるＰＰＵのデータおよび制
御信号のための経路を与える。ＡＰＵ２６は共有された
ホストＣＰＵのバスおよびオーデオバス２７を介してゲ
ームカートリッジに接続される。
カートリッジ(ゲームプログラムのみならずゲーム中に
自由に使用されるキャラクタデータをも格納している)
内のプログラムＲＯＭ１０内に格納されたキャラクタデ
ータとがロードされる必要がある。表示されるべき移動
物体例えばスプライト情報やバックグラウンド情報は使
用前にビデオＲＡＭ３０内に存在していなければならな
い。プログラムＲＯＭ１０は１に示すプリント回路基板
のエッジコネクタ１に連結された嵌合コネクタ１８を介
してＣＰＵ２２のホストアドレスおよびデータバスによ
ってアクセスされる。ＰＰＵ２４は共有されたホストＣ
ＰＵのデータおよびアドレスバスおよびコネクタ２３を
介してゲームカートリッジに連結されており、それによ
ってカートリッジに連結されるＰＰＵのデータおよび制
御信号のための経路を与える。ＡＰＵ２６は共有された
ホストＣＰＵのバスおよびオーデオバス２７を介してゲ
ームカートリッジに接続される。
【００５１】ＣＰＵ２２のアドレススペースは、ＲＡ
Ｍ、ＲＯＭ１０の位置が０から始まり典型的には３２キ
ロバイトの複数のセグメントに分割されるようにマッピ
ングされている。ＲＡＭ、ＲＯＭはＣＰＵのアドレスス
ペースの約１／２を使用する。ＣＰＵアドレススペース
の各３２キロバイトセグメント内の先頭位置は典型的に
はワーキングＲＡＭ３２および各種のレジスタを指定す
るのに利用される。プログラムＲＯＭ１０は例えば４メ
ガバイトである。スーパーＮＥＳ内において使用される
ＣＰＵ２２はプログラムＲＯＭ１０の全体をアドレスす
ることができる。一方マリオチップ２は、１６ビットプ
ログラムカウンタを有しており、したがってプログラム
ＲＯＭ１０内の３２キロバイトバンク間において選択す
るためのバンクレジスタを備えている。
Ｍ、ＲＯＭ１０の位置が０から始まり典型的には３２キ
ロバイトの複数のセグメントに分割されるようにマッピ
ングされている。ＲＡＭ、ＲＯＭはＣＰＵのアドレスス
ペースの約１／２を使用する。ＣＰＵアドレススペース
の各３２キロバイトセグメント内の先頭位置は典型的に
はワーキングＲＡＭ３２および各種のレジスタを指定す
るのに利用される。プログラムＲＯＭ１０は例えば４メ
ガバイトである。スーパーＮＥＳ内において使用される
ＣＰＵ２２はプログラムＲＯＭ１０の全体をアドレスす
ることができる。一方マリオチップ２は、１６ビットプ
ログラムカウンタを有しており、したがってプログラム
ＲＯＭ１０内の３２キロバイトバンク間において選択す
るためのバンクレジスタを備えている。
【００５２】実施形態において、マリオチップ２はスー
パーＮＥＳのメモリマップに対応する２４ビットアドレ
ススペースを有している。このマリオチップは＄００：
８０００において始まる位置にＲＯＭ１０を備えてい
る。また、カートリッジ上のＲＡＭチップ６，８は＄７
０：００００位置からスタートしている。なお、記号
「＄」は１６進表示を示し、上位２桁でバンク番号、下
位４桁でアドレスを表す。
パーＮＥＳのメモリマップに対応する２４ビットアドレ
ススペースを有している。このマリオチップは＄００：
８０００において始まる位置にＲＯＭ１０を備えてい
る。また、カートリッジ上のＲＡＭチップ６，８は＄７
０：００００位置からスタートしている。なお、記号
「＄」は１６進表示を示し、上位２桁でバンク番号、下
位４桁でアドレスを表す。
【００５３】カートリッジ上のＲＯＭ１０およびＲＡＭ
６，８は分離されたバス上に存在しているので、それら
はマリオチップ２によって並行にアクセスすることがで
きる。ＲＡＭ６，８はＲＯＭ１０よりも速い速度でアク
セスされることができ、かつマリオチップ２はこの利点
を利用するように設計されている。マリオチップ２はス
ーパーＮＥＳ内にあるいかなるメモリに対してもアクセ
スすることはできない。すなわちワーキングＲＡＭ３２
およびＰＰＵビデオＲＡＭ３０に対してはアクセスしな
い。
６，８は分離されたバス上に存在しているので、それら
はマリオチップ２によって並行にアクセスすることがで
きる。ＲＡＭ６，８はＲＯＭ１０よりも速い速度でアク
セスされることができ、かつマリオチップ２はこの利点
を利用するように設計されている。マリオチップ２はス
ーパーＮＥＳ内にあるいかなるメモリに対してもアクセ
スすることはできない。すなわちワーキングＲＡＭ３２
およびＰＰＵビデオＲＡＭ３０に対してはアクセスしな
い。
【００５４】マリオチップ２によってデータを処理する
あるいはビットマップ内に描画する時にはデータはマリ
オカートリッジＲＡＭチップ６，８内に収納されていな
ければならない。かくして、スーパーＮＥＳのＣＰＵプ
ログラムとマリオチッププログラムの間で共有されるよ
うな変数はカートリッジＲＡＭチップ６，８内に存在し
なければならない。マリオチッププログラムが使用する
のに必要な予め格納されたデータはＲＯＭ１０内に格納
することができ、変数はＲＡＭ６，８内に存在する。ス
ーパーＮＥＳプログラムのみに要求される変数はカート
リッジＲＡＭ６，８に存在する必要はない。実際このＲ
ＡＭ６，８はメモリスペースとの関係において余分に存
在するので優先的な要求度をカートリッジＲＡＭ６，８
に与えることが有利である。マリオチップが書込むビッ
トマップはマリオカートリッジＲＡＭ６，８内に存在し
ており、各ビットマップフレームが完全に満たされた時
にスーパーＮＥＳの制御下でＰＰＵのビデオＲＡＭ内に
転送されるＤＭＡでありうる。
あるいはビットマップ内に描画する時にはデータはマリ
オカートリッジＲＡＭチップ６，８内に収納されていな
ければならない。かくして、スーパーＮＥＳのＣＰＵプ
ログラムとマリオチッププログラムの間で共有されるよ
うな変数はカートリッジＲＡＭチップ６，８内に存在し
なければならない。マリオチッププログラムが使用する
のに必要な予め格納されたデータはＲＯＭ１０内に格納
することができ、変数はＲＡＭ６，８内に存在する。ス
ーパーＮＥＳプログラムのみに要求される変数はカート
リッジＲＡＭ６，８に存在する必要はない。実際このＲ
ＡＭ６，８はメモリスペースとの関係において余分に存
在するので優先的な要求度をカートリッジＲＡＭ６，８
に与えることが有利である。マリオチップが書込むビッ
トマップはマリオカートリッジＲＡＭ６，８内に存在し
ており、各ビットマップフレームが完全に満たされた時
にスーパーＮＥＳの制御下でＰＰＵのビデオＲＡＭ内に
転送されるＤＭＡでありうる。
【００５５】スーパーＮＥＳのＣＰＵ２２はマリオチッ
プがあたかも存在していないようにスーパーＮＥＳのコ
ントロールデッキ内のすべての内部ラムに対してアクセ
スすることができる。マリオチップ２はこれらＲＡＭを
アクセスすることはできず、従ってマリオチップＲＯＭ
／ＲＡＭチップとスーパーＮＥＳの内部ＲＡＭ間で転送
されるすべてのデータはＣＰＵ２２自身によって開始さ
れなければならない。データはＣＰＵ２２のプログラミ
ングもしくはＤＭＡ転送を介してブロック移動される。
カートリッジＲＯＭ１０およびＲＡＭ６，８は全てのゲ
ームプログラム上で通常のごとくマップされている。
プがあたかも存在していないようにスーパーＮＥＳのコ
ントロールデッキ内のすべての内部ラムに対してアクセ
スすることができる。マリオチップ２はこれらＲＡＭを
アクセスすることはできず、従ってマリオチップＲＯＭ
／ＲＡＭチップとスーパーＮＥＳの内部ＲＡＭ間で転送
されるすべてのデータはＣＰＵ２２自身によって開始さ
れなければならない。データはＣＰＵ２２のプログラミ
ングもしくはＤＭＡ転送を介してブロック移動される。
カートリッジＲＯＭ１０およびＲＡＭ６，８は全てのゲ
ームプログラム上で通常のごとくマップされている。
【００５６】ＣＰＵ２２はＣＰＵ２２がカートリッジＲ
ＯＭもしくはＲＡＭチップに対して一時的にアクセスで
きるような制御を有している。電源の投入時もしくはリ
セット状態においてマリオチップ２はオフされ、ＣＰＵ
２２はカートリッジＲＯＭおよびＲＡＭチップに対して
全面的にアクセスすることができる。マリオチップがプ
ログラムを実行するためにはＣＰＵ２２のプログラム
が、ＲＯＭおよびＲＡＭチップのいずれか一方好ましく
は両方に対してのアクセスを放棄すること、および与え
られたタスクをマリオチップが利用するまで待つか、も
しくはＣＰＵがあるいくつかのコードを内部ワーキング
ＲＡＭ３２にコピーし、そこで実行させることができ
る。
ＯＭもしくはＲＡＭチップに対して一時的にアクセスで
きるような制御を有している。電源の投入時もしくはリ
セット状態においてマリオチップ２はオフされ、ＣＰＵ
２２はカートリッジＲＯＭおよびＲＡＭチップに対して
全面的にアクセスすることができる。マリオチップがプ
ログラムを実行するためにはＣＰＵ２２のプログラム
が、ＲＯＭおよびＲＡＭチップのいずれか一方好ましく
は両方に対してのアクセスを放棄すること、および与え
られたタスクをマリオチップが利用するまで待つか、も
しくはＣＰＵがあるいくつかのコードを内部ワーキング
ＲＡＭ３２にコピーし、そこで実行させることができ
る。
【００５７】マリオチップはプログラム可能でスーパー
ＮＥＳのＣＰＵ側から読み込みが可能な多数のレジスタ
を備えている。これらは＄００：３０００から始まるＣ
ＰＵ２２のメモリマップ内にマップされている。
ＮＥＳのＣＰＵ側から読み込みが可能な多数のレジスタ
を備えている。これらは＄００：３０００から始まるＣ
ＰＵ２２のメモリマップ内にマップされている。
【００５８】図２に示されるように、スーパーＮＥＳは
多数の制御信号を発生しかつ受信する。スーパーＮＥＳ
のＣＰＵ２２がプログラムＲＯＭ１０をアクセスする必
要があるときには制御信号ＲＯＭＳＩＬを発生する。メ
モリのリフレッシュを開始するために、スーパーＮＥＳ
はリフレッシュ信号ＲＦＳＨを発生する。マリオチップ
２がある操作を完了したときには、スーパーＮＥＳのＣ
ＰＵに備えられたインタラプトリクエストラインにイン
タラプト信号ＩＲＱを送る。ＣＰＵ２２はさらに読み込
みおよび書き込み信号を発生する。
多数の制御信号を発生しかつ受信する。スーパーＮＥＳ
のＣＰＵ２２がプログラムＲＯＭ１０をアクセスする必
要があるときには制御信号ＲＯＭＳＩＬを発生する。メ
モリのリフレッシュを開始するために、スーパーＮＥＳ
はリフレッシュ信号ＲＦＳＨを発生する。マリオチップ
２がある操作を完了したときには、スーパーＮＥＳのＣ
ＰＵに備えられたインタラプトリクエストラインにイン
タラプト信号ＩＲＱを送る。ＣＰＵ２２はさらに読み込
みおよび書き込み信号を発生する。
【００５９】システムのタイミング信号はコントロール
デッキ２０内のタイミング連鎖回路２１から発生され
る。電源オン／リセット信号はメインコントロールデッ
キ２０内において発生されゲームカートリッジに入力さ
れる。
デッキ２０内のタイミング連鎖回路２１から発生され
る。電源オン／リセット信号はメインコントロールデッ
キ２０内において発生されゲームカートリッジに入力さ
れる。
【００６０】スーパーＮＥＳは前記米国特許第４,７９
９,６３５号にしたがってカートリッジ上の認証処理装
置３の入力Ｉ,出力ＯおよびリセットＲ導体上でデータ
を交換する認証処理装置２５をさらに含んでいる。処理
装置２５は米国特許第４,７９９,６３５号に開示されて
いるように、認証が成立するまでＣＰＵ２２をリセット
状態に保持する。スーパーＮＥＳビデオゲームマシン
は、図２にブロック状態で示されているが、図式的に図
示されているに過ぎない。ＰＰＵ２４を含むスーパーＮ
ＥＳに関するより詳細なことは、例えば１９９１年４月
１０日に出願されたビデオ処理装置と題する前記米国特
許出願第０７／６５１,２６５号に図式的に示されてお
り、この出願は前述したごとく本願と密接に関連してい
る。スーパーＮＥＳとゲームカートリッジ間において、
情報がどのように転送されるか等のさらなる詳細は１９
９１年８月２６日に出願された“ダイレクトメモリアク
セス装置（略称「ＤＭＡ」）およびそれに使用される外
部格納装置”と題する前記米国特許出願第０７／７４
９,５３０号および１９９１年１１月１９日に出願され
た“画面表示装置およびそれに使用する外部格納ユニッ
ト”と題する米国特許出願第０７／７９３，７３５号
（対応日本出願：特願平２−３１５００４号、特開平４
−１８５０８１号公報）に開示されており、これらの出
願は本出願の参考文献として引用される。
９,６３５号にしたがってカートリッジ上の認証処理装
置３の入力Ｉ,出力ＯおよびリセットＲ導体上でデータ
を交換する認証処理装置２５をさらに含んでいる。処理
装置２５は米国特許第４,７９９,６３５号に開示されて
いるように、認証が成立するまでＣＰＵ２２をリセット
状態に保持する。スーパーＮＥＳビデオゲームマシン
は、図２にブロック状態で示されているが、図式的に図
示されているに過ぎない。ＰＰＵ２４を含むスーパーＮ
ＥＳに関するより詳細なことは、例えば１９９１年４月
１０日に出願されたビデオ処理装置と題する前記米国特
許出願第０７／６５１,２６５号に図式的に示されてお
り、この出願は前述したごとく本願と密接に関連してい
る。スーパーＮＥＳとゲームカートリッジ間において、
情報がどのように転送されるか等のさらなる詳細は１９
９１年８月２６日に出願された“ダイレクトメモリアク
セス装置（略称「ＤＭＡ」）およびそれに使用される外
部格納装置”と題する前記米国特許出願第０７／７４
９,５３０号および１９９１年１１月１９日に出願され
た“画面表示装置およびそれに使用する外部格納ユニッ
ト”と題する米国特許出願第０７／７９３，７３５号
（対応日本出願：特願平２−３１５００４号、特開平４
−１８５０８１号公報）に開示されており、これらの出
願は本出願の参考文献として引用される。
【００６１】いくつかの応用においては本発明者は、実
際に可能である、より多くの情報がホストプロセッサＤ
ＭＡ回路を用いて垂直ブランキング期間に転送される必
要があるということを認識している。その結果として画
面サイズがわずかに縮小される場合でも垂直ブランキン
グ期間を拡張することが望ましい。このようなやり方
で、処理速度および画面の更新率との関連において顕著
な利点が得られる。
際に可能である、より多くの情報がホストプロセッサＤ
ＭＡ回路を用いて垂直ブランキング期間に転送される必
要があるということを認識している。その結果として画
面サイズがわずかに縮小される場合でも垂直ブランキン
グ期間を拡張することが望ましい。このようなやり方
で、処理速度および画面の更新率との関連において顕著
な利点が得られる。
【００６２】図３は図１に示したマリオチップおよび他
のカートリッジ構造を格納するゲームカートリッジケー
ス１９のデザインを示す斜視図である。同様に図３は図
２に示したスーパーＮＥＳビデオゲームハードウェアを
格納するためのビデオゲームコントロールデッキ２０を
格納する外部構造の斜視図をも示している。このような
ビデオコントロールデッキ２０およびそれに付属する取
り外し可能なゲームカートリッジ１９のデザインは、Ｔ
Ｖゲームマシンと題する１９９１年８月２３日出願の米
国特許出願第０７／７４８,９３８号（対応日本出願：
実願平３−７４６００号、実開平４−８８９９３号公
報）の図２から図９に示されており、この出願は、本出
願の参考文献として引用される。
のカートリッジ構造を格納するゲームカートリッジケー
ス１９のデザインを示す斜視図である。同様に図３は図
２に示したスーパーＮＥＳビデオゲームハードウェアを
格納するためのビデオゲームコントロールデッキ２０を
格納する外部構造の斜視図をも示している。このような
ビデオコントロールデッキ２０およびそれに付属する取
り外し可能なゲームカートリッジ１９のデザインは、Ｔ
Ｖゲームマシンと題する１９９１年８月２３日出願の米
国特許出願第０７／７４８,９３８号（対応日本出願：
実願平３−７４６００号、実開平４−８８９９３号公
報）の図２から図９に示されており、この出願は、本出
願の参考文献として引用される。
【００６３】図４および図５は、図１に示されたマリオ
チップ２のブロック図を示している。図４および図５に
示された各種のバスについてまず説明すると、インスト
ラクションバスＩＮＳＴＲはインストラクションコード
をマリオチップの各種の構成要素に伝達する８ビットの
バスである。Ｘ,Ｙ,およびＺバスは１６ビットのデータ
バスである。ＨＡバスは本実施形態においては、使用時
にスーパーＮＥＳのアドレスバスに接続される２４ビッ
トのホストシステムアドレスバスである。ＨＤバスは使
用に際してスーパーＮＥＳのデータバスに接続される８
ビットのホストデータバスである。ＰＣバスはチッププ
ログラムカウンタ(すなわちレジスタブロック７６内の
レジスタＲ１５で示される)の出力をシステム要素に接
続するための１６ビットのバスである。ＲＯＭ Ａバス
は２０ビットのＲＯＭアドレスバスである。ＲＯＭ Ｄ
バスは８ビットのＲＯＭデータバスである。ＲＡＭ Ａ
バスはＲＡＭアドレスバスである。ＲＡＭＤ−ＩＮバス
は８ビットのＲＡＭリードデータバスであり、ＲＡＭＤ
−ＯＵＴは８ビットのＲＡＭライトデータバスである。
チップ２のブロック図を示している。図４および図５に
示された各種のバスについてまず説明すると、インスト
ラクションバスＩＮＳＴＲはインストラクションコード
をマリオチップの各種の構成要素に伝達する８ビットの
バスである。Ｘ,Ｙ,およびＺバスは１６ビットのデータ
バスである。ＨＡバスは本実施形態においては、使用時
にスーパーＮＥＳのアドレスバスに接続される２４ビッ
トのホストシステムアドレスバスである。ＨＤバスは使
用に際してスーパーＮＥＳのデータバスに接続される８
ビットのホストデータバスである。ＰＣバスはチッププ
ログラムカウンタ(すなわちレジスタブロック７６内の
レジスタＲ１５で示される)の出力をシステム要素に接
続するための１６ビットのバスである。ＲＯＭ Ａバス
は２０ビットのＲＯＭアドレスバスである。ＲＯＭ Ｄ
バスは８ビットのＲＯＭデータバスである。ＲＡＭ Ａ
バスはＲＡＭアドレスバスである。ＲＡＭＤ−ＩＮバス
は８ビットのＲＡＭリードデータバスであり、ＲＡＭＤ
−ＯＵＴは８ビットのＲＡＭライトデータバスである。
【００６４】マリオチップ２とスーパーＮＥＳは、マリ
オチップ２とスーパーＮＥＳ間のデータの通過のための
主な手段として機能するカートリッジラム６，８を共有
している。スーパーＮＥＳはアドレスおよびデータバス
ＨＡおよびＨＤを介してマリオチップ２を接続する。マ
リオチップ２のレジスタ７６はスーパーＮＥＳのアドレ
スバスＨＡを介してスーパーＮＥＳによりアクセスされ
る。
オチップ２とスーパーＮＥＳ間のデータの通過のための
主な手段として機能するカートリッジラム６，８を共有
している。スーパーＮＥＳはアドレスおよびデータバス
ＨＡおよびＨＤを介してマリオチップ２を接続する。マ
リオチップ２のレジスタ７６はスーパーＮＥＳのアドレ
スバスＨＡを介してスーパーＮＥＳによりアクセスされ
る。
【００６５】スーパーＮＥＳはマリオチップ２を介して
カートリッジ１９のプログラムＲＯＭ１０およびＲＡＭ
６，８をアクセスする。ＲＯＭコントローラ１０４およ
びＲＡＭコントローラ８８はそれぞれＲＯＭおよびＲＡ
Ｍメモリのアクセスを開始するためにスーパーＮＥＳに
よって発生されたメモリアクセス関連信号を受信する。
たとえば、ＲＡＭ選択信号ＲＡＭＣＳはスーパーＮＥＳ
がＲＡＭを指定しようとしていることを確認するために
マリオチップ２によって使用される。
カートリッジ１９のプログラムＲＯＭ１０およびＲＡＭ
６，８をアクセスする。ＲＯＭコントローラ１０４およ
びＲＡＭコントローラ８８はそれぞれＲＯＭおよびＲＡ
Ｍメモリのアクセスを開始するためにスーパーＮＥＳに
よって発生されたメモリアクセス関連信号を受信する。
たとえば、ＲＡＭ選択信号ＲＡＭＣＳはスーパーＮＥＳ
がＲＡＭを指定しようとしていることを確認するために
マリオチップ２によって使用される。
【００６６】図４と図５に示されたＸ，ＹおよびＺバス
はマリオチップ２の内部データバスである。ＸバスとＹ
バスはソースデータバスであり、Ｚデータバスはデステ
ィネイションバスである。これらのバスは１６ビットの
パラレルデータを搬送する。
はマリオチップ２の内部データバスである。ＸバスとＹ
バスはソースデータバスであり、Ｚデータバスはデステ
ィネイションバスである。これらのバスは１６ビットの
パラレルデータを搬送する。
【００６７】マリオチップ２はインストラクションを実
行しながらＸおよび／またはＹバスのインストラクショ
ンのためのデータおよびＺバスへのデスティネイション
データのソースを出力することができる。たとえば、２
つのレジスタの内容を加算しその結果を第３のレジスタ
に入力するといったインストラクションを実行している
間に、演算およびロジックユニット(ＡＬＵ)５０はＸお
よびＹバスを介して２つのソースレジスタの内容を受信
し、その結果をＺバス(換言すればブロック７６内の特
定のレジスタに連結される)に出力する。マリオチップ
２内のインストラクション解読回路６０によるあるイン
ストラクションの操作コードの解読から得られる制御信
号は、あるＡＤＤ操作を開始するためＡＬＵ５０に接続
される。
行しながらＸおよび／またはＹバスのインストラクショ
ンのためのデータおよびＺバスへのデスティネイション
データのソースを出力することができる。たとえば、２
つのレジスタの内容を加算しその結果を第３のレジスタ
に入力するといったインストラクションを実行している
間に、演算およびロジックユニット(ＡＬＵ)５０はＸお
よびＹバスを介して２つのソースレジスタの内容を受信
し、その結果をＺバス(換言すればブロック７６内の特
定のレジスタに連結される)に出力する。マリオチップ
２内のインストラクション解読回路６０によるあるイン
ストラクションの操作コードの解読から得られる制御信
号は、あるＡＤＤ操作を開始するためＡＬＵ５０に接続
される。
【００６８】図１に関連して説明したように、マリオチ
ップ２は信号を並行に伝達することができるＲＯＭバ
ス、ＲＡＭバスおよびスーパーＮＥＳホストバスに連結
されている。マリオチップ２はホストシステムが実行し
ている操作を決定するためホストスーパーＮＥＳバスか
ら伝達される制御信号、アドレス信号およびデータ信号
をモニターする。カートリッジＲＯＭバスおよびカート
リッジＲＡＭバスはある与えられた時間にスーパーＮＥ
Ｓの操作が実行されている状態に依存して並行にアクセ
スすることができる。従来のスーパーＮＥＳゲームカー
トリッジにおいては、ＲＡＭとＲＯＭに直接に接続され
ており、その結果ＲＡＭとＲＯＭは並行にデータをアク
セスすることができなかった。
ップ２は信号を並行に伝達することができるＲＯＭバ
ス、ＲＡＭバスおよびスーパーＮＥＳホストバスに連結
されている。マリオチップ２はホストシステムが実行し
ている操作を決定するためホストスーパーＮＥＳバスか
ら伝達される制御信号、アドレス信号およびデータ信号
をモニターする。カートリッジＲＯＭバスおよびカート
リッジＲＡＭバスはある与えられた時間にスーパーＮＥ
Ｓの操作が実行されている状態に依存して並行にアクセ
スすることができる。従来のスーパーＮＥＳゲームカー
トリッジにおいては、ＲＡＭとＲＯＭに直接に接続され
ており、その結果ＲＡＭとＲＯＭは並行にデータをアク
セスすることができなかった。
【００６９】本発明の一つの実施態様によれば、マリオ
チップは図１に示したように、ＲＯＭバスおよびＲＡＭ
バスをスーパーＮＥＳのバスから物理的に分離してい
る。マリオチップ２はスーパーＮＥＳバス上に転送され
るシグナルをモニターするとともに、時分割されていな
いＲＯＭおよびＲＡＭバスを介してＲＯＭチップおよび
ＲＡＭチップに接続する必要がある信号を決定する。
チップは図１に示したように、ＲＯＭバスおよびＲＡＭ
バスをスーパーＮＥＳのバスから物理的に分離してい
る。マリオチップ２はスーパーＮＥＳバス上に転送され
るシグナルをモニターするとともに、時分割されていな
いＲＯＭおよびＲＡＭバスを介してＲＯＭチップおよび
ＲＡＭチップに接続する必要がある信号を決定する。
【００７０】ＲＯＭバスとＲＡＭバスを分離することに
よって、マリオチップ２はＲＯＭから読み込みかつＲＡ
Ｍへ書き込む動作を同時に実行することができる。この
ような方法によって、マリオチップ２はこのアクセス時
間よりもかなり遅いアクセスタイムを有する安価なＲＯ
Ｍチップを効率的に使用することができ、アクセスする
以前に完了されるべきＲＯＭアクセスを待つ必要がなく
なる。
よって、マリオチップ２はＲＯＭから読み込みかつＲＡ
Ｍへ書き込む動作を同時に実行することができる。この
ような方法によって、マリオチップ２はこのアクセス時
間よりもかなり遅いアクセスタイムを有する安価なＲＯ
Ｍチップを効率的に使用することができ、アクセスする
以前に完了されるべきＲＯＭアクセスを待つ必要がなく
なる。
【００７１】図４に戻って、前記したごとくマリオチッ
プ２は完全にプログラム可能なプロセッサであり、かつ
一つのＡＬＵ５０を備えている。ＡＬＵ５０は乗算器２
６によって処理される乗算処理およびプロットハードウ
ェア５２によって処理される画素プロット操作を除いて
マリオチップ２内で実行されるべきすべての演算機能を
実行することができる。インストラクションデコーダ６
０からのある制御信号を受信すると、ＡＬＵ５０は加算
・減算・排他的オア,シフトおよび他の操作を実行す
る。図４に示されるようにＡＬＵ５０はＸ，Ｙバスから
操作されるべき情報を受信し、インストラクションデコ
ーダ６０から受信した制御信号によってその操作を実行
し、かつその演算の結果をＺバスに出力する。ＡＬＵ５
０は図７に関連してさらに詳細に説明される。
プ２は完全にプログラム可能なプロセッサであり、かつ
一つのＡＬＵ５０を備えている。ＡＬＵ５０は乗算器２
６によって処理される乗算処理およびプロットハードウ
ェア５２によって処理される画素プロット操作を除いて
マリオチップ２内で実行されるべきすべての演算機能を
実行することができる。インストラクションデコーダ６
０からのある制御信号を受信すると、ＡＬＵ５０は加算
・減算・排他的オア,シフトおよび他の操作を実行す
る。図４に示されるようにＡＬＵ５０はＸ，Ｙバスから
操作されるべき情報を受信し、インストラクションデコ
ーダ６０から受信した制御信号によってその操作を実行
し、かつその演算の結果をＺバスに出力する。ＡＬＵ５
０は図７に関連してさらに詳細に説明される。
【００７２】マリオチップ２は種々の特徴を備えたビデ
オゲームが実際に実現されるよう、効率的に実行される
べき３−Ｄタイプの特別な効果や他のグラフィックス操
作を実行するための特別な目的のハードウェアを備える
ことができる。この点マリオチップ２は、リアルタイム
で画素座標系のアドレスからスーパーＮＥＳにおいて利
用されているキャラクタマップアドレスへの変換を助け
るようなプロットハードウェア５２を備えることができ
る。より有利なことには、マリオチップ２はディスプレ
イスクリーン上の各画素の位置を定義するＸＹ座標を特
定することによってプログラムすることができる。
オゲームが実際に実現されるよう、効率的に実行される
べき３−Ｄタイプの特別な効果や他のグラフィックス操
作を実行するための特別な目的のハードウェアを備える
ことができる。この点マリオチップ２は、リアルタイム
で画素座標系のアドレスからスーパーＮＥＳにおいて利
用されているキャラクタマップアドレスへの変換を助け
るようなプロットハードウェア５２を備えることができ
る。より有利なことには、マリオチップ２はディスプレ
イスクリーン上の各画素の位置を定義するＸＹ座標を特
定することによってプログラムすることができる。
【００７３】かくして、グラフィック動作はプログラマ
が指定した画素に依存して実行され、フライ上のプロッ
トハードウェア回路５２は画素仕様を適当にフォーマッ
トされたキャラクタデータに変換する。キャラクタデー
タは、その後図２に示すスーパーＮＥＳのビデオＲＡＭ
３０内の所望の位置に表示のためマップされる。この方
法で、マリオチップのプログラマーは、スーパーＮＥＳ
のビデオＲＡＭ３０を、実際にはキャラクタマップであ
ったとしても、ビットマップと考えればよい。
が指定した画素に依存して実行され、フライ上のプロッ
トハードウェア回路５２は画素仕様を適当にフォーマッ
トされたキャラクタデータに変換する。キャラクタデー
タは、その後図２に示すスーパーＮＥＳのビデオＲＡＭ
３０内の所望の位置に表示のためマップされる。この方
法で、マリオチップのプログラマーは、スーパーＮＥＳ
のビデオＲＡＭ３０を、実際にはキャラクタマップであ
ったとしても、ビットマップと考えればよい。
【００７４】プロットハードウェア５２は特定の画素に
対する表示スクリーン上でのＸおよびＹ座標並びに所定
の色のプログラム可能に選択できかつ、スーパーＮＥＳ
のビデオＲＡＭ３０を駆動するのに用いられる形式のキ
ャラクタデフィニション（定義）に対応するアドレスに
ＸおよびＹ座標を変換するように、対応する画素をプロ
ットする種々の画素に関連するインストラクションに対
応する。
対する表示スクリーン上でのＸおよびＹ座標並びに所定
の色のプログラム可能に選択できかつ、スーパーＮＥＳ
のビデオＲＡＭ３０を駆動するのに用いられる形式のキ
ャラクタデフィニション（定義）に対応するアドレスに
ＸおよびＹ座標を変換するように、対応する画素をプロ
ットする種々の画素に関連するインストラクションに対
応する。
【００７５】プロットハードウェア５２は、ＲＡＭデー
タトランザクションを最小限とするため、カートリッジ
ＲＡＭへの書込みに先立ってできるだけ多くの画素デー
タをバッファするための付属のデータラッチを有する。
Ｘ,Ｙ座標データが変換されプロットハードウェア５２
内でバッファされた後、キャラクタ定義データは、カー
トリッジＲＡＭに転送される。
タトランザクションを最小限とするため、カートリッジ
ＲＡＭへの書込みに先立ってできるだけ多くの画素デー
タをバッファするための付属のデータラッチを有する。
Ｘ,Ｙ座標データが変換されプロットハードウェア５２
内でバッファされた後、キャラクタ定義データは、カー
トリッジＲＡＭに転送される。
【００７６】プロットハードウェア５２はＰＬＯＴＸレ
ジスタ５６およびＰＬＯＴＹレジスタ５８を介してＸ,
Ｙ座標データを受取る。本実施形態において、ＰＬＯＴ
Ｘ,ＰＬＯＴＹレジスタは、図４では分離されたレジス
タとしては図示されていないが、むしろマリオチップ内
の汎用レジスタ(図４のレジスタブロック７６内のレジ
スタＲ１,Ｒ２)を用いればよい。プロットハードウェア
５２は、カラーレジスタ５４を介して画素の色情報を受
取る。以下に説明するように、表示される各画素の色は
８×８のレジスタマトリックスに格納され、そのマトリ
ックスの１列は各画素の色仕様のデータに割当てられて
いる。
ジスタ５６およびＰＬＯＴＹレジスタ５８を介してＸ,
Ｙ座標データを受取る。本実施形態において、ＰＬＯＴ
Ｘ,ＰＬＯＴＹレジスタは、図４では分離されたレジス
タとしては図示されていないが、むしろマリオチップ内
の汎用レジスタ(図４のレジスタブロック７６内のレジ
スタＲ１,Ｒ２)を用いればよい。プロットハードウェア
５２は、カラーレジスタ５４を介して画素の色情報を受
取る。以下に説明するように、表示される各画素の色は
８×８のレジスタマトリックスに格納され、そのマトリ
ックスの１列は各画素の色仕様のデータに割当てられて
いる。
【００７７】プロットハードウェア５２は、キャラクタ
ＲＡＭ６,８に入力される座標Ｘ,Ｙおよび色に関連する
キャラクタアドレスおよびデータを処理し、かつ結合す
る。キャラクタアドレスは、出力ライン５３を介してＲ
ＡＭコントローラ８８とＲＡＭアドレスバスＲＡＭＡに
送られる。キャラクタデータは、出力ライン５５,マル
チプレクサ９３およびＲＡＭデータバスＲＡＭＤ＿ＯＵ
Ｔを介してキャラクタＲＡＭに送られる。プロットハー
ドウェア５２は、スーパーＮＥＳのキャラクタフォーマ
ットとの互換性を維持しながらプログラマに仮想的なビ
ットマップ表示システムを与えるために、個々に指定さ
れるべきキャラクタ内の画素を許容する。この仮想的な
ビットマップはカートリッジＲＡＭ内に保持され、例え
ば前記米国特許出願第０７／７４９,５３０号の開示さ
れたＤＭＡ回路を用いて、各フレーム毎の表示の完了に
際してスーパーＮＥＳのビデオＲＡＭ３０に転送され
る。プロットハードウェアは高速の個別画素制御を可能
とし、それによって対象物体の回転やスケーリングを含
む３−Ｄ機能を実際に実現できるようになる。
ＲＡＭ６,８に入力される座標Ｘ,Ｙおよび色に関連する
キャラクタアドレスおよびデータを処理し、かつ結合す
る。キャラクタアドレスは、出力ライン５３を介してＲ
ＡＭコントローラ８８とＲＡＭアドレスバスＲＡＭＡに
送られる。キャラクタデータは、出力ライン５５,マル
チプレクサ９３およびＲＡＭデータバスＲＡＭＤ＿ＯＵ
Ｔを介してキャラクタＲＡＭに送られる。プロットハー
ドウェア５２は、スーパーＮＥＳのキャラクタフォーマ
ットとの互換性を維持しながらプログラマに仮想的なビ
ットマップ表示システムを与えるために、個々に指定さ
れるべきキャラクタ内の画素を許容する。この仮想的な
ビットマップはカートリッジＲＡＭ内に保持され、例え
ば前記米国特許出願第０７／７４９,５３０号の開示さ
れたＤＭＡ回路を用いて、各フレーム毎の表示の完了に
際してスーパーＮＥＳのビデオＲＡＭ３０に転送され
る。プロットハードウェアは高速の個別画素制御を可能
とし、それによって対象物体の回転やスケーリングを含
む３−Ｄ機能を実際に実現できるようになる。
【００７８】画素からキャラクタフォーマットへの変換
によって、プロットハードウェア５２は、データラッチ
４８２内のＲＡＭＤ＿inおよび入力ライン８３を介して
カートリッジＲＡＭ６,８から現在扱っている画素Ｘ,Ｙ
の近傍の他の画素に関連する情報を受取ることができ
る。ＲＡＭ６,８から検索され、かつＲＡＭデータラッ
チに一時的に格納された先の画素データを用いることに
よって、ＲＡＭに対する書込み回数を最小化することが
可能となる。図４に示すＲＡＭデータラッチ８０,８４
および８６は、プロットハードウェア５２に、カートリ
ッジＲＡＭの多重ビット面内に格納された画素に関して
受信された色データをバッファする役割を有する。
によって、プロットハードウェア５２は、データラッチ
４８２内のＲＡＭＤ＿inおよび入力ライン８３を介して
カートリッジＲＡＭ６,８から現在扱っている画素Ｘ,Ｙ
の近傍の他の画素に関連する情報を受取ることができ
る。ＲＡＭ６,８から検索され、かつＲＡＭデータラッ
チに一時的に格納された先の画素データを用いることに
よって、ＲＡＭに対する書込み回数を最小化することが
可能となる。図４に示すＲＡＭデータラッチ８０,８４
および８６は、プロットハードウェア５２に、カートリ
ッジＲＡＭの多重ビット面内に格納された画素に関して
受信された色データをバッファする役割を有する。
【００７９】ＲＡＭデータラッチ８０は、スーパーＮＥ
Ｓがデータラッチの内容を読込むことができるように、
スーパーＮＥＳデータバスに連結されている。ＲＡＭデ
ータラッチ８０,８２,８４および８６は、ＲＡＭコント
ローラ８８によって制御される。ＲＡＭデータラッチ８
４および８６は、ＲＡＭ６,８からデータを受取るよう
に動作し、レジスタブロック７６の所定のレジスタにロ
ードするための所定のデスティネイションＺバスにＲＡ
Ｍ６,８からデータを送る。ラッチ９０は、ＲＡＭコン
トローラ８８に接続されておりＲＡＭアドレスはバッフ
ァする。ラッチ９０内に格納されたアドレスは、ＲＡＭ
Ａバスを介してＲＡＭ６,８を指定するためＲＡＭコン
トローラ８８によって利用される。ＲＡＭコントローラ
８８はアドレスバスＨＡを介してスーパーＮＥＳにより
アクセスされる。
Ｓがデータラッチの内容を読込むことができるように、
スーパーＮＥＳデータバスに連結されている。ＲＡＭデ
ータラッチ８０,８２,８４および８６は、ＲＡＭコント
ローラ８８によって制御される。ＲＡＭデータラッチ８
４および８６は、ＲＡＭ６,８からデータを受取るよう
に動作し、レジスタブロック７６の所定のレジスタにロ
ードするための所定のデスティネイションＺバスにＲＡ
Ｍ６,８からデータを送る。ラッチ９０は、ＲＡＭコン
トローラ８８に接続されておりＲＡＭアドレスはバッフ
ァする。ラッチ９０内に格納されたアドレスは、ＲＡＭ
Ａバスを介してＲＡＭ６,８を指定するためＲＡＭコン
トローラ８８によって利用される。ＲＡＭコントローラ
８８はアドレスバスＨＡを介してスーパーＮＥＳにより
アクセスされる。
【００８０】プロットハードウェア５２は、レジスタＲ
１の内容により規定された水平位置およびレジスタＲ２
の内容により規定された垂直位置の画素色情報を読出し
て、その結果をデスティネイションＺバスおよび出力ラ
イン８７を介してレジスタブロック７６内の所定のレジ
スタに格納するＲＥＡＤ ＰＩＸＥＬインストラクショ
ンにも応答する。
１の内容により規定された水平位置およびレジスタＲ２
の内容により規定された垂直位置の画素色情報を読出し
て、その結果をデスティネイションＺバスおよび出力ラ
イン８７を介してレジスタブロック７６内の所定のレジ
スタに格納するＲＥＡＤ ＰＩＸＥＬインストラクショ
ンにも応答する。
【００８１】このＰＬＯＴハードアェア５２については
図８、図９および図１０の説明に関連してより詳細に説
明する。パイプラインバッファレジスタ６２およびＡＬ
Ｃコントローラインストラクションデコーダ６０は、イ
ンストラクションバスＩＮＳＴＲに接続され、インスト
ラクションバス上のコマンドに対応して動作を開始する
ため制御信号ＣＴＬ(マリオチップで利用される)を発生
するように動作する。マリオチップ２は、現在のインス
トラクションを実行しながら、次に実行されるべきイン
ストラクションを取込むことができるパイプライン化さ
れたマイクロプロセッサである。パイプラインレジスタ
６２は、もしも可能であれば、１つのサイクルにおいて
複数のインストラクションの実行を可能とするように、
実行されるべき次のインストラクションを格納する。イ
ンストラクションバス上のインストラクションは、ある
レジスタ、例えば図５に示したレジスタブロック７６内
のレジスタＲ１５に格納されたプログラムカウンタの内
容によって指定される。
図８、図９および図１０の説明に関連してより詳細に説
明する。パイプラインバッファレジスタ６２およびＡＬ
Ｃコントローラインストラクションデコーダ６０は、イ
ンストラクションバスＩＮＳＴＲに接続され、インスト
ラクションバス上のコマンドに対応して動作を開始する
ため制御信号ＣＴＬ(マリオチップで利用される)を発生
するように動作する。マリオチップ２は、現在のインス
トラクションを実行しながら、次に実行されるべきイン
ストラクションを取込むことができるパイプライン化さ
れたマイクロプロセッサである。パイプラインレジスタ
６２は、もしも可能であれば、１つのサイクルにおいて
複数のインストラクションの実行を可能とするように、
実行されるべき次のインストラクションを格納する。イ
ンストラクションバス上のインストラクションは、ある
レジスタ、例えば図５に示したレジスタブロック７６内
のレジスタＲ１５に格納されたプログラムカウンタの内
容によって指定される。
【００８２】マリオチップ２によって実行されるインス
トラクションは、図１に示したプログラムＲＯＭ１０又
はマリオチップの内部キャッシュＲＡＭ９２から、また
はカートリッジＲＡＭ６,８のいずれかから得られる。
もしもプログラムがＲＯＭ１０からのものについて実行
されているときには、図５に示すＲＯＭコントローラ１
０４がインストラクションを取込み、マリオチップのイ
ンストラクションバスＩＮＳＴＲに出力する。プログラ
ムインストラクションがキャッシュＲＡＭ９４に格納さ
れている場合には、キャッシュＲＡＭ出力バス９５を介
してキャッシュＲＡＭ９４からインストラクションバス
に直接に出力される。
トラクションは、図１に示したプログラムＲＯＭ１０又
はマリオチップの内部キャッシュＲＡＭ９２から、また
はカートリッジＲＡＭ６,８のいずれかから得られる。
もしもプログラムがＲＯＭ１０からのものについて実行
されているときには、図５に示すＲＯＭコントローラ１
０４がインストラクションを取込み、マリオチップのイ
ンストラクションバスＩＮＳＴＲに出力する。プログラ
ムインストラクションがキャッシュＲＡＭ９４に格納さ
れている場合には、キャッシュＲＡＭ出力バス９５を介
してキャッシュＲＡＭ９４からインストラクションバス
に直接に出力される。
【００８３】ホストＣＰＵ即ちスーパーＮＥＳは、プロ
グラムＲＯＭ１０の一部分をマリオチップのプログラム
インストラクションとして割当てる。スーパーＮＥＳの
プログラムは、マリオチップに所定の機能を実行するよ
う命令し、マリオチップのプログラムコードをアクセス
するため、マリオチップにＲＯＭ１０内のアドレスを与
える。パイプラインレジスタ６２は、プログラム実行中
に関連する処理を先に知ることができるよう、次に何が
起きようとしているのかをインストラクションデコーダ
６０が予想しうるように、インストラクションデコーダ
６０にインストラクションに関連する情報を与えるため
に、現在実行中のインストラクションの１バイト前のイ
ンストラクションを取込む。ブロック６０内のデコード
および制御回路は、実行中のインストラクションコード
によって指示された動作を実行するため、ＡＬＵ５０,
プロットハードウェア５２,キャッシュコントローラ６
８等に命令するための制御信号を発生する。
グラムＲＯＭ１０の一部分をマリオチップのプログラム
インストラクションとして割当てる。スーパーＮＥＳの
プログラムは、マリオチップに所定の機能を実行するよ
う命令し、マリオチップのプログラムコードをアクセス
するため、マリオチップにＲＯＭ１０内のアドレスを与
える。パイプラインレジスタ６２は、プログラム実行中
に関連する処理を先に知ることができるよう、次に何が
起きようとしているのかをインストラクションデコーダ
６０が予想しうるように、インストラクションデコーダ
６０にインストラクションに関連する情報を与えるため
に、現在実行中のインストラクションの１バイト前のイ
ンストラクションを取込む。ブロック６０内のデコード
および制御回路は、実行中のインストラクションコード
によって指示された動作を実行するため、ＡＬＵ５０,
プロットハードウェア５２,キャッシュコントローラ６
８等に命令するための制御信号を発生する。
【００８４】マリオチップ２はＡＬＵからは分離された
高速の並行乗算器６４を備える。乗算器６４は、所定の
インストラクションに応答してＸ,Ｙソースバスから受
信した２つの８ビットの数を乗算し、その１６ビットの
結果をデスティネイションＺバスに出力する。この乗算
動作は可能であれば１サイクル内で実行される。乗算器
６４に入力される数は符号付きか符号なしかである。乗
算器６４は、２つの１６ビット数を乗算して３２ビット
の結果を得るといった長い乗算を実行することができ
る。乗算器６４は、乗算動作中に生成される部分積を格
納するため、付属の部分積レジスタ６６を備えている。
乗算器６４は、乗算動作コードがデコードされたとき
に、インストラクションデコーダ６０からの制御信号に
よって能動化される。乗算器６４は、１６ビットワード
の乗算の如き長い乗算を最小４クロックサイクルの間に
実行する。
高速の並行乗算器６４を備える。乗算器６４は、所定の
インストラクションに応答してＸ,Ｙソースバスから受
信した２つの８ビットの数を乗算し、その１６ビットの
結果をデスティネイションＺバスに出力する。この乗算
動作は可能であれば１サイクル内で実行される。乗算器
６４に入力される数は符号付きか符号なしかである。乗
算器６４は、２つの１６ビット数を乗算して３２ビット
の結果を得るといった長い乗算を実行することができ
る。乗算器６４は、乗算動作中に生成される部分積を格
納するため、付属の部分積レジスタ６６を備えている。
乗算器６４は、乗算動作コードがデコードされたとき
に、インストラクションデコーダ６０からの制御信号に
よって能動化される。乗算器６４は、１６ビットワード
の乗算の如き長い乗算を最小４クロックサイクルの間に
実行する。
【００８５】長い乗算インストラクションは以下のフォ
ーマットを有する。 Ｒ４(low word),ＤＲＥＧ(high word)＝Ｓreg＊Ｒ
６． このインストラクションは、ソースレジスタの内容をレ
ジスタＲ６の内容で乗算し、３２ビットの結果をレジス
タＲ４／ＤＲＥＧ(low／high)に格納することによって
実行される。乗算は符号付けされ、３２ビットの結果に
ゼロおよび符号フラグがセットされる。
ーマットを有する。 Ｒ４(low word),ＤＲＥＧ(high word)＝Ｓreg＊Ｒ
６． このインストラクションは、ソースレジスタの内容をレ
ジスタＲ６の内容で乗算し、３２ビットの結果をレジス
タＲ４／ＤＲＥＧ(low／high)に格納することによって
実行される。乗算は符号付けされ、３２ビットの結果に
ゼロおよび符号フラグがセットされる。
【００８６】動作は以下の計６個のステップにしたがっ
て行われる。 ステップ１: 符号なし乗算Ｒ４[０．．．１５]＝ ＳＲＥＧ[０．．．７]＊Ｒ６[０．．．７] ステップ２: 符号付Ｘ．Ｒ４[０．．．１５]＝Ｒ４[０．．．１５] ＋２５６＊ＳＲＥＧ[８．．．１５]＊Ｒ６[０．．．７]． 積の上位８ビットは無視されるが、桁上げは保持される。 ステップ３: 符号付Ｘ．Ｒ５[０．．．１５]＝ＣＹ＋(Ｒ６[８．．．１５]＊ ＳＲＥＧ[０．．．７])÷２５６;符号拡張 ステップ４: 符号なしＸ,符号付Ｙ．Ｒ４[０．．．１５]＝ Ｒ４[０．．．１５]＋２５６＊ＳＲＥＧ[０．．．７]＊ Ｒ６[８．．．１５]． 積の上位８ビットは無視されるが、桁上げは保持される。 ステップ５: 符号付Ｙ．Ｒ５[０．．．１５]＝Ｒ５[０．．．１５]＋ ＣＹ＋(ＳＲＥＧ[０．．．７]＊Ｒ６[８．．．１５])÷２５６; 符号拡張 ステップ:６ 符号付Ｘ,Ｙ．Ｒ５[０．．．１５]＝Ｒ５[０．．．１５]＋ ＲＹ[８．．．１５]＊Ｒ６[８．．．１５]．
て行われる。 ステップ１: 符号なし乗算Ｒ４[０．．．１５]＝ ＳＲＥＧ[０．．．７]＊Ｒ６[０．．．７] ステップ２: 符号付Ｘ．Ｒ４[０．．．１５]＝Ｒ４[０．．．１５] ＋２５６＊ＳＲＥＧ[８．．．１５]＊Ｒ６[０．．．７]． 積の上位８ビットは無視されるが、桁上げは保持される。 ステップ３: 符号付Ｘ．Ｒ５[０．．．１５]＝ＣＹ＋(Ｒ６[８．．．１５]＊ ＳＲＥＧ[０．．．７])÷２５６;符号拡張 ステップ４: 符号なしＸ,符号付Ｙ．Ｒ４[０．．．１５]＝ Ｒ４[０．．．１５]＋２５６＊ＳＲＥＧ[０．．．７]＊ Ｒ６[８．．．１５]． 積の上位８ビットは無視されるが、桁上げは保持される。 ステップ５: 符号付Ｙ．Ｒ５[０．．．１５]＝Ｒ５[０．．．１５]＋ ＣＹ＋(ＳＲＥＧ[０．．．７]＊Ｒ６[８．．．１５])÷２５６; 符号拡張 ステップ:６ 符号付Ｘ,Ｙ．Ｒ５[０．．．１５]＝Ｒ５[０．．．１５]＋ ＲＹ[８．．．１５]＊Ｒ６[８．．．１５]．
【００８７】本実施形態で用いられる乗算器６４は、マ
グローヒル社(ＭcＧraw−Ｈill),１９８４年出版のキャ
バナウ(Cavanaugh)著、デジタルコンピュータ アリス
メティック(Digital Computer Arithmetic)に記述さ
れた型式のものを用いることができる。
グローヒル社(ＭcＧraw−Ｈill),１９８４年出版のキャ
バナウ(Cavanaugh)著、デジタルコンピュータ アリス
メティック(Digital Computer Arithmetic)に記述さ
れた型式のものを用いることができる。
【００８８】図５に戻って、キャッシュコントローラ６
８(図１８により詳細に示されている。)は、高速で実行
されることが望ましいプログラムの部分のキャッシュＲ
ＡＭへのローディングを効率的に開始することを許容す
る。このようなキャッシングは、図形処理においてしば
しば起る小さなプログラムループの実行に利用される。
マリオチップのインストラクションセットは、キャッシ
ュＣＡＣＨＥインストラクションを含む。ＣＡＣＨＥイ
ンストラクションの直後のインストラクションは、キャ
ッシュＲＡＭが一杯になるまでキャッシュＲＡＭにロー
ドされる。ＣＡＣＨＥインストラクションが実行される
と、現在のプログラムカウンタの状態はキャッシュベー
スレジスタ７０にロードされる。かくしてキャッシュベ
ースレジスタ７０の内容はキャッシングが開始された出
発位置を規定する。
８(図１８により詳細に示されている。)は、高速で実行
されることが望ましいプログラムの部分のキャッシュＲ
ＡＭへのローディングを効率的に開始することを許容す
る。このようなキャッシングは、図形処理においてしば
しば起る小さなプログラムループの実行に利用される。
マリオチップのインストラクションセットは、キャッシ
ュＣＡＣＨＥインストラクションを含む。ＣＡＣＨＥイ
ンストラクションの直後のインストラクションは、キャ
ッシュＲＡＭが一杯になるまでキャッシュＲＡＭにロー
ドされる。ＣＡＣＨＥインストラクションが実行される
と、現在のプログラムカウンタの状態はキャッシュベー
スレジスタ７０にロードされる。かくしてキャッシュベ
ースレジスタ７０の内容はキャッシングが開始された出
発位置を規定する。
【００８９】大部分のインストラクションは１サイクル
中で実行される。ＲＯＭ１０やＲＡＭ６,８のような比
較的低速の外部メモリからのインストラクションは、そ
れらが実行される以前に取込まれなければならない。こ
の取込みは、６サイクル程度の時間を要する。プログラ
ム実行速度を向上させるためには、マリオチップ２内に
あるキャッシュＲＡＭ９４が使用される。
中で実行される。ＲＯＭ１０やＲＡＭ６,８のような比
較的低速の外部メモリからのインストラクションは、そ
れらが実行される以前に取込まれなければならない。こ
の取込みは、６サイクル程度の時間を要する。プログラ
ム実行速度を向上させるためには、マリオチップ２内に
あるキャッシュＲＡＭ９４が使用される。
【００９０】キャッシュＲＡＭ９４としては、５１２バ
イトのインストラクションキャッシュを使用できる。こ
のサイズは、平均的なプログラムのサイズに比べれば相
対的に小さいので、プログラマはキャッシュメモリ９４
をいかに最適に利用するかを考慮しなければならない。
５１２バイトのキャッシュサイズに組込むことができる
プログラムループは、取込みと実行の両方が１サイクル
で行えるような高速で実行することができる。バスを分
離しているため、ＲＯＭとＲＡＭの両方は、内部キャッ
シュ９４からのコードを実行しながら同時にアクセスす
ることができる。
イトのインストラクションキャッシュを使用できる。こ
のサイズは、平均的なプログラムのサイズに比べれば相
対的に小さいので、プログラマはキャッシュメモリ９４
をいかに最適に利用するかを考慮しなければならない。
５１２バイトのキャッシュサイズに組込むことができる
プログラムループは、取込みと実行の両方が１サイクル
で行えるような高速で実行することができる。バスを分
離しているため、ＲＯＭとＲＡＭの両方は、内部キャッ
シュ９４からのコードを実行しながら同時にアクセスす
ることができる。
【００９１】キャッシュＲＡＭ９４は、回転およびスケ
ーリングの計算を実行しながら各画素の色をＲＯＭ１０
から読出すループをキャッシュ９４内で走らせることに
よってスプライトを回転させる一方、画素をＲＡＭ６,
８に書込むためＰＬＯＴインストラクション(これにつ
いては以下に説明する。)を使用するのに有利に使用す
ることができる。全てが並行に行われるため、本来なら
ば最も遅い動作によって速度が低下されるスループット
を著しく高速化することができる。最も低速の動作は通
常ＲＯＭのデータの取込みであり、マリオチップがＲＯ
ＭとＲＡＭに対してバッファアクセスを用いる設計とし
た理由もこゝにある。
ーリングの計算を実行しながら各画素の色をＲＯＭ１０
から読出すループをキャッシュ９４内で走らせることに
よってスプライトを回転させる一方、画素をＲＡＭ６,
８に書込むためＰＬＯＴインストラクション(これにつ
いては以下に説明する。)を使用するのに有利に使用す
ることができる。全てが並行に行われるため、本来なら
ば最も遅い動作によって速度が低下されるスループット
を著しく高速化することができる。最も低速の動作は通
常ＲＯＭのデータの取込みであり、マリオチップがＲＯ
ＭとＲＡＭに対してバッファアクセスを用いる設計とし
た理由もこゝにある。
【００９２】比較的低速のＲＯＭ１０からの実行に比し
て、キャッシュＲＡＭ９４からのプログラムの実行は約
６倍の速さで走らせることができるが、その場合でもそ
のプログラムはＲＯＭ１０からキャッシュＲＡＭ９４に
ロードされなければならない。これは、キャッシュされ
るべきループのスタートにあるインストラクションを設
けることによって行われる。ＣＡＣＨＥインストラクシ
ョンのアドレスから取込まれたループの最初の５１２バ
イトのみがキャッシュされる。そのループの最初の繰返
しのコードを実行しながら、プログラムはＲＯＭ１０か
ら呼び出され、１６バイト構造のキャッシュＲＡＭ内に
コピーされる。ループの他の全ての繰返しはＲＯＭ１０
からではなく、キャッシュＲＡＭ９４から行われる。
て、キャッシュＲＡＭ９４からのプログラムの実行は約
６倍の速さで走らせることができるが、その場合でもそ
のプログラムはＲＯＭ１０からキャッシュＲＡＭ９４に
ロードされなければならない。これは、キャッシュされ
るべきループのスタートにあるインストラクションを設
けることによって行われる。ＣＡＣＨＥインストラクシ
ョンのアドレスから取込まれたループの最初の５１２バ
イトのみがキャッシュされる。そのループの最初の繰返
しのコードを実行しながら、プログラムはＲＯＭ１０か
ら呼び出され、１６バイト構造のキャッシュＲＡＭ内に
コピーされる。ループの他の全ての繰返しはＲＯＭ１０
からではなく、キャッシュＲＡＭ９４から行われる。
【００９３】ＣＡＣＨＥインストラクションは繰返しプ
ログラムループの前に自由に用いることができる。ある
ループの相続くインストラクションのみがキャッシュ内
に存在することによる利益を受ける。もしもプログラム
ループが５１２バイトより大きくキャッシュ９４をオー
バーフローする場合でも、正しく機能するが、それは最
初の５１２バイト分がキャッシュ９４によって実行さ
れ、残りはＲＯＭ１０によって通常の如く実行される。
したがって、部分的には速度アップになるが理想的では
ない。
ログラムループの前に自由に用いることができる。ある
ループの相続くインストラクションのみがキャッシュ内
に存在することによる利益を受ける。もしもプログラム
ループが５１２バイトより大きくキャッシュ９４をオー
バーフローする場合でも、正しく機能するが、それは最
初の５１２バイト分がキャッシュ９４によって実行さ
れ、残りはＲＯＭ１０によって通常の如く実行される。
したがって、部分的には速度アップになるが理想的では
ない。
【００９４】本実施形態において、キャッシュコントロ
ーラ６８の一部であるキャッシュタグビットレジスタ７
２はキャッシュＲＡＭ９４にロードされたメモリ位置を
識別する。このキャッシュタグビットは、プログラムイ
ンストラクションがプログラムＲＯＭ１０よりは高速の
キャッシュＲＡＭによってプログラムインストラクショ
ンが実行可能であるかをマリオチップ２が迅速に決定で
きることを可能にする。キャッシュＲＡＭ９４は、キャ
ッシュコントローラ６８によってアクセスされるか、或
いはスーパーＮＥＳアドレスバスＨＡ,マルチプレクサ
９６を介してスーパーＮＥＳにアクセスされる。
ーラ６８の一部であるキャッシュタグビットレジスタ７
２はキャッシュＲＡＭ９４にロードされたメモリ位置を
識別する。このキャッシュタグビットは、プログラムイ
ンストラクションがプログラムＲＯＭ１０よりは高速の
キャッシュＲＡＭによってプログラムインストラクショ
ンが実行可能であるかをマリオチップ２が迅速に決定で
きることを可能にする。キャッシュＲＡＭ９４は、キャ
ッシュコントローラ６８によってアクセスされるか、或
いはスーパーＮＥＳアドレスバスＨＡ,マルチプレクサ
９６を介してスーパーＮＥＳにアクセスされる。
【００９５】キャッシュコントローラ６８はキャッシュ
ベースレジスタ７０にロードし、キャッシュメモリアド
レスの領域外チェック動作を実行するため、プログラム
カウンタバスＰＣに接続されている。
ベースレジスタ７０にロードし、キャッシュメモリアド
レスの領域外チェック動作を実行するため、プログラム
カウンタバスＰＣに接続されている。
【００９６】ＲＯＭ１０からの読取りにおける並行処理
と同様に、マリオチップ２はＲＡＭ６,８への書込みを
並行化する方法を提供する。マリオレジスタがＲＡＭ
６,８に書込むときには常に、メモリトランザクション
を実行するため、例えばＲＡＭコントローラ８８内の別
に設けたＲＡＭ書込み回路を始動させる。これは通常６
サイクルを要するが、プログラマがこの間に他のＲＡＭ
トラクザクションの実行を回避するようにすれば、そう
しながらもプロセッサの動作を遅らせることはない。例
えば、各格納インストラクションの間に他の処理を介挿
することは高速化される。この方法でＲＡＭ書込み回路
はそのジョブを実行する時間を持つことができる。もし
も２つの書込み回路が行に対して用いられる場合、第２
の書込み回路は、第１の書込み回路が書込みを行ってい
る間、プロセッサを遅延させる。
と同様に、マリオチップ２はＲＡＭ６,８への書込みを
並行化する方法を提供する。マリオレジスタがＲＡＭ
６,８に書込むときには常に、メモリトランザクション
を実行するため、例えばＲＡＭコントローラ８８内の別
に設けたＲＡＭ書込み回路を始動させる。これは通常６
サイクルを要するが、プログラマがこの間に他のＲＡＭ
トラクザクションの実行を回避するようにすれば、そう
しながらもプロセッサの動作を遅らせることはない。例
えば、各格納インストラクションの間に他の処理を介挿
することは高速化される。この方法でＲＡＭ書込み回路
はそのジョブを実行する時間を持つことができる。もし
も２つの書込み回路が行に対して用いられる場合、第２
の書込み回路は、第１の書込み回路が書込みを行ってい
る間、プロセッサを遅延させる。
【００９７】例えば、以下に説明するインストラクショ
ンセット中のインストラクションを用いると、表１のよ
うになる。
ンセット中のインストラクションを用いると、表１のよ
うになる。
【表１】
ＦＲＯＭ Ｒ８ : Ｒ８を(Ｒ１３)に格納
ＳＭ (Ｒ１３)
ＳＭ (Ｒ１４) : Ｒ０を(Ｒ１４)に格納
ＴＯ Ｒ１
ＦＲＯＭ Ｒ２
ＡＤＤ Ｒ３
ＴＯ Ｒ４ : ｒ１＝ｒ２＋ｒ３
ＦＲＯＭ Ｒ５
ＡＤＤ Ｒ６ : ｒ６＝ｒ４＋ｒ５
【００９８】ここでは２個の格納インストラクションが
互いに接近しすぎていることに注意すべきである。この
場合、ＲＡＭバスは第１の格納インストラクションを完
了するためにビジイであるため、第２のものは６サイク
ルより長い処理時間を要する。
互いに接近しすぎていることに注意すべきである。この
場合、ＲＡＭバスは第１の格納インストラクションを完
了するためにビジイであるため、第２のものは６サイク
ルより長い処理時間を要する。
【００９９】より高速のコード書込みのためには、２つ
の格納インストラクションを他の有用なコードを用いて
適当な間隔に離すことが有用である。例えば;
の格納インストラクションを他の有用なコードを用いて
適当な間隔に離すことが有用である。例えば;
【表２】
ＦＲＯＭ Ｒ８ : Ｒ８を(Ｒ１３)に格納
ＳＭ (Ｒ１３)
ＴＯ Ｒ１
ＦＲＯＭ Ｒ２
ＡＤＤ Ｒ３ : ｒ１＝ｒ２＋ｒ３の実行
ＴＯ Ｒ４
ＦＲＯＭ Ｒ５
ＡＤＤ Ｒ６ : ｒ６＝ｒ４＋ｒ５の実行
ＳＭ (Ｒ１４): Ｒ０を(Ｒ１４)に格納
この方法で、第１の格納インストラクションがＲＡＭへ
の書込みと同時に２,３の他のインストラクションを並
行に実行することができる。第２の格納動作は２,３サ
イクル後に実行される。
の書込みと同時に２,３の他のインストラクションを並
行に実行することができる。第２の格納動作は２,３サ
イクル後に実行される。
【０１００】以下に述べるインストラクションセット
は、レジスタを最後に使われたＲＡＭアドレスに書き戻
すための第１のインストラクションを含む。このこと
は、値をＲＡＭからロードし、それについて何んらかの
処理を施し、その後高速で結果を再格納することによっ
て、データのバルク処理を可能とする。
は、レジスタを最後に使われたＲＡＭアドレスに書き戻
すための第１のインストラクションを含む。このこと
は、値をＲＡＭからロードし、それについて何んらかの
処理を施し、その後高速で結果を再格納することによっ
て、データのバルク処理を可能とする。
【０１０１】図５に戻って、即時データラッチ７４はイ
ンストラクションバスに接続される。このデータラッチ
７４は、インストラクション自身に、ソースレジスタが
あるインストラクションによって特定される必要がない
ようにデータのソースを与えることを可能とする。即時
データラッチ７４の出力は、デスティネイションＺバス
に接続され、該バスはレジスタブロック１６内のレジス
タの所定の一つに接続されている。インストラクション
デコード回路６０は、“即時"デコードインストラクシ
ョンを解読し、レジスタへの転送動作の実行を開始す
る。
ンストラクションバスに接続される。このデータラッチ
７４は、インストラクション自身に、ソースレジスタが
あるインストラクションによって特定される必要がない
ようにデータのソースを与えることを可能とする。即時
データラッチ７４の出力は、デスティネイションＺバス
に接続され、該バスはレジスタブロック１６内のレジス
タの所定の一つに接続されている。インストラクション
デコード回路６０は、“即時"デコードインストラクシ
ョンを解読し、レジスタへの転送動作の実行を開始す
る。
【０１０２】図５に示したＧＥＴＢレジスタ９８は、前
記した遅延され／バッファされる読込み動作に関連して
使用される。この点、相対的に遅いアクセスタイムを有
するＲＯＭの広汎な使用下にあっては、従来のプロセッ
サはデータの取込みが完了するまで待機しなければなら
なかった。以下に説明する遅延／バッファ取込み構造を
採用することによって、データの取込みを行いながら他
の動作を行うことができる。この構造によれば、レジス
タブロック７６内のレジスタＲ１４がアクセスされるか
何んらかの方法で更新された場合、ＲＯＭ又はＲＡＭ取
込みはＲ１４の内容によって特定されるアドレスにおい
て自動的に開始される。
記した遅延され／バッファされる読込み動作に関連して
使用される。この点、相対的に遅いアクセスタイムを有
するＲＯＭの広汎な使用下にあっては、従来のプロセッ
サはデータの取込みが完了するまで待機しなければなら
なかった。以下に説明する遅延／バッファ取込み構造を
採用することによって、データの取込みを行いながら他
の動作を行うことができる。この構造によれば、レジス
タブロック７６内のレジスタＲ１４がアクセスされるか
何んらかの方法で更新された場合、ＲＯＭ又はＲＡＭ取
込みはＲ１４の内容によって特定されるアドレスにおい
て自動的に開始される。
【０１０３】図５に示すように、レジスタＲ１４はＲＯ
Ｍコントローラ１０４に接続されている。レジスタＲ１
４の内容が何んらかの方法で更新されるときに、ＲＯＭ
コントローラ１０４はＲＯＭアクセスを開始するように
動作する。ＲＯＭをアクセスした結果はＲＯＭデータバ
スＲＯＭＤに接続されたマルチプレクサ１０２を介して
ＧＥＴＢレジスタ９８にロードされる。以下で特定され
るインストラクションはＧＥＴＢレジスタ９８内でバッ
ファされた情報をアクセスすることを可能にする。この
情報はマルチプレクサ１００を介してデスティネイショ
ンＺバスに出力され、レジスタブロック７６内のレジス
タの一つに入力される。
Ｍコントローラ１０４に接続されている。レジスタＲ１
４の内容が何んらかの方法で更新されるときに、ＲＯＭ
コントローラ１０４はＲＯＭアクセスを開始するように
動作する。ＲＯＭをアクセスした結果はＲＯＭデータバ
スＲＯＭＤに接続されたマルチプレクサ１０２を介して
ＧＥＴＢレジスタ９８にロードされる。以下で特定され
るインストラクションはＧＥＴＢレジスタ９８内でバッ
ファされた情報をアクセスすることを可能にする。この
情報はマルチプレクサ１００を介してデスティネイショ
ンＺバスに出力され、レジスタブロック７６内のレジス
タの一つに入力される。
【０１０４】このように構成された回路において、もし
ＲＯＭからのデータのフェッチが所定数の処理サイクル
だけの時間を要することとして知られているならば、当
該フェッチを初期化することができるとともに、他の動
作を実行することなしに待機する代わりに、例えば、マ
リオチップはそのようなデータのフェッチの初期化が完
了した後に、関係しないコードを実行することができ
る。ＧＥＴ Ｂレジスタを、図５に示すように、マルチ
プレクサ１０２を介してＲＡＭ６，８から検索される情
報を格納するために利用してもよい。
ＲＯＭからのデータのフェッチが所定数の処理サイクル
だけの時間を要することとして知られているならば、当
該フェッチを初期化することができるとともに、他の動
作を実行することなしに待機する代わりに、例えば、マ
リオチップはそのようなデータのフェッチの初期化が完
了した後に、関係しないコードを実行することができ
る。ＧＥＴ Ｂレジスタを、図５に示すように、マルチ
プレクサ１０２を介してＲＡＭ６，８から検索される情
報を格納するために利用してもよい。
【０１０５】１６個の１６ビットのレジスタ（Ｒ０−Ｒ
１５）はレジスタブロック７６内に設けられる。レジス
タＲ０−Ｒ１３は、（これらの幾つかのレジスタは後述
するように特別な目的のためにしばしば用いられる
が、）一般の目的のためのレジスタ（ジェネラル）であ
る。上述のように、レジスタＲ１４はメモリからデータ
を読み出すためのポインタとして用いられ、それが変更
されるときＲＯＭ（又はＲＡＭ）からの読み出しサイク
ルが初期化される。読み出された１バイトのデータは、
ＧＥＴ Ｌ又はＧＥＴ Ｈコマンドによる後のアクセス
のために、テンポラリバッファ（ＧＥＴ Ｂレジスタ９
８）に格納される。レジスタＲ１５は、プログラムカウ
ンタである。各命令の開始時に、レジスタＲ１５は、フ
ェッチされる次の命令を指し示す。
１５）はレジスタブロック７６内に設けられる。レジス
タＲ０−Ｒ１３は、（これらの幾つかのレジスタは後述
するように特別な目的のためにしばしば用いられる
が、）一般の目的のためのレジスタ（ジェネラル）であ
る。上述のように、レジスタＲ１４はメモリからデータ
を読み出すためのポインタとして用いられ、それが変更
されるときＲＯＭ（又はＲＡＭ）からの読み出しサイク
ルが初期化される。読み出された１バイトのデータは、
ＧＥＴ Ｌ又はＧＥＴ Ｈコマンドによる後のアクセス
のために、テンポラリバッファ（ＧＥＴ Ｂレジスタ９
８）に格納される。レジスタＲ１５は、プログラムカウ
ンタである。各命令の開始時に、レジスタＲ１５は、フ
ェッチされる次の命令を指し示す。
【０１０６】レジスタＲ０は、典型的にはアキュムレー
タとして動作する一般の目的のレジスタである。レジス
タＲ０はまた、ほとんど１サイクルの命令のためのデフ
ォルトソース及びデスティネーションレジスタである。
例えば、もしレジスタＲ０及びＲ４の内容がともに加算
されることが所望されるならば、明確にレジスタＲ４を
指し示すことのみが必要である。
タとして動作する一般の目的のレジスタである。レジス
タＲ０はまた、ほとんど１サイクルの命令のためのデフ
ォルトソース及びデスティネーションレジスタである。
例えば、もしレジスタＲ０及びＲ４の内容がともに加算
されることが所望されるならば、明確にレジスタＲ４を
指し示すことのみが必要である。
【０１０７】あるループ命令が実行されるとき、レジス
タＲ１１，Ｒ１２及びＲ１３が特に利用される。レジス
タＲ１３は、当該ループの最初で実行されるべき命令の
アドレスを格納し、レジスタＲ１２は、当該ループが実
行されるべき回数を格納する。もしレジスタＲ１２の内
容がゼロでないならば、このときレジスタＲ１３の内容
によって示されたアドレスに格納された命令がプログラ
ムカウンタ（Ｒ１５）にロードされ、実行される。レジ
スタＲ１１は、当該ループの処理が完了した後、リター
ンすべきアドレスを格納する。
タＲ１１，Ｒ１２及びＲ１３が特に利用される。レジス
タＲ１３は、当該ループの最初で実行されるべき命令の
アドレスを格納し、レジスタＲ１２は、当該ループが実
行されるべき回数を格納する。もしレジスタＲ１２の内
容がゼロでないならば、このときレジスタＲ１３の内容
によって示されたアドレスに格納された命令がプログラ
ムカウンタ（Ｒ１５）にロードされ、実行される。レジ
スタＲ１１は、当該ループの処理が完了した後、リター
ンすべきアドレスを格納する。
【０１０８】レジスタ制御ロジック７８はレジスタブロ
ック７６に接続され、ジェネラルレジスタＲ０−Ｒ１５
へのアクセスを制御する。実行される特別な命令のフォ
ーマットに依存して、命令デコーダロジック６０は、１
個又はそれ以上のレジスタＲ０−Ｒ１５を示すであろ
う。レジスタ制御ロジック７８は、実行すべき次の命令
がどのレジスタを利用する必要があるかを示す。レジス
タ制御ロジック７８は適当なレジスタの出力をＸバス及
びＹバスに接続する。さらに、図５によって示されるよ
うに、適当なレジスタＲ０−Ｒ１５は、レジスタコント
ローラ７８の制御のもとで、Ｚバスからの情報を受信す
る。
ック７６に接続され、ジェネラルレジスタＲ０−Ｒ１５
へのアクセスを制御する。実行される特別な命令のフォ
ーマットに依存して、命令デコーダロジック６０は、１
個又はそれ以上のレジスタＲ０−Ｒ１５を示すであろ
う。レジスタ制御ロジック７８は、実行すべき次の命令
がどのレジスタを利用する必要があるかを示す。レジス
タ制御ロジック７８は適当なレジスタの出力をＸバス及
びＹバスに接続する。さらに、図５によって示されるよ
うに、適当なレジスタＲ０−Ｒ１５は、レジスタコント
ローラ７８の制御のもとで、Ｚバスからの情報を受信す
る。
【０１０９】ＲＯＭコントローラ１０４は、スーパーＮ
ＥＳのアドレスバスＨＡとマリオチップのいずれかから
のアドレスの受信時に、そのアドレスをアクセスするで
あろう。ＲＯＭコントローラ１０４は図１７においてさ
らに詳細に図示される。ＲＯＭ１０からアクセスされた
情報を高速の命令の実行のために、キャッシュＲＡＭ９
４にロードしてもよい。ＲＯＭコントローラ１０４及び
ＲＡＭコントローラ１０８の両方は、スーパーＮＥＳの
アクセスの試行とマリオチップのアクセスの試行との間
の調停を行うバスアービトレーション装置を有する。
ＥＳのアドレスバスＨＡとマリオチップのいずれかから
のアドレスの受信時に、そのアドレスをアクセスするで
あろう。ＲＯＭコントローラ１０４は図１７においてさ
らに詳細に図示される。ＲＯＭ１０からアクセスされた
情報を高速の命令の実行のために、キャッシュＲＡＭ９
４にロードしてもよい。ＲＯＭコントローラ１０４及び
ＲＡＭコントローラ１０８の両方は、スーパーＮＥＳの
アクセスの試行とマリオチップのアクセスの試行との間
の調停を行うバスアービトレーション装置を有する。
【０１１０】さらに後述するように、マリオチップはま
た、（例えばレジスタブロック７６内又はＲＡＭ６，８
内の）複数のステータスレジスタを利用し、これらの複
数のステータスレジスタはスーパーＮＥＳのＣＰＵによ
ってアクセス可能であって、例えば次のようなステータ
スの状態を識別するための複数のフラグを格納する：す
なわち、複数のステータスレジスタは、０フラグ、キャ
リーフラグ、符号フラグ、オーバーフローフラグ、“ゴ
ー（ＧＯ）”フラグ（ここで、１はマリオチップが実行
中であることを示し、０はマリオチップが停止中である
ことを示す）；（レジスタＲ１４がアクセスされたこと
を示す）ＲＯＭバイトのフェッチインプログレス（フェ
ッチ進行中）フラグ；ＡＬＴ １フラグと、ＡＬＴ ２
フラグと、イミーディエイトバイトローフラグと、イミ
ーディエイトバイトハイフラグと、ソースレジスタとデ
スティネーションレジスタの両方が“ＷＩＴＨ”プリフ
ィックスコマンドによってセットされたことを示す複数
のフラグとを含む複数のフラグを示す種々のモードと、
割り込みフラグとを格納する。
た、（例えばレジスタブロック７６内又はＲＡＭ６，８
内の）複数のステータスレジスタを利用し、これらの複
数のステータスレジスタはスーパーＮＥＳのＣＰＵによ
ってアクセス可能であって、例えば次のようなステータ
スの状態を識別するための複数のフラグを格納する：す
なわち、複数のステータスレジスタは、０フラグ、キャ
リーフラグ、符号フラグ、オーバーフローフラグ、“ゴ
ー（ＧＯ）”フラグ（ここで、１はマリオチップが実行
中であることを示し、０はマリオチップが停止中である
ことを示す）；（レジスタＲ１４がアクセスされたこと
を示す）ＲＯＭバイトのフェッチインプログレス（フェ
ッチ進行中）フラグ；ＡＬＴ １フラグと、ＡＬＴ ２
フラグと、イミーディエイトバイトローフラグと、イミ
ーディエイトバイトハイフラグと、ソースレジスタとデ
スティネーションレジスタの両方が“ＷＩＴＨ”プリフ
ィックスコマンドによってセットされたことを示す複数
のフラグとを含む複数のフラグを示す種々のモードと、
割り込みフラグとを格納する。
【０１１１】図４及び図５におけるブロック図で図示さ
れたマリオチップは、１秒当たり複数のタスクを多数回
実行するために、マリオチップをオンし又はオフするス
ーパーＮＥＳによって利用される。まず最初に、スーパ
ーＮＥＳがオンされたとき、ＲＯＭ１０に格納されたゲ
ームプログラムがブートアップされる。なお、スーパー
ＮＥＳプロセッサ及びマリオチッププロセッサによるゲ
ームプログラムの実行の前に、ゲームカートリッジに対
してまず認証処理が行われる。
れたマリオチップは、１秒当たり複数のタスクを多数回
実行するために、マリオチップをオンし又はオフするス
ーパーＮＥＳによって利用される。まず最初に、スーパ
ーＮＥＳがオンされたとき、ＲＯＭ１０に格納されたゲ
ームプログラムがブートアップされる。なお、スーパー
ＮＥＳプロセッサ及びマリオチッププロセッサによるゲ
ームプログラムの実行の前に、ゲームカートリッジに対
してまず認証処理が行われる。
【０１１２】マリオチップはまず最初に、スイッチオフ
の状態にされる。次いで、適当なタイミングで、スーパ
ーＮＥＳはゲームカートリッジのプログラムＲＯＭとゲ
ームカートリッジのＲＡＭへの制限されないアクセスを
行う。スーパーＮＥＳはグラフィックの処理又は数学的
な計算とのいずれかを実行するためにマリオチップの処
理能力を用いる必要性を有するとき、スーパーＮＥＳ
は、それがマリオチップに対してカートリッジＲＡＭに
おいて（又は予め決められた複数のマリオレジスタにお
いて）処理することを所望する適当なデータを格納し、
そのデータを、マリオチップのプログラムカウンタに実
行すべきマリオプログラムのアドレスでロードする。マ
リオチップによって処理すべきデータは、回転すべきで
あって拡大又は縮小すべき複数の物体の予め決められた
Ｘ座標及びＹ座標データであってもよい。マリオチップ
は、変化する複数のスプライト又は移動する物体のバッ
クグラウンド（背景）及びフォアグラウンド（前景）を
操作するためのアルゴリズムを行うプログラムを実行す
ることができる。マリオチップの高速化されたハードウ
エア及びソフトウエアの使用は、そのような動作におい
て高速性能をもたらす。
の状態にされる。次いで、適当なタイミングで、スーパ
ーＮＥＳはゲームカートリッジのプログラムＲＯＭとゲ
ームカートリッジのＲＡＭへの制限されないアクセスを
行う。スーパーＮＥＳはグラフィックの処理又は数学的
な計算とのいずれかを実行するためにマリオチップの処
理能力を用いる必要性を有するとき、スーパーＮＥＳ
は、それがマリオチップに対してカートリッジＲＡＭに
おいて（又は予め決められた複数のマリオレジスタにお
いて）処理することを所望する適当なデータを格納し、
そのデータを、マリオチップのプログラムカウンタに実
行すべきマリオプログラムのアドレスでロードする。マ
リオチップによって処理すべきデータは、回転すべきで
あって拡大又は縮小すべき複数の物体の予め決められた
Ｘ座標及びＹ座標データであってもよい。マリオチップ
は、変化する複数のスプライト又は移動する物体のバッ
クグラウンド（背景）及びフォアグラウンド（前景）を
操作するためのアルゴリズムを行うプログラムを実行す
ることができる。マリオチップの高速化されたハードウ
エア及びソフトウエアの使用は、そのような動作におい
て高速性能をもたらす。
【０１１３】複数のスプライトを処理するためのマリオ
チップの使用は、全体のビデオゲームシステムの能力を
かなり拡張させることができる。例えば、スーパーＮＥ
Ｓは１フレーム当たり１２８個のスプライトを表示する
ことに制限される。スーパーマリオチップの使用によっ
て、仮想的に、数百のスプライトを表示することがで
き、また、例えば回転することができる。
チップの使用は、全体のビデオゲームシステムの能力を
かなり拡張させることができる。例えば、スーパーＮＥ
Ｓは１フレーム当たり１２８個のスプライトを表示する
ことに制限される。スーパーマリオチップの使用によっ
て、仮想的に、数百のスプライトを表示することがで
き、また、例えば回転することができる。
【０１１４】マリオチップがスーパーＮＥＳによって要
求された機能の処理を完了したとき、ＳＴＯＰ（停止）
命令が実行され、マリオチップがその動作の処理を完了
し、次いで次のタスクを実行することの準備が完了して
いることを示すために、割り込み信号が発生され、その
割り込み信号がスーパーＮＥＳに送信される。
求された機能の処理を完了したとき、ＳＴＯＰ（停止）
命令が実行され、マリオチップがその動作の処理を完了
し、次いで次のタスクを実行することの準備が完了して
いることを示すために、割り込み信号が発生され、その
割り込み信号がスーパーＮＥＳに送信される。
【０１１５】マリオチップは、例えば高速の乗算タスク
のような小さなタスクを実行するために利用してもよい
し、もしくは１つのスクリーンを複数のスプライトでフ
ルに描くために利用してもよい。いずれかの場合におい
て、もしＲＡＭバス又はＲＯＭバスがマリオチップによ
って使用されているときに、スーパーＮＥＳがＲＡＭバ
ス又はＲＯＭバスを占有していないならば、スーパーＮ
ＥＳはマリオチップと並行して自由に処理を行うことが
できる。なお、もしスーパーＮＥＳがマリオチップに対
してゲームカートリッジ上でＲＡＭバスとＲＯＭバスの
両方の制御を行わせるならば、それにもかかわらず、ス
ーパーＮＥＳは図２において図示されたワーキングＲＡ
Ｍ３２の複数のプログラムを実行してもよい。従って、
実行すべきスーパーＮＥＳプログラムをプログラムＲＯ
Ｍ１０からワーキングＲＡＭ３２に書込むことによっ
て、全体のシステムのスループットを高くしてもよく、
一方、同時にマリオチップによってある１つのプログラ
ムを実行させてもよい。
のような小さなタスクを実行するために利用してもよい
し、もしくは１つのスクリーンを複数のスプライトでフ
ルに描くために利用してもよい。いずれかの場合におい
て、もしＲＡＭバス又はＲＯＭバスがマリオチップによ
って使用されているときに、スーパーＮＥＳがＲＡＭバ
ス又はＲＯＭバスを占有していないならば、スーパーＮ
ＥＳはマリオチップと並行して自由に処理を行うことが
できる。なお、もしスーパーＮＥＳがマリオチップに対
してゲームカートリッジ上でＲＡＭバスとＲＯＭバスの
両方の制御を行わせるならば、それにもかかわらず、ス
ーパーＮＥＳは図２において図示されたワーキングＲＡ
Ｍ３２の複数のプログラムを実行してもよい。従って、
実行すべきスーパーＮＥＳプログラムをプログラムＲＯ
Ｍ１０からワーキングＲＡＭ３２に書込むことによっ
て、全体のシステムのスループットを高くしてもよく、
一方、同時にマリオチップによってある１つのプログラ
ムを実行させてもよい。
【０１１６】図６に、マリオチップに対してＲＯＭから
のコードをフェッチさせた後、要求されたアドレスにつ
いて処理を開始するために、（例えばスーパーＮＥＳの
ＣＰＵである）ホストＣＰＵ２２によって実行される
“ランマリオ（ＲＵＮ ＭＡＲＩＯ）”プログラムによ
って実行された一連の処理を表すフローチャートが図示
されている。図６によって図示されたルーチンは、典型
的には、プログラムＲＯＭ１０からのルーチンを図２に
図示されたワーキングＲＡＭ３２に書込んだ後、スーパ
ーＮＥＳのＣＰＵによって実行されるであろう。このル
ーチンは、マリオチップがある処理を実行することが要
求されたときはいつでもホストＣＰＵ２２によって実行
される。
のコードをフェッチさせた後、要求されたアドレスにつ
いて処理を開始するために、（例えばスーパーＮＥＳの
ＣＰＵである）ホストＣＰＵ２２によって実行される
“ランマリオ（ＲＵＮ ＭＡＲＩＯ）”プログラムによ
って実行された一連の処理を表すフローチャートが図示
されている。図６によって図示されたルーチンは、典型
的には、プログラムＲＯＭ１０からのルーチンを図２に
図示されたワーキングＲＡＭ３２に書込んだ後、スーパ
ーＮＥＳのＣＰＵによって実行されるであろう。このル
ーチンは、マリオチップがある処理を実行することが要
求されたときはいつでもホストＣＰＵ２２によって実行
される。
【０１１７】ランマリオのホストＣＰＵ２２のルーチン
が実行されたときのステップ１２５に示すように、スー
パーＮＥＳの複数のレジスタを事前にセットすることを
含む初期化処理が実行される。初期化ステップの処理中
において、このルーチンはプログラムＲＯＭ１０からホ
ストＣＰＵのワーキングＲＡＭ３２に複製される。
が実行されたときのステップ１２５に示すように、スー
パーＮＥＳの複数のレジスタを事前にセットすることを
含む初期化処理が実行される。初期化ステップの処理中
において、このルーチンはプログラムＲＯＭ１０からホ
ストＣＰＵのワーキングＲＡＭ３２に複製される。
【０１１８】ステップ１２７に示すように、実行すべき
マリオのプログラムコードを格納するＲＯＭ１０のコー
ドバンクがマリオチップのレジスタにロードされる。さ
らに、当該コードバンク内の実際のアドレスがステップ
１２９で示されたマリオチップのスクリーンベースレジ
スタに格納される。
マリオのプログラムコードを格納するＲＯＭ１０のコー
ドバンクがマリオチップのレジスタにロードされる。さ
らに、当該コードバンク内の実際のアドレスがステップ
１２９で示されたマリオチップのスクリーンベースレジ
スタに格納される。
【０１１９】次いで、ステップ１３１に示すように、４
色、１６色又は２５６色のいずれかのカラーモードが用
いられるかを識別することによって、Ｉ／Ｏ（入力／出
力）モードがマリオチップにセットされる。これらのモ
ードは、ホストＣＰＵ２２が動作するカラーモードに対
応する。さらに、スクリーンの高さを表示可能な文字の
数で定義するあるモードがセットされる。
色、１６色又は２５６色のいずれかのカラーモードが用
いられるかを識別することによって、Ｉ／Ｏ（入力／出
力）モードがマリオチップにセットされる。これらのモ
ードは、ホストＣＰＵ２２が動作するカラーモードに対
応する。さらに、スクリーンの高さを表示可能な文字の
数で定義するあるモードがセットされる。
【０１２０】さらに、ＲＯＭバス及びＲＡＭバスの制御
をマリオチップに対して与えるモードビットがセットさ
れる。ＲＯＭバス及びＲＡＭバスの制御は、マリオチッ
プが、ＲＯＭバス、ＲＡＭバス又は両方のバスへのアク
セスを有するモードにセットされるように個別に選択可
能である。従って、もし“マリオオーナー（Ｍａｒｉｏ
ｏｗｎｅｒ）”モードがＲＯＭ１０とＲＡＭ６，８の
両方に対してセットされたならば、このときホストＣＰ
ＵはＲＯＭ１０又はＲＡＭ６，８からデータを読み出す
ことができず、もしくは書き込むことができない。な
お、もしホストＣＰＵ２２がプログラムＲＯＭ１０に対
してアクセスを試みる一方、マリオチップがプログラム
ＲＯＭバスを使用中であるならば、あるメカニズムが設
けられ、これによってマリオチップはダミーのアドレス
をスーパーＮＥＳに戻す。そのようなアドレスヘの分岐
は、マリオチップがもはやカートリッジＲＯＭバスに対
するアクセスを要求しなくなるまで、スーパーＮＥＳを
占有しつづける。
をマリオチップに対して与えるモードビットがセットさ
れる。ＲＯＭバス及びＲＡＭバスの制御は、マリオチッ
プが、ＲＯＭバス、ＲＡＭバス又は両方のバスへのアク
セスを有するモードにセットされるように個別に選択可
能である。従って、もし“マリオオーナー（Ｍａｒｉｏ
ｏｗｎｅｒ）”モードがＲＯＭ１０とＲＡＭ６，８の
両方に対してセットされたならば、このときホストＣＰ
ＵはＲＯＭ１０又はＲＡＭ６，８からデータを読み出す
ことができず、もしくは書き込むことができない。な
お、もしホストＣＰＵ２２がプログラムＲＯＭ１０に対
してアクセスを試みる一方、マリオチップがプログラム
ＲＯＭバスを使用中であるならば、あるメカニズムが設
けられ、これによってマリオチップはダミーのアドレス
をスーパーＮＥＳに戻す。そのようなアドレスヘの分岐
は、マリオチップがもはやカートリッジＲＯＭバスに対
するアクセスを要求しなくなるまで、スーパーＮＥＳを
占有しつづける。
【０１２１】ステップ１３３に示すように、マリオチッ
プのプログラムカウンタのデータがマリオルーチンが実
行しなければならない最初の命令を格納するアドレスに
ロードされた後に、マリオチップは処理を開始する。
プのプログラムカウンタのデータがマリオルーチンが実
行しなければならない最初の命令を格納するアドレスに
ロードされた後に、マリオチップは処理を開始する。
【０１２２】そして、ホストＣＰＵ２２はマリオチップ
からの割り込み信号を待つ（ステップ１３５）。割り込
み信号が受信されたとき、スーパーＮＥＳは、マリオチ
ップがその動作の処理を終了し停止されたことを知らせ
られる（ステップ１３７）。もしそのような割り込み信
号が受信されないならば、そのときホストＣＰＵ２２は
割り込みを待つことを続ける（ステップ１３５）。スー
パーＮＥＳはこの時間周期の間、図２に図示されたその
ワーキングＲＡＭ３２のプログラムを実行することによ
って、マリオチップの処理と並行してプログラムコード
を実行してもよい。
からの割り込み信号を待つ（ステップ１３５）。割り込
み信号が受信されたとき、スーパーＮＥＳは、マリオチ
ップがその動作の処理を終了し停止されたことを知らせ
られる（ステップ１３７）。もしそのような割り込み信
号が受信されないならば、そのときホストＣＰＵ２２は
割り込みを待つことを続ける（ステップ１３５）。スー
パーＮＥＳはこの時間周期の間、図２に図示されたその
ワーキングＲＡＭ３２のプログラムを実行することによ
って、マリオチップの処理と並行してプログラムコード
を実行してもよい。
【０１２３】次いで、スーパーＮＥＳは、（例えばマリ
オチップのレジスタのブロック７６における）ステータ
スレジスタをチェックして、マリオチップが動作中であ
ることを示す“ＧＯ”フラグがセットされたか否かを決
定する（ステップ１３７）。さらに、割り込みフラグ
は、マリオチップがホストＣＰＵ２２によって受信され
た割り込み信号のソースであることを示すために、マリ
オチップのステータスレジスタにセットされる。従っ
て、割り込み信号がホストＣＰＵ２２によって受信され
た（ステップ１３５）後、適当なマリオステータスレジ
スタは、（例えば、垂直ブランキング期間を示す割り込
み信号に対立するものとして、）マリオチップが割り込
みのソースであるか否かを決定するためにテストされ
る。もしマリオチップが停止されたならば（ステップ１
３７）、そのときＲＡＭ及びＲＯＭに対するマリオオー
ナーモードのビットがクリアされ、スーパーＮＥＳはＲ
ＯＭ及びＲＡＭへのフルアクセスの状態となる。スーパ
ーＮＥＳは当該ルーチンを出て（ステップ１４１）、当
該ランマリオルーチンに入る前に実行していたそのプロ
グラムにおけるポイントに戻る。
オチップのレジスタのブロック７６における）ステータ
スレジスタをチェックして、マリオチップが動作中であ
ることを示す“ＧＯ”フラグがセットされたか否かを決
定する（ステップ１３７）。さらに、割り込みフラグ
は、マリオチップがホストＣＰＵ２２によって受信され
た割り込み信号のソースであることを示すために、マリ
オチップのステータスレジスタにセットされる。従っ
て、割り込み信号がホストＣＰＵ２２によって受信され
た（ステップ１３５）後、適当なマリオステータスレジ
スタは、（例えば、垂直ブランキング期間を示す割り込
み信号に対立するものとして、）マリオチップが割り込
みのソースであるか否かを決定するためにテストされ
る。もしマリオチップが停止されたならば（ステップ１
３７）、そのときＲＡＭ及びＲＯＭに対するマリオオー
ナーモードのビットがクリアされ、スーパーＮＥＳはＲ
ＯＭ及びＲＡＭへのフルアクセスの状態となる。スーパ
ーＮＥＳは当該ルーチンを出て（ステップ１４１）、当
該ランマリオルーチンに入る前に実行していたそのプロ
グラムにおけるポイントに戻る。
【０１２４】ＣＰＵ２２のゲームプログラムがマリオチ
ップをＲＯＭのマリオオーナーモードにセットすると
き、ＣＰＵ２２は自発的にＲＯＭをアクセスすることを
停止する必要がある。ＣＰＵ２２が幾つかの理由でＲＯ
Ｍにアクセスする必要があるときはいつでも、ＣＰＵ２
２は単にＲＯＭのマリオオーナーモードをオフにする。
マリオチップは、マリオチップが次にＲＯＭをアクセス
する必要があるときに、再びＲＯＭのマリオオーナーモ
ードがセットされるまで自動的に待機状態となるであろ
う。もしマリオチップが内部キャッシュＲＡＭから実行
状態となるならば、このことはまったく必要とされな
い。
ップをＲＯＭのマリオオーナーモードにセットすると
き、ＣＰＵ２２は自発的にＲＯＭをアクセスすることを
停止する必要がある。ＣＰＵ２２が幾つかの理由でＲＯ
Ｍにアクセスする必要があるときはいつでも、ＣＰＵ２
２は単にＲＯＭのマリオオーナーモードをオフにする。
マリオチップは、マリオチップが次にＲＯＭをアクセス
する必要があるときに、再びＲＯＭのマリオオーナーモ
ードがセットされるまで自動的に待機状態となるであろ
う。もしマリオチップが内部キャッシュＲＡＭから実行
状態となるならば、このことはまったく必要とされな
い。
【０１２５】もしマリオチップがＲＯＭのためのマリオ
オーナーモードに設定されているならば、ＣＰＵ２２の
ゲームプログラムはＲＯＭ１０から全くデータを読み出
すことを試みないということが重要である。例えば垂直
ブランキングのために、任意の割り込みが生じたとき
に、その割り込みはＮＭＩ(Non Maskable Interrupt:最
優先割り込み)を生じさせ、次いで、ＣＰＵ２２は自動
的にＲＯＭからのその割り込みのベクトルをフェッチし
ようと試みる。このことは、所望されない。なぜなら
ば、ＣＰＵ２２がＲＯＭから離れた後、割り込みが生
じ、ＣＰＵ２２が任意の方法でＲＯＭからデータをフェ
ッチすることを、ＣＰＵ２２がマリオチップに明確に知
らせるためである。この状態において、すなわちマリオ
のオーナーモードにセットされたＣＰＵ２２からのＲＯ
Ｍのアクセスは、マリオチップに対して、このことが割
り込みのベクトル要求であったように動作させる。
オーナーモードに設定されているならば、ＣＰＵ２２の
ゲームプログラムはＲＯＭ１０から全くデータを読み出
すことを試みないということが重要である。例えば垂直
ブランキングのために、任意の割り込みが生じたとき
に、その割り込みはＮＭＩ(Non Maskable Interrupt:最
優先割り込み)を生じさせ、次いで、ＣＰＵ２２は自動
的にＲＯＭからのその割り込みのベクトルをフェッチし
ようと試みる。このことは、所望されない。なぜなら
ば、ＣＰＵ２２がＲＯＭから離れた後、割り込みが生
じ、ＣＰＵ２２が任意の方法でＲＯＭからデータをフェ
ッチすることを、ＣＰＵ２２がマリオチップに明確に知
らせるためである。この状態において、すなわちマリオ
のオーナーモードにセットされたＣＰＵ２２からのＲＯ
Ｍのアクセスは、マリオチップに対して、このことが割
り込みのベクトル要求であったように動作させる。
【０１２６】ＲＯＭのマリオオーナーモードにおける割
り込みベクトルのフェッチ処理中において、マリオチッ
プは当該割り込みベクトルをスーパーＮＥＳの内部ワー
キングＲＡＭ３２におけるスタックエリアの最下部に移
動させるであろう。例えば、もし通常の割り込みベクト
ルが＄００：ＦＦＥＣであったならば、そのときロケー
ション＄００：０１０Ｃへのジャンプ（ＪＵＭＰ）を生
じさせる。同様に、ロケーション＄００：ＦＦＥＸから
のすべての複数の割り込みベクトルはＣＰＵ２２に対し
て、＄００：０１０Ｘにおけるそれらの対応するロケー
ションへのジャンプ（ＪＵＭＰ）を生じさせる。この技
術は、ＣＰＵ２２がＲＯＭ１０にアクセスするようにな
るときに、ＣＰＵ２２がＲＯＭ１０にアクセスすること
を回避させ、次いで、その代わりに、割り込みベクトル
をボード上のスーパーＮＥＳのＲＡＭ３２に転送させ
る。なお、ＲＡＭをベースとする複数の割り込みベクト
ルは、割り込みのハンドラーに対するジャンプ又は分岐
を含む必要があり、すなわち、実際のコードを、ベクト
ルアドレスが存在するところに常駐させる必要がある。
マリオチップはマリオのオーナーモードのＲＯＭに存在
しないとき、普通のＲＯＭの割り込みベクトルが使用中
であり、それ故、これらのロケーションにおいて指し示
された同一のアドレスを、ＲＡＭをベースとする割り込
みベクトルと同一の場所に行かせることを保持させるこ
とが得策である。
り込みベクトルのフェッチ処理中において、マリオチッ
プは当該割り込みベクトルをスーパーＮＥＳの内部ワー
キングＲＡＭ３２におけるスタックエリアの最下部に移
動させるであろう。例えば、もし通常の割り込みベクト
ルが＄００：ＦＦＥＣであったならば、そのときロケー
ション＄００：０１０Ｃへのジャンプ（ＪＵＭＰ）を生
じさせる。同様に、ロケーション＄００：ＦＦＥＸから
のすべての複数の割り込みベクトルはＣＰＵ２２に対し
て、＄００：０１０Ｘにおけるそれらの対応するロケー
ションへのジャンプ（ＪＵＭＰ）を生じさせる。この技
術は、ＣＰＵ２２がＲＯＭ１０にアクセスするようにな
るときに、ＣＰＵ２２がＲＯＭ１０にアクセスすること
を回避させ、次いで、その代わりに、割り込みベクトル
をボード上のスーパーＮＥＳのＲＡＭ３２に転送させ
る。なお、ＲＡＭをベースとする複数の割り込みベクト
ルは、割り込みのハンドラーに対するジャンプ又は分岐
を含む必要があり、すなわち、実際のコードを、ベクト
ルアドレスが存在するところに常駐させる必要がある。
マリオチップはマリオのオーナーモードのＲＯＭに存在
しないとき、普通のＲＯＭの割り込みベクトルが使用中
であり、それ故、これらのロケーションにおいて指し示
された同一のアドレスを、ＲＡＭをベースとする割り込
みベクトルと同一の場所に行かせることを保持させるこ
とが得策である。
【０１２７】命令セット
マリオチップの命令セットは、高速のグラフィックスと
他の処理アルゴリズムをプログラムするための十分な手
段を提供する。ある命令の簡単な記述の後に、種々の命
令によって用いられるある複数のレジスタの記述が続い
て、以下に示される。当該命令セットにおける命令の詳
細なリストがまた提供される。
他の処理アルゴリズムをプログラムするための十分な手
段を提供する。ある命令の簡単な記述の後に、種々の命
令によって用いられるある複数のレジスタの記述が続い
て、以下に示される。当該命令セットにおける命令の詳
細なリストがまた提供される。
【０１２８】複数の命令は、８ビットの命令であり、典
型的には１クロックのサイクルで実行される。しかしな
がら、複数の命令を、８ビットのプリフィックス命令に
よって変形することができる。マリオチップの命令セッ
トは、プログラマーに対して任意の命令の前にデスティ
ネーションレジスタと両方のソースレジスタとを示すこ
とを可能にするユニークなレジスタオーバーライドシス
テムを含む。そのような“プリフィックス”が付けられ
たオーバーライドを用いることなしに、複数の命令はア
キュムレータ上でのみ動作するであろう。従って、命令
セットは、無数の組み合わせを有する可変長の命令セッ
トである。１サイクルで動作する１バイト長の幾つかの
基本命令が提供される。プリフィックスが付けられた命
令を提供することによって、プログラマーは命令の能力
を拡大することができる。ある１つの命令は、プログラ
マーの要望に依存して８ビット、１６ビット又は２４ビ
ットであることが可能である。
型的には１クロックのサイクルで実行される。しかしな
がら、複数の命令を、８ビットのプリフィックス命令に
よって変形することができる。マリオチップの命令セッ
トは、プログラマーに対して任意の命令の前にデスティ
ネーションレジスタと両方のソースレジスタとを示すこ
とを可能にするユニークなレジスタオーバーライドシス
テムを含む。そのような“プリフィックス”が付けられ
たオーバーライドを用いることなしに、複数の命令はア
キュムレータ上でのみ動作するであろう。従って、命令
セットは、無数の組み合わせを有する可変長の命令セッ
トである。１サイクルで動作する１バイト長の幾つかの
基本命令が提供される。プリフィックスが付けられた命
令を提供することによって、プログラマーは命令の能力
を拡大することができる。ある１つの命令は、プログラ
マーの要望に依存して８ビット、１６ビット又は２４ビ
ットであることが可能である。
【０１２９】マリオプロセッサは、高速であってボード
上のキャッシュＲＡＭプログラムの実行と、メモリに対
する、遅延され／バッファされたＩ／Ｏ処理を初期化す
るための複数の命令を利用する。グラフィックスの処理
は、上述の画素プロットのハードウエアを用いて処理を
初期化する１サイクルの画素プロットコマンドを使用す
ることによって十分に可能となる。
上のキャッシュＲＡＭプログラムの実行と、メモリに対
する、遅延され／バッファされたＩ／Ｏ処理を初期化す
るための複数の命令を利用する。グラフィックスの処理
は、上述の画素プロットのハードウエアを用いて処理を
初期化する１サイクルの画素プロットコマンドを使用す
ることによって十分に可能となる。
【０１３０】マリオの命令セットを識別する前に、複数
の命令を実行するときにプロセッサによってセットされ
又はアクセスされた種々のメモリがマッピングされたレ
ジスタについて以下に述べる。まず最初に、ステータス
フラグレジスタが識別される。ステータスレジスタは１
６ビットのレジスタであり、当該レジスタにおいて１６
ビットの各々のビットに関連するフラグが以下のように
識別される。
の命令を実行するときにプロセッサによってセットされ
又はアクセスされた種々のメモリがマッピングされたレ
ジスタについて以下に述べる。まず最初に、ステータス
フラグレジスタが識別される。ステータスレジスタは１
６ビットのレジスタであり、当該レジスタにおいて１６
ビットの各々のビットに関連するフラグが以下のように
識別される。
【０１３１】
【表３】
ステータスフラグレジスタ １６ビット
ビット フラグ フラグの内容
─────────────────────────────────
０ − 予備
１ ｚ ゼロフラグ
２ ｃ キャリーフラグ
３ ｓ 符号フラグ
４ ｖ オーバーフローフラグ
（［ビット１４から１５へのデータ］
ＸＯＲ［ビット１５からキャリーへのデータ］）
５ ｇ ＧＯフラグ：１ マリオチップの実行中
０ 停止中
６ ｒ （Ｒ１４）進行中であるＲＯＭのバイトのフェッチ
７ − 予備
【０１３２】“ＧＯ”フラグ（ビット５）は、マリオチ
ップが実行中であることを示す“１”の状態と、マリオ
チップが停止された状態（その結果スーパーＮＥＳに連
動して割り込み信号の発生をもたらす。）を示す“０”
状態とにセットされるフラグである。このフラグビット
は、スーパーＮＥＳプロセッサによってチェックされ
る。ビット６は、ＲＯＭのバイトフェッチが現在進行中
であることを示すためにセットされる。以下にリストの
形式で示すＧＥＴバイト命令は、データのフェッチが完
了したことを示すこのフラグがクリアされるまで実行す
ることができない。ステータスレジスタのこれらの最下
位ビットを、マリオチッププロセッサ又はホストＣＰＵ
のいずれかによって、残っている８ビットとは独立に、
もしくはそれと組み合わせて読み出すようにしてもよ
い。ステータスフラグレジスタの最上位ビットは、予め
決められたプリフィックス命令によってセットされ、命
令のインタープリテーションの種々のモードを定義す
る。
ップが実行中であることを示す“１”の状態と、マリオ
チップが停止された状態（その結果スーパーＮＥＳに連
動して割り込み信号の発生をもたらす。）を示す“０”
状態とにセットされるフラグである。このフラグビット
は、スーパーＮＥＳプロセッサによってチェックされ
る。ビット６は、ＲＯＭのバイトフェッチが現在進行中
であることを示すためにセットされる。以下にリストの
形式で示すＧＥＴバイト命令は、データのフェッチが完
了したことを示すこのフラグがクリアされるまで実行す
ることができない。ステータスレジスタのこれらの最下
位ビットを、マリオチッププロセッサ又はホストＣＰＵ
のいずれかによって、残っている８ビットとは独立に、
もしくはそれと組み合わせて読み出すようにしてもよ
い。ステータスフラグレジスタの最上位ビットは、予め
決められたプリフィックス命令によってセットされ、命
令のインタープリテーションの種々のモードを定義す
る。
【０１３３】
【表４】
ビット モード モードの内容
───────────────────────────────────
８ ａｌｔ１ 変更（ＡＤＤ→ＡＤＣ，ＳＵＢ→ＳＢＣなど．．．）
９ ａｌｔ２ 変更（ＡＤＤ→ＡＤＣ＃，ＳＵＢ→ＳＵＢ＃など．．．）
１０ ｉ１ イミディエイトバイトがロー
（ｉｈの前に処理完了（ｄｏｎｅ））
１１ ｉｈ イミディエイトバイトがハイ
（ｈｉがレディとなるまでバッファされたローバイト）
１２ ｂ ＳＲｅｇとＤＲｅｇの両方のセット
ＷＩＴＨによってセットされる
１３ − 予備
１４ − 予備
１５ ｉｒｑ 割り込みフラグ
【０１３４】前記で識別されたＡＬＴ１モードにおい
て、ＡＤＤ（加算）命令はＡＤＤ ＷＩＴＨ ＣＡＲＲ
Ｙ（キャリー付き加算命令）としてインタープリテーシ
ョン（解釈）され、ＳＵＢＴＲＡＣＴ（減算）命令はＳ
ＵＢＴＲＡＣＴ ＷＩＴＨ ＣＡＲＲＹ（キャリー付き
減算命令）としてインタープリテーションされるであろ
う。命令ＡＬＴ１はこのモードを初期化する。
て、ＡＤＤ（加算）命令はＡＤＤ ＷＩＴＨ ＣＡＲＲ
Ｙ（キャリー付き加算命令）としてインタープリテーシ
ョン（解釈）され、ＳＵＢＴＲＡＣＴ（減算）命令はＳ
ＵＢＴＲＡＣＴ ＷＩＴＨ ＣＡＲＲＹ（キャリー付き
減算命令）としてインタープリテーションされるであろ
う。命令ＡＬＴ１はこのモードを初期化する。
【０１３５】ＡＬＴ２命令はＡＤＤ命令からＡＤＤ Ｗ
ＩＴＨ ＩＭＭＥＤＩＡＴＥ ＤＡＴＡへのインタープ
リテーションを変形し、ＳＵＢＴＲＡＣＴ命令からＳＵ
ＢＴＲＡＣＴ ＩＭＭＥＤＩＡＴＥ ＤＡＴＡへのイン
タープリテーションを変形する。“イミディエイト”デ
ータは当該命令にすぐに続くバイトにおいて示される。
なお、命令ＡＬＴ３はビット８及び９の両方をロジック
“１”レベルにセットするであろう。ビット１０及び１
１を、イミディエイトデータがイミディエイトのハイの
バイトか又はイミディエイトのローのバイトであるかに
依存してセットされる。ステータスレジスタのビット１
２は“ｂ”モードを定義し、ここで、ソースレジスタと
デスティネーションレジスタの両方がプリフィックス命
令“ＷＩＴＨ”の使用によってセットされる。ステータ
スレジスタのビット１５は、マリオチップの実行が停止
された後にセットされるマリオ割り込み信号を格納す
る。
ＩＴＨ ＩＭＭＥＤＩＡＴＥ ＤＡＴＡへのインタープ
リテーションを変形し、ＳＵＢＴＲＡＣＴ命令からＳＵ
ＢＴＲＡＣＴ ＩＭＭＥＤＩＡＴＥ ＤＡＴＡへのイン
タープリテーションを変形する。“イミディエイト”デ
ータは当該命令にすぐに続くバイトにおいて示される。
なお、命令ＡＬＴ３はビット８及び９の両方をロジック
“１”レベルにセットするであろう。ビット１０及び１
１を、イミディエイトデータがイミディエイトのハイの
バイトか又はイミディエイトのローのバイトであるかに
依存してセットされる。ステータスレジスタのビット１
２は“ｂ”モードを定義し、ここで、ソースレジスタと
デスティネーションレジスタの両方がプリフィックス命
令“ＷＩＴＨ”の使用によってセットされる。ステータ
スレジスタのビット１５は、マリオチップの実行が停止
された後にセットされるマリオ割り込み信号を格納す
る。
【０１３６】マリオチップは上述されたステータスレジ
スタに加えて多くのレジスタを備える。上述のように、
マリオチップは、図４及び図５においてレジスタブロッ
ク７６の議論において示したように、１６ビットの幅を
有する１６個のレジスタを備える。これらのレジスタの
ほとんどは一般の目的のレジスタ（ジェネラルレジス
タ）であり、これらをデータ又はアドレスの記憶のため
に用いることができる。しかしながら、上述したよう
に、レジスタＲ１５は常時プログラムカウンタとして利
用される。典型的には、複数のレジスタは二つの目的で
設けられ、ホストＣＰＵとの通信のためと、実行プログ
ラムを制御するために用いられる。さらに、他のレジス
タはマリオチップにおいて利用され、そのマリオチップ
の機能を以下の表５及び表６に示す。
スタに加えて多くのレジスタを備える。上述のように、
マリオチップは、図４及び図５においてレジスタブロッ
ク７６の議論において示したように、１６ビットの幅を
有する１６個のレジスタを備える。これらのレジスタの
ほとんどは一般の目的のレジスタ（ジェネラルレジス
タ）であり、これらをデータ又はアドレスの記憶のため
に用いることができる。しかしながら、上述したよう
に、レジスタＲ１５は常時プログラムカウンタとして利
用される。典型的には、複数のレジスタは二つの目的で
設けられ、ホストＣＰＵとの通信のためと、実行プログ
ラムを制御するために用いられる。さらに、他のレジス
タはマリオチップにおいて利用され、そのマリオチップ
の機能を以下の表５及び表６に示す。
【０１３７】
【表５】
レジスタ 特別な機能
───────────────────────────────────
ｒ０ デフォルトのＤＲｅｇ及びＳＲｅｇ
ｒ１ ＰＬＯＴ（プロット）命令のためのＸ座標
ｒ２ ＰＬＯＴ（プロット）命令のためのＹ座標
ｒ３ なし
ｒ４ ＬＭＵＬＴ命令の演算結果のローワード
ｒ５ なし
ｒ６ ＦＲＭＵＬＴ命令及びＬＭＵＬＴ命令のためのワード乗算器
ｒ７ ＭＥＲＧＥ（マージ）命令のためのソース１
ｒ８ ＭＥＲＧＥ（マージ）命令のためのソース２
ｒ９ なし
ｒ１０ なし
ｒ１１ サブルーチンコールのためのリンクレジスタ
ｒ１２ ＬＯＯＰ（ループ）命令のための計数
ｒ１３ 分岐すべきＬＯＯＰ命令のためのアドレス
ｒ１４ 変形されたときに、ＲＯＭアドレスはＲＯＭから１バイトのデータを
読み出しを開始するＲＯＭアドレス
ｒ１５ プログラムカウンタ
【０１３８】
【表６】
＜その他のレジスタ＞
８ビット ＰＣＢＡＮＫ プログラムコードバンクレジスタ
８ビット ＲＯＭＢＡＮＫ プログラムデータＲＯＭバンクレジスタ
６４ｋバンク
８ビット ＲＡＭＢＡＮＫ プログラムデータＲＡＭバンクレジスタ
６４ｋバンク
１６ビット ＳＣＢ スクリーンベース
８ビット ＮＢＰ ビット平面の数
８ビット ＳＣＳ スクリーンのコラムの大きさの選択：
２５６，３２０，５１２，６４０，１０２４，１２８０
（２，４及び８ビット平面における
１６及び２０文字分の高さのスクリーン）
【０１３９】マリオチップはまた、カラーモードＣＭＯ
ＤＥレジスタを備える。このレジスタにおけるビットの
うちの４ビットは、以下に記述する特別な効果を生成す
るために、好ましい実施の形態において用いられる。Ｃ
ＭＯＤＥレジスタのビットをセットすることによって生
成される効果は、１６色又は２５６色のカラーレゾレー
ションンモードが、以下の例において示されるようにセ
ットされたか否かに基づいて変化する。
ＤＥレジスタを備える。このレジスタにおけるビットの
うちの４ビットは、以下に記述する特別な効果を生成す
るために、好ましい実施の形態において用いられる。Ｃ
ＭＯＤＥレジスタのビットをセットすることによって生
成される効果は、１６色又は２５６色のカラーレゾレー
ションンモードが、以下の例において示されるようにセ
ットされたか否かに基づいて変化する。
【０１４０】ＣＭＯＤＥレジスタモードのビットは次の
通りである。
通りである。
【表７】ＣＭＯＤＥ ビット０
カラー０ビット（ＮＯＴトランスペアレントビット）を
プロットする。 １６色のカラーモードにおいて：もしビット０＝１であ
りかつ選択されたカラーニブル＝０であるならば、プロ
ットを行わない。 ２５６色のカラーモードであってビット３＝０であると
きに：もしビット０＝１でありカラーバイト＝０である
ならば、プロットしない。 ２５６色のカラーモードであってビット３＝１であると
きに：もしビット０＝１でありカラーのローのニブルバ
イト＝０であるならば、プロットしない。 （注）トランスペアレンシーＯＮ＝０ トランスペアレンシーＯＦＦ＝１ ただ単にトランスペアレンシーＯＦＦのための使用は
（スクリーンをクリアするために用いられる）０をある
領域に満たすことである。 ＣＭＯＤＥ ビット１ ディザ処理ビット １６色のカラーモードにおいてディザ処理を行うこと。
（ハイ／ローのニブルは２色を与える。） もし（ｘｐｏｓ ＸＯＲ ｙｐｏｓ ＡＮＤ １）＝０
であるならば、ローのニブルが選択される。もし（ｘｐ
ｏｓ ＸＯＲ ｙｐｏｓ ＡＮＤ １）＝１であるなら
ば、ハイのニブルが選択される。もしトランスペアレン
シーがオンであり、選択されたカラーニブルがゼロであ
るならば、このときプロットしない。２５６色のカラー
モードにおけるディザ処理は全く効果を有しない。 ＣＭＯＤＥ ビット２ ハイのニブルのカラービット ＣＭＯＤＥ ビット３がセットされたときに１６色のカ
ラーモード又は２５６色のカラーモードにおいて、この
ビットがセットされたとき、ＣＯＬＯＵＲコマンドは、
カラーレジスタのローのニブルを、ソースバイトのハイ
のニブルにセットする。（格納される１６色のスプライ
トを、もう１つのタイプのスプライトのハイのニブルと
してアンパックするため、すなわち境界調整をしないで
割り付けを行うために用いられる。） もしカラーレジスタのローのニブルがゼロであるなら
ば、トランスペアレンシーがオンであるときプロットし
ない。 ＣＭＯＤＥ ビット３ 複雑なビット ２５６色のカラーモードのみにおいて、このビットがセ
ットされたとき、カラーのハイのニブルがロックされ、
ＣＯＬＯＵＲコマンドがただ単にローのニブルを変更す
る。トランスペアレンシーはローのニブルのみから計算
される。通常の２５６色のカラーモードにおいて、もし
トランスペアレンシーがオンであるならばトランスペア
レンシーがすべてのビットから計算される。 ;16 colour mode example ibt r0,$C0 colour ;set colour $C0 ibt r0,%0000 ;set 0 cmode ibt r0,$97 colour plot ;plots colour $7 ibt r0,$30 colour plot ;no plot, as colour is $0 ;(transparency on and lo nibble=0) ibt r0,%0001 ;set bit 1 cmode ibt r0,$40 colour plot ;plots colour $0 ;(transparency off) stop ;16 colour mode, bit 2 set example ibt r0,$C0 colour ;set colour $C0 ;256 colour mode, bit 3 set example ibt r0,$C0 colour ;set colour $C0 ibt r0,%1000 ;set bit 3 cmode ibt r0,$47 colour plot ;plots colour $C7 ibt r0,$50 colour plot ;no plot, as colour is $C0 ;(transparency on and lo nibble=0) ibt r0,%1001 ;set bit 3 and bit 1 cmode ibt r0,$60 colour plot ;plots colour $C0 ;(transparency off) stop ;256 colour mode, bit 3 and bit 2 set example ibt r0,$C0 colour ;set colour $C0 ibt r0,%1100 ;set bit 3 and bit 2 cmode ibt r0,$74 colour plot ;plots colour $C7 ibt r0,$03 colour plot ;no plot, as colour is $C0 ;(transparency on and lo nibble=0) ibt r0,%1101 ;set bit 3, bit 2 and bit 1 cmode ibt r0,$08 colour plot ;plots colour $C0 ;(transparency off) stop
プロットする。 １６色のカラーモードにおいて：もしビット０＝１であ
りかつ選択されたカラーニブル＝０であるならば、プロ
ットを行わない。 ２５６色のカラーモードであってビット３＝０であると
きに：もしビット０＝１でありカラーバイト＝０である
ならば、プロットしない。 ２５６色のカラーモードであってビット３＝１であると
きに：もしビット０＝１でありカラーのローのニブルバ
イト＝０であるならば、プロットしない。 （注）トランスペアレンシーＯＮ＝０ トランスペアレンシーＯＦＦ＝１ ただ単にトランスペアレンシーＯＦＦのための使用は
（スクリーンをクリアするために用いられる）０をある
領域に満たすことである。 ＣＭＯＤＥ ビット１ ディザ処理ビット １６色のカラーモードにおいてディザ処理を行うこと。
（ハイ／ローのニブルは２色を与える。） もし（ｘｐｏｓ ＸＯＲ ｙｐｏｓ ＡＮＤ １）＝０
であるならば、ローのニブルが選択される。もし（ｘｐ
ｏｓ ＸＯＲ ｙｐｏｓ ＡＮＤ １）＝１であるなら
ば、ハイのニブルが選択される。もしトランスペアレン
シーがオンであり、選択されたカラーニブルがゼロであ
るならば、このときプロットしない。２５６色のカラー
モードにおけるディザ処理は全く効果を有しない。 ＣＭＯＤＥ ビット２ ハイのニブルのカラービット ＣＭＯＤＥ ビット３がセットされたときに１６色のカ
ラーモード又は２５６色のカラーモードにおいて、この
ビットがセットされたとき、ＣＯＬＯＵＲコマンドは、
カラーレジスタのローのニブルを、ソースバイトのハイ
のニブルにセットする。（格納される１６色のスプライ
トを、もう１つのタイプのスプライトのハイのニブルと
してアンパックするため、すなわち境界調整をしないで
割り付けを行うために用いられる。） もしカラーレジスタのローのニブルがゼロであるなら
ば、トランスペアレンシーがオンであるときプロットし
ない。 ＣＭＯＤＥ ビット３ 複雑なビット ２５６色のカラーモードのみにおいて、このビットがセ
ットされたとき、カラーのハイのニブルがロックされ、
ＣＯＬＯＵＲコマンドがただ単にローのニブルを変更す
る。トランスペアレンシーはローのニブルのみから計算
される。通常の２５６色のカラーモードにおいて、もし
トランスペアレンシーがオンであるならばトランスペア
レンシーがすべてのビットから計算される。 ;16 colour mode example ibt r0,$C0 colour ;set colour $C0 ibt r0,%0000 ;set 0 cmode ibt r0,$97 colour plot ;plots colour $7 ibt r0,$30 colour plot ;no plot, as colour is $0 ;(transparency on and lo nibble=0) ibt r0,%0001 ;set bit 1 cmode ibt r0,$40 colour plot ;plots colour $0 ;(transparency off) stop ;16 colour mode, bit 2 set example ibt r0,$C0 colour ;set colour $C0 ;256 colour mode, bit 3 set example ibt r0,$C0 colour ;set colour $C0 ibt r0,%1000 ;set bit 3 cmode ibt r0,$47 colour plot ;plots colour $C7 ibt r0,$50 colour plot ;no plot, as colour is $C0 ;(transparency on and lo nibble=0) ibt r0,%1001 ;set bit 3 and bit 1 cmode ibt r0,$60 colour plot ;plots colour $C0 ;(transparency off) stop ;256 colour mode, bit 3 and bit 2 set example ibt r0,$C0 colour ;set colour $C0 ibt r0,%1100 ;set bit 3 and bit 2 cmode ibt r0,$74 colour plot ;plots colour $C7 ibt r0,$03 colour plot ;no plot, as colour is $C0 ;(transparency on and lo nibble=0) ibt r0,%1101 ;set bit 3, bit 2 and bit 1 cmode ibt r0,$08 colour plot ;plots colour $C0 ;(transparency off) stop
【０１４１】多くのマリオチップのレジスタは関連する
特別な機能を有する。前記の表において示したように、
もし示していないときには、当該システムは、レジスタ
Ｒ０をある特別な命令によって要求されるデスティネー
ションレジスタ又はソースレジスタとしてデフォルトす
る。レジスタＲ０はまたＡＬＵアキュムレータとして利
用される。前記で示された乗算命令は、３２ビットの演
算結果を戻す。最下位１６ビットはＲ４内のレジスタに
格納される。レジスタＲ６は分数の符号を有する乗算命
令（ＦＲＭＵＬＴ）と長い乗算命令（ＬＭＵＬＴ）とと
もに用いられる。
特別な機能を有する。前記の表において示したように、
もし示していないときには、当該システムは、レジスタ
Ｒ０をある特別な命令によって要求されるデスティネー
ションレジスタ又はソースレジスタとしてデフォルトす
る。レジスタＲ０はまたＡＬＵアキュムレータとして利
用される。前記で示された乗算命令は、３２ビットの演
算結果を戻す。最下位１６ビットはＲ４内のレジスタに
格納される。レジスタＲ６は分数の符号を有する乗算命
令（ＦＲＭＵＬＴ）と長い乗算命令（ＬＭＵＬＴ）とと
もに用いられる。
【０１４２】レジスタＲ７及びＲ８はＭＥＲＧＥ（マー
ジ）命令を実行するときに利用される。当該命令は２個
の予め決められたレジスタ（すなわちレジスタＲ７，Ｒ
８）を用いて、それらをともにマージしてスプライトの
座標データを形成する。そのような座標データは、予め
決められたスプライトをマッピングするためのＲＯＭテ
ーブルを予め決められたポリゴンにアドレス割り当てす
るときに利用される。この命令は、２個のレジスタの各
部分を組み合わせて、あるポリゴン上にマッピングされ
たある１つのスプライト内に含まれる画素である次の画
素のための色のアドレスを定義することによって、テキ
スチャのマッピング処理を十分に実行するための助けと
なる。
ジ）命令を実行するときに利用される。当該命令は２個
の予め決められたレジスタ（すなわちレジスタＲ７，Ｒ
８）を用いて、それらをともにマージしてスプライトの
座標データを形成する。そのような座標データは、予め
決められたスプライトをマッピングするためのＲＯＭテ
ーブルを予め決められたポリゴンにアドレス割り当てす
るときに利用される。この命令は、２個のレジスタの各
部分を組み合わせて、あるポリゴン上にマッピングされ
たある１つのスプライト内に含まれる画素である次の画
素のための色のアドレスを定義することによって、テキ
スチャのマッピング処理を十分に実行するための助けと
なる。
【０１４３】Ｒ１１からＲ１３までのレジスタがサブル
ーチンの実行を制御するために用いられる。レジスタＲ
１１はサブルーチンの読み出しのためのリンクレジスタ
として用いられ、プログラムカウンタの内容に１を加算
したデータを格納する。レジスタＲ１１の内容は、ある
ループの処理が完了した後にアクセスされる必要がある
アドレスを定義する。レジスタＲ１２は当該ループ処理
を実行すべき回数を定義する計数値を格納するために用
いられる。当該ループ処理のアドレスはレジスタＲ１３
に格納される。
ーチンの実行を制御するために用いられる。レジスタＲ
１１はサブルーチンの読み出しのためのリンクレジスタ
として用いられ、プログラムカウンタの内容に１を加算
したデータを格納する。レジスタＲ１１の内容は、ある
ループの処理が完了した後にアクセスされる必要がある
アドレスを定義する。レジスタＲ１２は当該ループ処理
を実行すべき回数を定義する計数値を格納するために用
いられる。当該ループ処理のアドレスはレジスタＲ１３
に格納される。
【０１４４】前記で示したように、レジスタＲ１４の内
容が変更されたときはいつでも、ある１バイトのデータ
がＲＯＭ１０からレジスタＲ１４に格納されたアドレス
に読み出される。このような方法で、遅延され又はバッ
ファされたＲＥＡＤ（読み出し）動作が、以下に識別さ
れたＧＥＴバイト命令とともに実行される。
容が変更されたときはいつでも、ある１バイトのデータ
がＲＯＭ１０からレジスタＲ１４に格納されたアドレス
に読み出される。このような方法で、遅延され又はバッ
ファされたＲＥＡＤ（読み出し）動作が、以下に識別さ
れたＧＥＴバイト命令とともに実行される。
【０１４５】前記の表における“その他のレジスタ”に
戻り、そこから当該プログラムが実行中のロケーション
であるプログラムＲＯＭのロケーションが２４ビットの
アドレスを用いてアドレス割り当てされる。このアドレ
スの最下位１６ビットはプログラムカウンタにおいて見
つけられる。プログラムバンクを定義する最上位ビット
はプログラムコードバンク（ＰＣバンク）レジスタに格
納される。
戻り、そこから当該プログラムが実行中のロケーション
であるプログラムＲＯＭのロケーションが２４ビットの
アドレスを用いてアドレス割り当てされる。このアドレ
スの最下位１６ビットはプログラムカウンタにおいて見
つけられる。プログラムバンクを定義する最上位ビット
はプログラムコードバンク（ＰＣバンク）レジスタに格
納される。
【０１４６】ＲＯＭバンクレジスタ（ＲＯＭＢＡＮＫ）
は、マリオチッププロセッサがＲＯＭ１０に格納された
プログラムデータをアドレス割り当てすることを許可す
るための最上位ビットを格納し、レジスタＲ１４に格納
された１６ビットのＲＯＭアドレスに付加される。同様
に、ＲＡＭバンクレジスタ（ＲＡＭＢＡＮＫ）は、マリ
オチッププロセッサがＲＡＭにおけるプログラムデータ
をアクセスすることを許可するためのより高いオーダー
のアドレスビットを格納する。当該ＲＡＭ及びＲＯＭバ
ンクレジスタの内容は、マリオプロセッサのアドレス割
り当ての範囲を有効的に拡張するための、マリオチップ
ＲＯＭ及びＲＡＭアクセス命令と関連づけられて用いら
れる。
は、マリオチッププロセッサがＲＯＭ１０に格納された
プログラムデータをアドレス割り当てすることを許可す
るための最上位ビットを格納し、レジスタＲ１４に格納
された１６ビットのＲＯＭアドレスに付加される。同様
に、ＲＡＭバンクレジスタ（ＲＡＭＢＡＮＫ）は、マリ
オチッププロセッサがＲＡＭにおけるプログラムデータ
をアクセスすることを許可するためのより高いオーダー
のアドレスビットを格納する。当該ＲＡＭ及びＲＯＭバ
ンクレジスタの内容は、マリオプロセッサのアドレス割
り当ての範囲を有効的に拡張するための、マリオチップ
ＲＯＭ及びＲＡＭアクセス命令と関連づけられて用いら
れる。
【０１４７】スクリーンベースレジスタ（ＳＣＢ）は、
生成中であって回転され、拡大又は縮小された複数のス
プライト又は複数の目標物の仮想的なビットマップのア
ドレスを格納するために用いられる。ＰＬＯＴ（プロッ
ト）画素命令が実行されるとき、スクリーンベースレジ
スタＳＣＢは、アクセスされかつ情報が書き込まれるＲ
ＡＭにおけるアドレスを格納する。
生成中であって回転され、拡大又は縮小された複数のス
プライト又は複数の目標物の仮想的なビットマップのア
ドレスを格納するために用いられる。ＰＬＯＴ（プロッ
ト）画素命令が実行されるとき、スクリーンベースレジ
スタＳＣＢは、アクセスされかつ情報が書き込まれるＲ
ＡＭにおけるアドレスを格納する。
【０１４８】レジスタＮＢＰは、使用中であるビット平
面の数を格納するために利用される。典型的には、その
レジスタＮＢＰは２、４、又は８ビット平面の使用のい
ずれかを示す。さらに、スクリーンコラムサイズレジス
タＳＣＳは、それの中のコラム内に含まれる文字数に関
する仮想的なビットマップについての情報を明確に示す
ために利用される。
面の数を格納するために利用される。典型的には、その
レジスタＮＢＰは２、４、又は８ビット平面の使用のい
ずれかを示す。さらに、スクリーンコラムサイズレジス
タＳＣＳは、それの中のコラム内に含まれる文字数に関
する仮想的なビットマップについての情報を明確に示す
ために利用される。
【０１４９】当該命令のニーモニックと、それに関連し
た命令を復号化するときに実行される関連する機能とを
示すマリオチップの命令セットが以下にリストとして示
される。まず始めに、自己の説明とは信じられないある
関連する命令のある複数の命令に対する簡単なコメント
が以下に示される。
た命令を復号化するときに実行される関連する機能とを
示すマリオチップの命令セットが以下にリストとして示
される。まず始めに、自己の説明とは信じられないある
関連する命令のある複数の命令に対する簡単なコメント
が以下に示される。
【０１５０】マリオチップがその動作を終了したときＳ
ＴＯＰ（停止）命令が実行され、“ＧＯ”フラグをゼロ
にセットするように動作し、また任意の割り込み信号を
ホストＣＰＵに発生する。
ＴＯＰ（停止）命令が実行され、“ＧＯ”フラグをゼロ
にセットするように動作し、また任意の割り込み信号を
ホストＣＰＵに発生する。
【０１５１】ＣＡＣＨＥ（キャッシュ）命令は、マリオ
チップのキャッシュＲＡＭに複製されかつそこから実行
すべきプログラムＲＯＭの部分を定義するように動作す
る。ＣＡＣＨＥ命令が実行されたとき、プログラムカウ
ンタの内容はキャッシュベースレジスタにロードされ、
後述する複数のキャッシュタグがリセットされる。
チップのキャッシュＲＡＭに複製されかつそこから実行
すべきプログラムＲＯＭの部分を定義するように動作す
る。ＣＡＣＨＥ命令が実行されたとき、プログラムカウ
ンタの内容はキャッシュベースレジスタにロードされ、
後述する複数のキャッシュタグがリセットされる。
【０１５２】マリオチップは、分岐に続く命令が以下の
表に示されるように実行される一連の遅延された分岐命
令を含む。分岐処理が生じる分岐先のアドレスはプログ
ラムカウンタの内容と相対的に割り当てられる。命令セ
ットは、以下に示す表で概説する条件に基づく、広いバ
ラエティの遅延された分岐処理を含む。
表に示されるように実行される一連の遅延された分岐命
令を含む。分岐処理が生じる分岐先のアドレスはプログ
ラムカウンタの内容と相対的に割り当てられる。命令セ
ットは、以下に示す表で概説する条件に基づく、広いバ
ラエティの遅延された分岐処理を含む。
【０１５３】マリオチップは例えばｔｏ（〜へ）／ｗｉ
ｔｈ（〜とともに）／ｆｒｏｍ（〜から）などの、多く
の“プリフィックス”命令を含む。これらのプリフィッ
クス命令は、連続する命令のためのデータの分配という
意味を示す。例えば、“ＴＯ”プリフィックスは、次の
命令のためにデスティネーションレジスタ（ＤＲｅｇ）
をセットする。“ＦＲＯＭ”プリフィックスは次の命令
のためにソースレジスタをセットする。“ＷＩＴＨ”プ
リフィックスは両方をセットする。
ｔｈ（〜とともに）／ｆｒｏｍ（〜から）などの、多く
の“プリフィックス”命令を含む。これらのプリフィッ
クス命令は、連続する命令のためのデータの分配という
意味を示す。例えば、“ＴＯ”プリフィックスは、次の
命令のためにデスティネーションレジスタ（ＤＲｅｇ）
をセットする。“ＦＲＯＭ”プリフィックスは次の命令
のためにソースレジスタをセットする。“ＷＩＴＨ”プ
リフィックスは両方をセットする。
【０１５４】ほとんどの命令は動作コード（ｏｐｃｏｄ
ｅ）における第２のソースレジスタを名付ける。もしＳ
ＲｅｇとＤＲｅｇがプリフィックス命令によってセット
されないならば、それらはＲ０にデフォルトされる。プ
リフィックス命令でない各命令毎の実行後に、ＳＲｅｇ
及びＤＲｅｇの両方がＲ０にセットされる。もしＤＲｅ
ｇがＲ１５にセットされるならば、それによって、プロ
グラムカウンタは次の命令を生じさせ、その内容をＲ１
５に格納し、次いで、１サイクルの遅延された分岐処理
が初期化される。
ｅ）における第２のソースレジスタを名付ける。もしＳ
ＲｅｇとＤＲｅｇがプリフィックス命令によってセット
されないならば、それらはＲ０にデフォルトされる。プ
リフィックス命令でない各命令毎の実行後に、ＳＲｅｇ
及びＤＲｅｇの両方がＲ０にセットされる。もしＤＲｅ
ｇがＲ１５にセットされるならば、それによって、プロ
グラムカウンタは次の命令を生じさせ、その内容をＲ１
５に格納し、次いで、１サイクルの遅延された分岐処理
が初期化される。
【０１５５】他のプリフィックス命令は、次の命令の動
作を変更するために、ステータスレジスタのハイのバイ
トのデータにおける複数のフラグをセットする。すべて
のプリフィックスでない命令はステータスワードのハイ
のバイトをクリアする。次はどのように連続する命令を
プリフィックス命令を用いて変形されるかについての例
である。
作を変更するために、ステータスレジスタのハイのバイ
トのデータにおける複数のフラグをセットする。すべて
のプリフィックスでない命令はステータスワードのハイ
のバイトをクリアする。次はどのように連続する命令を
プリフィックス命令を用いて変形されるかについての例
である。
【０１５６】
【表８】
1sr ;r0 = r0 shift right 1
to r4
1sr ;r4 = r0 shift right 1
from r4
1sr ;r0 = r4 shift right 1
alt 1
from r6
to r5
add r7 ;r5 = r6+r7 + carry
alt 1
with r3
add r3 ;r3 = r3 + r3 + carry (6502 rol)
【０１５７】もし“ｂ”フラグがステータスレジスタに
セットされたならば、“ＴＯ”命令は“ＭＯＶＥ（移
動）”命令として動作するように変形される。ＴＯ命令
は当該情報が移動する移動先のレジスタを示し、ＦＲＯ
Ｍ命令は情報のソースを示す。
セットされたならば、“ＴＯ”命令は“ＭＯＶＥ（移
動）”命令として動作するように変形される。ＴＯ命令
は当該情報が移動する移動先のレジスタを示し、ＦＲＯ
Ｍ命令は情報のソースを示す。
【０１５８】ＳＴＷ命令は、次の命令を実行する前に格
納動作が完了するまでに待機する必要がないような、バ
ッファにおけるある特別なワードを格納する。このよう
な方法で、当該プロセッサよりも遅いＲＡＭの使用は当
該プロセッサの処理速度を不必要に低下させることはな
い。
納動作が完了するまでに待機する必要がないような、バ
ッファにおけるある特別なワードを格納する。このよう
な方法で、当該プロセッサよりも遅いＲＡＭの使用は当
該プロセッサの処理速度を不必要に低下させることはな
い。
【０１５９】ＬＯＯＰ命令の実行は、ジェネラルレジス
タＲ１２の内容をデクリメントするように動作する。も
しＲ１２の内容がゼロでないならば、そのときレジスタ
Ｒ１３に示されたアドレスへのジャンプが初期化され
る。
タＲ１２の内容をデクリメントするように動作する。も
しＲ１２の内容がゼロでないならば、そのときレジスタ
Ｒ１３に示されたアドレスへのジャンプが初期化され
る。
【０１６０】Ａｌｔ１，Ａｌｔ２及びＡｌｔ３は、以下
の表に示すように異なった方法で、実行される命令をイ
ンタープリテーションされるように、ステータスレジス
タにおける上述の複数のフラグをセットするプリフィッ
クス命令である。
の表に示すように異なった方法で、実行される命令をイ
ンタープリテーションされるように、ステータスレジス
タにおける上述の複数のフラグをセットするプリフィッ
クス命令である。
【０１６１】ＰＬＯＴ命令はプロットすべき画素のＸ及
びＹのスクリーン座標を識別し、（レジスタＲ１及びＲ
２において示されるように）Ｘ座標及びＹ座標に対応す
るスクリーンのロケーションにおけるＣＯＬＯＲ命令に
よって示される色の画素をプロットする。ＰＬＯＴ画素
命令は、高速で複数の水平ラインをプロットするときに
補助するレジスタＲ１の内容の自動的なインクリメント
処理を含み、特別なインクリメント命令を含むことを排
除する。
びＹのスクリーン座標を識別し、（レジスタＲ１及びＲ
２において示されるように）Ｘ座標及びＹ座標に対応す
るスクリーンのロケーションにおけるＣＯＬＯＲ命令に
よって示される色の画素をプロットする。ＰＬＯＴ画素
命令は、高速で複数の水平ラインをプロットするときに
補助するレジスタＲ１の内容の自動的なインクリメント
処理を含み、特別なインクリメント命令を含むことを排
除する。
【０１６２】もしＡｌｔ１フラグがセットされたとき、
そのときプロット命令がＲＥＡＤＰＩＸＥＬ命令（ＲＰ
ＩＸ）としてインタープリテーションされる。当該読み
出し画素命令ＲＰＩＸを実行することによって、プロッ
トのハードウエアから所望されない画素情報をフラッシ
ュさせるために用いることが可能であることが示された
スクリーンのロケーションにおける画素の色が読み出さ
れる。
そのときプロット命令がＲＥＡＤＰＩＸＥＬ命令（ＲＰ
ＩＸ）としてインタープリテーションされる。当該読み
出し画素命令ＲＰＩＸを実行することによって、プロッ
トのハードウエアから所望されない画素情報をフラッシ
ュさせるために用いることが可能であることが示された
スクリーンのロケーションにおける画素の色が読み出さ
れる。
【０１６３】読み出し画素命令ＲＰＩＸは、本質的には
逆に、命令において示されるある特定の画素の色を決定
するために、逆に１個の文字のマトリックスからデータ
を読み出すためのプロットのハードウエアを用いる。Ｃ
ＯＬＯＲ命令は、示されたソースレジスタの内容によっ
て定義される次の画素の色を、カラーハードウエアに提
供する。
逆に、命令において示されるある特定の画素の色を決定
するために、逆に１個の文字のマトリックスからデータ
を読み出すためのプロットのハードウエアを用いる。Ｃ
ＯＬＯＲ命令は、示されたソースレジスタの内容によっ
て定義される次の画素の色を、カラーハードウエアに提
供する。
【０１６４】“ＣＭＯＤＥ”命令は、前記で提供された
例において示したような異なった特別な効果を生成する
ために用いることができる。例えば、ディザ処理の効果
を、シェーディング効果を生成するように代替の画素に
おける異なった色を交互にするＣＭＯＤＥ命令を用いて
発生することができる。ＣＭＯＤＥ命令をまた、スプラ
イトの表示をバックグラウンドの表示の輪郭を描くよう
にトランスペアレンシーを制御するために用いることが
できる。トランスペアレンシーは前記の例において図示
したように、カラーモードに関係するフラグのセット処
理によって決定される。
例において示したような異なった特別な効果を生成する
ために用いることができる。例えば、ディザ処理の効果
を、シェーディング効果を生成するように代替の画素に
おける異なった色を交互にするＣＭＯＤＥ命令を用いて
発生することができる。ＣＭＯＤＥ命令をまた、スプラ
イトの表示をバックグラウンドの表示の輪郭を描くよう
にトランスペアレンシーを制御するために用いることが
できる。トランスペアレンシーは前記の例において図示
したように、カラーモードに関係するフラグのセット処
理によって決定される。
【０１６５】命令セットはまた、表示すべき複数の目標
物の傾斜又はスロープを決定するためにポリゴンを回転
するための計算において用いられる分数の符号が付けら
れた乗算演算を含む。
物の傾斜又はスロープを決定するためにポリゴンを回転
するための計算において用いられる分数の符号が付けら
れた乗算演算を含む。
【０１６６】インクリメント命令がもしレジスタＲ１４
と関連されて用いられるならば、ＲＯＭからの読み出し
処理を初期化する。ＧＥＴＣ命令はＲＯＭからアクセス
されるバイトのデータを取り出し、それをカラーレジス
タにロードする。
と関連されて用いられるならば、ＲＯＭからの読み出し
処理を初期化する。ＧＥＴＣ命令はＲＯＭからアクセス
されるバイトのデータを取り出し、それをカラーレジス
タにロードする。
【０１６７】次の表は、前記で議論されたこれらの命令
を含むこの好ましい実施の形態に従って模範的なマリオ
チップの命令セットを示す。
を含むこの好ましい実施の形態に従って模範的なマリオ
チップの命令セットを示す。
【０１６８】
【表９】
16進数表示 ニーモニック 機能
───────────────────────────────────
$00 ＳＴＯＰ マリオチップを停止させ、６５８１６ＩＲＱを
発生する
ｇ＝０
$01 ＮＯＰ １サイクルの間、動作しない
$02 ＣＡＣＨＥ キャッシュベースをｐｃにセットしかつ
キャッシュフラグをリセットする
（もしｐｃが現在のキャッシュベースに
等しくないときにのみ）
もしキャッシュベース＜＞ｒ１５であるとき、
キャッシュベース＝ｒ１５とし、
キャッシュフラグをリセットする
$03 ＬＳＲ 論理的な右側へのシフト（シフトライト）
ＤＲｅｇ＝ＳＲｅｇ ＬＳＲ １
$04 ＲＯＬ キャリー付きで左に回転
ＤＲｅｇ＝ＳＲｅｇ ＲＯＬ １
$05 nn ＢＲＡ sbyte 常に条件付きの遅延された分岐
ｒ１５＝ｒ１５＋
符号付きのバイトのオフセット
$06 nn ＢＧＥ sbyte よりも大きい又は等しいときに
条件付きの遅延された分岐
もし（ｓ ＸＯＲ ｖ）＝１ならば、
ｒ１５＝ｒ１５＋
符号付きのバイトのオフセット
$07 nn ＢＬＴ sbyte もしよりも小さいときに
条件付きの遅延された分岐
もし（ｓ ＸＯＲ ｖ）＝０ならば、
ｒ１５＝ｒ１５＋
符号付きのバイトのオフセット
$08 nn ＢＮＥ sbyte もし等しいときに
条件付きの遅延された分岐
もしｚ＝１ならば、
ｒ１５＝ｒ１５＋
符号付きのバイトのオフセット
$09 nn ＢＥＱ sbyte もし等しくないときに
条件付きの遅延された分岐
もしｚ＝０ならば、
ｒ１５＝ｒ１５＋
符号付きのバイトのオフセット
$0a nn ＢＰＬ sbyte もし正の数のときに
条件付きの遅延された分岐
もしｓ＝０ならば、
ｒ１５＝ｒ１５＋
符号付きのバイトのオフセット
$0b nn ＢＭＩ sbyte もし負の数のときに
条件付きの遅延された分岐
もしｓ＝１ならば、
ｒ１５＝ｒ１５＋
符号付きのバイトのオフセット
$0c nn ＢＣＣ sbyte もしキャリーがクリアされたときに
条件付きの遅延された分岐
もしｃ＝０ならば、
ｒ１５＝ｒ１５＋
符号付きのバイトのオフセット
$0d nn ＢＣＳ sbyte もしキャリーがセットされたときに
条件付きの遅延された分岐
もしｃ＝１ならば、
ｒ１５＝ｒ１５＋
符号付きのバイトのオフセット
$0e nn ＢＶＣ sbyte もしオーバーフローがクリアされたときに
条件付きの遅延された分岐
もしｖ＝０ならば、
ｒ１５＝ｒ１５＋
符号付きのバイトのオフセット
$0f nn ＢＶＳ sbyte もしオーバーフローがセットされたときに
条件付きの遅延された分岐
もしｖ＝１ならば、
ｒ１５＝ｒ１５＋
符号付きのバイトのオフセット
$10-$1f ＴＯ r0..r15 （プリフィックス）
ＤＲｅｇをｒｎにセットする
（次の動作のためのデスティネーション
レジスタ）
ＤＲｅｇ＝ｒｎ
ifb: ＭＯＶＥ ｒｎ＝ＳＲｅｇ（フラグがセットされない）
$20-$2f ＷＩＴＨ r0..r15 （プリフィックス）ＤＲｅｇとＳＲｅｇとを
ｒｎにセットする
（スクリーン及びデスティネーション及び
ｂフラグ）
ＤＲｅｇ＝ｒｎ
ＳＲｅｇ＝ｒｎ
ｂ＝１
$30-$3b ＳＴＷ(rn) ＳＲｅｇをｒｎにおけるアドレスに格納する
ＲＡＭ［ｒｎ］＝ＳＲｅｇ
（バッファされたワードのロー／ハイ）
（ワードは通常はアドレス上にある）
if alt1: ＳＴＢ(rn) ＳＲｅｇのローのバイトを
ｒｎにおけるアドレスに格納する
ＲＡＭ（ｒｎ）＝ＳＲｅｇ．ｌ
（バッファされたバイト）
$3c ＬＯＯＰ ｒ１２をデクリメントするとともに
もしｒ１２＜＞０であるならば
ｒ１３におけるアドレスに遅延されたジャンプ
を行う
ｒ１２＝ｒ１２−１
もしｒ１２＜＞０であるならば
ｒ１５＝ｒ１３
（ＴＯ／ＷＩＴＨ／ＦＲＯＭが無視される）
$3d ＡＬＴ１ （プリフィックス）
ａｌｔ１フラグをセットする
ａｌｔ１＝１
$3e ＡＬＴ２ （プリフィックス）
ａｌｔ２フラグをセットする
ａｌｔ２＝１
$3f ＡＬＴ３ （プリフィックス）
ａｌｔ１フラグ及びａｌｔ２フラグを
セットする
ａｌｔ１＝１
ａｌｔ２＝１
$40-$4b ＬＤＷ(rn) ＤＲｅｇをアドレスからｒｎにロードする
ＤＲｅｇ＝ＲＡＭ［ｒｎ］
（ワードのロー／ハイの待機）
（ワードは通常はアドレス上にある）
if alt1: ＬＤＢ(rn) ＤＲｅｇ（符号無しのバイト）をアドレスから
ｒｎにロードする
ＤＲｅｇ．ｈ＝０
ＤＲｅｇ．ｌ＝ＲＡＭ［ｒｎ］
（バイトの待機）
$4c ＰＬＯＴ 画素をｒ１，ｒ２（ｘ，ｙ）上にプロットし、
ｒ１をインクリメントする
（注：ｒ１とｒ２はスクリーン上にあるか
否かについてチェックされず、
ＲＡＭ上のどこにおいても描かれる）
ｐｌｏｔ（ｒ１，ｒ２）
ｒ１＝ｒ１＋１
if alt1: ＲＰＩＸ ｒ１，ｒ２（ｘ，ｙ）における画素の色を
読み出す
ＤＲｅｇ＝ｐｏｉｎｔ（ｒ１，ｒ２）
$4d ＳＷＡＰ ２つのバイトのデータをスワップする
ＤＲｅｇ．ｈ＝ＳＲｅｇ．ｌ
ＤＲｅｇ．ｌ＝ＳＲｅｇ．ｈ
$4e ＣＯＬＯＵＲ ＰＬＯＴの色をセットする
ｐｌｏｔ ｃｏｌｏｕｒ＝ＳＲｅｇ
if alt1: ＣＭＯＤＥ ＰＬＯＴのカラーモードをセットする
ｐｌｏｔ ｃｏｌｏｕｒ ｍｏｄｅ＝ＳＲｅｇ
$4f ＮＯＴ ＤＲｅｇ＝ＮＯＴ ＳＲｅｇ
$50-$5f ＡＤＤ r0..r15 ＤＲｅｇ＝ＳＲｅｇ＋ｒｎ
if alt1: ＡＤＣ ＤＲｅｇ＝Ｓｒｅｇ＋ｒｎ＋ｃ
if alt2: ＡＤＤ ＤＲｅｇ＝ＳＲｅｇ＋＃ｎ
if alt1+alt2: ＡＤＣ ＤＲｅｇ＝ＳＲｅｇ＋＃ｎ＋ｃ
$60-$6f ＳＵＢ r0..r15 ＤＲｅｇ＝ＳＲｅｇ−ｒｎ
if alt1: ＳＢＣ ＤＲｅｇ＝ＳＲｅｇ−ｒｎ−ｃ
if alt2: ＳＵＢ ＤＲｅｇ＝ＳＲｅｇ−＃ｎ
if alt1+alt2 ＣＭＰ ＳＲｅｇ−ｒｎ（ゼロ，符号、キャリー、
オーバーフロー）
$70 ＭＥＲＧＥ ｒ７とｒ８のハイのバイトをＤＲｅｇに
マージする
ＤＲｅｇ．ｈ＝ｒ７．ｈ
ＤＲｅｇ．ｌ＝ｒ８．ｈ
計算結果上にセットされた複数のフラグ：
ｓ＝ｂ１５ ＯＲ ｂ７
ｖ＝ｂ１４ ＯＲ ｂ６ ＯＲ ｓ
ｃ＝ｂ１３ ＯＲ ｂ５ ＯＲ ｖ
ｚ＝ｂ１２ ＯＲ ｂ４ ＯＲ ｃ
$71-$7f ＡＮＤ r1..r15 ＤＲｅｇ＝ＳＲｅｇ ＡＮＤ ｒｎ
if alt1: ＢＩＣ ＤＲｅｇ＝ＳＲｅｇ ＡＮＤ ＮＯＴ ｒｎ
if alt2: ＡＮＤ ＤＲｅｇ＝ＳＲｅｇ ＡＮＤ ＃ｎ
if alt1+alt2: ＢＩＣ ＤＲｅｇ＝ＳＲｅｇ ＡＮＤ ＮＯＴ ＃ｎ
$80-$8f ＭＵＬＴ r0..r15 ＤＲｅｇ＝ＳＲｅｇ＊Ｒｎ
（符号付きの８×８ビット）
if alt1: ＵＭＵＬＴ ＤＲｅｇ＝ＳＲｅｇ＊Ｒｎ
（符号なしの８×８ビット）
if alt2: ＭＵＬＴ ＤＲｅｇ＝ＳＲｅｇ＊＃ｎ
（符号付きの８×８ビット）
if alt1+alt2: ＵＭＵＬＴ ＤＲｅｇ＝ＳＲｅｇ＊＃ｎ
（符号なしの８×８ビット）
$90 ＳＢＫ ＳＲｅｇを、用いられた最後のＲＡＭの
アドレスに戻して格納する
$91-$94 ＬＩＮＫ 1..4 リターンアドレスをｒ１１にリンクさせる
ｒ１１＝ｒ１５＋１．．４
$95: ＳＥＸ ローのバイトをワードに符号の拡張をする
ＤＲｅｇ.[ｂ１５−ｂ７]＝ＳＲｅｇ.[ｂ７]
ＤＲｅｇ．ｌ＝ＳＲｅｇ．ｌ
$96 ＡＳＲ 演算における右側へのシフト（シフトライト）
ＤＲｅｇ＝ＳＲｅｇ ＡＳＲ ｌ
if alt1: ＤＩＶ２ 丸め処理を行って２で割る
ＤＲｅｇ＝ＳＲｅｇ ＡＳＲ ｌ
もしＤＲｅｇ＝−１ならば、
ＤＲｅｇ＝０である
$97 ＲＯＲ キャリー付きで右に回転する
ＤＲｅｇ＝ＳＲｅｇ ＲＯＲ ｌ
$98-$9d ＪＭＰ r8..r13 ｒｎにおけるアドレスにジャンプを行う
ｒ１５＝ｒｎ（遅延された分岐）
if alt1: ＬＩＭＰ ｒｎにおけるアドレスに長いジャンプを行い
（ＳＲｅｇからＲＯＭバンクに）、
キャッシュをリセットする
ｒ１５＝ｒｎ（遅延された分岐）
プログラムＲＯＭバンクｒｅｇ＝ＳＲｅｇ
$9e ＬＯＢ ローのバイト
ＤＲｅｇ．ｈ＝０
ＤＲｅｇ．ｌ＝ＳＲｅｇ．ｌ
$9f ＦＭＵＬＴ 分数の符号が付けられた乗算
ＤＲｅｇ＝（ＳＲｅｇ＊ｒ６）．ｈｗ
（符号付きの１６×１６ビットの乗算）
ｃ＝（ＳＲｅｇ）＊ｒ６）．ｂ１５
if alt1: ＬＭＵＬＴ 長い符号付きの乗算
ＤＲｅｇ＝（ＳＲｅｇ＊ｒ６）．ｈｗ
（符号付きの１６×１６ビットの乗算）
ｒ４＝（ＳＲｅｇ＊ｒ６）．ｌｗ
ｃ＝（ＳＲｅｇ）＊ｒ６）．ｂ１５
$a0-$af nn ＩＢＴ r0..r15,sbyte ｒｎを符号が拡張されたバイトとともに
ロードする
ｒｎ＝イミーディエイトバイト
（符号が拡張された）
if alt1: ＬＭＳ r0..r15,byte 絶対的にシフトされたバイトのアドレス
からｒｎをロードする
ｒｎ＝ＲＡＭ［ｂｙｔｅ＜＜１］
（ワードデータ）
if alt2: ＳＭＳ r0..r15,byte 絶対的にシフトされたバイトのアドレス
にｒｎを格納する
ＲＡＭ［ｂｙｔｅ＜＜１］＝ｒｎ
（ワードデータ）
$b0-$bf ＦＲＯＭ r0..r15 （プリフィックス）
ＳＲｅｇをｒｎにセットする
ＳＲｅｇ＝ｒｎ
if b: ＭＯＶＥＳ ＤＲｅｇ＝ｒｎ
（ゼロ，符号及びオーバーフロー
（符号のローのバイト）フラグ）
$c0 ＨＩＢ ハイのバイト
ＤＲｅｇ．ｈ＝０
ＤＲｅｇ．ｌ＝ＳＲｅｇ．ｌ
$c1-$cf ＯＲ r1..r15 ＤＲｅｇ＝ＳＲｅｇ ＯＲ Ｒｎ
if alt1: ＸＯＲ ＤＲｅｇ＝ＳＲｅｇ ＸＯＲ Ｒｎ
if alt2: ＯＲ ＤＲｅｇ＝ＳＲｅｇ ＯＲ ＃ｎ
if alt1+alt2: ＸＯＲ ＤＲｅｇ＝ＳＲｅｇ ＸＯＲ ＃ｎ
$d0-$de ＩＮＣ r0..r14 ｒｎをインクリメントする
ｒｎ＝ｒｎ＋１
（ＴＯ／ＷＩＴＨ／ＦＲＯＭが無視される）
$df ＧＥＴＣ ＲＯＭバッファからのバイトを
ＰＬＯＴ ｃｏｌｏｕｒにゲットする
if alt2: ＲＡＭＢ ＲＡＭデータバンクｒｅｇ＝ＳＲｅｇ
if alt1+alt2: ＲＯＭＢ ＲＯＭデータバンクｒｅｇ＝ＳＲｅｇ
$e0-$ee ＤＥＣ r0..r14 ｒｎをデクリメントする
ｒｎ＝ｒｎ−１
（ＴＯ／ＷＩＴＨ／ＦＲＯＭが無視される）
$ef ＧＥＴＢ 符号なしのバイトをＲＯＭバッファから
ＤＲｅｇにゲットする
ＤＲｅｇ＝ゼロが拡張された
ＲＯＭバッファのバイト．
if alt1: ＧＥＴＢＨ ＲＯＭバッファからＤＲｅｇのハイのバイトに
ゲットする
ＤＲｅｇ＝ローでマージされた
ＲＯＭバッファのバイト．
ＤＲｅｇ＝（ＳＲｅｇ＆＄ＦＦ）＋
（ｂｙｔｅ＜＜８）
（ＷＩＴＨを用いる）
if alt2: ＧＥＴＢＬ ＲＯＭバッファからＤＲｅｇのローのバイトに
ゲットする
ＤＲｅｇ＝ハイでマージされた
ＲＯＭバッファのバイト．
（ＷＩＴＨを用いる）
if alt1+alt2: ＧＥＴＢＳ 符号付きのバイトをＲＯＭバッファから
ＤＲｅｇにゲットする
ＤＲｅｇ＝符号が拡張された
ＲＯＭバッファのバイト．
$f0-$ff nnnn ＩＷＴ r0..r15,word イミーディエイトワードをｒｎに
ロードする
ｒｎ＝イミーディエイトワード（バッファされた）
if alt1: ＬＭ r0..r15,word ｒｎを絶対的なワードアドレスから
ロードする
ｒｎ＝ＲＡＭ［ｗｏｒｄ ａｄｄｒ］
（ワードデータ）
if alt2: ＳＭ r0..r15,word ｒｎを絶対的なワードアドレスに格納する
【０１６９】図７乃至図２２は図４及び図５において図
示された構成要素についてさらに詳細に記述したブロッ
ク図である。本発明のユニークな特徴をより明確に明ら
かにするために、当業者にとって従来技術であり又は明
らかであると確信するものであって、これらのユニーク
な特徴を不明瞭にするような回路の詳細については、以
下の図面において図示していない。
示された構成要素についてさらに詳細に記述したブロッ
ク図である。本発明のユニークな特徴をより明確に明ら
かにするために、当業者にとって従来技術であり又は明
らかであると確信するものであって、これらのユニーク
な特徴を不明瞭にするような回路の詳細については、以
下の図面において図示していない。
【０１７０】ＡＬＵ装置５０として用いてもよい好まし
い演算及びロジック装置が図７に図示される。図４及び
図７に図示されるようなＡＬＵ５０はＸバス、Ｙバス及
びＺバスに接続される。従って、マリオチップのジェネ
ラルレジスタＲ０−Ｒ１５は当該ＡＬＵ５０に接続され
る。
い演算及びロジック装置が図７に図示される。図４及び
図７に図示されるようなＡＬＵ５０はＸバス、Ｙバス及
びＺバスに接続される。従って、マリオチップのジェネ
ラルレジスタＲ０−Ｒ１５は当該ＡＬＵ５０に接続され
る。
【０１７１】ＡＬＵ５０は、１６ビットの加算器／減算
器１５２を介して加算機能及び減算機能を実行する。Ａ
ＬＵ５０はまた、従来の“アンド”ロジック回路１５４
と、“オア”ロジック回路１５６と、“排他的論理和”
ロジック回路１５８とを備える。
器１５２を介して加算機能及び減算機能を実行する。Ａ
ＬＵ５０はまた、従来の“アンド”ロジック回路１５４
と、“オア”ロジック回路１５６と、“排他的論理和”
ロジック回路１５８とを備える。
【０１７２】ＡＬＵ５０は、従来のシフト機能回路を備
え、このシフト機能回路において、任意のキャリービッ
トが最上位ビットの位置にシフトされ、その結果がライ
ン１６０を介してマルチプレクサ１６４の１つの入力端
子に出力される。さらに、ＡＬＵ５０は、従来のバイト
のスワップ演算を実行し、これによって、前記バス上で
伝送される最下位のバイトと最上位のバイトをスワップ
することができ、その結果がライン１６２を介してマル
チプレクサ１６４に出力される。ＸバスとＹバスは、図
７に示すように、回路１５２，１５４，１５６，１５８
に接続される。
え、このシフト機能回路において、任意のキャリービッ
トが最上位ビットの位置にシフトされ、その結果がライ
ン１６０を介してマルチプレクサ１６４の１つの入力端
子に出力される。さらに、ＡＬＵ５０は、従来のバイト
のスワップ演算を実行し、これによって、前記バス上で
伝送される最下位のバイトと最上位のバイトをスワップ
することができ、その結果がライン１６２を介してマル
チプレクサ１６４に出力される。ＸバスとＹバスは、図
７に示すように、回路１５２，１５４，１５６，１５８
に接続される。
【０１７３】加算器／減算器１５２、回路１５４，１５
６，１５８、シフト出力及びスワップ機能出力の各々の
出力は１６ビットの６入力対１の“演算結果”のマルチ
プレクサ１６４に出力される。復号化される命令に依存
して、その適正な演算結果はデスティネーションバスＺ
に出力される。
６，１５８、シフト出力及びスワップ機能出力の各々の
出力は１６ビットの６入力対１の“演算結果”のマルチ
プレクサ１６４に出力される。復号化される命令に依存
して、その適正な演算結果はデスティネーションバスＺ
に出力される。
【０１７４】加算器／減算器１５２は、Ｘバスから１６
ビットのデータを受信することに加えて、また、Ｙバス
上を順方向に伝送される情報、又はマルチプレクサ１５
０への命令復号入力に依存して、命令それ自身内の情報
を受信する。
ビットのデータを受信することに加えて、また、Ｙバス
上を順方向に伝送される情報、又はマルチプレクサ１５
０への命令復号入力に依存して、命令それ自身内の情報
を受信する。
【０１７５】ＡＬＵ５０はさらに、ＣＰＵフラグ発生回
路１６６を備える。ＣＰＵフラグ回路１６８は、回路１
６６内の少なくとも１個のフラグレジスタに対してロー
ドするためのゼロオーバーフロー信号、符号信号及びキ
ャリー信号を発生する。このＣＰＵフラグを、加算器／
減算器１５２によって決定される対応する状態に依存し
てセットされるべきフラグを発生させる、複数の命令に
よって発生されるキャリーイネーブル信号、ゼロイネー
ブル信号、及びオーバーフローイネーブル信号を復号化
する命令復号化回路６０からセットするようにしてもよ
い。当該フラグをまた、フラグ回路１６６に入力される
デスティネーション（又は演算結果）バスＺの内容に基
づいてセットするようにしてもよい。例えば、フラグは
広い範囲の条件に基づいて条件付きの分岐演算をトリガ
するために用いられる。
路１６６を備える。ＣＰＵフラグ回路１６８は、回路１
６６内の少なくとも１個のフラグレジスタに対してロー
ドするためのゼロオーバーフロー信号、符号信号及びキ
ャリー信号を発生する。このＣＰＵフラグを、加算器／
減算器１５２によって決定される対応する状態に依存し
てセットされるべきフラグを発生させる、複数の命令に
よって発生されるキャリーイネーブル信号、ゼロイネー
ブル信号、及びオーバーフローイネーブル信号を復号化
する命令復号化回路６０からセットするようにしてもよ
い。当該フラグをまた、フラグ回路１６６に入力される
デスティネーション（又は演算結果）バスＺの内容に基
づいてセットするようにしてもよい。例えば、フラグは
広い範囲の条件に基づいて条件付きの分岐演算をトリガ
するために用いられる。
【０１７６】図８、図９及び図１０は、図４において図
示された画素プロット回路（５２，５４，５６及び５
８）をさらに詳細に示す。この回路は、示されたＸ座標
とＹ座標とを取り出し、ＣＯＬＯＲコマンドによってロ
ードされるカラーレジスタ５４の内容によって示された
色におけるこれらのスクリーン座標をプロットするＰＬ
ＯＴコマンドを実行する。
示された画素プロット回路（５２，５４，５６及び５
８）をさらに詳細に示す。この回路は、示されたＸ座標
とＹ座標とを取り出し、ＣＯＬＯＲコマンドによってロ
ードされるカラーレジスタ５４の内容によって示された
色におけるこれらのスクリーン座標をプロットするＰＬ
ＯＴコマンドを実行する。
【０１７７】上述のように、スーパーＮＥＳはキャラク
タでマッピングされた表示スクリーンを利用する。プロ
ットのハードウエアは、画素座標のアドレスデータを、
キャラクタでマッピングされたアドレスデータに変換す
るように動作する。
タでマッピングされた表示スクリーンを利用する。プロ
ットのハードウエアは、画素座標のアドレスデータを、
キャラクタでマッピングされたアドレスデータに変換す
るように動作する。
【０１７８】スーパーＮＥＳのキャラクタはビット平面
で定義される。複数のキャラクタは４色、１６色又は２
５６色を定義するための２ビット平面、４ビット平面又
は８ビット平面のいずれかを有することができる。キャ
ラクタの定義の各バイトはキャラクタの１画素列の１ビ
ット平面を備える。複数の画素は左から右に、ハイのビ
ットからローのビットに向かって定義される。２５６色
のカラーモードの動作のために、更新することが必要で
ある８個のＲＡＭロケーションが存在する。
で定義される。複数のキャラクタは４色、１６色又は２
５６色を定義するための２ビット平面、４ビット平面又
は８ビット平面のいずれかを有することができる。キャ
ラクタの定義の各バイトはキャラクタの１画素列の１ビ
ット平面を備える。複数の画素は左から右に、ハイのビ
ットからローのビットに向かって定義される。２５６色
のカラーモードの動作のために、更新することが必要で
ある８個のＲＡＭロケーションが存在する。
【０１７９】画素プロットのハードウエアは、表示すべ
きある特定のバイトにおけるすべてのバイトは最後に更
新されることが必要であるので、そのようなすべてのバ
イトを格納するカラーマトリックス回路２０６を含むロ
ーカルバッファのメカニズムを備える。ビット平面カウ
ンタ２０８はカラーマトリックス回路２０６に接続され
る。画素座標は、ＸバスとＹバスからそれぞれプロット
Ｘレジスタ２０２とプロットＹレジスタ２０４にロード
される。この好ましい実施の形態において、ジェネラル
レジスタＲ１及びＲ２は図８に図示されたプロットＸレ
ジスタ２０２とプロットＹレジスタ２０４として用いら
れる。これらのレジスタは、ＰＬＯＴコマンドによって
示されるようにプロットされるべき画素のＸ座標とＹ座
標を受信する。
きある特定のバイトにおけるすべてのバイトは最後に更
新されることが必要であるので、そのようなすべてのバ
イトを格納するカラーマトリックス回路２０６を含むロ
ーカルバッファのメカニズムを備える。ビット平面カウ
ンタ２０８はカラーマトリックス回路２０６に接続され
る。画素座標は、ＸバスとＹバスからそれぞれプロット
Ｘレジスタ２０２とプロットＹレジスタ２０４にロード
される。この好ましい実施の形態において、ジェネラル
レジスタＲ１及びＲ２は図８に図示されたプロットＸレ
ジスタ２０２とプロットＹレジスタ２０４として用いら
れる。これらのレジスタは、ＰＬＯＴコマンドによって
示されるようにプロットされるべき画素のＸ座標とＹ座
標を受信する。
【０１８０】プロットＸレジスタ２０２とプロットＹレ
ジスタ２０４は、アドレス上で２個の位置のバレルシフ
ト回路２１４にデータを出力する、全加算器と半加算器
とをベースにしたキャラクタアドレス計算回路に接続さ
れ、２個の位置のバレルシフト回路２１４は、プロット
アドレスレジスタ２１６とアドレスコンパレータ２１８
とに接続される。プロットＸレジスタ２０２の最上位３
ビットはデマルチプレクサ２１２に接続され、このデマ
ルチプレクサ２１２はビットペンディングレジスタ２１
０に接続される。
ジスタ２０４は、アドレス上で２個の位置のバレルシフ
ト回路２１４にデータを出力する、全加算器と半加算器
とをベースにしたキャラクタアドレス計算回路に接続さ
れ、２個の位置のバレルシフト回路２１４は、プロット
アドレスレジスタ２１６とアドレスコンパレータ２１８
とに接続される。プロットＸレジスタ２０２の最上位３
ビットはデマルチプレクサ２１２に接続され、このデマ
ルチプレクサ２１２はビットペンディングレジスタ２１
０に接続される。
【０１８１】図９に図示されたプロットコントローラ２
００は、後述する他の制御信号と同様にプロット画素
（ＰＬＯＴ）コマンド又は読み出し（ＲＥＡＤ）画素
（ＲＰＩＸ）コマンドが復号化されたことを示す信号を
受信する。プロットコントローラ２００は後述する方法
で用いられる複数のプロット回路制御信号を発生する。
００は、後述する他の制御信号と同様にプロット画素
（ＰＬＯＴ）コマンド又は読み出し（ＲＥＡＤ）画素
（ＲＰＩＸ）コマンドが復号化されたことを示す信号を
受信する。プロットコントローラ２００は後述する方法
で用いられる複数のプロット回路制御信号を発生する。
【０１８２】上述のように、プロットコントローラ２０
０は画素プロットのハードウエア５２内で利用される制
御信号を発生する。図９に図示されるように、プロット
コントローラ２００は、ビットペンディングレジスタ２
１０の出力がアンドゲート２０１を介してプロットコン
トローラ２００に接続されるビットペンディングレジス
タ２１０からの出力を受信する。もしビットペンディン
グレジスタ２１０のすべての８ビットがセットされたな
らば、プロットコントローラ２００は、読み出しサイク
ルをスキップしてもよいこと、並びにカラーマトリック
ス回路２０６における情報をＲＡＭに書き込んでもよい
ことが知らされる。
０は画素プロットのハードウエア５２内で利用される制
御信号を発生する。図９に図示されるように、プロット
コントローラ２００は、ビットペンディングレジスタ２
１０の出力がアンドゲート２０１を介してプロットコン
トローラ２００に接続されるビットペンディングレジス
タ２１０からの出力を受信する。もしビットペンディン
グレジスタ２１０のすべての８ビットがセットされたな
らば、プロットコントローラ２００は、読み出しサイク
ルをスキップしてもよいこと、並びにカラーマトリック
ス回路２０６における情報をＲＡＭに書き込んでもよい
ことが知らされる。
【０１８３】プロットコントローラ２００はまた、その
処理を初期化するためのＰＬＯＴコマンドに応答して動
作する。プロットコントローラ２００はまた、新しい情
報がＲＡＭに出力するカラーマトリックス回路２０６に
書き込まれないことを除いて、仮想的に同一の動作を初
期化するためのＲＥＡＤ画素コマンドＲＰＩＸに対して
応答する。上述のように、ＲＥＡＤ画素コマンドは、も
しスクリーン上のある特定の画素の色を知る必要がある
ならば実行され、また、カラーマトリックス回路２０６
において存在している情報を大量に出力させるために用
いられる。
処理を初期化するためのＰＬＯＴコマンドに応答して動
作する。プロットコントローラ２００はまた、新しい情
報がＲＡＭに出力するカラーマトリックス回路２０６に
書き込まれないことを除いて、仮想的に同一の動作を初
期化するためのＲＥＡＤ画素コマンドＲＰＩＸに対して
応答する。上述のように、ＲＥＡＤ画素コマンドは、も
しスクリーン上のある特定の画素の色を知る必要がある
ならば実行され、また、カラーマトリックス回路２０６
において存在している情報を大量に出力させるために用
いられる。
【０１８４】プロットコントローラ２００はまた、ＲＡ
Ｍのアクセスが完了したことを示すＲＡＭダン制御信号
ＲＡＭＤＯＮＥを受信する。上述のようにＲＡＭダン信
号はまた、カラーマトリックス回路２０６におけるビッ
ト平面を識別するビット平面カウンタ２０８をインクリ
メントするために用いられる。プロットコントローラ２
００はまた、アドレスの一致が検出されかつカラーマト
リックス回路２０６の内容をＲＡＭに書き込むことが不
要であることを示し、これによって、現在のカラーマト
リックス回路２０６の内容に関して更新を続けるべきで
あることを示すＰＬＥＱ信号をアドレスコンパレータ２
１８から受信する。プロットコントローラ２００はま
た、どのように多くのバイトを読み出しかつ書き込む必
要があるということに関してプロットコントローラ２０
０に知らせるスクリーンモードＳＣＲ．ＭＤ制御信号を
受信する。
Ｍのアクセスが完了したことを示すＲＡＭダン制御信号
ＲＡＭＤＯＮＥを受信する。上述のようにＲＡＭダン信
号はまた、カラーマトリックス回路２０６におけるビッ
ト平面を識別するビット平面カウンタ２０８をインクリ
メントするために用いられる。プロットコントローラ２
００はまた、アドレスの一致が検出されかつカラーマト
リックス回路２０６の内容をＲＡＭに書き込むことが不
要であることを示し、これによって、現在のカラーマト
リックス回路２０６の内容に関して更新を続けるべきで
あることを示すＰＬＥＱ信号をアドレスコンパレータ２
１８から受信する。プロットコントローラ２００はま
た、どのように多くのバイトを読み出しかつ書き込む必
要があるということに関してプロットコントローラ２０
０に知らせるスクリーンモードＳＣＲ．ＭＤ制御信号を
受信する。
【０１８５】プロットコントローラ２００は、図８と図
１０とを参照して示されるダンプ制御信号ＤＵＭＰを発
生し、この信号によって、その第２のバッファセクショ
ンにおいてバッファされるべきカラーマトリックス回路
２０６の内容を生じさせる。プロットコントローラ２０
０はさらに、クリアビットペンディングレジスタ信号Ｃ
ＬＲＰＮＤと、ロードビットペンディングレジスタ制御
信号ＬＤＰＮＤを発生し、これらの信号をビットペンデ
ィングレジスタ２１０に出力する。さらに、プロットコ
ントローラ２００は、図１０において図示されたカラー
マトリックスの素子と関連するＬＤＰＩＸ信号とＢＰＲ
制御信号とを発生する。
１０とを参照して示されるダンプ制御信号ＤＵＭＰを発
生し、この信号によって、その第２のバッファセクショ
ンにおいてバッファされるべきカラーマトリックス回路
２０６の内容を生じさせる。プロットコントローラ２０
０はさらに、クリアビットペンディングレジスタ信号Ｃ
ＬＲＰＮＤと、ロードビットペンディングレジスタ制御
信号ＬＤＰＮＤを発生し、これらの信号をビットペンデ
ィングレジスタ２１０に出力する。さらに、プロットコ
ントローラ２００は、図１０において図示されたカラー
マトリックスの素子と関連するＬＤＰＩＸ信号とＢＰＲ
制御信号とを発生する。
【０１８６】ＰＬＯＴコマンドが命令デコーダによって
復号化され、プロットコントローラ２００に入力される
ＰＬＯＴ信号は、画素プロットのハードウエアがビジー
ではないと推定するロードペンディング信号ＬＤＰＮＤ
の発生を初期化する。ＬＤＰＮＤ信号は、ビットペンデ
ィングレジスタ２１０に入力され、デマルチプレクサ２
１２からビットペンディングレジスタ２１０へのデータ
のロードを可能にする。クリアペンディング信号ＣＬＲ
ＰＮＤは、ペンディングのデータがＲＡＭに書き込まれ
たことを示すＲＡＭダン信号ＲＡＭＤＯＮＥに応答して
発生される。その後、ビットペンディングレジスタ２１
０は次の画素のプロット情報のために待機状態となる。
復号化され、プロットコントローラ２００に入力される
ＰＬＯＴ信号は、画素プロットのハードウエアがビジー
ではないと推定するロードペンディング信号ＬＤＰＮＤ
の発生を初期化する。ＬＤＰＮＤ信号は、ビットペンデ
ィングレジスタ２１０に入力され、デマルチプレクサ２
１２からビットペンディングレジスタ２１０へのデータ
のロードを可能にする。クリアペンディング信号ＣＬＲ
ＰＮＤは、ペンディングのデータがＲＡＭに書き込まれ
たことを示すＲＡＭダン信号ＲＡＭＤＯＮＥに応答して
発生される。その後、ビットペンディングレジスタ２１
０は次の画素のプロット情報のために待機状態となる。
【０１８７】上述したような、プロットコントローラ２
００によって受信された複数の信号と、種々のアドレス
及びデータ信号と、他の関係する制御信号と、プロット
コントローラ２００によって発生された出力制御信号と
の間の関係を示すタイミングチャートを図１１に示す。
ここで、好ましいアドレス値とデータ値などが図示の目
的のみのために図示されている。
００によって受信された複数の信号と、種々のアドレス
及びデータ信号と、他の関係する制御信号と、プロット
コントローラ２００によって発生された出力制御信号と
の間の関係を示すタイミングチャートを図１１に示す。
ここで、好ましいアドレス値とデータ値などが図示の目
的のみのために図示されている。
【０１８８】プロットのハードウエア５２は次のように
動作する。プロットコントローラ２００はプロットのハ
ードウエア５２がビジーでないことを決定し、図４に図
示されたカラーレジスタ５４の内容が８×８のカラーマ
トリックス回路２０６の水平方向の列（ロウ）にロード
される。カラーマトリックス回路２０６は行（ロウ）毎
にロード（書き込み）を行い、列（コラム）毎に読み出
し動作を行う。カラーレジスタ５４の内容はＣＯＬＯＲ
コマンドによって更新される。カラーレジスタ５４は、
任意の連続するＰＬＯＴコマンドがカラーデータとして
カラーマトリックス回路２０６にロードされるときに通
過するレジスタである。
動作する。プロットコントローラ２００はプロットのハ
ードウエア５２がビジーでないことを決定し、図４に図
示されたカラーレジスタ５４の内容が８×８のカラーマ
トリックス回路２０６の水平方向の列（ロウ）にロード
される。カラーマトリックス回路２０６は行（ロウ）毎
にロード（書き込み）を行い、列（コラム）毎に読み出
し動作を行う。カラーレジスタ５４の内容はＣＯＬＯＲ
コマンドによって更新される。カラーレジスタ５４は、
任意の連続するＰＬＯＴコマンドがカラーデータとして
カラーマトリックス回路２０６にロードされるときに通
過するレジスタである。
【０１８９】カラーレジスタのビットがロードされるカ
ラーマトリックス回路２０６における垂直方向の位置
は、プロットＸレジスタ２０２に格納された最下位３ビ
ットによって決定される。従って、プロットを行うアド
レスの最下位３ビットは、カラーマトリックス回路２０
６において更新されるべき列のビットを定義する。
ラーマトリックス回路２０６における垂直方向の位置
は、プロットＸレジスタ２０２に格納された最下位３ビ
ットによって決定される。従って、プロットを行うアド
レスの最下位３ビットは、カラーマトリックス回路２０
６において更新されるべき列のビットを定義する。
【０１９０】ビットペンディングレジスタ２１０は、ス
クリーンキャラクタのセクションのどの特定のビットが
更新中であるかを記録するために用いられる。レジスタ
２１０はスクリーンの関係する部分に書き込まれたビッ
トを示す１６個のレジスタフラグを備える。ビットペン
ディングレジスタ２１０は、信号ＬＤＰＮＤに応答して
ロードし、プロットコントローラ２１０によって発生さ
れた信号ＣＬＲＰＮＤによってクリアされる。
クリーンキャラクタのセクションのどの特定のビットが
更新中であるかを記録するために用いられる。レジスタ
２１０はスクリーンの関係する部分に書き込まれたビッ
トを示す１６個のレジスタフラグを備える。ビットペン
ディングレジスタ２１０は、信号ＬＤＰＮＤに応答して
ロードし、プロットコントローラ２１０によって発生さ
れた信号ＣＬＲＰＮＤによってクリアされる。
【０１９１】もし続くプロットコマンドが同一の領域に
おけるスクリーンマップを更新するために実行されるべ
きならば、ある与えられたビットのための処理が８×８
カラーマトリックス回路２０６にロードされる１画素に
対応する付加的なカラーデータとともに繰り返される。
次いで、もう１つのビットが、プロットＸレジスタ２０
２に格納されたプロットアドレスの最下位ビットを介し
てビットペンディングレジスタ２１０にセットされる。
ある特定のビットはプロットＸレジスタ２０２に接続さ
れる３対８のデマルチプレクサ２１２を介してビットペ
ンディングレジスタ２１０にロードされる。もし更新す
べき画素が水平方向で８画素以上離れ、もしくはもしそ
の画素がある異なった垂直方向の位置を占有するなら
ば、マトリックス回路２０６に書き込まれたデータはＲ
ＡＭ６（又は８）に読み出される必要がある。カラーマ
トリックス回路２０６はその後、新しいカラーデータを
受信するために待機状態となる。ＲＡＭに書き込むこと
を要求する続くプロットコマンドが受信されるまで、カ
ラーマトリックス回路２０６の現在の内容が画素プロッ
タのハードウエア内で、すなわちカラーマトリックス回
路２０６内でバッファされる。
おけるスクリーンマップを更新するために実行されるべ
きならば、ある与えられたビットのための処理が８×８
カラーマトリックス回路２０６にロードされる１画素に
対応する付加的なカラーデータとともに繰り返される。
次いで、もう１つのビットが、プロットＸレジスタ２０
２に格納されたプロットアドレスの最下位ビットを介し
てビットペンディングレジスタ２１０にセットされる。
ある特定のビットはプロットＸレジスタ２０２に接続さ
れる３対８のデマルチプレクサ２１２を介してビットペ
ンディングレジスタ２１０にロードされる。もし更新す
べき画素が水平方向で８画素以上離れ、もしくはもしそ
の画素がある異なった垂直方向の位置を占有するなら
ば、マトリックス回路２０６に書き込まれたデータはＲ
ＡＭ６（又は８）に読み出される必要がある。カラーマ
トリックス回路２０６はその後、新しいカラーデータを
受信するために待機状態となる。ＲＡＭに書き込むこと
を要求する続くプロットコマンドが受信されるまで、カ
ラーマトリックス回路２０６の現在の内容が画素プロッ
タのハードウエア内で、すなわちカラーマトリックス回
路２０６内でバッファされる。
【０１９２】カラーマトリックス回路２０６からのデー
タはＲＡＭ６又は８に書き込まれるとき、アドレス変換
の計算が、図８に図示されたタイプの論理ゲートの全加
算器及び半加算器回路を用いることによって、Ｘ座標と
Ｙ座標をＲＡＭアドレスに変換するために行われる。実
際のアドレス計算は、以下に示す説明及び好ましいコー
ドに従って行われる。そのような計算は、４色、１６色
又は２５６色のカラーモードが使用中であるかに依存し
て変化するであろう。
タはＲＡＭ６又は８に書き込まれるとき、アドレス変換
の計算が、図８に図示されたタイプの論理ゲートの全加
算器及び半加算器回路を用いることによって、Ｘ座標と
Ｙ座標をＲＡＭアドレスに変換するために行われる。実
際のアドレス計算は、以下に示す説明及び好ましいコー
ドに従って行われる。そのような計算は、４色、１６色
又は２５６色のカラーモードが使用中であるかに依存し
て変化するであろう。
【０１９３】これらの２５６色のキャラクタは１６バイ
トからなる４個のブロックを有し、それぞれは、全体の
６４バイトに対してビット平面の対を定義する。
トからなる４個のブロックを有し、それぞれは、全体の
６４バイトに対してビット平面の対を定義する。
【０１９４】ビットマップは、単一のキャラクタを要求
されたスクリーンエリアの各々の位置上に載置すること
によって構築される。スーパーＮＥＳと共同してプロッ
トするとき、一番良い方法は、コラムにおけるキャラク
タを例えば次のように組織化することである。
されたスクリーンエリアの各々の位置上に載置すること
によって構築される。スーパーＮＥＳと共同してプロッ
トするとき、一番良い方法は、コラムにおけるキャラク
タを例えば次のように組織化することである。
【０１９５】例えば（１２８画素の高さのスクリーン）
文字のナンバー
文字のナンバー
【表１０】
【０１９６】スーパーＮＥＳは２５６キャラクタに限定
されず、それ故、ビットマップの大きさは主としてメモ
リ及びＤＭＡ転送時間によって限定される。マリオチッ
プは例えば、１２８画素及び１６０画素の高さのスクリ
ーン上にプロットすることができる。最大のスクリーン
の幅は、３２キャラクタ又は２５６画素である。
されず、それ故、ビットマップの大きさは主としてメモ
リ及びＤＭＡ転送時間によって限定される。マリオチッ
プは例えば、１２８画素及び１６０画素の高さのスクリ
ーン上にプロットすることができる。最大のスクリーン
の幅は、３２キャラクタ又は２５６画素である。
【０１９７】次のアルゴリズムは、画素の制御がコラム
で組織化された仮想的なビットマップを用いて制御され
る。
で組織化された仮想的なビットマップを用いて制御され
る。
【０１９８】まず最初にＸ座標の最下位３ビットからす
べてのビット平面のための画素マスクを次の表１１に示
すように計算する。
べてのビット平面のための画素マスクを次の表１１に示
すように計算する。
【０１９９】
【表１１】
【０２００】次いで、コラムの下方向に移動した複数の
キャラクタを与えるために、取り除かれた低い位の３ビ
ットを有するＹ座標を用いてコラムの下方向のオフセッ
ト値を計算し、次いで、それにキャラクタの大きさを乗
算する。
キャラクタを与えるために、取り除かれた低い位の３ビ
ットを有するＹ座標を用いてコラムの下方向のオフセッ
ト値を計算し、次いで、それにキャラクタの大きさを乗
算する。
【０２０１】
【表１２】
スクリーンの色の数 バイトにおける文字の大きさ
──────────────────────────
４ １６
１６ ３２
２５６ ６４
【０２０２】次いで、取り除かれ、コラムの大きさで乗
算された低い位の３ビットを有するＸ座標からキャラク
タのコラムの上部のオフセット値を計算する。コラムの
大きさはキャラクタの大きさによって乗算されたコラム
におけるキャラクタの数である。
算された低い位の３ビットを有するＸ座標からキャラク
タのコラムの上部のオフセット値を計算する。コラムの
大きさはキャラクタの大きさによって乗算されたコラム
におけるキャラクタの数である。
【０２０３】
【表１３】
通常のコラムの大きさ
文字がハイ
１６ ２０
４ ２５６バイト ３２０バイト
色 １６ ５１２バイト ６４０
２５６ １０２４バイト １０２８バイト
【０２０４】Ｙ座標の低い位の３ビットはキャラクタを
下方向に移動させるバイトのオフセット値を与える。現
在のビットマップに対するすべてのオフセット値にポイ
ンタを加算した和は、画素の第１のビット平面を保持す
るバイトのアドレスを与える。１バイトのデータが次の
複数のビット平面上に交互に存在し、最後のビット平面
から１５バイトのデータが存在する。そのとき、画素ビ
ットは画素マスクを用いてセットされ又はクリアされる
ことが可能である。各ビット平面におけるビットは画素
のために要求されるカラーレジスタ５４に格納されるカ
ラーの数における対応するビットの状態にセットされ又
はクリアされる。
下方向に移動させるバイトのオフセット値を与える。現
在のビットマップに対するすべてのオフセット値にポイ
ンタを加算した和は、画素の第１のビット平面を保持す
るバイトのアドレスを与える。１バイトのデータが次の
複数のビット平面上に交互に存在し、最後のビット平面
から１５バイトのデータが存在する。そのとき、画素ビ
ットは画素マスクを用いてセットされ又はクリアされる
ことが可能である。各ビット平面におけるビットは画素
のために要求されるカラーレジスタ５４に格納されるカ
ラーの数における対応するビットの状態にセットされ又
はクリアされる。
【０２０５】
【表１４】
コードの一例
;Plot on 4 bit planes in 65816 code, as used in our game demo.
;The routine is mostly table driven.
;Registers A,X and Y are 16 bit.
Set Colour
;Get colour and double
lda Colour
asl a
tax
;set colour mask for bit planes 0 and 1
lda mask1tab,x
sta mask1
;set colour mask for bit planes 2 and 3
lda mask2tab,x
sta mask2
rts
Plot
;Get horizontal & vertical coords
;double both and move to Y & X regs
lda plotxl
asl a
tay ;Y is x coord * 2
lda plotyl
asl a
tax ;X is y coord * 2
;Get offset down column
lda pyoftab,x
;Add start of column offset
clc
adc pxoftab,y
;Add double buffer pointer (select bitmap)
clc
adc drawmap
tax
;X is offset of word holding required pixel from bitmapbase.
;Y is x coord of pixel * 2
;Do bit planes 0 and 1
lda.1 bitmapbase,x :get word holding pixel
and pbittabn,y ;mask out old pixel colour
sta pmask
lda mask1 ;Mask colour and
and pbittab,y ;pixel mask together
ora pmask ;join with other pixels
sta.1 bitmapbase,x ;store to bitmap
;Do bit planes 2 and 3
lda.1 bitmapbase+16,x
and pbittabn,y
sta pmask
lda mask2
and pbittab,y
ora pmask
sta.1 bitmapbase+16,x
rts
;256 word table of pairs of pixel bit masks
pbittab
rept 32 ;num col
dw $8080,$4040,$2020,$1010,$0808,$0404,$0202,$0101
endr
;table above with words inverted
pbittabn
rept 32 ;num col
dw $7f7f,-$4040,-$2020,-$1010,-$808,-$404,-$202,-$
101
endr
;colour masks for bit planes 0 & 1 (colours 0 to 15)
mask1tab
dw $0000,$00ff,$ff00,$ffff,$0000,$00ff,$ff00,$ffff
dw $0000,$00ff,$ff00,$ffff,$0000,$00ff,$ff00,$ffff
;colour masks for bit planes 2 & 3 (colours 0 to 15)
mask2tab
dw $0000,$0000,$0000.$0000,$00ff,$00ff,$00ff,$00ff
dw $ff00,$ff00,$ff00,$ff00,$ffff,$ffff,$ffff,$ffff
col size equ Number char rows * 8 * Number bit planes
; (16) (4)
;offset to start of char column table
pxoftab
temp = 0
rept 32 ;number of char columns
dw temp,temp,temp,temp,temp,temp,temp,temp
temp = temp+col size
endr
;offset down column table
pyoftab
temp = 0
rept 16 ;Number of char rows
dw temp
dw temp+2
dw temp+4
dw temp+6
dw temp+8
dw temp+10
dw temp+12
dw temp+14
temp = temp+32
endr
【０２０６】図８に戻ってさらに詳細に説明すると、プ
ロットする画素をスクリーン上で定義するＸ座標とＹ座
標は、プロットＸレジスタ２０２とプロットＹレジスタ
２０４にロードされる。これらのレジスタは、実際に
は、レジスタブロック７６内のＲ１，Ｒ２レジスタであ
ってもよい。プロットＸレジスタ２０２にロードされる
プロット座標の下３桁は、特定されたＸ，Ｙ座標によっ
て、ビットプレーンバイト内のどのビットに書き込まれ
るかを決める。アキュミュレータＲ０の内容は、プロッ
トＸレジスタ２０２の下３桁によって選択されるカラー
マトリックス回路２０６の行にロードされる。
ロットする画素をスクリーン上で定義するＸ座標とＹ座
標は、プロットＸレジスタ２０２とプロットＹレジスタ
２０４にロードされる。これらのレジスタは、実際に
は、レジスタブロック７６内のＲ１，Ｒ２レジスタであ
ってもよい。プロットＸレジスタ２０２にロードされる
プロット座標の下３桁は、特定されたＸ，Ｙ座標によっ
て、ビットプレーンバイト内のどのビットに書き込まれ
るかを決める。アキュミュレータＲ０の内容は、プロッ
トＸレジスタ２０２の下３桁によって選択されるカラー
マトリックス回路２０６の行にロードされる。
【０２０７】プロットＸレジスタ２０２が０であるなら
ば、最下位ビットが、画素を定義する８個のビットの各
々において更新される。プロットＸレジスタ２０２が０
であるとき、３対８デマルチプレクサ２１２は、最下位
ビットをセットし、ビットペンディングレジスタ２１０
に論理”１”をセットする。ビットペンディングレジス
タ２１０は、ビットペンディングレジスタ２１０の対応
するビットの修正が不必要であることを示すためにＲＡ
Ｍから書き出す必要がないギャップを示すために、ＲＡ
Ｍコントローラ８８によって用いられる。
ば、最下位ビットが、画素を定義する８個のビットの各
々において更新される。プロットＸレジスタ２０２が０
であるとき、３対８デマルチプレクサ２１２は、最下位
ビットをセットし、ビットペンディングレジスタ２１０
に論理”１”をセットする。ビットペンディングレジス
タ２１０は、ビットペンディングレジスタ２１０の対応
するビットの修正が不必要であることを示すためにＲＡ
Ｍから書き出す必要がないギャップを示すために、ＲＡ
Ｍコントローラ８８によって用いられる。
【０２０８】ビットペンディングレジスタ２１０は、新
しいデータが必要でないならば、ＲＡＭから新データを
上書きすることを防止する画素マスクバッファとして動
作する。この機能を果たすために、ビットペンディング
レジスタ２１０の内容は、図８に示されるように、カラ
ーマトリックス回路２０６に入力される。
しいデータが必要でないならば、ＲＡＭから新データを
上書きすることを防止する画素マスクバッファとして動
作する。この機能を果たすために、ビットペンディング
レジスタ２１０の内容は、図８に示されるように、カラ
ーマトリックス回路２０６に入力される。
【０２０９】もしビットペンディングレジスタ２１０が
０であるならば、その画素のスクリーンアドレスが計算
され、プロットアドレスレジスタ２１６にロードされ、
そして、バイト内の画素位置が、ビットペンディングレ
ジスタ２１０内の同じビットをセットするために使用さ
れる。もしビットペンディングレジスタ２１０が０でな
いならば、ＢＵＳＹフラグがセットされる。もし新しく
計算されたアドレスがプロットアドレスレジスタ２１６
の内容と同じであれば、その新しい画素ビット位置がビ
ットペンディングレジスタ２１０内でセットされ、ＢＵ
ＳＹフラグがリセットされる。
０であるならば、その画素のスクリーンアドレスが計算
され、プロットアドレスレジスタ２１６にロードされ、
そして、バイト内の画素位置が、ビットペンディングレ
ジスタ２１０内の同じビットをセットするために使用さ
れる。もしビットペンディングレジスタ２１０が０でな
いならば、ＢＵＳＹフラグがセットされる。もし新しく
計算されたアドレスがプロットアドレスレジスタ２１６
の内容と同じであれば、その新しい画素ビット位置がビ
ットペンディングレジスタ２１０内でセットされ、ＢＵ
ＳＹフラグがリセットされる。
【０２１０】もし新しく計算されたアドレスがプロット
アドレスレジスタ２１６の内容と異なれば、以下のステ
ップが実行される。 ステップ１： もしビットペンディングレジスタ２１０
がＦＦｈであれば、直接ステップ３に進む。 ステップ２： ＲＡＭから（プロットアドレス＋スクリ
ーンベース）でバイトを読み、テンポラリデータバッフ
ァであるプロットバッファに書く。 ステップ３： もしビットペンディングレジスタ２１０
によってマスクされたデータバッファ内のビットがすべ
てプロットカラーレジスタアレイの第０行に等しけれ
ば、すぐにステップ５に進む。 ステップ４： プロットカラーレジスタアレイの第０行
を、ビットペンディングレジスタによってイネーブルと
されるプロットバッファの全ビットに書く。データバッ
ファをＲＡＭのプロットアドレスに書き戻す。 ステップ５： （プロットアドレス＋１）の同じ命令と
プロットカラーレジスタアレイの第１行を実行する。 ステップ６： もし８または２５６カラーモードであれ
ば、（プロットアドレス＋１６）の同じ命令とプロット
カラーレジスタアレイの第２行を実行する。 これを、すべてのカラービットが更新されるまで続け
る。
アドレスレジスタ２１６の内容と異なれば、以下のステ
ップが実行される。 ステップ１： もしビットペンディングレジスタ２１０
がＦＦｈであれば、直接ステップ３に進む。 ステップ２： ＲＡＭから（プロットアドレス＋スクリ
ーンベース）でバイトを読み、テンポラリデータバッフ
ァであるプロットバッファに書く。 ステップ３： もしビットペンディングレジスタ２１０
によってマスクされたデータバッファ内のビットがすべ
てプロットカラーレジスタアレイの第０行に等しけれ
ば、すぐにステップ５に進む。 ステップ４： プロットカラーレジスタアレイの第０行
を、ビットペンディングレジスタによってイネーブルと
されるプロットバッファの全ビットに書く。データバッ
ファをＲＡＭのプロットアドレスに書き戻す。 ステップ５： （プロットアドレス＋１）の同じ命令と
プロットカラーレジスタアレイの第１行を実行する。 ステップ６： もし８または２５６カラーモードであれ
ば、（プロットアドレス＋１６）の同じ命令とプロット
カラーレジスタアレイの第２行を実行する。 これを、すべてのカラービットが更新されるまで続け
る。
【０２１１】プロットＸレジスタ２０２とプロットＹレ
ジスタ２０４との内容は、図８に示される全加算回路Ｆ
Ａと半加算回路ＨＡによって処理される。全加算回路Ｆ
Ａと半加算回路ＨＡおよび関連する論理回路は、図８の
ブロック図では、簡単に示されている。アドレスの計算
は次のように実行できる。
ジスタ２０４との内容は、図８に示される全加算回路Ｆ
Ａと半加算回路ＨＡによって処理される。全加算回路Ｆ
Ａと半加算回路ＨＡおよび関連する論理回路は、図８の
ブロック図では、簡単に示されている。アドレスの計算
は次のように実行できる。
【０２１２】
【数１】アドレス＝ｓｃｒ＿ｂａｓｅ＋２＊ｙ［０．.
２］＋（ｙ［３．.７］＋ｘ［３．.７］＊１６＋（（ｘ
［３．.７］＊４）＆＆ ｓｃｒ＿ｈｔ）＊ｃｈａｒ＿
ｓｉｚ この中間の項は次の通りである。
２］＋（ｙ［３．.７］＋ｘ［３．.７］＊１６＋（（ｘ
［３．.７］＊４）＆＆ ｓｃｒ＿ｈｔ）＊ｃｈａｒ＿
ｓｉｚ この中間の項は次の通りである。
【０２１３】
【数２】
これにより１０ビットの部分的結果ｐｘ［０．.９］
を、たとえば６個の全加算回路ＦＡと４個の半加算回路
ＨＡを用いて発生する。
を、たとえば６個の全加算回路ＦＡと４個の半加算回路
ＨＡを用いて発生する。
【０２１４】この結果は、選択されたスクリーンモード
の正確な精度にこの部分的結果をシフトするために、ｃ
ｈａｒ＿ｓｉｚｅ値によって制御される１２×３マルチ
プレクサに供給される。これは、ｙ下位ビットｙ
［０．.２］と結合されて、１６ビットのスクリーンア
ドレスを作る。これは、次に、スクリーンを１ｋ境界に
位置するためのｓｃｒｅｅｎ＿ｂａｓｅ値ｓｃｒ
［９．.２２］に加えられて、アドレス計算を終わる。
の正確な精度にこの部分的結果をシフトするために、ｃ
ｈａｒ＿ｓｉｚｅ値によって制御される１２×３マルチ
プレクサに供給される。これは、ｙ下位ビットｙ
［０．.２］と結合されて、１６ビットのスクリーンア
ドレスを作る。これは、次に、スクリーンを１ｋ境界に
位置するためのｓｃｒｅｅｎ＿ｂａｓｅ値ｓｃｒ
［９．.２２］に加えられて、アドレス計算を終わる。
【０２１５】このアドレスは、次に、２位置バレルシフ
ト回路２１４に入力され、２位置バレルシフト回路２１
４は、４、１６または２５６のカラー分解能のどれが選
択されるかに対応して、アドレス情報入力を１、２また
は４で乗算するように動作する。
ト回路２１４に入力され、２位置バレルシフト回路２１
４は、４、１６または２５６のカラー分解能のどれが選
択されるかに対応して、アドレス情報入力を１、２また
は４で乗算するように動作する。
【０２１６】シフト回路２１４の出力は、ＲＡＭアドレ
スのためのバッファ容量として動作するプロットアドレ
スレジスタ２１６に入力される。プロット命令が実行さ
れた後でレジスタＲ１（プロットＸレジスタ），Ｒ２
（プロットＹレジスタ）の内容が変化する可能性がある
ので、このアドレスは、バッファされなければならな
い。
スのためのバッファ容量として動作するプロットアドレ
スレジスタ２１６に入力される。プロット命令が実行さ
れた後でレジスタＲ１（プロットＸレジスタ），Ｒ２
（プロットＹレジスタ）の内容が変化する可能性がある
ので、このアドレスは、バッファされなければならな
い。
【０２１７】アドレスコンパレータ２１８は、シフト回
路２１４からの出力としてのプロットハードウエアによ
って決定される新しいアドレスを、プロットアドレスレ
ジスタ２１６に格納された古いアドレスと比較する。も
しアドレスが異なれば、次に、アドレスは、ＲＡＭに書
き出されねばならない。もしアドレスレジスタ２１６に
格納されたプロットアドレスがシフト回路２１４の出力
に等しければ、アドレスコンパレータ２１８は、（プロ
ットコントローラ２００に入力される）コントロール信
号ＰＬＥＱを発生する。
路２１４からの出力としてのプロットハードウエアによ
って決定される新しいアドレスを、プロットアドレスレ
ジスタ２１６に格納された古いアドレスと比較する。も
しアドレスが異なれば、次に、アドレスは、ＲＡＭに書
き出されねばならない。もしアドレスレジスタ２１６に
格納されたプロットアドレスがシフト回路２１４の出力
に等しければ、アドレスコンパレータ２１８は、（プロ
ットコントローラ２００に入力される）コントロール信
号ＰＬＥＱを発生する。
【０２１８】カラーマトリックス２０６に戻って説明を
続けると、先に述べたように、カラーマトリックス２０
６は、行で読み出される。ビットプレーンカウンタ２０
８は、カラーマトリックス２０６に結合され、どの行が
読み出されるかを決定する。ビットプレーンカウンタ２
０８は、ＲＡＭコントローラ８８と結合され、ＲＡＭの
動作が完了すると、ＲＡＭコントローラ８８は、ビット
プレーンカウンタ２０８をインクリメントする信号を発
生する。
続けると、先に述べたように、カラーマトリックス２０
６は、行で読み出される。ビットプレーンカウンタ２０
８は、カラーマトリックス２０６に結合され、どの行が
読み出されるかを決定する。ビットプレーンカウンタ２
０８は、ＲＡＭコントローラ８８と結合され、ＲＡＭの
動作が完了すると、ＲＡＭコントローラ８８は、ビット
プレーンカウンタ２０８をインクリメントする信号を発
生する。
【０２１９】カラーマトリックス２０６は、図１０に示
すような素子が配列される。８×８マトリックス２０６
の１つのマトリックスエレメントには６４個のそのよう
な素子が含まれる。プロット命令がデコードされると
き、コントローラ２００は、命令制御信号ＬＤＰＩＸを
ラッチ２２０に出力して、カラーレジスタ５４からのカ
ラーデータＣＯＬをラッチ２２０がロードすることを可
能にする。コントローラ２００によるコントロール信号
ＤＵＭＰの発生は、カラーマトリックス２０６内のバッ
ファリングの第１レベルが終わったことを示し、データ
は、スクリーンに出力されねばならない。一度ＤＵＭＰ
信号が発生されると、ラッチ２２０に格納されたデータ
は、ゲート回路２２６とラッチ２２８に出力される。Ｄ
ＵＭＰ信号がゲート回路２２６にアクティブに入力され
ると、ゲート回路２２６はラッチ２２８にデータを入力
する。同時に、ゲート２２４が非活性化され、このため
に、ラッチ２２８の非反転出力からのフィードバックル
ープが、前に格納したデータの格納の続行を防止する。
すような素子が配列される。８×８マトリックス２０６
の１つのマトリックスエレメントには６４個のそのよう
な素子が含まれる。プロット命令がデコードされると
き、コントローラ２００は、命令制御信号ＬＤＰＩＸを
ラッチ２２０に出力して、カラーレジスタ５４からのカ
ラーデータＣＯＬをラッチ２２０がロードすることを可
能にする。コントローラ２００によるコントロール信号
ＤＵＭＰの発生は、カラーマトリックス２０６内のバッ
ファリングの第１レベルが終わったことを示し、データ
は、スクリーンに出力されねばならない。一度ＤＵＭＰ
信号が発生されると、ラッチ２２０に格納されたデータ
は、ゲート回路２２６とラッチ２２８に出力される。Ｄ
ＵＭＰ信号がゲート回路２２６にアクティブに入力され
ると、ゲート回路２２６はラッチ２２８にデータを入力
する。同時に、ゲート２２４が非活性化され、このため
に、ラッチ２２８の非反転出力からのフィードバックル
ープが、前に格納したデータの格納の続行を防止する。
【０２２０】データがＲＡＭから読まれてデータギャッ
プ内を満たすとき、コントロール信号ＢＰＲは、ゲート
２２２に０入力を出力し、ＬＤＲＡＭ信号は０状態にな
る。この条件の下で、ＲＡＭＤ入力からのデータ入力
は、ゲート回路２２６を通ってラッチ２２８に進む。ラ
ッチ２２８内のデータは、次に、図８に示すように、Ｒ
ＡＭコントローラ８８を介してＲＡＭデータバスに読み
出すために、利用可能になる。他のそのような素子が結
合されて、Ｘ，Ｙ画素同定によって示される画素データ
を、スーパーＮＥＳ文字フォーマットにコンパチブルな
キャラクタデータに変換する。
プ内を満たすとき、コントロール信号ＢＰＲは、ゲート
２２２に０入力を出力し、ＬＤＲＡＭ信号は０状態にな
る。この条件の下で、ＲＡＭＤ入力からのデータ入力
は、ゲート回路２２６を通ってラッチ２２８に進む。ラ
ッチ２２８内のデータは、次に、図８に示すように、Ｒ
ＡＭコントローラ８８を介してＲＡＭデータバスに読み
出すために、利用可能になる。他のそのような素子が結
合されて、Ｘ，Ｙ画素同定によって示される画素データ
を、スーパーＮＥＳ文字フォーマットにコンパチブルな
キャラクタデータに変換する。
【０２２１】図１２に詳細に示されるＲＡＭコントロー
ラ８８は、１個または複数個のゲームカートリッジＲＡ
Ｍのアクセスに関連した種々のコントロール信号を発生
する。カートリッジＲＡＭは、スーパーＮＥＳ，マリオ
チップ内のプロットハードウエアおよび実行されるマリ
オチッププログラムからのデータフェッチの間で共用さ
れねばならない。ＲＡＭコントローラ８８は、適当なア
ドレスがＲＡＭアドレスバスに適当な時間に送られるこ
とを保証するのに用いられる。ＲＡＭアクセス信号の適
当な時間での発生は、部分的には、図１４にさらに詳細
に示されるアービトレーション論理回路３１０によって
制御される。
ラ８８は、１個または複数個のゲームカートリッジＲＡ
Ｍのアクセスに関連した種々のコントロール信号を発生
する。カートリッジＲＡＭは、スーパーＮＥＳ，マリオ
チップ内のプロットハードウエアおよび実行されるマリ
オチッププログラムからのデータフェッチの間で共用さ
れねばならない。ＲＡＭコントローラ８８は、適当なア
ドレスがＲＡＭアドレスバスに適当な時間に送られるこ
とを保証するのに用いられる。ＲＡＭアクセス信号の適
当な時間での発生は、部分的には、図１４にさらに詳細
に示されるアービトレーション論理回路３１０によって
制御される。
【０２２２】ＲＡＭコントローラ８８は、ＲＡＭ Ｄデ
ータバスを介してＲＡＭデータピンからの入力と命令バ
スとの間でマルチプレックスするマルチプレクサ３０４
を有する。命令バスまたはＲＡＭデータバスは、命令デ
コーダ６０から入力された信号に応答して選択され、適
当なＲＡＭ出力が目的のＺバスにおかれる。
ータバスを介してＲＡＭデータピンからの入力と命令バ
スとの間でマルチプレックスするマルチプレクサ３０４
を有する。命令バスまたはＲＡＭデータバスは、命令デ
コーダ６０から入力された信号に応答して選択され、適
当なＲＡＭ出力が目的のＺバスにおかれる。
【０２２３】また、ＲＡＭコントローラ８８は、命令デ
コーダ６０から受け取られた信号に応答して１６ビット
Ｘバスまたは１６ビットＹバスから入力されるＲＡＭへ
のデータライトのために備えられる１６ビットデータレ
ジスタ３００を有する。
コーダ６０から受け取られた信号に応答して１６ビット
Ｘバスまたは１６ビットＹバスから入力されるＲＡＭへ
のデータライトのために備えられる１６ビットデータレ
ジスタ３００を有する。
【０２２４】また、ＲＡＭコントローラ８８は、２０ビ
ットのアドレスマルチプレクサ３０８を有する。マルチ
プレクサ３０８は、アービトレーション回路３１０から
入力された制御信号に応答してアドレス入力を選択す
る。この制御信号は、アービトレーション回路３１０に
おいて発生されるコードアクノレッジ信号ＣＡＣＫ、デ
ータアクノレッジ信号ＤＡＣＫまたはプロットアクノレ
ッジ信号ＰＡＣＫから得られる。スーパーＮＥＳアドレ
スバスＨＡからのアドレス信号は、マルチプレクサ３０
８によって受け取られ、マリオ「所有者」ステータスビ
ットが０にセットされるときにはいつでも、メモリタイ
ミング信号発生器３１２を介して、ＲＡＭアドレスバス
に出力される。アービトレーション回路３１０は、ＲＡ
Ｍリフレッシュ制御信号ＲＦＳＨが入力されるアービト
レーション回路３１０に入力される信号ＲＡＮを介し
て、マリオチップＲＡＭの所有権のステータスについて
知らされる。ＲＡＮ信号とＲＦＳＨ信号は、ＯＲ演算に
より図１４に示すＳＵＳＰＥＮＤ信号を作る。
ットのアドレスマルチプレクサ３０８を有する。マルチ
プレクサ３０８は、アービトレーション回路３１０から
入力された制御信号に応答してアドレス入力を選択す
る。この制御信号は、アービトレーション回路３１０に
おいて発生されるコードアクノレッジ信号ＣＡＣＫ、デ
ータアクノレッジ信号ＤＡＣＫまたはプロットアクノレ
ッジ信号ＰＡＣＫから得られる。スーパーＮＥＳアドレ
スバスＨＡからのアドレス信号は、マルチプレクサ３０
８によって受け取られ、マリオ「所有者」ステータスビ
ットが０にセットされるときにはいつでも、メモリタイ
ミング信号発生器３１２を介して、ＲＡＭアドレスバス
に出力される。アービトレーション回路３１０は、ＲＡ
Ｍリフレッシュ制御信号ＲＦＳＨが入力されるアービト
レーション回路３１０に入力される信号ＲＡＮを介し
て、マリオチップＲＡＭの所有権のステータスについて
知らされる。ＲＡＮ信号とＲＦＳＨ信号は、ＯＲ演算に
より図１４に示すＳＵＳＰＥＮＤ信号を作る。
【０２２５】ＲＡＭマルチプレクサ３０８はまた、１６
ビットレジスタ３０６からアドレス入力を受け取る。マ
ルチプレクサレジスタ３０６は、図１２に示すように、
命令デコーダ６０によって発生される選択信号に依存し
て、Ｙバスの内容または命令バスの内容を受け取る。ま
た、マルチプレクサ３０８は、アドレス入力としてのデ
ータバンクレジスタ３１４の出力と、プログラムカウン
タＰＣの内容とを受け取る。スクリーンバンクレジスタ
３１６の出力は、マルチプレクサ３０８へのプロットア
ドレス入力の上位ビットを作るために用いられ、下位ビ
ットは図８のプロット回路から入力される。スクリーン
バンクレジスタ３１６とデータバンクレジスタ３１４
は、ともに、ホストデータバスＨＤからのデータでロー
ドされ、ホストＣＰＵによってアドレス指定可能であ
る。これらのレジスタは、図１２に示すように必ずしも
ＲＡＭコントローラ８８の中になくてもよいが、ＲＡＭ
コントローラ８８に接続される。たとえば、データバン
クレジスタ３１４は、後に説明するＲＯＭコントローラ
１０４の中にあってもよいし、スクリーンバンクレジス
タ３１６はプロットハードウエア５２の中にあってもよ
い。
ビットレジスタ３０６からアドレス入力を受け取る。マ
ルチプレクサレジスタ３０６は、図１２に示すように、
命令デコーダ６０によって発生される選択信号に依存し
て、Ｙバスの内容または命令バスの内容を受け取る。ま
た、マルチプレクサ３０８は、アドレス入力としてのデ
ータバンクレジスタ３１４の出力と、プログラムカウン
タＰＣの内容とを受け取る。スクリーンバンクレジスタ
３１６の出力は、マルチプレクサ３０８へのプロットア
ドレス入力の上位ビットを作るために用いられ、下位ビ
ットは図８のプロット回路から入力される。スクリーン
バンクレジスタ３１６とデータバンクレジスタ３１４
は、ともに、ホストデータバスＨＤからのデータでロー
ドされ、ホストＣＰＵによってアドレス指定可能であ
る。これらのレジスタは、図１２に示すように必ずしも
ＲＡＭコントローラ８８の中になくてもよいが、ＲＡＭ
コントローラ８８に接続される。たとえば、データバン
クレジスタ３１４は、後に説明するＲＯＭコントローラ
１０４の中にあってもよいし、スクリーンバンクレジス
タ３１６はプロットハードウエア５２の中にあってもよ
い。
【０２２６】出力されるべきマルチプレクサ３０８の入
力信号は、次のように選択される。もしコードアクノレ
ッジ信号ＣＡＣＫが発生されると、コードバンク＋プロ
グラムカウンタＰＣ入力が選択される。もしデータアク
ノレッジ信号ＤＡＣＫが発生されると、データバンク＋
マルチプレクサレジスタ入力が選択される。もしプロッ
トアクノレッジ信号ＰＡＣＫがあれば、プロットアドレ
スが選択される。最後に、もしＣＡＣＫ，ＤＡＣＫ，Ｐ
ＡＣＫ信号のいずれもなければ、ホスト（たとえばＳＮ
ＥＳ）アドレス入力が選択される。
力信号は、次のように選択される。もしコードアクノレ
ッジ信号ＣＡＣＫが発生されると、コードバンク＋プロ
グラムカウンタＰＣ入力が選択される。もしデータアク
ノレッジ信号ＤＡＣＫが発生されると、データバンク＋
マルチプレクサレジスタ入力が選択される。もしプロッ
トアクノレッジ信号ＰＡＣＫがあれば、プロットアドレ
スが選択される。最後に、もしＣＡＣＫ，ＤＡＣＫ，Ｐ
ＡＣＫ信号のいずれもなければ、ホスト（たとえばＳＮ
ＥＳ）アドレス入力が選択される。
【０２２７】マルチプレクサ３０８の２０ビットのアド
レス出力がメモリタイミング信号発生器３１２に入力さ
れ、この発生器３１２はこれらの信号を適当な時間にＲ
ＡＭ６、８に入力する。メモリタイミング信号発生器３
１２は、アービトレーションブロック３１０の中のグレ
ーカウンタからの出力を受け取る。メモリタイミング信
号発生器３１２は、グレーカウンタからの出力をデコー
ドし、ＲＡＭアドレスバスＲＡＭＡを介して図１に示す
ＲＡＭ６、８をアドレスするための出力信号を発生す
る。あるいは、タイミング信号発生器３１２は、図１に
示すように、ＲＡＭ６、８をアクセスするための制御信
号（行アドレスストローブ信号ＲＡＳ，列アドレススト
ローブ信号ＣＡＳ、ライトイネーブル信号ＷＥを含む）
を発生する。
レス出力がメモリタイミング信号発生器３１２に入力さ
れ、この発生器３１２はこれらの信号を適当な時間にＲ
ＡＭ６、８に入力する。メモリタイミング信号発生器３
１２は、アービトレーションブロック３１０の中のグレ
ーカウンタからの出力を受け取る。メモリタイミング信
号発生器３１２は、グレーカウンタからの出力をデコー
ドし、ＲＡＭアドレスバスＲＡＭＡを介して図１に示す
ＲＡＭ６、８をアドレスするための出力信号を発生す
る。あるいは、タイミング信号発生器３１２は、図１に
示すように、ＲＡＭ６、８をアクセスするための制御信
号（行アドレスストローブ信号ＲＡＳ，列アドレススト
ローブ信号ＣＡＳ、ライトイネーブル信号ＷＥを含む）
を発生する。
【０２２８】メモリタイミング信号発生器３１２は、Ｄ
ＯＮＥ信号を発生し、このＤＯＮＥ信号はアービトレー
ション論理回路３１０にフィードバックされて、ＲＡＭ
サイクルが完了したことを示す。また、メモリタイミン
グ信号発生器３１２は、ＲＡＭコントローラ８８内のデ
ータラッチ（図示しない）に外部のＲＡＭからくるデー
タをラッチするように作用するデータラッチ信号ＤＡＴ
ＬＡＴを発生する。ＲＡＭからのデータは、たとえばＲ
ＡＭデータバスＲＡＭＤ＿ＩＮを介してマリオチップ回
路に入力される。タイミング信号発生器３１２から出力
されるＲＡＭＡアドレス信号は、ゲームカートリッジの
任意のスタティックＲＡＭに入力される。もしダイナミ
ックＲＡＭがゲームカートリッジの中で使用されても、
コントロール信号ＣＥＳ，ＲＡＳ，ＷＥは発生される。
スタティックＲＡＭまたはダイナミックＲＡＭの信号
は、先に説明したオプションレジスタセッティングによ
って示されるように、マリオチップの構成に依存して適
当に発生される。図１３は、タイミング信号発生器３１
２によって発生される信号と他の関連する信号の一例を
示す。ここに示されたアドレス値とデータ値は、図示の
ための一例である。ＲＡＭ ＤＯＮＥ信号は図１１に示
される。
ＯＮＥ信号を発生し、このＤＯＮＥ信号はアービトレー
ション論理回路３１０にフィードバックされて、ＲＡＭ
サイクルが完了したことを示す。また、メモリタイミン
グ信号発生器３１２は、ＲＡＭコントローラ８８内のデ
ータラッチ（図示しない）に外部のＲＡＭからくるデー
タをラッチするように作用するデータラッチ信号ＤＡＴ
ＬＡＴを発生する。ＲＡＭからのデータは、たとえばＲ
ＡＭデータバスＲＡＭＤ＿ＩＮを介してマリオチップ回
路に入力される。タイミング信号発生器３１２から出力
されるＲＡＭＡアドレス信号は、ゲームカートリッジの
任意のスタティックＲＡＭに入力される。もしダイナミ
ックＲＡＭがゲームカートリッジの中で使用されても、
コントロール信号ＣＥＳ，ＲＡＳ，ＷＥは発生される。
スタティックＲＡＭまたはダイナミックＲＡＭの信号
は、先に説明したオプションレジスタセッティングによ
って示されるように、マリオチップの構成に依存して適
当に発生される。図１３は、タイミング信号発生器３１
２によって発生される信号と他の関連する信号の一例を
示す。ここに示されたアドレス値とデータ値は、図示の
ための一例である。ＲＡＭ ＤＯＮＥ信号は図１１に示
される。
【０２２９】ＲＡＭアクセス信号の適当な時間での発生
は、部分的にアービトレーション論理回路３１０によっ
て制御される。図１４に示すように、アービトレーショ
ン論理回路３１０は、メモリアクセス入力に関連した信
号であるキャッシュリクエスト信号ＣＡＣＨＥＲＱ，デ
ータリクエスト信号ＤＡＴＡＲＱ，プロットリクエスト
信号ＰＬＴＲＱを受け取る。これらの入力信号の各々
は、それぞれ、一時的にラッチ３２５，３２７，３２９
に格納される。もしマリオ命令がＲＡＭまたはＲＯＭか
ら実行されるならば、この処理は、キャッシュリクエス
ト信号ＣＡＣＨＥＲＱの入力により開始され、信号ＣＡ
ＣＨＥＲＱは、図１４の状況で命令がキャッシュＲＡＭ
から実行されず、ＲＡＭまたはＲＯＭから実行されねば
ならないことを示すために使用される。したがって、キ
ャッシュリクエスト信号ＣＡＣＨＥＲＱは、命令がキャ
ッシュＲＡＭ９４から実行できないことを示す。データ
リクエスト信号ＤＡＴＡＲＱは、ＲＡＭアクセスを必要
とする命令（たとえばｌｏａｄ ｂｙｔｅ命令，ｌｏａ
ｄ ｗｏｒｄ命令）をデコードした結果として発生され
る。さらに、アービトレーション論理回路３１０は、プ
ロットコマンドのデコードに応答してプロットコントロ
ーラ２００によって発生されるプロットリクエスト信号
ＰＬＴＲＱを受け取る。
は、部分的にアービトレーション論理回路３１０によっ
て制御される。図１４に示すように、アービトレーショ
ン論理回路３１０は、メモリアクセス入力に関連した信
号であるキャッシュリクエスト信号ＣＡＣＨＥＲＱ，デ
ータリクエスト信号ＤＡＴＡＲＱ，プロットリクエスト
信号ＰＬＴＲＱを受け取る。これらの入力信号の各々
は、それぞれ、一時的にラッチ３２５，３２７，３２９
に格納される。もしマリオ命令がＲＡＭまたはＲＯＭか
ら実行されるならば、この処理は、キャッシュリクエス
ト信号ＣＡＣＨＥＲＱの入力により開始され、信号ＣＡ
ＣＨＥＲＱは、図１４の状況で命令がキャッシュＲＡＭ
から実行されず、ＲＡＭまたはＲＯＭから実行されねば
ならないことを示すために使用される。したがって、キ
ャッシュリクエスト信号ＣＡＣＨＥＲＱは、命令がキャ
ッシュＲＡＭ９４から実行できないことを示す。データ
リクエスト信号ＤＡＴＡＲＱは、ＲＡＭアクセスを必要
とする命令（たとえばｌｏａｄ ｂｙｔｅ命令，ｌｏａ
ｄ ｗｏｒｄ命令）をデコードした結果として発生され
る。さらに、アービトレーション論理回路３１０は、プ
ロットコマンドのデコードに応答してプロットコントロ
ーラ２００によって発生されるプロットリクエスト信号
ＰＬＴＲＱを受け取る。
【０２３０】アービトレーション論理回路３１０は、マ
リオチップがランされているときとマリオ使用者ビット
がセットされているときにのみ（ステータスレジスタＳ
ＵＳＰＥＮＤモードビットが”０”状態にあることによ
り示される）イネーブルにされる。ＣＡＣＨＥリクエス
ト信号，データリクエスト信号，プロットリクエスト信
号を受け取ると、ラッチ３２５，３２７，３２９は、そ
れぞれ、ＣＲＱ，ＤＲＱ，ＰＲＱ信号を発生する。ゲー
ト３３１，３３３，３２５は、これらの信号をラッチに
非反転出力から受け取り、これらの信号の優先度を確立
する。この点で、キャッシュリクエスト信号は、最高の
優先度を有し、データリクエスト信号は、第２の優先度
を有し、プロットリクエスト信号は、最下位の優先度を
有する。キャッシュリクエスト信号が最高の優先度を有
する理由は、キャッシュＲＡＭ９４から命令を実行する
試みがされ、ＲＡＭからの命令をアクセスする必要があ
るからである。ゲート回路３３３，３３５は、より高い
優先度のリクエストがすでに対応するラッチをセットし
ているならば、より低い優先度のリクエストがラッチ３
３９，３４１をセットするように動作しないことを保証
するように動作する。システムがＳＵＳＰＥＮＤモード
にないときにのみ、ＳＵＳＰＥＮＤモード信号が各ゲー
ト３３１，３３３，３３５に入力されるので、ラッチ３
３７，３３９，３４１がセットできる。ＳＵＳＰＥＮＤ
モード信号は、マリオチップがＲＡＭを所有していると
きに、すなわちＲＡＭに自由にアクセスできるときに、
ローレベルにある。ラッチ３３７，３３９，３４１は、
ＳＵＳＰＥＮＤが”１”にセットされていればセットで
きないし、アクノレッジラッチ３３７，３３９，３４２
のいずれかが既に”１”であっても（１サイクルが既に
始まっていれば）セットできない。ゲート３３１，３３
３，３３５は、ＲＡＭアクセスの優先性を確立する。デ
ータアクノレッジラッチ３３９は、もしキャッシュリク
エストラッチ３３７がセットされていればセットされ
ず、プロットアクノレッジラッチ３４１は、キャッシュ
リクエストラッチまたはデータリクエストラッチがセッ
トされていればセットされない。
リオチップがランされているときとマリオ使用者ビット
がセットされているときにのみ（ステータスレジスタＳ
ＵＳＰＥＮＤモードビットが”０”状態にあることによ
り示される）イネーブルにされる。ＣＡＣＨＥリクエス
ト信号，データリクエスト信号，プロットリクエスト信
号を受け取ると、ラッチ３２５，３２７，３２９は、そ
れぞれ、ＣＲＱ，ＤＲＱ，ＰＲＱ信号を発生する。ゲー
ト３３１，３３３，３２５は、これらの信号をラッチに
非反転出力から受け取り、これらの信号の優先度を確立
する。この点で、キャッシュリクエスト信号は、最高の
優先度を有し、データリクエスト信号は、第２の優先度
を有し、プロットリクエスト信号は、最下位の優先度を
有する。キャッシュリクエスト信号が最高の優先度を有
する理由は、キャッシュＲＡＭ９４から命令を実行する
試みがされ、ＲＡＭからの命令をアクセスする必要があ
るからである。ゲート回路３３３，３３５は、より高い
優先度のリクエストがすでに対応するラッチをセットし
ているならば、より低い優先度のリクエストがラッチ３
３９，３４１をセットするように動作しないことを保証
するように動作する。システムがＳＵＳＰＥＮＤモード
にないときにのみ、ＳＵＳＰＥＮＤモード信号が各ゲー
ト３３１，３３３，３３５に入力されるので、ラッチ３
３７，３３９，３４１がセットできる。ＳＵＳＰＥＮＤ
モード信号は、マリオチップがＲＡＭを所有していると
きに、すなわちＲＡＭに自由にアクセスできるときに、
ローレベルにある。ラッチ３３７，３３９，３４１は、
ＳＵＳＰＥＮＤが”１”にセットされていればセットで
きないし、アクノレッジラッチ３３７，３３９，３４２
のいずれかが既に”１”であっても（１サイクルが既に
始まっていれば）セットできない。ゲート３３１，３３
３，３３５は、ＲＡＭアクセスの優先性を確立する。デ
ータアクノレッジラッチ３３９は、もしキャッシュリク
エストラッチ３３７がセットされていればセットされ
ず、プロットアクノレッジラッチ３４１は、キャッシュ
リクエストラッチまたはデータリクエストラッチがセッ
トされていればセットされない。
【０２３１】ラッチ３３７がキャッシュリクエスト信号
によってセットされるとすぐに、そして、図１４で論理
回路によってキャッシュＲＡＭ９４（またはＲＡＭ）が
利用可能であることが確立されるとすぐに、キャッシュ
アクノレッジ信号ＣＡＣＫが発生される。データアクノ
レッジ信号ＤＡＣＫとプロットリクエストアクノレッジ
信号ＰＡＣＫは、図１４の論理回路がＲＡＭがビジーで
ないと決定したならば、データリクエスト信号とプロッ
トリクエスト信号をアクノレッジするために同様に発生
される。
によってセットされるとすぐに、そして、図１４で論理
回路によってキャッシュＲＡＭ９４（またはＲＡＭ）が
利用可能であることが確立されるとすぐに、キャッシュ
アクノレッジ信号ＣＡＣＫが発生される。データアクノ
レッジ信号ＤＡＣＫとプロットリクエストアクノレッジ
信号ＰＡＣＫは、図１４の論理回路がＲＡＭがビジーで
ないと決定したならば、データリクエスト信号とプロッ
トリクエスト信号をアクノレッジするために同様に発生
される。
【０２３２】ラッチ３３７，３３９，３４１の非反転端
子がゲート回路３４３に結合され、ゲート回路３４３は
ＮＯＲゲート３４４を介してＲＡＭアクセスのためのタ
イミング信号を発生するグレイカウンタ３４５をリセッ
トする。当業者にわかるように、グレイカウンタは、一
時にただ１つの出力ビットだけが変化するカウンタであ
り、ＲＡＭアクセス時間を制御するために使用できる。
子がゲート回路３４３に結合され、ゲート回路３４３は
ＮＯＲゲート３４４を介してＲＡＭアクセスのためのタ
イミング信号を発生するグレイカウンタ３４５をリセッ
トする。当業者にわかるように、グレイカウンタは、一
時にただ１つの出力ビットだけが変化するカウンタであ
り、ＲＡＭアクセス時間を制御するために使用できる。
【０２３３】タイミング信号発生器３１２によって発生
されるＤＯＮＥ信号は、ＮＯＲゲート３４４とラッチ３
３７，３３９，３４１によって受け取られる。ＤＯＮＥ
信号はＲＡＭサイクルが終了したことを示す。ＤＯＮＥ
信号の発生は、ラッチされているリクエストをクリアす
るために、アービトレーション論理回路３１０内の適当
なラッチのクリアをトリガする。ＤＯＮＥ信号は、ま
た、ＲＡＭアクセスが終了したことを示すキャッシュコ
ントローラ６８，プロットコントローラ５２などの発信
源回路に結合される。
されるＤＯＮＥ信号は、ＮＯＲゲート３４４とラッチ３
３７，３３９，３４１によって受け取られる。ＤＯＮＥ
信号はＲＡＭサイクルが終了したことを示す。ＤＯＮＥ
信号の発生は、ラッチされているリクエストをクリアす
るために、アービトレーション論理回路３１０内の適当
なラッチのクリアをトリガする。ＤＯＮＥ信号は、ま
た、ＲＡＭアクセスが終了したことを示すキャッシュコ
ントローラ６８，プロットコントローラ５２などの発信
源回路に結合される。
【０２３４】本発明の別実施形態においては、マリオチ
ップは２重クロックシステムを使用できる。従って、マ
リオチッププロセッサは、同じクロック、たとえば前記
のＲＡＭコントローラで駆動される必要はない。たとえ
ば、ＲＡＭコントローラ８８は、スーパーＮＥＳから入
力された２１ＭＨｚクロック信号によって駆動され、マ
リオチップは他の可変周波数のクロックで駆動される。
このように、マリオチッププロセッサは、２１ＭＨｚの
クロック速度で動作することに限定されない。
ップは２重クロックシステムを使用できる。従って、マ
リオチッププロセッサは、同じクロック、たとえば前記
のＲＡＭコントローラで駆動される必要はない。たとえ
ば、ＲＡＭコントローラ８８は、スーパーＮＥＳから入
力された２１ＭＨｚクロック信号によって駆動され、マ
リオチップは他の可変周波数のクロックで駆動される。
このように、マリオチッププロセッサは、２１ＭＨｚの
クロック速度で動作することに限定されない。
【０２３５】本実施形態のマリオチップは、２重クロッ
クインターフェース機能を実行するために、図１５に示
されるような非同期ステートマシン制御回路を用いても
よい。図１５の回路は、他のクロック速度で動作するメ
モリコントローラと異なったクロックシステムが備えら
れていれば、マリオチップとのインターフェースのため
に使用できる。
クインターフェース機能を実行するために、図１５に示
されるような非同期ステートマシン制御回路を用いても
よい。図１５の回路は、他のクロック速度で動作するメ
モリコントローラと異なったクロックシステムが備えら
れていれば、マリオチップとのインターフェースのため
に使用できる。
【０２３６】図１５に示す再同期化回路は、クロック信
号ＣＫとは同期しない入力クロック信号ＤＩＮを受け取
る。再同期化回路は、信号ＤＩＮがより高くてもより低
くても、ＤＩＮからクロック信号ＣＫに同期する信号を
発生する。
号ＣＫとは同期しない入力クロック信号ＤＩＮを受け取
る。再同期化回路は、信号ＤＩＮがより高くてもより低
くても、ＤＩＮからクロック信号ＣＫに同期する信号を
発生する。
【０２３７】図１６に示すように、再同期化回路は、信
号ＤＩＮに応答して状態０１０，１１０，１００，１０
１，１１１を通って初期状態０１０に戻る。図１５の再
同期化回路は、ＲＯＭコントローラ１０４とＲＡＭコン
トローラ１０４のような２重クロック信号を入力するど
んなインターフェースでも使用できる。
号ＤＩＮに応答して状態０１０，１１０，１００，１０
１，１１１を通って初期状態０１０に戻る。図１５の再
同期化回路は、ＲＯＭコントローラ１０４とＲＡＭコン
トローラ１０４のような２重クロック信号を入力するど
んなインターフェースでも使用できる。
【０２３８】再同期化回路は、入力信号ＤＩＮに応答し
てアイドル状態すなわちリセット状態”０１０”からス
イッチして、ゲートＦによってセットされるラッチＡに
より”１１０”状態を生成する。再同期化クロックＣＫ
が低レベルになるとすぐに（またはすでに真値であるか
も知れない）、ラッチＢはゲートＥによってリセットさ
れ状態”１００”を生成する。クロックが再び高レベル
になると、ラッチＣはセットされて、ゲートＡによって
状態”１０１”を生成する。
てアイドル状態すなわちリセット状態”０１０”からス
イッチして、ゲートＦによってセットされるラッチＡに
より”１１０”状態を生成する。再同期化クロックＣＫ
が低レベルになるとすぐに（またはすでに真値であるか
も知れない）、ラッチＢはゲートＥによってリセットさ
れ状態”１００”を生成する。クロックが再び高レベル
になると、ラッチＣはセットされて、ゲートＡによって
状態”１０１”を生成する。
【０２３９】ラッチＣは、再同期化回路からの出力Ｑを
発生する。入力信号が再び低レベルになると、ラッチＢ
はゲートＣによって再びセットされて状態”１００”を
生成する。クロックＣＫが状態”１１１”に達した後に
再び低レベルになると、ラッチＡはゲートＧによってリ
セットされて状態”０１１”を生成する。その後、クロ
ックＣＫは再び高レベルになり、ラッチＣは、ゲートＢ
によりリセットされて状態マシンをそのアイドル状態に
戻す。次に、出力は、アクティブでなくなる。
発生する。入力信号が再び低レベルになると、ラッチＢ
はゲートＣによって再びセットされて状態”１００”を
生成する。クロックＣＫが状態”１１１”に達した後に
再び低レベルになると、ラッチＡはゲートＧによってリ
セットされて状態”０１１”を生成する。その後、クロ
ックＣＫは再び高レベルになり、ラッチＣは、ゲートＢ
によりリセットされて状態マシンをそのアイドル状態に
戻す。次に、出力は、アクティブでなくなる。
【０２４０】図１７は、図５のＲＯＭコントローラ１０
４をさらに詳細に示す。ＲＯＭコントローラ１０４に備
えられるキャッシュローダ４００は、ＲＯＭ１０または
カートリッジＲＡＭに格納されている現在実行中のプロ
グラム命令を有するマリオチップキャッシュＲＡＭ９４
のロードを部分的に制御する。命令は、１６バイトの単
位でキャッシュＲＡＭ９４にロードされる。しかし、１
６バイトのセグメントの中でジャンプ命令に出会うと、
ジャンプ命令がされる前に完全な１６バイトセグメント
となるまでロードが続けられねばならない。キャッシュ
ロード回路４００に含まれる２ビット状態マシンは、ジ
ャンプ命令のデコードに対応して１６バイトキャッシュ
セグメントの残っているバイトがキャッシュＲＡＭ９４
にロードされることを保証する。キャッシュロード論理
回路の状態マシンの第１状態はアイドル状態であり、ア
イドル状態はもしプログラムの実行がキャッシュ範囲外
であるかまたはプログラムデータがすでにキャッシュＲ
ＡＭ９４にロードされていることを示す状態である。第
２状態は、キャッシュのロードとカートリッジＲＯＭま
たはＲＡＭからの命令の実行が同時に起こることを示
す。第３状態は、ジャンプ命令をデコードすることによ
りトリガされ、１６バイトキャッシュの全バイトがロー
ドされるまで有効である。第４状態はジャンプが実行さ
れたときに生じ、キャッシュ１６バイト境界に正確には
対応しないアドレスにジャンプする。このとき、キャッ
シュは、この境界の始まりからプログラムが分岐したア
ドレスに対応する１６バイトセグメントの部分にまで満
たされる。
４をさらに詳細に示す。ＲＯＭコントローラ１０４に備
えられるキャッシュローダ４００は、ＲＯＭ１０または
カートリッジＲＡＭに格納されている現在実行中のプロ
グラム命令を有するマリオチップキャッシュＲＡＭ９４
のロードを部分的に制御する。命令は、１６バイトの単
位でキャッシュＲＡＭ９４にロードされる。しかし、１
６バイトのセグメントの中でジャンプ命令に出会うと、
ジャンプ命令がされる前に完全な１６バイトセグメント
となるまでロードが続けられねばならない。キャッシュ
ロード回路４００に含まれる２ビット状態マシンは、ジ
ャンプ命令のデコードに対応して１６バイトキャッシュ
セグメントの残っているバイトがキャッシュＲＡＭ９４
にロードされることを保証する。キャッシュロード論理
回路の状態マシンの第１状態はアイドル状態であり、ア
イドル状態はもしプログラムの実行がキャッシュ範囲外
であるかまたはプログラムデータがすでにキャッシュＲ
ＡＭ９４にロードされていることを示す状態である。第
２状態は、キャッシュのロードとカートリッジＲＯＭま
たはＲＡＭからの命令の実行が同時に起こることを示
す。第３状態は、ジャンプ命令をデコードすることによ
りトリガされ、１６バイトキャッシュの全バイトがロー
ドされるまで有効である。第４状態はジャンプが実行さ
れたときに生じ、キャッシュ１６バイト境界に正確には
対応しないアドレスにジャンプする。このとき、キャッ
シュは、この境界の始まりからプログラムが分岐したア
ドレスに対応する１６バイトセグメントの部分にまで満
たされる。
【０２４１】図５に示されるキャッシュコントローラ６
８はＣＡＣＨＥ信号を発生し、ＣＡＣＨＥ信号はキャッ
シュローダに入力され、リクエストされた命令が現在キ
ャッシュＲＡＭ９４にないことを示す。従って、この命
令はＲＯＭから取込まれねばならない。コードバンク信
号はアクセスされるアドレスの上位３ビットを同定し、
プログラムＲＯＭまたはＲＡＭがアクセスされるか否か
を示す。また、キャッシュローダ４００は図示しないカ
ウンタを備え、このカウンタは、プログラム実行中にプ
ログラムカウンタＰＣの下位ビットに対応するカウント
を保持する。このカウンタは、キャッシュローダ４００
のＰＣ入力を介してロードされる。
８はＣＡＣＨＥ信号を発生し、ＣＡＣＨＥ信号はキャッ
シュローダに入力され、リクエストされた命令が現在キ
ャッシュＲＡＭ９４にないことを示す。従って、この命
令はＲＯＭから取込まれねばならない。コードバンク信
号はアクセスされるアドレスの上位３ビットを同定し、
プログラムＲＯＭまたはＲＡＭがアクセスされるか否か
を示す。また、キャッシュローダ４００は図示しないカ
ウンタを備え、このカウンタは、プログラム実行中にプ
ログラムカウンタＰＣの下位ビットに対応するカウント
を保持する。このカウンタは、キャッシュローダ４００
のＰＣ入力を介してロードされる。
【０２４２】また、ＲＯＭコントローラ１０４内のキャ
ッシュロード回路４００は、ＷＡＩＴ制御信号とＧＯ制
御信号を入力する。これらの信号は、マリオプロセッサ
が何かの理由でＷＡＩＴ状態に保持されていず、マリオ
チップが”ｇｏ”モードまたは”ｒｕｎｎｉｎｇ”モー
ド状態にあることを示す。そのような状況で、キャッシ
ュロード回路４００は、図１７に示すＮＯＲゲート４０
８に接続されるＣＯＤＥＦＥＴＣＨ制御信号を発生す
る。次に、ＮＯＲゲート４０８は、ＲＯＭタイミングカ
ウンタ４０６のクリア入力に接続される。キャッシュロ
ード回路４００がコードフェッチ信号ＣＯＤＥ ＦＥＴ
ＣＨを発生するとき、ＲＯＭコントローラ１０４内の論
理回路は、コードフェッチをより高い優先度で開始す
る。そこで、このコードフェッチとしてのデータフェッ
チはデータフェッチの前に開始されねばならない。図１
４に示すような優先性論理回路を備えたアービトレーシ
ョン回路は、データフェッチよりも高い優先性が与えら
れる発生された信号をイネーブルにするために使用され
る。
ッシュロード回路４００は、ＷＡＩＴ制御信号とＧＯ制
御信号を入力する。これらの信号は、マリオプロセッサ
が何かの理由でＷＡＩＴ状態に保持されていず、マリオ
チップが”ｇｏ”モードまたは”ｒｕｎｎｉｎｇ”モー
ド状態にあることを示す。そのような状況で、キャッシ
ュロード回路４００は、図１７に示すＮＯＲゲート４０
８に接続されるＣＯＤＥＦＥＴＣＨ制御信号を発生す
る。次に、ＮＯＲゲート４０８は、ＲＯＭタイミングカ
ウンタ４０６のクリア入力に接続される。キャッシュロ
ード回路４００がコードフェッチ信号ＣＯＤＥ ＦＥＴ
ＣＨを発生するとき、ＲＯＭコントローラ１０４内の論
理回路は、コードフェッチをより高い優先度で開始す
る。そこで、このコードフェッチとしてのデータフェッ
チはデータフェッチの前に開始されねばならない。図１
４に示すような優先性論理回路を備えたアービトレーシ
ョン回路は、データフェッチよりも高い優先性が与えら
れる発生された信号をイネーブルにするために使用され
る。
【０２４３】クリア信号がＲＯＭタイミングカウンタ４
０６から除かれるとき、カウントサイクルが開始され
る。ＲＯＭタイミングカウンタ４０６は、ＲＯＭデータ
がＲＯＭデータピンに出力されていることを示すＲＯＭ
ＲＤＹ信号を発生するために使用される。ＲＯＭＲＤＹ
信号は、ゲート回路４１０から出力される。ＲＯＭデー
タレディ信号ＲＯＭＲＤＹのゲートは、再同期化回路４
０２に接続される。この再同期化回路４０２は、たとえ
ば、図１５に説明された再同期化回路からなる。同期が
プロセッサクロックから得られた後、信号ＲＯＭＤＣＫ
が発生されて、ラッチ４０４をリセットし、レジスタＲ
１４のアクセスによるＥＮ＿１４信号によりトリガされ
るデータフェッチを示すＤＡＴＡＦＥＴＣＨ信号を発生
する。ＲＯＭタイミング信号４０６が所定の値に達して
データがＲＯＭデータピンに出力されていることを保証
する時に、ＤＡＴＡＦＥＴＣＨ信号が発生される。
０６から除かれるとき、カウントサイクルが開始され
る。ＲＯＭタイミングカウンタ４０６は、ＲＯＭデータ
がＲＯＭデータピンに出力されていることを示すＲＯＭ
ＲＤＹ信号を発生するために使用される。ＲＯＭＲＤＹ
信号は、ゲート回路４１０から出力される。ＲＯＭデー
タレディ信号ＲＯＭＲＤＹのゲートは、再同期化回路４
０２に接続される。この再同期化回路４０２は、たとえ
ば、図１５に説明された再同期化回路からなる。同期が
プロセッサクロックから得られた後、信号ＲＯＭＤＣＫ
が発生されて、ラッチ４０４をリセットし、レジスタＲ
１４のアクセスによるＥＮ＿１４信号によりトリガされ
るデータフェッチを示すＤＡＴＡＦＥＴＣＨ信号を発生
する。ＲＯＭタイミング信号４０６が所定の値に達して
データがＲＯＭデータピンに出力されていることを保証
する時に、ＤＡＴＡＦＥＴＣＨ信号が発生される。
【０２４４】図１７に示すＲＯＭコントローラにおい
て、入力の１つからアドレス情報を選択するマルチプレ
クサ４１４は、ＲＯＭアドレスを発生する。コードバン
クレジスタ４１２は、スーパーＮＥＳデータバスＨＤか
らロードされて、マリオコードが実行されるＲＯＭアド
レスバンクを定義する。コードバンクレジスタ４１２
は、２３ビットＲＯＭアドレスの８ビットをマルチプレ
クサ４１４に出力する。ＲＯＭアドレスの下位ビット
は、プログラムカウンタＰＣの値から得られる。データ
がキャッシュＲＡＭに書き込まれるとき、ＣＡＣＨＥ
ＬＯＡＤ信号からの下位４ビットはキャッシュローダ４
００によって発生される。別のマルチプレクサ４１４の
アドレス入力は、レジスタＲ１４がアクセスされたとき
にはいつでもマリオの汎用レジスタＲ１４の内容から発
生される。
て、入力の１つからアドレス情報を選択するマルチプレ
クサ４１４は、ＲＯＭアドレスを発生する。コードバン
クレジスタ４１２は、スーパーＮＥＳデータバスＨＤか
らロードされて、マリオコードが実行されるＲＯＭアド
レスバンクを定義する。コードバンクレジスタ４１２
は、２３ビットＲＯＭアドレスの８ビットをマルチプレ
クサ４１４に出力する。ＲＯＭアドレスの下位ビット
は、プログラムカウンタＰＣの値から得られる。データ
がキャッシュＲＡＭに書き込まれるとき、ＣＡＣＨＥ
ＬＯＡＤ信号からの下位４ビットはキャッシュローダ４
００によって発生される。別のマルチプレクサ４１４の
アドレス入力は、レジスタＲ１４がアクセスされたとき
にはいつでもマリオの汎用レジスタＲ１４の内容から発
生される。
【０２４５】レジスタＲ１４のアクセスにより、データ
フェッチラッチ４０４は、ＤＡＴＡＦＥＴＣＨ信号を発
生し、ＤＡＴＡＦＥＴＣＨ信号は、マルチプレクサ４１
４にＲ１４入力（そして、スーパーＮＥＳデータバスＨ
Ｄからロードされるデータバンクレジスタ４１６の内
容）を選択させるための制御入力として用いられる。デ
ータバンクレジスタ４１６は、Ｒ１４フェッチ動作に関
連するデータバンクの上位ビットを有する。
フェッチラッチ４０４は、ＤＡＴＡＦＥＴＣＨ信号を発
生し、ＤＡＴＡＦＥＴＣＨ信号は、マルチプレクサ４１
４にＲ１４入力（そして、スーパーＮＥＳデータバスＨ
Ｄからロードされるデータバンクレジスタ４１６の内
容）を選択させるための制御入力として用いられる。デ
ータバンクレジスタ４１６は、Ｒ１４フェッチ動作に関
連するデータバンクの上位ビットを有する。
【０２４６】ＤＡＴＡ ＦＥＴＣＨ信号は、さらにゲー
ト４０８に入力されて、ＲＯＭタイミングカウンタ４０
６によるカウントを開始させる。そして、ＲＯＭタイミ
ングカウンタ４０６は、ゲート４１０を介してＲＯＭレ
ディ信号ＲＯＭＲＤＹを発生する。ＲＯＭＲＤＹ信号が
発生されると、データがＲＯＭデータバスＲＯＭ Ｄ
［７：０］から利用できる。
ト４０８に入力されて、ＲＯＭタイミングカウンタ４０
６によるカウントを開始させる。そして、ＲＯＭタイミ
ングカウンタ４０６は、ゲート４１０を介してＲＯＭレ
ディ信号ＲＯＭＲＤＹを発生する。ＲＯＭＲＤＹ信号が
発生されると、データがＲＯＭデータバスＲＯＭ Ｄ
［７：０］から利用できる。
【０２４７】また、アドレスマルチプレクサ４１４は、
スーパーＮＥＳアドレスバスＨＡからＲＯＭアドレスを
受け取る。スーパーＮＥＳアドレスバスは、マルチプレ
クサ４１４の制御入力に接続される信号”ＲＯＭ”の状
態に依存して選択される。
スーパーＮＥＳアドレスバスＨＡからＲＯＭアドレスを
受け取る。スーパーＮＥＳアドレスバスは、マルチプレ
クサ４１４の制御入力に接続される信号”ＲＯＭ”の状
態に依存して選択される。
【０２４８】”ＲＯＭ”制御信号は、マリオＲＯＭコン
トローラにスーパーＮＥＳがＲＯＭアドレスバスの制御
をしていることを知らせる。
トローラにスーパーＮＥＳがＲＯＭアドレスバスの制御
をしていることを知らせる。
【０２４９】ジャンプ命令がデコードされたのちに、ア
ドレスマルチプレクサ４１４は、プログラムカウンタと
キャッシュローダ４００内のカウンタによって発生され
た下位４ビットとの内容を入力される。これにより、キ
ャッシュセグメントが、デコードされるジャンプの前に
ロードされた１６ビットの残り部分とともにロードされ
ることを可能にする。
ドレスマルチプレクサ４１４は、プログラムカウンタと
キャッシュローダ４００内のカウンタによって発生され
た下位４ビットとの内容を入力される。これにより、キ
ャッシュセグメントが、デコードされるジャンプの前に
ロードされた１６ビットの残り部分とともにロードされ
ることを可能にする。
【０２５０】マルチプレクサ４２２は、ＲＯＭコントロ
ーラ１０４の中にＲＯＭデータピンＲＯＭＤからマリオ
チップのデスティネーションバスＺへのデータバスを与
える。ラッチ４０４によって発生されたＤＡＴＡＦＥＴ
ＣＨ信号とＲＯＭタイミングカウンタ４０６によって発
生されたＲＯＭＲＤＹ信号とは、ゲート４１８に入力さ
れてＲＯＭバッファ４２０のロードを可能にする。ＲＯ
ＭＤＲＯＭデータバス［７．．０］からのＲＯＭデータ
バスは、ＲＯＭバッファ４２０にロードされる。
ーラ１０４の中にＲＯＭデータピンＲＯＭＤからマリオ
チップのデスティネーションバスＺへのデータバスを与
える。ラッチ４０４によって発生されたＤＡＴＡＦＥＴ
ＣＨ信号とＲＯＭタイミングカウンタ４０６によって発
生されたＲＯＭＲＤＹ信号とは、ゲート４１８に入力さ
れてＲＯＭバッファ４２０のロードを可能にする。ＲＯ
ＭＤＲＯＭデータバス［７．．０］からのＲＯＭデータ
バスは、ＲＯＭバッファ４２０にロードされる。
【０２５１】マルチプレクサ４２２は、命令コード（た
とえばレジスタＲ１４のアクセスによってトリガされる
自動的データフェッチであるＧＥＴ Ｂ）のデコードに
応答して入力を選択する。もしコードフェッチ動作がデ
コードされると、ＲＯＭコントローラ１０４は、図２０
に示されるように、命令をマリオチップ内の命令バスに
入力する。もしＧＥＴ Ｂ命令動作がデコードされる
と、レジスタ４２０に格納されたバッファされたバイト
はＺバスに出力される。ＧＥＴ Ｂ命令は、図１７に示
すマルチプレクサ４２２への対応する入力を介して図示
されるように、Ｘバスのデータを含む。そこで、デステ
ィネーションのＺバスに入力されるデータは、マリオジ
ェネラルレジスタ７６の１個にロードできる。
とえばレジスタＲ１４のアクセスによってトリガされる
自動的データフェッチであるＧＥＴ Ｂ）のデコードに
応答して入力を選択する。もしコードフェッチ動作がデ
コードされると、ＲＯＭコントローラ１０４は、図２０
に示されるように、命令をマリオチップ内の命令バスに
入力する。もしＧＥＴ Ｂ命令動作がデコードされる
と、レジスタ４２０に格納されたバッファされたバイト
はＺバスに出力される。ＧＥＴ Ｂ命令は、図１７に示
すマルチプレクサ４２２への対応する入力を介して図示
されるように、Ｘバスのデータを含む。そこで、デステ
ィネーションのＺバスに入力されるデータは、マリオジ
ェネラルレジスタ７６の１個にロードできる。
【０２５２】キャッシュコントローラ６８は、図１８に
さらに詳細に示される。キャッシュコントローラ６８は
タグラッチ５０６を備える。ラッチ５０６は、たとえ
ば、命令がキャッシュＲＡＭ９４（キャッシュコントロ
ーラの具体例として図示される）に格納されるかを示す
６４のラッチである。
さらに詳細に示される。キャッシュコントローラ６８は
タグラッチ５０６を備える。ラッチ５０６は、たとえ
ば、命令がキャッシュＲＡＭ９４（キャッシュコントロ
ーラの具体例として図示される）に格納されるかを示す
６４のラッチである。
【０２５３】ラッチ５０６の６４のフラグの各々は、キ
ャッシュＲＡＭ９４に格納される１６ビットの情報に対
応する。キャッシュＲＡＭ９４には、命令がロードさ
れ、同時に、命令がＲＯＭまたはＲＡＭから実行され
る。ジャンプ命令が実行されると、先に説明したよう
に、ＲＡＭ９４には、図１７に示されるＲＯＭコントロ
ーラ１０４とともに説明されたキャッシュローダ４００
を介して１６バイトセグメントの残りのバイトがロード
される。これらの残りのバイトがロードされるまで、全
１６バイトセグメントに対しタグラッチ５０６を介して
ロード完了を示すフラグが立てられることはない。
ャッシュＲＡＭ９４に格納される１６ビットの情報に対
応する。キャッシュＲＡＭ９４には、命令がロードさ
れ、同時に、命令がＲＯＭまたはＲＡＭから実行され
る。ジャンプ命令が実行されると、先に説明したよう
に、ＲＡＭ９４には、図１７に示されるＲＯＭコントロ
ーラ１０４とともに説明されたキャッシュローダ４００
を介して１６バイトセグメントの残りのバイトがロード
される。これらの残りのバイトがロードされるまで、全
１６バイトセグメントに対しタグラッチ５０６を介して
ロード完了を示すフラグが立てられることはない。
【０２５４】ゲート回路５１０について説明すると、プ
ログラムカウンタが０から１５までカウントしたとき、
１４ビット減算器５０２は反転された範囲外信号を出力
し、ＲＯＭコントローラがＲＯＭデータレディ信号ＲＯ
ＭＲＤＹ（１バイトが出力がレディであることを示す）
を出力し、ゲート回路５１０はデマルチプレクサ５０４
によてアドレスされた位置でタグラッチ５０６をセット
する。
ログラムカウンタが０から１５までカウントしたとき、
１４ビット減算器５０２は反転された範囲外信号を出力
し、ＲＯＭコントローラがＲＯＭデータレディ信号ＲＯ
ＭＲＤＹ（１バイトが出力がレディであることを示す）
を出力し、ゲート回路５１０はデマルチプレクサ５０４
によてアドレスされた位置でタグラッチ５０６をセット
する。
【０２５５】キャッシュ命令がデコードされるとき、以
後の命令がキャッシュＲＡＭメモリ９４から実行される
ことを示す制御信号がバスに出力される。バス５０１上
の制御信号はキャッシュベースレジスタ５００のロード
入力に接続され、キャッシュベースレジスタ５００にプ
ログラムカウンタＰＣの上位１３ビットをロードさせ
る。同時に、図１８に示されるように、タグラッチがク
リアされる。
後の命令がキャッシュＲＡＭメモリ９４から実行される
ことを示す制御信号がバスに出力される。バス５０１上
の制御信号はキャッシュベースレジスタ５００のロード
入力に接続され、キャッシュベースレジスタ５００にプ
ログラムカウンタＰＣの上位１３ビットをロードさせ
る。同時に、図１８に示されるように、タグラッチがク
リアされる。
【０２５６】キャッシュベースレジスタ５００の出力と
プログラムカウンタび上位ビット（たとえば３〜１５ビ
ット）は、減算器５０２に入力され、プログラムカウン
タＰＣからのアドレス入力がキャッシュＲＡＭ９４の範
囲内にあるか否かを決定する。減算器５０２は、たとえ
ばその下位６ビットをキャッシュＲＡＭアドレスの上位
ビットとして出力する。また、下位３ビットのアドレス
がプログラムカウンタＰＣから接続される。
プログラムカウンタび上位ビット（たとえば３〜１５ビ
ット）は、減算器５０２に入力され、プログラムカウン
タＰＣからのアドレス入力がキャッシュＲＡＭ９４の範
囲内にあるか否かを決定する。減算器５０２は、たとえ
ばその下位６ビットをキャッシュＲＡＭアドレスの上位
ビットとして出力する。また、下位３ビットのアドレス
がプログラムカウンタＰＣから接続される。
【０２５７】範囲外信号Ｏ／ＲＡＮＧＥは、減算器５０
２のキャリー出力信号から発生され反転される。反転さ
れた範囲外信号は、高レベルであれば、ラッチアレー５
０６の１個のラッチのセットを開始する。ラッチのセッ
トは、デマルチプレクサ５０４を介して減算器５０２か
らのキャッシュアドレス出力に依存し、命令が出力キャ
ッシュＲＡＭアドレスに対応したキャッシュに格納され
ることを示すキャッシュＲＡＭ９４における１６バイト
セグメントに対応する。タグキャッシュ５０６の出力は
マルチプレクサ５１２に入力され、マルチプレクサ５１
２は、デマルチプレクサ５０４から出力される６４の選
択線の１つに対応して出力されるラッチ信号を選択する
マルチプレクサ選択入力に基づいて６４のタグラッチ信
号の１つをＮＯＲゲート５１４に入力する。ＮＯＲゲー
ト５１４の他の入力は、希望の命令がキャッシュＲＡＭ
９４の中に見いだされないために外部のフェッチが要求
されることを示す範囲外信号である。
２のキャリー出力信号から発生され反転される。反転さ
れた範囲外信号は、高レベルであれば、ラッチアレー５
０６の１個のラッチのセットを開始する。ラッチのセッ
トは、デマルチプレクサ５０４を介して減算器５０２か
らのキャッシュアドレス出力に依存し、命令が出力キャ
ッシュＲＡＭアドレスに対応したキャッシュに格納され
ることを示すキャッシュＲＡＭ９４における１６バイト
セグメントに対応する。タグキャッシュ５０６の出力は
マルチプレクサ５１２に入力され、マルチプレクサ５１
２は、デマルチプレクサ５０４から出力される６４の選
択線の１つに対応して出力されるラッチ信号を選択する
マルチプレクサ選択入力に基づいて６４のタグラッチ信
号の１つをＮＯＲゲート５１４に入力する。ＮＯＲゲー
ト５１４の他の入力は、希望の命令がキャッシュＲＡＭ
９４の中に見いだされないために外部のフェッチが要求
されることを示す範囲外信号である。
【０２５８】図１９は、図４に示されるＡＬＵコントロ
ーラ／命令デコーダ６０のブロック図である。図１９に
示されるように、ＡＬＵコントローラ／命令デコーダ６
０は、キャッシュＲＡＭ９４，ＲＯＭコントローラ１０
４およびＲＡＭコントローラ８８からの命令を受け取
る。これらのマリオチップ部品は、ＡＬＵコントローラ
／命令デコーダ６０の一部ではなく、図１９に図示のた
めだけに示される。
ーラ／命令デコーダ６０のブロック図である。図１９に
示されるように、ＡＬＵコントローラ／命令デコーダ６
０は、キャッシュＲＡＭ９４，ＲＯＭコントローラ１０
４およびＲＡＭコントローラ８８からの命令を受け取
る。これらのマリオチップ部品は、ＡＬＵコントローラ
／命令デコーダ６０の一部ではなく、図１９に図示のた
めだけに示される。
【０２５９】マルチプレクサ５２５は、キャッシュＲＡ
Ｍ９４，ＲＯＭコントローラ１０４またはＲＡＭコント
ローラ８８からの命令出力を選択し、選択された命令を
パイプラインラッチ５２７に入力する。マルチプレクサ
５２５による命令に基づいたＲＡＭとＲＯＭの間の選択
は、コードバンクレジスタの所定のビット、たとえばビ
ット４、の状態に依存する。こうして、コードバンクレ
ジスタにロードされたアドレス情報に依存して、ＲＯＭ
またはＲＡＭからの命令がデコードされる。他の方法で
は、マルチプレクサ５２５は、キャッシュコントローラ
６８からの制御信号ＣＡＣＨＥ ＣＴＬの状態に依存し
てキャッシュＲＡＭ９４から命令を選択する。この制御
情報ＣＡＣＨＥ ＣＴＬは、実行されるべき命令がキャ
ッシュＲＡＭ９４の範囲内にあること、および適当なタ
グビットがキャッシュコントローラ６８に関連して説明
されたようにセットされたことを示す。
Ｍ９４，ＲＯＭコントローラ１０４またはＲＡＭコント
ローラ８８からの命令出力を選択し、選択された命令を
パイプラインラッチ５２７に入力する。マルチプレクサ
５２５による命令に基づいたＲＡＭとＲＯＭの間の選択
は、コードバンクレジスタの所定のビット、たとえばビ
ット４、の状態に依存する。こうして、コードバンクレ
ジスタにロードされたアドレス情報に依存して、ＲＯＭ
またはＲＡＭからの命令がデコードされる。他の方法で
は、マルチプレクサ５２５は、キャッシュコントローラ
６８からの制御信号ＣＡＣＨＥ ＣＴＬの状態に依存し
てキャッシュＲＡＭ９４から命令を選択する。この制御
情報ＣＡＣＨＥ ＣＴＬは、実行されるべき命令がキャ
ッシュＲＡＭ９４の範囲内にあること、および適当なタ
グビットがキャッシュコントローラ６８に関連して説明
されたようにセットされたことを示す。
【０２６０】パイプラインラッチ５２７は、命令がＲＯ
ＭまたはＲＡＭによってフェッチされたときＲＯＭコン
トローラ１０４またはＲＡＭコントローラ８８によって
発生されるプログラムカウンタイネーブル信号ＰＣＥＮ
＊／ＩＬ＊／ＩＨによりイネーブルにされたとき、マル
チプレクサ５２５から８ビット命令を受け取る。ＲＡＭ
またはＲＯＭから命令をフェッチするのに１以上の処理
サイクルを要するので、命令デコード動作はＲＯＭまた
はＲＡＭコントローラ１０４、８８によって発生される
プログラムカウンタイネーブル信号ＰＣＥＮによってト
リガされる。
ＭまたはＲＡＭによってフェッチされたときＲＯＭコン
トローラ１０４またはＲＡＭコントローラ８８によって
発生されるプログラムカウンタイネーブル信号ＰＣＥＮ
＊／ＩＬ＊／ＩＨによりイネーブルにされたとき、マル
チプレクサ５２５から８ビット命令を受け取る。ＲＡＭ
またはＲＯＭから命令をフェッチするのに１以上の処理
サイクルを要するので、命令デコード動作はＲＯＭまた
はＲＡＭコントローラ１０４、８８によって発生される
プログラムカウンタイネーブル信号ＰＣＥＮによってト
リガされる。
【０２６１】他方、もし命令がキャッシュＲＡＭ９４以
外から実行されたなら、プログラムカウンタイネーブル
信号ＰＣＥＮはいつでもアクティブであり、命令実行
は、プロセッサクロック速度のままで行われる。ＲＯＭ
１０のアクセス時間は、キャッシュＲＡＭまたはカート
リッジＲＡＭのアクセス時間よりずっと遅いので、ＰＣ
ＥＮ信号は対応するキャッシュＲＡＭ，ダイナミックＲ
ＡＭまたはスタッティックＲＡＭよりもＲＯＭアクセス
のためのより低周波数の間隔で発生されねばならない。
外から実行されたなら、プログラムカウンタイネーブル
信号ＰＣＥＮはいつでもアクティブであり、命令実行
は、プロセッサクロック速度のままで行われる。ＲＯＭ
１０のアクセス時間は、キャッシュＲＡＭまたはカート
リッジＲＡＭのアクセス時間よりずっと遅いので、ＰＣ
ＥＮ信号は対応するキャッシュＲＡＭ，ダイナミックＲ
ＡＭまたはスタッティックＲＡＭよりもＲＯＭアクセス
のためのより低周波数の間隔で発生されねばならない。
【０２６２】パイプラインラッチ５２７に一時的に格納
された命令は、ゲート回路５３７，５３９，５４１で図
式的に表されるような通常の命令デコード回路に出力さ
れ、動作コード（ｏｐ ｃｏｄｅ）１，２，…，Ｎを示
す信号を発生する。
された命令は、ゲート回路５３７，５３９，５４１で図
式的に表されるような通常の命令デコード回路に出力さ
れ、動作コード（ｏｐ ｃｏｄｅ）１，２，…，Ｎを示
す信号を発生する。
【０２６３】また、パイプラインラッチ５２７に一時的
に格納された命令は、ルックアヘッド論理回路５５１に
入力される。ルックアヘッド論理回路５５１は、マリオ
チップレジスタブロック７６内の適当なレジスタを選択
するための動作コードの予備的デコードの指示を与える
ために役立つ。したがって、動作コードのデコードの前
に実行速度を最適化するためにアクセスが要求されたレ
ジスタは、命令によって要求されるデータの高速アクセ
スを可能にするために早く決定される。
に格納された命令は、ルックアヘッド論理回路５５１に
入力される。ルックアヘッド論理回路５５１は、マリオ
チップレジスタブロック７６内の適当なレジスタを選択
するための動作コードの予備的デコードの指示を与える
ために役立つ。したがって、動作コードのデコードの前
に実行速度を最適化するためにアクセスが要求されたレ
ジスタは、命令によって要求されるデータの高速アクセ
スを可能にするために早く決定される。
【０２６４】ルックアヘッド論理回路５５１は、命令動
作コードビットと種々のプログラムデコード制御フラグ
とに応答する。命令デコード回路６０はプログラム制御
フラグディテクタ５４３を備え、この回路５４３は、前
にデコードされた動作コードに応答して、前に説明した
ように、対応するプリフィックス命令がデコードされた
ことを示すＡＬＴ１，ＡＬＴ２信号を発生する。また、
後に説明するように、関連するＡＬＴ １ ＰＲＥ信号
はフラグ検出回路５４３によって発生される。さらに、
ＩＬ，ＩＨ信号が、中間データを要求する命令がデコー
ドされたことを示すために発生される。（ここで、Ｌと
Ｈは、下位バイトと上位バイトを示す。）このＩＨ，Ｉ
Ｌフラグは、動作コードとしてデコードされたコードか
らイミディエイトコード関連命令をあらかじめ除くため
に動作する。したがって、否ＩＬ（／ＩＬ）信号と否Ｉ
Ｈ（／ＩＨ）信号は、パイプラインラッチ５２７をイネ
ーブルにするために要求される。前に説明したように、
ＡＬＴ １信号とＡＬＴ２信号は、続いて発生される動
作コードを修正するために用いられ、これらの信号の前
記の説明に対応して、たとえば動作コード出力を修正す
るためのゲート回路５４１のようなデコード論理素子５
３７，５３９，５４１などに入力される。
作コードビットと種々のプログラムデコード制御フラグ
とに応答する。命令デコード回路６０はプログラム制御
フラグディテクタ５４３を備え、この回路５４３は、前
にデコードされた動作コードに応答して、前に説明した
ように、対応するプリフィックス命令がデコードされた
ことを示すＡＬＴ１，ＡＬＴ２信号を発生する。また、
後に説明するように、関連するＡＬＴ １ ＰＲＥ信号
はフラグ検出回路５４３によって発生される。さらに、
ＩＬ，ＩＨ信号が、中間データを要求する命令がデコー
ドされたことを示すために発生される。（ここで、Ｌと
Ｈは、下位バイトと上位バイトを示す。）このＩＨ，Ｉ
Ｌフラグは、動作コードとしてデコードされたコードか
らイミディエイトコード関連命令をあらかじめ除くため
に動作する。したがって、否ＩＬ（／ＩＬ）信号と否Ｉ
Ｈ（／ＩＨ）信号は、パイプラインラッチ５２７をイネ
ーブルにするために要求される。前に説明したように、
ＡＬＴ １信号とＡＬＴ２信号は、続いて発生される動
作コードを修正するために用いられ、これらの信号の前
記の説明に対応して、たとえば動作コード出力を修正す
るためのゲート回路５４１のようなデコード論理素子５
３７，５３９，５４１などに入力される。
【０２６５】ルックアヘッド論理回路５５１は、前にデ
コードされた動作コードと、前の動作コード（たとえば
プリフィクスコードＡＬＴ １、ＡＬＴ ２）がデコー
ドされたときに発生される信号とに基づいてレジスタ選
択信号を発生する。たとえば、プログラム制御フラグ検
出論理回路５４３の中に示されるように、もしＡＬＴ１
信号がデコード論理素子５４５によってデコードされた
ならば、ＡＬＴ １ＰＲＥ信号が発生される。この信号
は、プログラム制御フラグ検出回路５４３によって出力
され、次にＯＲゲート５４９を介してルックアヘッド論
理回路５３１に入力される。また、ＡＬＴ １ ＰＲＥ
信号は、ＡＬＴ １ラッチ５４７をセットする。ＯＲゲ
ート５４９は、またＡＬＴ １信号をラッチ５４７から
出力し、ＡＬＴ １信号をデコード論理素子５３７，５
３９，５４１などに入力する。
コードされた動作コードと、前の動作コード（たとえば
プリフィクスコードＡＬＴ １、ＡＬＴ ２）がデコー
ドされたときに発生される信号とに基づいてレジスタ選
択信号を発生する。たとえば、プログラム制御フラグ検
出論理回路５４３の中に示されるように、もしＡＬＴ１
信号がデコード論理素子５４５によってデコードされた
ならば、ＡＬＴ １ＰＲＥ信号が発生される。この信号
は、プログラム制御フラグ検出回路５４３によって出力
され、次にＯＲゲート５４９を介してルックアヘッド論
理回路５３１に入力される。また、ＡＬＴ １ ＰＲＥ
信号は、ＡＬＴ １ラッチ５４７をセットする。ＯＲゲ
ート５４９は、またＡＬＴ １信号をラッチ５４７から
出力し、ＡＬＴ １信号をデコード論理素子５３７，５
３９，５４１などに入力する。
【０２６６】図１９に図式的に示されるルックアヘッド
論理回路は、４個のレジスタ選択制御ビットＸＳＥＬ
０，ＸＳＥＬ１，ＸＳＥＬ２，ＸＳＥＬ３の発生法を示
す。これらの４制御ビットは、次に、図２３にレジスタ
制御論理素子７６に関連して示されるマルチプレクサ６
２０，６２２に入力される。レジスタ制御論理素子７６
は、実行される命令によって使用されるＸバスに出力さ
れる１６個のレジスタの一つの内容を選択する。
論理回路は、４個のレジスタ選択制御ビットＸＳＥＬ
０，ＸＳＥＬ１，ＸＳＥＬ２，ＸＳＥＬ３の発生法を示
す。これらの４制御ビットは、次に、図２３にレジスタ
制御論理素子７６に関連して示されるマルチプレクサ６
２０，６２２に入力される。レジスタ制御論理素子７６
は、実行される命令によって使用されるＸバスに出力さ
れる１６個のレジスタの一つの内容を選択する。
【０２６７】こうして、パイプラインラッチ５２７にロ
ードされる前の命令は、レジスタ選択ビットＸＳＥＬ−
Ｕ０を発生するルックアヘッドデコード論理素子５２９
に入力される。次に、このレジスタ選択ビットＸＳＥＬ
−Ｕ０はラッチ５３５にラッチされ、出力ＸＳＥＬ０を
して出力される。ラッチ５３５は、プログラムカウンタ
信号ＰＣＥＮによってイネーブルにされる。同様に、論
理素子５３１は、信号ＸＳＥＬ１を出力するラッチ５３
３にラッチされるレジスタ選択ビットＸＳＥＬ−Ｕ１を
発生する。ＡＬＴ １ ＰＲＥ信号は、ルックアヘッド
論理回路５５１において、種々のデコード論理素子５２
９，５３１などに接続され、レジスタ制御論理素子７６
によって選択される適当なレジスタを決めるために用い
られる。たとえば、ルックアヘッド論理回路５５１にお
いて示されるように、ＡＬＴ １ＰＲＥ信号は、ＸＳＥ
Ｌ−Ｕ１を発生する論理素子５３１に入力される信号の
１つであり、信号ＸＳＥＬ１を出力するラッチ５３３に
ラッチされる。
ードされる前の命令は、レジスタ選択ビットＸＳＥＬ−
Ｕ０を発生するルックアヘッドデコード論理素子５２９
に入力される。次に、このレジスタ選択ビットＸＳＥＬ
−Ｕ０はラッチ５３５にラッチされ、出力ＸＳＥＬ０を
して出力される。ラッチ５３５は、プログラムカウンタ
信号ＰＣＥＮによってイネーブルにされる。同様に、論
理素子５３１は、信号ＸＳＥＬ１を出力するラッチ５３
３にラッチされるレジスタ選択ビットＸＳＥＬ−Ｕ１を
発生する。ＡＬＴ １ ＰＲＥ信号は、ルックアヘッド
論理回路５５１において、種々のデコード論理素子５２
９，５３１などに接続され、レジスタ制御論理素子７６
によって選択される適当なレジスタを決めるために用い
られる。たとえば、ルックアヘッド論理回路５５１にお
いて示されるように、ＡＬＴ １ＰＲＥ信号は、ＸＳＥ
Ｌ−Ｕ１を発生する論理素子５３１に入力される信号の
１つであり、信号ＸＳＥＬ１を出力するラッチ５３３に
ラッチされる。
【０２６８】図２０は、ルックアヘッド論理回路５５１
の動作を示すためのタイミング信号の１例を示す。図２
０は、クロック信号ＣＫとキャッシュＲＡＭデータアク
セスに関連した命令動作コードの１例を示す。タイミン
グ信号は、また、パイプライン５２７がロードされたと
き、レジスタ選択信号が発生されたとき、および、レジ
スタからの情報が目的のＺバスにロードされるときを示
す。
の動作を示すためのタイミング信号の１例を示す。図２
０は、クロック信号ＣＫとキャッシュＲＡＭデータアク
セスに関連した命令動作コードの１例を示す。タイミン
グ信号は、また、パイプライン５２７がロードされたと
き、レジスタ選択信号が発生されたとき、および、レジ
スタからの情報が目的のＺバスにロードされるときを示
す。
【０２６９】図２０に示すように、キャッシュデータＲ
ＡＭ動作コード（動作コード１）は、クロックパルスＣ
Ｋの立ち上がりエッジの後のある時点で有効になる。動
作コードは、たとえば、第２のクロックパルスＣＫの立
ち上がりエッジまで、パイプラインラッチ５２７に格納
され、このときに、動作コード２がラッチ５２７にロー
ドされる。命令デコーダ６０は、図２４に図式的に示さ
れる時間内の１点でラッチ２２７から出力を受け取った
すぐ後で命令のデコードを開始する。命令デコードの結
果は、先に説明したように、ＡＬＵ５０，キャッシュコ
ントローラ６８，プロットハードウエア５２などのマリ
オチップ部品への制御信号に結合される。
ＡＭ動作コード（動作コード１）は、クロックパルスＣ
Ｋの立ち上がりエッジの後のある時点で有効になる。動
作コードは、たとえば、第２のクロックパルスＣＫの立
ち上がりエッジまで、パイプラインラッチ５２７に格納
され、このときに、動作コード２がラッチ５２７にロー
ドされる。命令デコーダ６０は、図２４に図式的に示さ
れる時間内の１点でラッチ２２７から出力を受け取った
すぐ後で命令のデコードを開始する。命令デコードの結
果は、先に説明したように、ＡＬＵ５０，キャッシュコ
ントローラ６８，プロットハードウエア５２などのマリ
オチップ部品への制御信号に結合される。
【０２７０】図１９に示されるルックアヘッド回路５５
１は、動作コード２のデコードの前の１時点で選択信号
ＸＳＥＬ−Ｕを発生することにより、レジスタ選択デコ
ード処理を開始する。ＸＳＥＬ−Ｕ０信号は、命令のた
めに要求されるデコードを命令サイクル内でできるだけ
早くアクセス可能にし、できるだけ早く適当なバスに入
力するような時点でたとえばラッチ５３５により出力さ
れる。
１は、動作コード２のデコードの前の１時点で選択信号
ＸＳＥＬ−Ｕを発生することにより、レジスタ選択デコ
ード処理を開始する。ＸＳＥＬ−Ｕ０信号は、命令のた
めに要求されるデコードを命令サイクル内でできるだけ
早くアクセス可能にし、できるだけ早く適当なバスに入
力するような時点でたとえばラッチ５３５により出力さ
れる。
【０２７１】レジスタ制御論理回路７８の１部は、図２
１に示されるように、ＹバスとＺバスに関連したレジス
タ選択信号を発生する。マルチプレクサ６０４は、１６
のレジスタの中のどれがＺバスから書かれるかを選択す
る。マルチプレクサ６０６はどのレジスタがＹバスに出
力するかを選択する。
１に示されるように、ＹバスとＺバスに関連したレジス
タ選択信号を発生する。マルチプレクサ６０４は、１６
のレジスタの中のどれがＺバスから書かれるかを選択す
る。マルチプレクサ６０６はどのレジスタがＹバスに出
力するかを選択する。
【０２７２】マルチプレクサ６０４，６０６は、それぞ
れ、４ビットレジスタ６００、６０２から入力を受け取
る。レジスタ６００と６０２は、それぞれ、前記の”Ｔ
Ｏ”と”ＦＲＯＭ”のプリフィックス命令（レジスタ６
００、６０２に命令バスの下位ビットを入力するように
動作する）のデコードによってイネーブルにされる。レ
ジスタ６００，６０２は、前記の制御フラグをリセット
する命令に応答してクリアされる。
れ、４ビットレジスタ６００、６０２から入力を受け取
る。レジスタ６００と６０２は、それぞれ、前記の”Ｔ
Ｏ”と”ＦＲＯＭ”のプリフィックス命令（レジスタ６
００、６０２に命令バスの下位ビットを入力するように
動作する）のデコードによってイネーブルにされる。レ
ジスタ６００，６０２は、前記の制御フラグをリセット
する命令に応答してクリアされる。
【０２７３】マルチプレクサ６０４，６０６は、さらに
レジスタブロック７６内の種々のレジスタから入力を受
け取る。さらに、マルチプレクサ６０４，６０６は、命
令の目的すなわちソースレジスタを決める下位４ビット
を含む命令を実行するために命令バス上の下位ビットか
ら入力を受け取る。さらに、スーパーＮＥＳアドレスバ
スからの所定の下位ビットが、マルチプレクサ６０４，
６０６に接続される。マルチプレクサ６０４，６０６
は、それぞれＺバスとＹバスに出力するレジスタを選択
する。
レジスタブロック７６内の種々のレジスタから入力を受
け取る。さらに、マルチプレクサ６０４，６０６は、命
令の目的すなわちソースレジスタを決める下位４ビット
を含む命令を実行するために命令バス上の下位ビットか
ら入力を受け取る。さらに、スーパーＮＥＳアドレスバ
スからの所定の下位ビットが、マルチプレクサ６０４，
６０６に接続される。マルチプレクサ６０４，６０６
は、それぞれＺバスとＹバスに出力するレジスタを選択
する。
【０２７４】図２３は、レジスタブロック７６と、図５
にレジスタ制御論理回路７８として具体化された別のレ
ジスタ選択制御論理回路を示す。ＦＲＯＭＸレジスタ６
１８は、ＦＲＯＭ命令のデコードにおいて発生されるＦ
ＲＯＭＳＥＴ信号によってセットされる。ＦＲＯＭＳＥ
Ｔ信号を受け取ると、Ｙバスの内容がレジスタ６１８に
ロードされる。次に、レジスタ６１８にロードされたデ
ータは、次の命令実行に用いられるデータになる。レジ
スタ６１８の内容は、マルチプレクサ６２２の入力の１
つに入力される。また、マルチプレクサ６２２は、デフ
ォールトレジスタとして用いられるレジスタＲ０の内容
を１つの入力に受け取る。
にレジスタ制御論理回路７８として具体化された別のレ
ジスタ選択制御論理回路を示す。ＦＲＯＭＸレジスタ６
１８は、ＦＲＯＭ命令のデコードにおいて発生されるＦ
ＲＯＭＳＥＴ信号によってセットされる。ＦＲＯＭＳＥ
Ｔ信号を受け取ると、Ｙバスの内容がレジスタ６１８に
ロードされる。次に、レジスタ６１８にロードされたデ
ータは、次の命令実行に用いられるデータになる。レジ
スタ６１８の内容は、マルチプレクサ６２２の入力の１
つに入力される。また、マルチプレクサ６２２は、デフ
ォールトレジスタとして用いられるレジスタＲ０の内容
を１つの入力に受け取る。
【０２７５】マルチプレクサ６２２の１つの入力は、マ
ルチプレクサ６２０の出力である。マルチプレクサ６２
０は、プログラムカウンタ（すなわちレジスタＲ１５）
の内容、ＭＥＲＧＥ命令を実行するのに用いられるレジ
スタからの入力とレジスタＲ１（たとえばプロット命令
を実行するのに用いられる）からの入力を受け取る。マ
ルチプレクサ６２０は、図１９に示されるルックアヘッ
ド論理回路５５１によって発生されたＸＳＥＬ２ビッ
ト，ＸＳＥＬ３ビットの状態に基づいてこれらの入力の
中の１つを選択する。
ルチプレクサ６２０の出力である。マルチプレクサ６２
０は、プログラムカウンタ（すなわちレジスタＲ１５）
の内容、ＭＥＲＧＥ命令を実行するのに用いられるレジ
スタからの入力とレジスタＲ１（たとえばプロット命令
を実行するのに用いられる）からの入力を受け取る。マ
ルチプレクサ６２０は、図１９に示されるルックアヘッ
ド論理回路５５１によって発生されたＸＳＥＬ２ビッ
ト，ＸＳＥＬ３ビットの状態に基づいてこれらの入力の
中の１つを選択する。
【０２７６】マルチプレクサ６２２の他の入力は、Ｙバ
スの内容に接続され、Ｙバス上と同様にＸバスに同じデ
ータを出力する。前に説明したように、マルチプレクサ
６２２の１つの入力は前記のＦＲＯＭ Ｘレジスタ６１
８からの出力である。マルチプレクサ６２２の出力は、
図１９において発生されたＸＳＥＬ０ビット，ＸＳＥＬ
１ビットの状態に依存して選択され、Ｘバスに出力され
る。
スの内容に接続され、Ｙバス上と同様にＸバスに同じデ
ータを出力する。前に説明したように、マルチプレクサ
６２２の１つの入力は前記のＦＲＯＭ Ｘレジスタ６１
８からの出力である。マルチプレクサ６２２の出力は、
図１９において発生されたＸＳＥＬ０ビット，ＸＳＥＬ
１ビットの状態に依存して選択され、Ｘバスに出力され
る。
【０２７７】レジスタＲ０〜Ｒ１５の多くに関連した特
別な目的の機能は、すでに説明されているので、ここで
は繰り返さない。レジスタＲ０〜Ｒ３の出力はマルチプ
レクサ６０８に入力され、レジスタＲ４〜Ｒ７の出力は
マルチプレクサ６１０に入力され、レジスタＲ８〜Ｒ１
１の出力はマルチプレクサ６１２に出力され、レジスタ
Ｒ１２〜Ｒ１５の出力はマルチプレクサ６１４に入力さ
れる。マルチプレクサ６０６，６０８，６１０，６１２
および６１４への４入力の１つは、図２１に示されるマ
ルチプレクサ６０６からのＹＳＥＬ２ビットとＹＳＥＬ
３ビットの状態に基づいて選択される。マルチプレクサ
６１６の出力はバッファレジスタ６１７に入力され、次
にＹバスに出力される。
別な目的の機能は、すでに説明されているので、ここで
は繰り返さない。レジスタＲ０〜Ｒ３の出力はマルチプ
レクサ６０８に入力され、レジスタＲ４〜Ｒ７の出力は
マルチプレクサ６１０に入力され、レジスタＲ８〜Ｒ１
１の出力はマルチプレクサ６１２に出力され、レジスタ
Ｒ１２〜Ｒ１５の出力はマルチプレクサ６１４に入力さ
れる。マルチプレクサ６０６，６０８，６１０，６１２
および６１４への４入力の１つは、図２１に示されるマ
ルチプレクサ６０６からのＹＳＥＬ２ビットとＹＳＥＬ
３ビットの状態に基づいて選択される。マルチプレクサ
６１６の出力はバッファレジスタ６１７に入力され、次
にＹバスに出力される。
【０２７８】レジスタＲ０〜Ｒ１５への入力において、
各レジスタは、図２１で説明されたように発生されるＺ
ＳＥＬビット０〜３によって選択されるイネーブル入力
を有する。また、各レジスタは、クロックＣＫとデータ
入力とＤＡＴＡ＿ＩＮ入力を有し、これによりデータが
適当にバッファされた後にＺバスから入力される。
各レジスタは、図２１で説明されたように発生されるＺ
ＳＥＬビット０〜３によって選択されるイネーブル入力
を有する。また、各レジスタは、クロックＣＫとデータ
入力とＤＡＴＡ＿ＩＮ入力を有し、これによりデータが
適当にバッファされた後にＺバスから入力される。
【０２７９】種々の多重動作に関連して用いられるレジ
スタＲ４は、またディスエーブル低ビット入力，ディス
エーブル高ビット入力，イネーブル低ビット入力，イネ
ーブル高ビット入力も有する。プログラムカウンタＰＣ
であるレジスタＲ１５は、図１７に示すＲＯＭコントロ
ーラのキャッシュローダ４００からの信号ＣＣＨＬＤを
受け取る。この信号は、現在処理中のの１６バイトキャ
ッシュセグメントがキャッシュＲＡＭにロードされるま
でジャンプ命令を禁止する。さらに、プログラムカウン
タＲ１５は、命令デコーダからプログラムループペンデ
ィング信号ＬＯＯＰＥＮを受け取る。この信号は、分岐
命令がありレジスタＲ１３の内容とともにプログラムカ
ウンタＰＣのローダをイネーブルにする。レジスタＲ１
５は、さらに、電源投入時リセット信号ＲＥＳＥＴとル
ープ命令が実行されるときにレジスタＲ１３の内容とと
もにプログラムカウンタをロードする入力ＲＮを受け取
る。
スタＲ４は、またディスエーブル低ビット入力，ディス
エーブル高ビット入力，イネーブル低ビット入力，イネ
ーブル高ビット入力も有する。プログラムカウンタＰＣ
であるレジスタＲ１５は、図１７に示すＲＯＭコントロ
ーラのキャッシュローダ４００からの信号ＣＣＨＬＤを
受け取る。この信号は、現在処理中のの１６バイトキャ
ッシュセグメントがキャッシュＲＡＭにロードされるま
でジャンプ命令を禁止する。さらに、プログラムカウン
タＲ１５は、命令デコーダからプログラムループペンデ
ィング信号ＬＯＯＰＥＮを受け取る。この信号は、分岐
命令がありレジスタＲ１３の内容とともにプログラムカ
ウンタＰＣのローダをイネーブルにする。レジスタＲ１
５は、さらに、電源投入時リセット信号ＲＥＳＥＴとル
ープ命令が実行されるときにレジスタＲ１３の内容とと
もにプログラムカウンタをロードする入力ＲＮを受け取
る。
【０２８０】上に説明したように、本発明のグラフィッ
クス共同プロセッサは、ホストビデオゲームシステムと
ともに、多角形を基にしたオブジェクト（標的又は動画
キャラクタ）の回転、拡大、縮小などの種々の特殊効果
を作り出すために使用できる。図２４は、マリオチップ
プログラムの１例として台形を描くフローチャートを示
す。これにより、マリオチップが表示すべき多角形を基
にした対象の１部を発生するために、どのようにプログ
ラムするかが説明される。そのような多角形を発生する
マリオプログラムは、マリオハードウエアがどのように
プログラムを実行するかの詳細な説明とともに以下に開
示される。
クス共同プロセッサは、ホストビデオゲームシステムと
ともに、多角形を基にしたオブジェクト（標的又は動画
キャラクタ）の回転、拡大、縮小などの種々の特殊効果
を作り出すために使用できる。図２４は、マリオチップ
プログラムの１例として台形を描くフローチャートを示
す。これにより、マリオチップが表示すべき多角形を基
にした対象の１部を発生するために、どのようにプログ
ラムするかが説明される。そのような多角形を発生する
マリオプログラムは、マリオハードウエアがどのように
プログラムを実行するかの詳細な説明とともに以下に開
示される。
【０２８１】図２４に示される高レベルフローチャート
をまず説明する。まず、レジスタブロックＲ０〜Ｒ１５
の中のいくつか（たとえばレジスタＲ１は画素Ｘの位置
を格納し、レジスタＲ２は画素Ｙ位置ラインを格納し、
レジスタＲ７は台形の高さを格納する）が、台形の発生
に用いられる変数に関連している。その後、ブロック６
５０に示されるように、ループカウンタがセットされ初
期画素値が計算される。
をまず説明する。まず、レジスタブロックＲ０〜Ｒ１５
の中のいくつか（たとえばレジスタＲ１は画素Ｘの位置
を格納し、レジスタＲ２は画素Ｙ位置ラインを格納し、
レジスタＲ７は台形の高さを格納する）が、台形の発生
に用いられる変数に関連している。その後、ブロック６
５０に示されるように、ループカウンタがセットされ初
期画素値が計算される。
【０２８２】ブロック６５２に示されるように、次に１
本の台形水平ラインのライン長が判断される。もしライ
ンの終点からラインの開始点を減算した結果（−ＶＥ）
が負であれば、ルーチンはブロック６６０へ分岐する。
もしラインの終点からのラインの開始点の減算の結果が
正であれば、ライン長が越えられなかったことを示すの
で、ループカウンタがデクリメントされ（６５４）、画
素をプロットする命令が実行されて適当な画素がプロッ
トされる（６５６）。
本の台形水平ラインのライン長が判断される。もしライ
ンの終点からラインの開始点を減算した結果（−ＶＥ）
が負であれば、ルーチンはブロック６６０へ分岐する。
もしラインの終点からのラインの開始点の減算の結果が
正であれば、ライン長が越えられなかったことを示すの
で、ループカウンタがデクリメントされ（６５４）、画
素をプロットする命令が実行されて適当な画素がプロッ
トされる（６５６）。
【０２８３】ブロック６５８に示されるように、次にル
ープカウンタの内容が０であるか判断される。もしルー
プカウンタが０でないならば、ジャンプが実行され、ブ
ロック６５４へ戻ってループカウンタがデクリメントさ
れ（６５４）、他の画素をプロットする（６５６）。
ープカウンタの内容が０であるか判断される。もしルー
プカウンタが０でないならば、ジャンプが実行され、ブ
ロック６５４へ戻ってループカウンタがデクリメントさ
れ（６５４）、他の画素をプロットする（６５６）。
【０２８４】もしループカウンタが０であれば、次に多
角形の左側Ｘ座標と右側Ｘ座標が更新される（６６
０）。その後、台形の高さＹ ＨＥＩＧＨＴがデクリメ
ントされ（６６２）、もしその結果が０でなければ（６
４４）、次にＹ座標がインクリメントされて次のスキャ
ンラインに動く（６６５）。そして、ルーチンはブロッ
ク６５０に戻って再実行される。もしＹ ＨＥＩＧＨＴ
が０に等しければ（６６４）、ルーチンはすべて実行さ
れていて台形が完成する（６６６）。グラフィックを発
生するマリオチップの命令セットの使用を説明するため
に、図２４に説明した台形を描くプログラムの１例が以
下に示される。
角形の左側Ｘ座標と右側Ｘ座標が更新される（６６
０）。その後、台形の高さＹ ＨＥＩＧＨＴがデクリメ
ントされ（６６２）、もしその結果が０でなければ（６
４４）、次にＹ座標がインクリメントされて次のスキャ
ンラインに動く（６６５）。そして、ルーチンはブロッ
ク６５０に戻って再実行される。もしＹ ＨＥＩＧＨＴ
が０に等しければ（６６４）、ルーチンはすべて実行さ
れていて台形が完成する（６６６）。グラフィックを発
生するマリオチップの命令セットの使用を説明するため
に、図２４に説明した台形を描くプログラムの１例が以
下に示される。
【０２８５】
【表１５】
；台形ループを描く
rx ＝ １ ；ｘ位置をプロットする
ry − ２ ；ｙ位置をプロットする
rx1 ＝ ３ ；トップ左ｘ位置
rxlinc − ４ ；トップ左ｘ位置のインクリメント
rx2 ５ ；トップ右ｘ位置
rx2inc ＝ ６ ；トップ右ｘ位置のインクリメント
rdy ＝ ７ ；台形ｙ高さ
rlen ＝ １２ ；ループカウント、ｈライン長
rloop ＝ １３ ；ループラベル
hlines
miwt rloop,hlines 2
;ｈｌｉｎｅ ｌｏｏｐの開始のセット
hlines1
mfrom rx1 ；ｘ＝（ｒｘ１）≫８
mto rx
mhib
mfrom rx2
mhib
mto rlen
msub rx ；長さ、ｒｌｅｎ＝（ｒｘ２≫８）
− （ｒｘ１≫８）
mbmi hlines 3 ；もしｒｌｅｎ＜０ならばｈｌｉｎｅ
をスキップする。
mnop
minc rlen ；常に１画素を描く
hlines2
mloop
mplot ；ｈｌｉｎｅを描く
hlines3
mwith rx1 ；ｒｘ１＋＝ｒｘｌｉｎｃ
madd rxlinc
mwith rx2 ；ｒｘ２＋＝ｒｘ２ｉｎｃ
madd rx2inc
mdec rdy ；ｒｄｙ−＝１
mbne hlines1 ；ｒｄｙ時間を繰り返す
minc ry ；そして次のｙに下がる
【０２８６】マリオチップのハードウエアがどのように
命令を実行するかを説明するために、以下の説明は、上
に記載された台形発生プログラムに向けられる。台形発
生プログラムを実行する前に、ホストコンピュータシス
テム、たとえばスーパーＮＥＳは、図６のフローチャー
トの説明に関連して先に説明したように、コードバンク
レジスタとスクリーンベースレジスタに直接に書く。さ
らに、スーパーＮＥＳは、ＲＯＭコントローラ１０４内
のローカルレジスタにＸＥＱアドレスの下位バイトを書
き、下位バイトはスーパーＮＥＳアドレスバスＨＡから
デコードされる。次に、スーパーＮＥＳは上位バイトを
ＲＯＭコントローラ１０４に書き、上位バイトは前記の
ローカルレジスタの内容に結合され、Ｚバスに入力され
る。その後、マリオチッププログラムカウンタとして動
作するレジスタＲ１５はイネーブルになる。
命令を実行するかを説明するために、以下の説明は、上
に記載された台形発生プログラムに向けられる。台形発
生プログラムを実行する前に、ホストコンピュータシス
テム、たとえばスーパーＮＥＳは、図６のフローチャー
トの説明に関連して先に説明したように、コードバンク
レジスタとスクリーンベースレジスタに直接に書く。さ
らに、スーパーＮＥＳは、ＲＯＭコントローラ１０４内
のローカルレジスタにＸＥＱアドレスの下位バイトを書
き、下位バイトはスーパーＮＥＳアドレスバスＨＡから
デコードされる。次に、スーパーＮＥＳは上位バイトを
ＲＯＭコントローラ１０４に書き、上位バイトは前記の
ローカルレジスタの内容に結合され、Ｚバスに入力され
る。その後、マリオチッププログラムカウンタとして動
作するレジスタＲ１５はイネーブルになる。
【０２８７】ＲＯＭコントローラ１０４への前記のスー
パーＮＥＳのライト動作の立ち下がりエッジを検出する
と、マリオ”ＧＯ”フラグはセットされる。もしプログ
ラムカウンタとキャッシュベースレジスタの差がキャッ
シュサイズより大きいか、キャッシュフラグとプログラ
ムカウンタの積とキャッシュベースレジスタとの差を１
６で割った値が０に等しければ、プログラムカウンタの
内容がＲＯＭ１０に通され、ＲＯＭタイミングカウンタ
（図１７のブロック４０６）がスタートされる。
パーＮＥＳのライト動作の立ち下がりエッジを検出する
と、マリオ”ＧＯ”フラグはセットされる。もしプログ
ラムカウンタとキャッシュベースレジスタの差がキャッ
シュサイズより大きいか、キャッシュフラグとプログラ
ムカウンタの積とキャッシュベースレジスタとの差を１
６で割った値が０に等しければ、プログラムカウンタの
内容がＲＯＭ１０に通され、ＲＯＭタイミングカウンタ
（図１７のブロック４０６）がスタートされる。
【０２８８】初めに、台形ループを描くサブルーチンを
実行する前に台形ループプログラムに関連して使用され
る変数は、台形プログラムリストの最初の部分に示され
るスーパーマリオレジスタに関連している。たとえば、
「Ｘ位置をプロットする」である変数”ｒｘ”はレジス
タＲ１に関連し、変数”ｒｌｏｏｐ”はレジスタＲ１３
に関連する。
実行する前に台形ループプログラムに関連して使用され
る変数は、台形プログラムリストの最初の部分に示され
るスーパーマリオレジスタに関連している。たとえば、
「Ｘ位置をプロットする」である変数”ｒｘ”はレジス
タＲ１に関連し、変数”ｒｌｏｏｐ”はレジスタＲ１３
に関連する。
【０２８９】これらのレジスタの割り当てがなされた後
で、台形プログラムが以下のように実行される。ＲＯＭ
コントローラ４０６内のＲＯＭタイミングカウンタ４０
６の値が５に達すると（約２００ナノ秒）、実行される
最初の命令”ＩＷＴ ｒｌｏｏｐ，ｈｌｉｎｅｓ ２”
がＲＯＭデータバスからパイプラインレジスタ６２（図
４に示される）にラッチされる。このデータは、同時に
キャッシュＲＡＭ９４に書き込まれる。命令”ＩＷＴ
ｒｌｏｏｐ,ｈｌｉｎｅｓ ２”を実行するために、プ
ログラムカウンタがインクリメントされる。”ＩＬ”フ
ラグと”ＩＨ”フラグはセットされ、命令のストリーム
において次に２バイトがイミディエイトデータであるこ
とを示す。ＲＯＭタイミングカウンタ４０６が５に達し
たとき、この即時データ（下位バイト）がキャッシュＲ
ＡＭ９４に書かれ、ＲＯＭコントローラ１０４内の一時
的レジスタに保持される。ＲＯＭフェッチメカニズムは
繰り返され、イミディエイトデータの上位バイトは、下
位バイトと結合されＺバスに経路をとる。レジスタＲ１
３がイネーブルにされ、Ｚバスの内容は、ループカウン
タをセットするためにそこに格納される。ルーチンにお
けるこの時点からループ命令に出会うまで、各命令がメ
モリからフェッチされる。
で、台形プログラムが以下のように実行される。ＲＯＭ
コントローラ４０６内のＲＯＭタイミングカウンタ４０
６の値が５に達すると（約２００ナノ秒）、実行される
最初の命令”ＩＷＴ ｒｌｏｏｐ，ｈｌｉｎｅｓ ２”
がＲＯＭデータバスからパイプラインレジスタ６２（図
４に示される）にラッチされる。このデータは、同時に
キャッシュＲＡＭ９４に書き込まれる。命令”ＩＷＴ
ｒｌｏｏｐ,ｈｌｉｎｅｓ ２”を実行するために、プ
ログラムカウンタがインクリメントされる。”ＩＬ”フ
ラグと”ＩＨ”フラグはセットされ、命令のストリーム
において次に２バイトがイミディエイトデータであるこ
とを示す。ＲＯＭタイミングカウンタ４０６が５に達し
たとき、この即時データ（下位バイト）がキャッシュＲ
ＡＭ９４に書かれ、ＲＯＭコントローラ１０４内の一時
的レジスタに保持される。ＲＯＭフェッチメカニズムは
繰り返され、イミディエイトデータの上位バイトは、下
位バイトと結合されＺバスに経路をとる。レジスタＲ１
３がイネーブルにされ、Ｚバスの内容は、ループカウン
タをセットするためにそこに格納される。ルーチンにお
けるこの時点からループ命令に出会うまで、各命令がメ
モリからフェッチされる。
【０２９０】命令”ＦＲＯＭ ＲＸ１”を実行するため
に、命令コードの下位４ビットがレジスタコントローラ
（図２１参照）内の４ビット”ＦＲＯＭ Ｙ”レジスタ
６０２にロードされる。さらに、ＲＸ１（レジスタＲ
３）からのデータはＹバスでイネーブルになり、１６ビ
ット”ＦＲＯＭ Ｘ”レジスタ６１８に格納される。”
ＴＯ ＲＸ”命令を実行するために、命令コードの下位
４ビットが、レジスタコントローラ（図２１参照）内の
４ビット”ｅｎａｂｌｅ Ｚ”レジスタ６００にロード
される。
に、命令コードの下位４ビットがレジスタコントローラ
（図２１参照）内の４ビット”ＦＲＯＭ Ｙ”レジスタ
６０２にロードされる。さらに、ＲＸ１（レジスタＲ
３）からのデータはＹバスでイネーブルになり、１６ビ
ット”ＦＲＯＭ Ｘ”レジスタ６１８に格納される。”
ＴＯ ＲＸ”命令を実行するために、命令コードの下位
４ビットが、レジスタコントローラ（図２１参照）内の
４ビット”ｅｎａｂｌｅ Ｚ”レジスタ６００にロード
される。
【０２９１】”ＨＩＢ”命令は、”ＦＲＯＭ Ｘ”レジ
スタ６１８の１６ビットの内容をＸバスに出すことによ
り実行される。ＡＬＵはＸバスのトップバイトをＺバス
の下位バイトに出し、Ｚバスのトップバイトを０にセッ
トする。これによりＸ位置の分数部分は除去され、第１
水平ラインのための開始位置をレジスタＲＸ（レジスタ
Ｒ１）に残す。
スタ６１８の１６ビットの内容をＸバスに出すことによ
り実行される。ＡＬＵはＸバスのトップバイトをＺバス
の下位バイトに出し、Ｚバスのトップバイトを０にセッ
トする。これによりＸ位置の分数部分は除去され、第１
水平ラインのための開始位置をレジスタＲＸ（レジスタ
Ｒ１）に残す。
【０２９２】命令”ＦＲＯＭ ＲＸ２”の実行におい
て、上に説明した”ＦＲＯＭ ＲＸ１”命令の実行でな
されたのと同様な動作が行われる。”ＨＩＢ”命令は台
形の上側左Ｘ座標に関連した動作（上に説明したのと同
様なもの）を生じ、レジスタＲ０（アキュムレータとし
て動作するデフォールトレジスタ）に第１水平ラインの
開始点を記憶する。
て、上に説明した”ＦＲＯＭ ＲＸ１”命令の実行でな
されたのと同様な動作が行われる。”ＨＩＢ”命令は台
形の上側左Ｘ座標に関連した動作（上に説明したのと同
様なもの）を生じ、レジスタＲ０（アキュムレータとし
て動作するデフォールトレジスタ）に第１水平ラインの
開始点を記憶する。
【０２９３】”ＲＬＥＮ”命令と”ＳＵＢ ＲＸ”命令
は、そのラインの開始点を終了点から減算すること（Ｒ
ＬＥＮ（Ｒ１２）＝Ｒ０−ＲＸ）により実行される。符
号フラグは、エラー条件を示す負の結果であるならばセ
ットされる。
は、そのラインの開始点を終了点から減算すること（Ｒ
ＬＥＮ（Ｒ１２）＝Ｒ０−ＲＸ）により実行される。符
号フラグは、エラー条件を示す負の結果であるならばセ
ットされる。
【０２９４】”ＢＭＩ ＨＬＩＮＥＳ３”命令は２バイ
ト命令であり、第１バイトは、符号フラグがセットされ
ていればフラグをセットする。第２バイトは、もし条件
フラグがセットされれば、分岐オフセットである（ここ
に、Ｒ１５は、Ｒ１５と命令との和に等しい）。もしそ
うでなければ、Ｒ１５は変わらないままであり、通常の
プログラム実行が続けられる。
ト命令であり、第１バイトは、符号フラグがセットされ
ていればフラグをセットする。第２バイトは、もし条件
フラグがセットされれば、分岐オフセットである（ここ
に、Ｒ１５は、Ｒ１５と命令との和に等しい）。もしそ
うでなければ、Ｒ１５は変わらないままであり、通常の
プログラム実行が続けられる。
【０２９５】”ＩＮＣ ＲＬＥＮ”命令は、少なくとも
１画素がプロットされることを保証するために、ライン
長レジスタはその値に１を付加する。”ＬＯＯＰ”命令
はＲ１２＝Ｒ１２−１の計算をさせるように動作する。
もしＲ１２が０でないならば、レジスタＲ１５（プログ
ラムカウンタ）がＲ１３の内容でロードされ、これによ
りジャンプが起こされる。
１画素がプロットされることを保証するために、ライン
長レジスタはその値に１を付加する。”ＬＯＯＰ”命令
はＲ１２＝Ｒ１２−１の計算をさせるように動作する。
もしＲ１２が０でないならば、レジスタＲ１５（プログ
ラムカウンタ）がＲ１３の内容でロードされ、これによ
りジャンプが起こされる。
【０２９６】”ＰＬＯＴ”命令を実行するために、ｌｏ
ｏｐ／ｐｌｏｔの１対の命令が水平ラインを描くアルゴ
リズムとなる。”ＰＬＯＴ”命令は、Ｒ１，Ｒ２によっ
て（Ｘ，Ｙ座標として）アドレスされるスクリーン画素
を、図４に示される”ＣＯＬＯＲレジスタ”５４のカラ
ーセットにセットする。画素を含む文字のアドレスはプ
ロットハードウエア５２によって計算される。新しい画
素データは、マリオチップが違った文字位置でプロット
するためにその位置に動くまで文字ラインバッファ（カ
ラーマトリックス）に保持される。すべてのカラー情報
が、カラーマトリックス内の２重バッファメカニズムの
第２レベルにコピーされると、この情報は外部ＲＡＭに
書かれる。
ｏｐ／ｐｌｏｔの１対の命令が水平ラインを描くアルゴ
リズムとなる。”ＰＬＯＴ”命令は、Ｒ１，Ｒ２によっ
て（Ｘ，Ｙ座標として）アドレスされるスクリーン画素
を、図４に示される”ＣＯＬＯＲレジスタ”５４のカラ
ーセットにセットする。画素を含む文字のアドレスはプ
ロットハードウエア５２によって計算される。新しい画
素データは、マリオチップが違った文字位置でプロット
するためにその位置に動くまで文字ラインバッファ（カ
ラーマトリックス）に保持される。すべてのカラー情報
が、カラーマトリックス内の２重バッファメカニズムの
第２レベルにコピーされると、この情報は外部ＲＡＭに
書かれる。
【０２９７】”ＷＩＴＨ ＲＸ１”命令と”ＡＤＤ Ｒ
Ｘ１ ＩＮＣ”命令が実行されると、台形の左側Ｘ座標
を更新する。同様に、”ＷＩＴＨ ＲＸ２”命令と”Ａ
ＤＤＲＸ２ ＩＮＣ”命令が実行されると、台形の右側
Ｘ座標を更新する。”ＤＥＣ ＲＤＹ”命令、”ＢＮ
Ｅ， Ｈｌｉｎｅｓ１”命令、および、”ＩＮＣ Ｒ
Ｙ”命令は、台形が完成するまで、次のＹ位置（次のス
キャンライン）へ動くように動作する。
Ｘ１ ＩＮＣ”命令が実行されると、台形の左側Ｘ座標
を更新する。同様に、”ＷＩＴＨ ＲＸ２”命令と”Ａ
ＤＤＲＸ２ ＩＮＣ”命令が実行されると、台形の右側
Ｘ座標を更新する。”ＤＥＣ ＲＤＹ”命令、”ＢＮ
Ｅ， Ｈｌｉｎｅｓ１”命令、および、”ＩＮＣ Ｒ
Ｙ”命令は、台形が完成するまで、次のＹ位置（次のス
キャンライン）へ動くように動作する。
【０２９８】以下のプログラムリストは、８ビットの
Ｘ，Ｙ，Ｚ点の１配列を回転するためにマリオチップが
どのようにプログラムされるかの１例を示す。このルー
チンは、回転動作を行う本発明の実施の形態によるグラ
フィックス共同プロセッサのためのプログラムの１例を
示す。このルーチンのリストは以下の通りである。
Ｘ，Ｙ，Ｚ点の１配列を回転するためにマリオチップが
どのようにプログラムされるかの１例を示す。このルー
チンは、回転動作を行う本発明の実施の形態によるグラ
フィックス共同プロセッサのためのプログラムの１例を
示す。このルーチンのリストは以下の通りである。
【０２９９】
【表１６】
ＬＩＳＴＩＮＧ ＲＯＴＡＴＥ：
；８ビットＸ，Ｙ，Ｚ点の１配列を回転する
；
；レジスタ内の回転マトリックスによって
；rmat121,rmat2113,rmat2322,rmat3231,rmat0033
；
；マトリックス要素は８ビットの符号付き分数(signed fractions)である
；すなわち １２７＝ １２７／１２８＝約１
； −１２８＝−１２８／１２８＝−１
；これらは、レジスタあたり２ ８ビットエレメントとして簡潔に格納される
rx = 1 ； ｘ
ry = 2 ； ｙ
rz = 3 ； ｚ
rt = 4 ； ｔｅｍｐ
rmat1211 = 5 ； マトリックス要素１１と１２
rmat2113 = 6 ； マトリックス要素１３と２１
rmat2322 = 7 ； マトリックス要素２２と２３
rmat3231 = 8 ； マトリックス要素３１と３２
rmat0033 = 9 ； マトリックス要素３３
routptr = 10 ； 回転される点のバッファへのポインタ
（ptr to rotated points buffer）
msh rotpoints8
miwt r14,pointsaddr ；回転される点へのＲＯＭポインタ
miwt r12,numpoints ；回転される点の数
miwt routptr,m rotpnts ；回転される点のバッファへの
ＲＡＭポインタ
mcache ； キャッシュレジスタをセットする
mmove r13,pc ； ループアドレスを初期化する
nmatrotploop
mto rx ； ｘを得る
mgetb
minc r14
mfrom rmat1211 ； １１
mto rt
mmult rx ； ｍ１１＊ｘ
mto ry ； ｙを得る
mgetb
minc r14
mfrom rmat2113 ； ２１
mhib
mmult ry ； ｍ２１＊ｙ
mto rt
madd rt
mto rz ； ｚを得る
mgetb
minc r14
mfrom rmat3231 ； ３１
mmult rz ； ｍ３１＊ｚ
madd rt
madd r0
mhib
mstb (routptr) ； 回転されたｘを格納する
minc routptr
mfrom rmat1211 ； １２
mhib
mto rt
mmult rx ； ｍ１２＊ｘ
mfrom rmat2322 ； ２２
mmult ry ； ｍ２２＊ｙ
mto rt
madd rt
mfrom rmat3231 ； ３２
mhib
mmult rz ； ｍ３２＊ｚ
madd rt
madd r0
mhib
mstb (routptr) ； 回転されたｙを格納する
minc routptr
mfrom rmat2113 ； １３
mto rt
mmult rx ； ｍ１３＊ｘ
mfrom rmat2322 ； ｍ２３＊ｙ
mhib
mmult ry
mto rt
madd rt
mfrom rmat0033 ； ３３
mmult rz ； ｍ３３＊ｚ
madd rt
madd r0
mhib
mstb (routptr) ； 回転されたｚを格納する
mloop
minc routptr
【０３００】図２５，図２６および図２７は、本発明の
プログラマブルグラフィックス共同プロセッサをホスト
コンピュータシステム（たとえばＳｕｐｅｒ ＮＥＳ）
とともに用いたときの特別な効果の１例を示す。図２５
に示すように、オブジェクトすなわちヘリコプタの側面
が描かれる。この図は、マリオチップを用いて発生され
高品質の表示を反映していない。図２６と図２７は、図
１９に示されたヘリコプタの拡大像と回転像を示す。本
発明のグラフィックス共同プロセッサは、３Ｄ型などの
特殊な効果（多角形を基にした対象物の高速な回転、拡
大、縮小を含む）を発生するために用いられる。このと
き、この効果は、ホストビデオゲーム処理システムの最
小の負荷を与えるだけである。
プログラマブルグラフィックス共同プロセッサをホスト
コンピュータシステム（たとえばＳｕｐｅｒ ＮＥＳ）
とともに用いたときの特別な効果の１例を示す。図２５
に示すように、オブジェクトすなわちヘリコプタの側面
が描かれる。この図は、マリオチップを用いて発生され
高品質の表示を反映していない。図２６と図２７は、図
１９に示されたヘリコプタの拡大像と回転像を示す。本
発明のグラフィックス共同プロセッサは、３Ｄ型などの
特殊な効果（多角形を基にした対象物の高速な回転、拡
大、縮小を含む）を発生するために用いられる。このと
き、この効果は、ホストビデオゲーム処理システムの最
小の負荷を与えるだけである。
【０３０１】本発明は実施形態を用いて詳細に説明され
たが、本発明は実施形態に限定されるものではない。当
業者による多数の変形，修正は、本発明の範囲に属す
る。
たが、本発明は実施形態に限定されるものではない。当
業者による多数の変形，修正は、本発明の範囲に属す
る。
【図１】 本発明の実施の形態に従った外部メモリシス
テムのブロック図である。
テムのブロック図である。
【図２】 本発明の実施の形態に係るグラフィックス共
同プロセッサと共に用いるためのホスト処理システムの
ブロック図である。
同プロセッサと共に用いるためのホスト処理システムの
ブロック図である。
【図３】 グラフィックス共同プロセッサを内蔵したゲ
ームカートリッジとホスト処理システムを内蔵したベー
スユニットの斜視図である。
ームカートリッジとホスト処理システムを内蔵したベー
スユニットの斜視図である。
【図４】 本実施形態に従ったグラフィックス共同プロ
セッサの第１の部分のブロック図である。
セッサの第１の部分のブロック図である。
【図５】 本実施形態に従ったグラフィックス共同プロ
セッサの第２の部分のブロック図である。
セッサの第２の部分のブロック図である。
【図６】 グラフィックス共同プロセッサの初期化を行
なうためホスト処理システムによって実行される処理を
示すフローチャートである。
なうためホスト処理システムによって実行される処理を
示すフローチャートである。
【図７】 図４に示した演算論理ユニットの詳細なブロ
ック図である。
ック図である。
【図８】 図４に示した画素プロット回路の詳細なブロ
ック図である。
ック図である。
【図９】 プロットコントローラによって受信された入
力信号とプロットコントローラによって発生された出力
信号を示すブロック図である。
力信号とプロットコントローラによって発生された出力
信号を示すブロック図である。
【図１０】 画素プロット回路のカラーマトリックス内
に含まれるカラーマトリックス要素を示す図である。
に含まれるカラーマトリックス要素を示す図である。
【図１１】 画素プロット回路に関係するタイミング制
御及びデータ信号を示す図である。
御及びデータ信号を示す図である。
【図１２】 図４に示したＲＡＭコントローラの詳細な
ブロック図である。
ブロック図である。
【図１３】 図１２に示したＲＡＭコントローラに関連
するタイミング制御及びデータ信号を示す図である。
するタイミング制御及びデータ信号を示す図である。
【図１４】 図１２に示した仲介ロジックを示す回路図
である。
である。
【図１５】 本発明のグラフィックス共同プロセッサの
一実施形態における再同期回路の図である。
一実施形態における再同期回路の図である。
【図１６】 図１５の再同期回路に関連するタイミング
信号を示す図である。
信号を示す図である。
【図１７】 本発明のグラフィックス共同プロセッサの
ＲＯＭコントローラの詳細なブロック図である。
ＲＯＭコントローラの詳細なブロック図である。
【図１８】 本発明の一実施形態に従ったグラフィック
ス共同プロセッサのキャッシュコントローラのブロック
図である。
ス共同プロセッサのキャッシュコントローラのブロック
図である。
【図１９】 本発明のグラフィックス共同プロセッサの
インストラクション解読に関連する回路を示すブロック
図である。
インストラクション解読に関連する回路を示すブロック
図である。
【図２０】 図１９のルックアヘッドロジックの操作を
示すタイミング信号を示す図である。
示すタイミング信号を示す図である。
【図２１】 本発明の一実施形態に従ったグラフィック
ス共同プロセッサのレジスタコントロールロジックの第
１の部分を示すブロック図である。
ス共同プロセッサのレジスタコントロールロジックの第
１の部分を示すブロック図である。
【図２２】 本発明の一実施形態に従ったグラフィック
ス共同プロセッサのレジスタコントロールロジックの第
２の部分を示すブロック図である。
ス共同プロセッサのレジスタコントロールロジックの第
２の部分を示すブロック図である。
【図２３】 本発明の一実施形態に従ったグラフィック
ス共同プロセッサのレジスタコントロールロジックの第
３の部分を示すブロック図である。
ス共同プロセッサのレジスタコントロールロジックの第
３の部分を示すブロック図である。
【図２４】 多角形生成を実行するグラフィックス共同
プロセッサの操作手順を示すフローチャートである。
プロセッサの操作手順を示すフローチャートである。
【図２５】 本発明の一実施形態に従って拡大、縮小及
び回転の特徴を示すために多角形ベースの物体の作成の
第１の態様を示す表示画面の図である。
び回転の特徴を示すために多角形ベースの物体の作成の
第１の態様を示す表示画面の図である。
【図２６】 本発明の一実施形態に従って拡大、縮小及
び回転の特徴を示すために多角形ベースの物体の作成の
第２の態様を示す表示画面の図である。
び回転の特徴を示すために多角形ベースの物体の作成の
第２の態様を示す表示画面の図である。
【図２７】 本発明の一実施形態に従って拡大、縮小及
び回転の特徴を示すために多角形ベースの物体の作成の
第３の態様を示す表示画面の図である。
び回転の特徴を示すために多角形ベースの物体の作成の
第３の態様を示す表示画面の図である。
１…コネクタ、 ２…グラフィックスプロセッサ、
６，８…ＲＡＭ、 １０…外部メモリ、１９…外部メ
モリシステム（ビデオゲームカートリッジ）、２０…ホ
スト処理ユニット、 １３１…ＲＡＭユニットバス、
５０…論理ユニット、 ５２…プロット回路、６８…
キャッシュコントローラ、 ９４…キャッシュメモ
リ、７６…レジスタ、 ５５１…ルックアヘッド手
段、３６…ディスプレイ、 ２２…ゲームマイクロプ
ロセッサ、２４…画像処理ユニット、(６０，５０，５
２)…ビデオグラフィックスプログラム実行手段、Ｘ…
第１データソースバス、 Ｙ…第２データソースバ
ス、Ｚ…データデスティネイションバス、６２…インス
トラクションデコーダ、８８…ＲＡＭコントローラ、１
０４…プログラムメモリコントローラ、３０８…マルチ
プレクサ。
６，８…ＲＡＭ、 １０…外部メモリ、１９…外部メ
モリシステム（ビデオゲームカートリッジ）、２０…ホ
スト処理ユニット、 １３１…ＲＡＭユニットバス、
５０…論理ユニット、 ５２…プロット回路、６８…
キャッシュコントローラ、 ９４…キャッシュメモ
リ、７６…レジスタ、 ５５１…ルックアヘッド手
段、３６…ディスプレイ、 ２２…ゲームマイクロプ
ロセッサ、２４…画像処理ユニット、(６０，５０，５
２)…ビデオグラフィックスプログラム実行手段、Ｘ…
第１データソースバス、 Ｙ…第２データソースバ
ス、Ｚ…データデスティネイションバス、６２…インス
トラクションデコーダ、８８…ＲＡＭコントローラ、１
０４…プログラムメモリコントローラ、３０８…マルチ
プレクサ。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 17/10 Ｇ０６Ｆ 17/10 Ｄ ５Ｂ０８０
Ｇ０６Ｔ 1/20 Ｇ０６Ｔ 1/20 Ａ
15/00 １００ 15/00 １００Ａ
(72)発明者 ジェレミー・イー・サン
イギリス、イングランド、エヌダブリュー
７・４ピーティ、ロンドン、ミル・ヒル、
アップヒル・ロード73番
(72)発明者 ベン・チーズ
イギリス、イングランド、エスジー８・６
エイイー、ハートフォードシャー、メルボ
ルン・ロイストン、ドルフィン・レイン23
番
(72)発明者 カール・エヌ・グレイアム
イギリス、イングランド、イー４・７イー
ティ、ロンドン、ノース・チングフォー
ド、ウッドランド・ロード15番
(72)発明者 ピーター・アール・ウォーンズ
イギリス、イングランド、イー６・１エイ
アール、ロンドン、イースト・ハム、ウォ
ルポール・ロード12エイ番
Ｆターム(参考） 2C001 BC05 CB01 CB03 CB06 CC02
CC08
5B013 DD03
5B045 DD12 GG06 GG09
5B056 BB28 FF01 FF02 FF05 HH03
5B057 AA20 CA01 CA08 CA13 CA16
CB01 CB08 CB13 CB16 CC01
CD03 CE20 CF10 CH02 CH08
CH12 CH14
5B080 CA03 CA05 FA02 GA22
Claims (22)
- 【請求項１】 テレビジョン形式のディスプレイ（３
６）とともに使用するビデオゲームシステム（１９，２
０）であって、 ビデオゲームプログラムのインストラクションを実行す
るためのゲームマイクロプロセッサ（２２）と、 前記ゲームマイクロプロセッサに接続され、前記ゲーム
マイクロプロセッサ（２２）の制御下において、画像処
理タスクを実行する画像プロセシングユニット（２４）
と、 前記ビデオゲームプログラムを格納するためのプログラ
ムメモリ（１０）と、 前記プログラムメモリに接続され、使用時に前記ゲーム
マイクロプロセッサ（２２）に接続されて、前記ビデオ
ゲームプログラムのインストラクションの少なくともい
くつかを実行するプログラマブルグラフィックスプロセ
ッサ（２）とからなるビデオゲームシステム。 - 【請求項２】 さらに、前記プログラムメモリ（１０）
と前記プログラマブルグラフィックスプロセッサ（２）
とに接続され、アドレス、データおよび制御情報を伝送
するためのプログラムメモリバスと、 ランダムアクセスメモリユニットと、 該ランダムアクセスメモリユニット（６，８）と前記プ
ログラマブルグラフィックスプロセッサ（２）に接続さ
れ、アドレス、データおよび制御情報を伝送するための
ランダムアクセスメモリユニットバスと、 前記プログラマブルグラフィックスプロセッサ（２）と
前記ゲームマイクロプロセッサ（２２）との間におい
て、アドレス、データおよび制御情報を伝送するための
ゲームマイクロプロセッサバスとをさらに備えた請求項
１に記載のビデオゲームシステム。 - 【請求項３】 前記プログラマブルグラフィックスプロ
セッサ（２）は、前記プログラムメモリ内に格納された
インストラクションの第２の部分の少なくともいくつか
を実行する演算・論理ユニット（５０）と、プログラム
メモリ内に格納された少なくとも一つの表示関連のイン
ストラクションを実行するプロット回路（５２）とを含
む請求項１に記載のビデオゲームシステム。 - 【請求項４】 前記プログラマブルグラフィックスプロ
セッサ（２）は、さらに、キャッシュコントローラ（６
８）と該キャッシュコントローラ（６８）に接続された
キャッシュメモリ（９４）とを含み、前記プログラマブ
ルグラフィックスプロセッサは、前記キャッシュメモリ
（９５，６０，５０）内に格納されたインストラクショ
ンを実行する実行手段を含んでおり、前記プログラマブ
ルグラフィックスプロセッサと前記ゲームマイクロプロ
セッサはインストラクションを並行に実行できる請求項
１に記載のビデオゲームシステム。 - 【請求項５】 前記ゲームマイクロプロセッサ（２２）
と画像プロセシングユニット（２４）とは、ビデオゲー
ムシステムのメインプロセシングユニット（２０）内に
実装されており、前記プログラムメモリ（１０）とプロ
グラマブルグラフィックスプロセッサ（２）とはビデオ
ゲームカートリッジ（１９）内に内蔵された請求項１に
記載のビデオゲームシステム。 - 【請求項６】 外部メモリ（１０）内に格納されたビデ
オグラフィックスプログラムの少なくとも第１の部分を
実行する第１プロセシングユニット（２０）を有する情
報処理システム（１９，２０）に使用するためのプログ
ラマブルグラフィックスプロセッサであって、 前記外部メモリ（１０）から前記ビデオグラフィックス
プログラム（６０，５０，５２）の第２の部分のインス
トラクションを受取る入力手段と、 前記ビデオグラフィックスプログラムの少なくとも第２
の部分を実行する実行手段とを備えたプログラマブルグ
ラフィックスプロセッサ。 - 【請求項７】 さらに、プログラマブルグラフィックス
プロセッサによって実行されるべきインストラクション
を格納している外部メモリ位置を同定するため前記第１
プロセシングユニットからアドレス情報を受取る入力手
段を含む請求項６に記載のプログラマブルグラフィック
スプロセッサ。 - 【請求項８】 前記アドレス情報を受取る入力手段は、
外部メモリバンクを同定するためのアドレス情報を受取
る外部メモリバンクレジスタと、該メモリバンク内の位
置を同定するためのプログラムカウンタとを含む請求項
７に記載のプログラマブルグラフィックスプロセッサ。 - 【請求項９】 プログラマブルグラフィックスプロセッ
サが現在動作中であることを示す指示および該プロセッ
サが前記第１プロセシングユニットにインターラプト信
号を送ったことを示す指示を含む複数のグラフィックス
プロセッサステータス指示を格納するステータスレジス
タ手段を含む請求項６に記載のプログラマブルグラフィ
ックスプロセッサ。 - 【請求項１０】 前記外部メモリ内に格納された前記ビ
デオグラフィックスプログラムの第２の部分の少なくと
もいくつかを実行するための演算・論理ユニット（５
０）と、外部メモリ内に格納された少なくとも一つの表
示に関連するインストラクションを実行するプロット回
路（５２）とを含む請求項６に記載のプログラマブルグ
ラフィックスプロセッサ。 - 【請求項１１】 さらに、第１データソースバス
（Ｘ）、第２データソースバス（Ｙ）およびデータデス
ティネーションバス（Ｚ）が備えられ、これらバスの各
々は前記演算・論理ユニットおよびプロット回路に接続
された請求項１０に記載のプログラマブルグラフィック
スプロセッサ。 - 【請求項１２】 さらに、キャッシュコントローラ（６
８）と、該コントローラに接続されたキャッシュメモリ
（９４）と、該キャッシュメモリ（９５，６０，５０）
内に格納されたインストラクションを実行する実行手段
とを備えた請求項６に記載のプログラマブルグラフィッ
クスプロセッサ。 - 【請求項１３】 少なくとも１つのインストラクション
（５０）を実行する実行手段と、 複数のステータス条件を格納するステータスレジスタ
と、 これらステータス条件の少なくとも１つの状態に応答す
るインストラクションデコーダ（６２）であって、少な
くとも１つのインストラクションによって、前記ステー
タスレジスタが第１の状態である場合には、前記実行手
段に第１の動作を開始させ、前記ステータスレジスタが
第２の状態である場合には、前記実行手段に第２の動作
を開始させるインストラクションデコーダ（６２）とを
備えた請求項６に記載のプログラマブルグラフィックス
プロセッサ。 - 【請求項１４】 前記情報処理システムがディスプレイ
と接続され、前記プログラムグラフィックスプロセッサ
は前記第１のプロセシングユニットと共に表示された対
象物の回転を制御するため動作する請求項６に記載のプ
ログラマブルグラフィックスプロセッサ。 - 【請求項１５】 前記実行手段は画素ベースのフォーマ
ットデータをキャラクタベースのフォーマットデータに
変換するプロット回路（５２）を含む請求項１４に記載
のプログラマブルグラフィックスプロセッサ。 - 【請求項１６】 ホストプロセシングシステム（２０）
とビデオグラフィックスプログラムを格納するプログラ
ムメモリ（１０）と共に使用するグラフィックスプロセ
ッサ（２）であって、 前記プログラムメモリに格納されたインストラクション
を実行する演算及び論理ユニット（５０）と、 前記プログラムメモリへのアクセスを制御し、前記ホス
トプロセシングシステム（１０）及びグラフィックスプ
ロセッサの少なくとも１つを選択的に前記プログラムメ
モリにアクセス可能にするプログラムメモリコントロー
ラ（１０４）とを備えるグラフィックスプロセッサ。 - 【請求項１７】 さらにキャッシュメモリ（９４）を備
え、前記プログラムメモリコントローラ（１０４）は該
キャッシュメモリにプログラムインストラクションをロ
ードするロード手段を備えた請求項１６に記載のグラフ
ィックスプロセッサ。 - 【請求項１８】 前記グラフィックスプロセッサ（２）
はプログラムメモリアドレスバスに接続され、前記プロ
グラムメモリコントローラは前記プログラムメモリアド
レスバス上に出力されるアドレスを選択するマルチプレ
クサ（４１４）を備えた請求項１６に記載のグラフィッ
クスプロセッサ。 - 【請求項１９】 更に複数のレジスタ（７６）を備え、
前記プログラムメモリコントローラ（１０６）は、アク
セスされた該複数のレジスタの１つに応答して、プログ
ラムメモリデータの取り込みを自動的に開始する制御手
段を備えた請求項１８に記載のグラフィックスプロセッ
サ。 - 【請求項２０】 前記グラフィックスプロセッサ（２）
はランダムアクセスメモリ（６，８）に接続され、さら
にこのランダムアクセスメモリへのアクセスを制御する
ＲＡＭコントローラ（８８）を備えた請求項１６に記載
のグラフィックスプロセッサ。 - 【請求項２１】 ホストプロセシングシステム（２０）
とビデオグラフィックスプログラムを格納するプログラ
ムメモリ（１０）とランダムアクセスメモリ（６，８）
と共に使用するグラフィックスプロセッサ（２）であっ
て、 前記ホストプロセシングシステム（ＨＡ）からのＲＡＭ
アドレスを受信する受信手段と、 ＲＡＭアドレスを発生させるグラフィックスプロセシン
グ手段と、 ホストプロセシングシステムからのＲＡＭアドレスとグ
ラフィックスプロセシング手段により発生されたＲＡＭ
アドレスとの間で選択し、それを前記ランダムアクセス
メモリに接続するＲＡＭコントローラ（８８）とからな
るグラフィックスプロセッサ。 - 【請求項２２】 さらに少なくとも１つのステータスレ
ジスタを備え、前記ＲＡＭコントローラは、ホストプロ
セシングシステムにより発生されたアドレス（ＨＡ）と
グラフィックスプロセシング手段により発生されたアド
レス（ＤＥＯＴＡＤＯＲ）を受信し、前記ステータスレ
ジスタ中に格納された少なくとも１つのステータスビッ
トの状態に依存して、該アドレスの１つを前記ランダム
アクセスメモリに接続するマルチプレクサ手段（３０
８）を備えた請求項２１に記載のグラフィックスプロセ
ッサ。
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