JPH0689080A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 高精細の液晶表示装置では１水平走査周期を
従来より短くする必要があるため、正極性では１水平走
査周期内に電圧を十分に書込めない。この点を解決す
る。 【構成】 水平同期信号等の水平走査周期ＨのＣＬＫ１
から、２分周回路２、立上り、立下りのエッジでパルス
を形成する２種類の単安定回路３，４、ロジック回路５
を用いて、正極性の水平走査期間を負極性より長くし、
かつ正極性と負極性の両者で２Ｈを周期とするする信号
ＣＬＫ２を形成し、このＣＬＫ２を液晶表示装置の水平
ドライバ及び垂直ドライバのクロックとして用いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示素子に薄膜ト
ランジスタを接続して構成したアクティブマトリクス形
の液晶表示装置に関するものである。

【０００２】

【従来の技術】図２は、一般的な液晶表示モジュールの
構成例を示す回路図である。同図において、１３は液晶
パネルであり、ゲート配線Ｇ１，Ｇ２…Ｇｎ及びドレイ
ン配線Ｄ１，Ｄ２…Ｄｍがマトリクス状に配置され、各
交点部分に薄膜トランジスタ（以下、ＴＦＴと略す）１
１が設けられている。ＴＦＴ１１の各々のソース電極に
は、画素電極と対向電極とで形成される液晶セル容量１
２の画素電極が接続されている。前記対向電極は、全画
素で共通に接続され、共通電圧Ｖcomが印加される。１
４は水平ドライバ、１５は垂直ドライバ、である。

【０００３】図２に液晶表示モジュールとして示した如
き、従来の液晶表示装置の駆動方法は、例えば、特開昭
59−220793号公報に記載されている。図３は、従来の液
晶表示装置の駆動電圧波形例を示す波形図である。

【０００４】図３において、Ｈsyncは、表示すべき映像
信号の１水平走査期間を周期とする信号波形であり、Ｖ
d1は前記ドレイン配線Ｄ１に印加される電圧波形、Ｖｇ
1，Ｖｇ2，Ｖｇ3はそれぞれゲート配線Ｇ１，Ｇ２，Ｇ
３に印加される電圧波形である。液晶は、その特性の劣
化を防ぐため、交流駆動をする必要がある。

【０００５】従って、前記ドレイン配線Ｄ１，Ｄ２…Ｄ
ｍに印加される電圧は、Ｖｄ1に代表されるように、中
心電圧Ｖcを境に正極性側、負極性側の信号電圧が交互
に印加される。前記ゲート配線Ｇ１，Ｇ２…Ｇｎには、
それぞれのゲート配線に接続されたＴＦＴをオン状態に
する時にはオン電圧Ｖgon、それ以外のときにはオフ状
態にするオフ電圧Ｖgoffを与える。オン電圧Ｖgonは、
ゲート配線Ｇ１から、順次、ゲート配線Ｇ２，Ｇ３…Ｇ
ｎに、水平走査周期と等しいゲート選択期間Ｔonだけ与
えられる。

【０００６】オン状態になったＴＦＴが前記ドレイン配
線Ｄ１，Ｄ２…Ｄｍの信号レベルを液晶セル容量１２に
書込むことにより、液晶セル容量１２の印加電圧を変化
させ、液晶パネルの透過率を変えることにより、画像表
示を行う。

【０００７】

【発明が解決しようとする課題】一般に液晶は、既に述
べたように、表示特性の劣化を防ぐために交流駆動が必
要である。従って、対向電極に対する画素電極の電圧
を、ある周期毎に正極性信号電圧としたり、負極性信号
電圧としたりすることが必要である。従来技術におい
て、ＴＦＴがオン状態となり、画素電極に正極性信号電
圧を書込むときと、負極性信号電圧を書込むときのゲー
ト配線のオン電圧Ｖgonは、同じである。

【０００８】図４の（ａ）は、正極性信号電圧書込み時
の画素電極電圧波形例を、図４の（ｂ）は、負極性書込
み時の画素電極電圧波形例をそれぞれ示す。図４におい
て、Ｖd1はドレイン配線の電圧波形、Ｖｇ1はゲート配
線の電圧波形、Ｖｓ1は画素電極の電圧波形を示す。

【０００９】図４の（ａ）では、Ｖｄ1が正極性信号電
圧であるため、ゲート配線にオン電圧Ｖgonが印加され
た時のゲート・ドレイン間Ｖgd+は、図４の（ｂ）のＶ
ｄ1が負極性信号電圧である時にゲート配線にオン電圧
Ｖgonが印加された時のゲート・ドレイン間Ｖgd-より小
さくなる。

【００１０】図５は、ゲート・ドレイン間電圧（ＶGD）
に対するソース電流（ＩDS）の特性の一例を示す特性図
である。このように、ゲート・ドレイン間の電圧差が大
きいほど、ソース電流は大きくなる。従って、例えば、
画素電極に負極性信号電圧を90％書込むのに要する時間
をＴf、正極性電圧を90％書込むのに要する時間をＴrと
すると、図４に示すように、ＴＦＴのソース電流は、負
極性信号電圧の書込みに要する時間Ｔfより、正極性信
号電圧の書込みに要する時間Ｔrのほうが長い時間必要
である。

【００１１】これらの書込みに要する時間の差は、ゲー
トの選択時間Ｔonが正極性側の信号電圧レベルを書込む
のに要する時間Ｔrより十分長いときには問題はない。
しかし、液晶パネルの高精細化等により、液晶表示素子
の一定時間当たりに駆動しなくてはならない個数が増え
て、１本のゲート配線の選択時間Ｔonを正極性信号電圧
の書込みに要する時間Ｔrより短くせざるをえないよう
な場合、正極性信号電圧では書込み不良となる。

【００１２】上記従来技術では、正極性信号電圧と負極
性信号電圧の書込みに要する時間の差により、共通電極
Ｖcomを中心とした正極性信号電圧と負極性信号電圧と
での交流化が図れなくなり、フリッカや焼付き等の現象
が生じ、画質が劣化する等の問題が生じる。

【００１３】本発明の目的は、かかる従来技術の問題点
を克服し、液晶パネルの高精細化等により、液晶表示素
子の一定時間当たりに駆動しなくてはならない個数が増
えた場合でも、共通電極Ｖcomを中心とした正極性信号
電圧と負極性信号電圧とでの交流駆動を可能にして、画
質劣化が起きないようにした液晶駆動装置を提供するこ
とにある。

【００１４】

【課題を解決するための手段】上記目的達成のため、本
発明では、ドレイン配線の正極性信号電圧印加時間と負
極性信号電圧の印加時間との和を信号源の水平走査周期
の２倍に保つという条件のもとで、ドレイン配線の正極
性信号電圧印加時間を負極性信号電圧の印加時間より長
くした。また、それに伴い、ゲート配線のオン電圧を印
加する時間長を、ドレイン配線の電圧が正極性信号電圧
であるか、負極性信号電圧であるか、により変えた。

【００１５】

【作用】本発明により、ＴＦＴの負極性信号電圧書込み
時間長と正極性の信号電圧書込み時間長の合計値が信号
源の２水平走査周期以下であれば、正極性の信号電圧書
込み時間長を１水平走査周期より長くしても、負極性信
号電圧書込み時間長を１水平走査周期より短くすること
でカバーできるので、ＴＦＴは負極性電圧及び正極性電
圧を正しく書込むことができる。従って正極性電圧書き
込み不良による画素電極の中心電圧（直流電圧成分）変
化を防ぐことができる。

【００１６】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例としての液晶表示装置
の回路構成の概略を示すブロック図である。同図におい
て、１は制御回路であり、信号源より送られてきた垂直
同期信号Ｖsync、水平同期信号Ｈsync、ドットクロッ
ク、表示データ等から、液晶パネルを駆動するのに必要
な信号を形成、あるいは、そのままの信号を水平ドライ
バ１４、垂直ドライバ１５に印加する。

【００１７】水平ドライバ１４、垂直ドライバ１５およ
び液晶パネル１３は従来と同様のものであり、既に説明
しているのでここでの説明は省略する。ここで、本発明
では、制御回路１から水平走査周期に同期したクロック
ＣＬＫ１、例えば水平同期信号Ｈsync等を取り出し、２
分周回路２に入力する。その２分周回路の出力は、第１
の単安定回路３及び第２の単安定回路４に入力される。

【００１８】第１の単安定回路３と第２の単安定回路４
の出力は、ロジック回路５によって合成される。ロジッ
ク回路５の出力を水平ドライバ１４および垂直ドライバ
１５の水平クロックＣＬＫ２としてそれぞれに入力す
る。

【００１９】図１の実施例における各部の動作波形例を
図６に示す。図６において、信号ａは２分周回路２の出
力であり、クロックＣＬＫ１の周期を１Ｈ（１水平走査
周期）とすると、信号ａの周期は２Ｈとなる。前記第１
の単安定回路３は、例えば、入力信号ａの立上りエッジ
でパルスを形成する回路であり、その出力は信号ｂの様
に入力信号ａの立上りから所定の期間（Ｔb）“Ｈ”レ
ベルとなる波形が得られる。

【００２０】また、前記第２の単安定回路４は、例え
ば、入力信号ａの立下がりエッジでパルスを形成する回
路であり、その出力は信号ｃの様に入力信号ａの立下り
から所定の期間（Ｔb）“Ｈ”レベルとなる波形が得ら
れる。これらの信号ｂ及び信号ｃを、ＮＯＲ回路である
ロジック回路５に入力すると、その出力は図６に示す波
形ＣＬＫ２のようになる。なお信号ａ及び信号ｃのパル
ス幅Ｔb、Ｔcは、第１の単安定回路３及び第２の単安定
回路４の回路定数により任意に設定できる。

【００２１】図６において、Ｖd1は、図２に示した水平
ドライバ14の出力電圧波形例であり、ドレイン配線Ｄ１
に印加される電圧波形例である。ドレイン配線Ｄ１、Ｄ
２…Ｄｎに印加される電圧波形は、Ｖd1に代表されるよ
うに、中心電圧Ｖcを境に正極性信号電圧、負極性信号
電圧が交互に印加される。

【００２２】ここで、本発明では前記ＣＬＫ２を水平ド
ライバ１４の出力電圧切換え信号として用いる。従っ
て、本発明では、電圧波形Ｖd1に代表されるように、前
記ドレイン配線Ｄ１、Ｄ２…Ｄmに正極性信号電圧を印
加する時間長と、負極性信号電圧を印加する時間長が異
なる駆動方法となる。

【００２３】ここで、本発明では、画素電極電圧の正極
性信号電圧の書込み時間長をＴr、負極性信号電圧の書
込み時間長をＴf、ドレイン配線Ｄ１、Ｄ２…Ｄmの正極
性信号電圧を印加する時間長Ｔon+、負極性信号電圧を
印加する時間長Ｔon-とすると、

【００２４】Ｔon+＞Ｔr Ｔon-＞Ｔｆ を満足するという条件で、以下の式が成り立つように設
定する。

【００２５】（Ｔｏｎ＋）＋（Ｔon-）＝２Ｈ （Ｔon+）＞（Ｔon-）

【００２６】また、図６のＶg1，Ｖg2，Ｖg3は、図１に
示した垂直ドライバ１５の出力電圧波形例であり、ゲー
ト配線Ｇ１，Ｇ２，Ｇ３に印加される電圧波形例であ
る。ＶgonはＴＦＴをオン状態にする電圧、ＶgoffはＴ
ＦＴをオフ状態にする電圧である。ＴＦＴはゲート配線
の電圧がオン電圧Ｖgonであるときにドレイン配線の電
圧を画素電極に書込む。

【００２７】前記垂直ドライバ１５は、ゲート配線Ｇ
1，Ｇ2…Ｇnに、順次、オン電圧Ｖgonを印加していく。
本実施例では、その垂直ドライバ１５のシフトクロック
に前記ＣＬＫ２を用いる。従って、図６に示すように、
Ｖg1，Ｖg３のオン電圧Ｖgonの印加時間長はＴon+、Ｖg
２のオン電圧Ｖgonの印加時間長はＴon-となる。なお、
次のフィールドでは、それぞれ逆極性の電圧を画素電極
に書込むため、Ｖg1，Ｖg３のオン電圧Ｖgonの印加時間
長はＴon-、Ｖg２のオン電圧Ｖgonの印加時間長はＴon+
となる。

【００２８】上記電圧が印加されたときの画素電極の電
圧変化を図７に示す。図７では、図６と同じ記号は同じ
電圧を示している。Ｖs1は正極性信号電圧を書込む時の
画素電極電圧波形を示しており、Ｖs2は負極性信号電圧
を書込む時の画素電極電圧波形を示している。また、Ｔ
rは正極性電圧の書込み時間長であり、Ｔfは負極性電圧
の書込み時間長である。

【００２９】本実施例では、図７のように、正極性電圧
の書込み時間長Ｔrが１水平走査期間（１Ｈ）より長く
ても、正極性電圧書込みにかけられる時間を従来より長
くとることができるため、正極性書込み不良により生じ
るフリッカや焼付き等を防止でき、画質向上が可能であ
る。さらに、ゲート遅延を考慮して液晶パネルを駆動す
るためには、水平ドライバに与えるＣＬＫ２を、ゲート
遅延分遅らせておけば良い。

【００３０】図８は、本実施例において用い得る水平ド
ライバの構成例を示すブロック図である。図９は、図８
の水平ドライバの各部信号波形例を示す波形図である。
図８及び図９を参照する。

【００３１】図８の水平ドライバは、アドレスレジスタ
３０、第１のラッチ回路３１、第２のラッチ回路３２、
第３のラッチ回路３３および電圧選択回路３４で構成さ
れている。アドレスレジスタ３０には、画素に同期した
ドットクロック等のＣＬＫ０が入力され、表示データを
入力データとする第１のラッチ回路３１のアドレスを指
定する。

【００３２】表示データの内容は１画素毎に変わり、そ
の内容を１行目のデータＤ00，Ｄ01…Ｄ0m、２行目のデ
ータＤ10，Ｄ11…Ｄ2m、３行目のデータ…で示してい
る。Ｐ0，Ｐ1…Ｐmは前記第１のラッチ回路３１の出力
データであり、Ｐ0は１列目のデータＤ00，Ｄ10…Ｄm
0、Ｐ1は２列目のデータＤ01，Ｄ11…Ｄm1、…と順次そ
の内容が変化する。

【００３３】第１のラッチ回路３１の出力データＰ0，
Ｐ1…Ｐmは、第２のラッチ回路３２の入力データであ
り、データＰ0，Ｐ1…Ｐmに１行目の表示データが揃っ
た時点で、クロック信号ＣＬＫ１のタイミングで次段の
第３のラッチ回路３３に出力される。ここで、ＣＬＫ１
およびＣＬＫ２は、図１及び図６の同名の信号と同様で
あるので、ここでの説明は省略する。

【００３４】従来の第１のラッチ回路３１と第２のラッ
チ回路３２のみの構成では、１Ｈ以上の表示データを出
力し続けることはできないことから、本実施例では第３
のラッチ回路３３を新たに設けている。第３のラッチ回
路３３では、第２のラッチ回路３２の出力データである
Ｑ0，Ｑ1…Ｑmをクロック信号ＣＬＫ２のタイミングで
ラッチし、その出力データはＲ0，Ｒ1…Ｒmの様にな
る。この第３のラッチ回路３３の出力データＲ0，Ｒ1…
Ｒmは、正極性の出力電圧レベル、負極性の出力電圧レ
ベルを選択するものである。

【００３５】第１のラッチ回路３１、第２のラッチ回路
３２および第３のラッチ回路３３は、表示データがｎビ
ットであれば、それぞれｎ個必要である。また、カラー
表示では赤、青、緑の表示データがあるので、さらに、
２系統分必要である。

【００３６】水平ドライバ１出力あたりの電圧選択回路
３４は、例えば図１０に示すような、主に、それぞれに
電圧（Ｖ1…Ｖk）を入力とし、出力端を共通接続されて
いる複数個のスイッチ素子３５等で構成されている。上
記ｎビットの表示データをデコーダ及びレベルシフタ等
を通して形成した制御信号Ｗ1〜Ｗkで、これらの複数個
のスイッチ素子３５のうち１個だけ選択し、導通状態に
することで必要な電圧レベルを得る。

【００３７】なお、図９では、電圧選択回路３４の出力
をそのまま第８図の水平ドライバの出力としているが、
さらに大きな駆動能力を要求される場合は、電圧選択回
路３４にバッファアンプを接続し、このバッファアンプ
を出力を水平ドライバの出力として用いるとよい。

【００３８】図１１は、本実施例で用い得る水平ドライ
バの他の構成例を示すブロック図である。図１１の水平
ドライバのアドレスレジスタ３０、第１のラッチ回路３
１および第２のラッチ回路３２は、図８の水平ドライバ
それと同様である。

【００３９】図１１の水平ドライバでは、第２のラッチ
回路３２の出力データをパルス幅変調器４１に入力し、
表示データに対応したパルス幅を形成する。パルス幅変
調器４１の出力は、Ｓ/Ｈ回路・出力回路４２のサンプ
リングタイミングを決める。Ｓ／Ｈ回路・出力回路４２
の入力電圧は、鋸歯状波、又は、階段状の波形の電圧を
用いる。図１１のＳ／Ｈ回路・出力回路４２の構成例を
図１２に示す。

【００４０】図１２を参照する。Ｗｎは、図１１のパル
ス幅変調器４１からの信号である。この信号Ｗｎと、Ｃ
ＬＫ２を２分周回路５１で２分周した信号と、からロジ
ック回路５３，５４を用いて、Ｓ/Ｈ回路（サンプルホ
ールド回路）ＳＨ１のサンプリングタイミングを決める
信号と、Ｓ／Ｈ回路ＳＨ２のサンプリングタイミングを
決める信号と、を形成している。

【００４１】Ｓ／Ｈ回路（サンプルホールド回路）ＳＨ
１及びＳＨ２は、アナログスイッチ２１，２２、ホール
ド容量２３，２４及びバッファ回路２５，２６で構成さ
れている。アナログスイッチ２１は、ロジック回路５３
の出力信号によりオン、オフを制御され、アナログスイ
ッチ２２は、ロジック回路５４の出力信号によりオン、
オフを制御される。

【００４２】更に、バッファ回路２５の出力は２分周回
路５１の出力信号により切り換えられ、バッファ回路２
６の出力は２分周回路５１の出力信号をインバータ５２
により反転した信号により切り換えられる。なおバッフ
ァ回路２５，２６は、常に駆動状態にある必要はなく、
制御信号等により、一定期間を駆動状態、それ以外の期
間をハイインピーダンス状態にしてもよい。

【００４３】図１３は、Ｓ／Ｈ回路のサンプリング、出
力タイミング例を示す波形図である。同図において、Ｖ
ｉｎは、周期２Ｈの鋸歯状波電圧である。ＳＨ１は、正
極性側のＳ／Ｈ回路のサンプリング及び出力タイミング
を示しており、ＳＨ２は、負極性側のＳ／Ｈ回路のサン
プリング及び出力タイミングを示している。

【００４４】図１１のパルス幅変調器４１の出力信号で
あるＷｎがＨレベル、ＣＬＫ２を２分周した信号Ｌｉｎ
ｅがＬレベルのときにＳＨ１がサンプリングを行い、Ｗ
ｎとＬｉｎｅが共にＨレベルのときにＳＨ２がサンプリ
ングを行う。ＳＨ１とＳＨ２でサンプリング時間長は同
じである。またＬｉｎｅがＬレベルのときにＳＨ２が出
力状態にあり、ＬｉｎｅがＨレベルのときにＳＨ１が出
力状態にある。

【００４５】ここで、サンプリング時間長を負極性出力
時間長と同じか、それ以下にすることで、正極性出力時
間長を２Ｈから負極性出力時間長を引いた時間長とする
ことができる。水平ドライバを以上の様な構成とするこ
とで、図８の水平ドライバよりラッチ回路の数を少な
く、かつ、入力電圧数も少なくできる。

【００４６】図１１及び図１２の構成では、Ｓ／Ｈ回路
のサンプリング時間長を負極性出力時間長と同じか、そ
れ以下にすることを前提としたが、さらに長いサンプリ
ング時間長を要する場合は、図１４に示すように、Ｓ／
Ｈ回路が３系統必要になる。このときのＳ／Ｈ回路のサ
ンプリング・出力タイミング例を図１５に示す。

【００４７】図１４において、Ｓ／Ｈ回路Ａ，Ｂ，Ｃは
順次サンプリングし、順次出力する形式となる。また、
Ｓ／Ｈ回路ＡおよびＢを正極性用とし、Ｓ／Ｈ回路Ｃを
負極性用としても同様の駆動ができる。また、アナログ
データを入力電圧とするアナログ水平ドライバでは、サ
ンプリングには１Ｈ必要なため、Ｓ／Ｈ回路が３系統以
上必要である。

【００４８】なお、垂直ドライバについては、タイミン
グをずらしたシフトクロックＣＬＫ２を用いれば、パル
ス幅を変えることができるので、特殊な構成及び使用方
法をする必要はない。従って、従来からある垂直ドライ
バ、例えば、日立ＬＣＤドライバＬＳＩデータブックＰ
274〜292記載のＨＤ66107等を用いることができる。

【００４９】

【発明の効果】以上述べたように、本発明によれば、Ｔ
ＦＴの正極性電圧書込み時間長が従来の１水平走査周期
以上かかっても、正極性電圧書込み時のＴＦＴをオン状
態とする時間長を長くすることにより、正極性電圧の書
込み率を負極性電圧の書込み率と同じくすることができ
る。このため、正極性電圧書込み不良により生じるフリ
ッカ、焼付き等を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の一実施例としての液晶表示装置の回路
構成の概略を示すブロック図である。

【図２】一般的な液晶表示モジュールの構成例を示す回
路図である。

【図３】従来の液晶表示装置の駆動電圧波形例を示す波
形図である。

【図４】従来の液晶駆動電圧波形と画素電極電圧書込み
タイミングの例を示した波形図である。

【図５】ＴＦＴのゲート・ドレイン間電圧に対するソー
ス電流の関係例を示した特性図である。

【図６】図１の実施例における各部動作波形例を示す波
形図である。

【図７】本発明による場合の液晶駆動電圧波形と画素電
極電圧書込みタイミングの例を示した波形図である。

【図８】本発明の実施例における水平ドライバの構成例
を示すブロック図である。

【図９】図８の水平ドライバの各部信号波形例を示す波
形図である。

【図１０】図８の水平ドライバにおける電圧選択回路の
一例を示す回路図である。

【図１１】本発明の実施例における水平ドライバの他の
構成例を示すブロック図である。

【図１２】図１１の水平ドライバにおけるＳ／Ｈ回路の
一例を示す回路図である。

【図１３】図１２のＳ／Ｈ回路のサンプリング、出力タ
イミング例を示す波形図である。

【図１４】図１１の水平ドライバにおけるＳ／Ｈ回路の
他の具体例を示す回路図である。

【図１５】図１４のＳ／Ｈ回路におけるサンプリングタ
イミング及び出力タイミングの例を示した波形図であ
る。

【符号の説明】

Ｄ１，Ｄ２…Ｄｎ…ドレイン配線、Ｇ１，Ｇ２…Ｇｍ…
ゲート配線、Ｖｇ1、Ｖｇ2、Ｖｇ3…ゲート配線電圧、
Ｖｄ1…ドレイン配線電圧、１…制御回路、２…２分周
回路、３，４…単安定回路、５…ロジック回路、１１…
薄膜トランジスタ（ＴＦＴ）、１２…液晶セル容量、１
３…液晶パネル、１４…水平ドライバ、１５…垂直ドラ
イバ、３３…アドレスレジスタ、３１〜３３…ラッチ回
路、３４…電圧選択回路、４１…パルス幅変調器、４２
…Ｓ／Ｈ回路および出力回路、３５…スイッチ、２１，
２２，４５…アナログスイッチ、２３，２４，４６…ホ
ールド容量、２５，２６，４７バッファ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ゲート配線とドレイン配線をマトリクス
   状に配列すると共に、その交点部分に配したトランジス
   タのゲート電極を前記ゲート配線に、ドレイン電極を前
   記ドレイン配線に、それぞれ接続し、かつソース電極に
   は、容量を構成する液晶を接続して成る液晶パネルと、 前記ゲート配線に前記トランジスタのオン、オフを制御
   する電圧を印加する垂直駆動回路と、前記ドレイン配線
   に信号電圧として正極性電圧と負極性電圧を時間的に交
   互に印加する水平駆動回路と、から成る液晶表示装置に
   おいて、 前記ドレイン配線に正極性電圧を印加している時間の長
   さを、負極性電圧を印加している時間の長さより長くす
   ると共に、それに伴い、前記ドレイン配線に正極性電圧
   を印加している間は少なくとも前記トランジスタをオン
   にするためのオン電圧を前記ゲート配線に印加するその
   印加時間の長さを、前記ドレイン配線に負極性電圧を印
   加している間は少なくとも前記ゲート配線に前記オン電
   圧を印加するその印加時間の長さより、長くすることを
   特徴とする液晶表示装置。
2. 【請求項２】 ゲート配線とドレイン配線をマトリクス
   状に配列すると共に、その交点部分に配したトランジス
   タのゲート電極を前記ゲート配線に、ドレイン電極を前
   記ドレイン配線に、それぞれ接続し、かつソース電極に
   は、容量を構成する液晶を接続して成る液晶パネルと、 前記ゲート配線に前記トランジスタのオン、オフを制御
   する電圧を印加する垂直駆動回路と、前記ドレイン配線
   に信号電圧として正極性電圧と負極性電圧を時間的に交
   互に印加する水平駆動回路と、から成る液晶表示装置に
   おいて、 表示すべき映像信号の水平走査周期をもつクロックをＣ
   ＬＫ１とするとき、該クロックＣＬＫ１を取り込み２分
   周して出力する２分周回路と、該２分周回路からの２分
   周クロックの立ち上がりを検出して第１のパルスを形成
   して出力する第１の単安定回路と、前記２分周クロック
   の立ち下がりを検出して第２のパルスを形成して出力す
   る第２の単安定回路と、前記第１のパルスと第２のパル
   スを取り込み両者の論理演算を行いその結果をクロック
   ＣＬＫ２として出力する論理回路と、を具備し、 前記水平駆動回路及び垂直駆動回路が、それぞれ前記ク
   ロックＣＬＫ１及びＣＬＫ２を取り込むことにより、 前記ドレイン配線に正極性電圧を印加している時間の長
   さを、負極性電圧を印加している時間の長さより長くす
   るようにし、それに伴い、前記ドレイン配線に正極性電
   圧を印加している間は少なくとも前記トランジスタをオ
   ンにするためのオン電圧を前記ゲート配線に印加するそ
   の印加時間の長さを、前記ドレイン配線に負極性電圧を
   印加している間は少なくとも前記ゲート配線に前記オン
   電圧を印加するその印加時間の長さより、長くするよう
   にしたことを特徴とする液晶表示装置。
3. 【請求項３】 請求項１に記載の液晶表示装置におい
   て、前記ドレイン配線の電圧の極性が、選択されるゲー
   ト配線が変わる毎に反転するようにし、かつ、隣り合っ
   た２本のゲート配線のそれぞれの、トランジスタ・オン
   電圧印加時の、その印加時間の長さの和が、表示すべき
   映像信号の２水平走査周期から成り、かつ、前記ゲート
   配線にトランジスタ・オン電圧を印加するときの該ドレ
   イン配線の電圧の極性が、表示すべき映像信号のフレー
   ム毎に反転するようにしたことを特徴とする液晶表示装
   置。
4. 【請求項４】 請求項２に記載の液晶表示装置におい
   て、前記水平駆動回路が、 表示すべきビデオデータに同期したドットクロックを入
   力とするシフトレジスタ（３０）と、表示すべきビデオ
   データを入力とし前記シフトレジスタの出力により指定
   されるアドレスで前記入力ビデオデータをラッチする第
   １のデータラッチ回路（３１）と、表示すべきビデオデ
   ータの１水平走査周期をもつ前記クロックＣＬＫ１をク
   ロック入力として、前記第１のデータラッチ回路の出力
   を取り込み、１水平走査周期の間、保持する第２のラッ
   チ回路（３２）と、前記論理回路の出力ＣＬＫ２をクロ
   ック入力とすることにより、即ち、表示すべきビデオデ
   ータの２水平走査周期に２回の割合で発生するが、その
   間隔は長い間隔と短い間隔を交互に繰り返すパルス列を
   クロック入力とすることにより、前記第２のラッチ回路
   の出力を取り込み、その長い間隔と短い間隔の繰り返し
   で、取り込んだ該出力を保持する第３のラッチ回路（３
   ３）と、 を含んで成ることを特徴とする液晶表示装置。
5. 【請求項５】 請求項２に記載の液晶表示装置におい
   て、前記水平駆動回路が、 表示すべきビデオデータに同期したドットクロックを入
   力とするシフトレジスタ（３０）と、表示すべきビデオ
   データを入力とし前記シフトレジスタの出力により指定
   されるアドレスで前記入力ビデオデータをラッチする第
   １のデータラッチ回路（３１）と、表示すべきビデオデ
   ータの１水平走査周期をもつ前記クロックＣＬＫ１をク
   ロック入力として、前記第１のデータラッチ回路の出力
   を取り込み、１水平走査周期の間、保持する第２のラッ
   チ回路（３２）と、 前記第２のラッチ回路の各段の出力データをそれぞれ入
   力として、該出力データに対応したパルス幅のパルスを
   出力するパルス幅変調器（４１）と、 前記論理回路の出力ＣＬＫ２を入力され２分周して出力
   する２分周回路と、該２分周回路の出力によりゲートを
   開いて前記パルス幅変調器の出力を取り込み通す第１の
   ゲート回路と、前記２分周回路の否定出力によりゲート
   を開いて前記パルス幅変調器の出力を取り込み通す第２
   のゲート回路と、前記第１のゲート回路の出力により閉
   じられ、その間、所与の鋸歯状波をサンプリングして第
   １の容量にホールドする第１のスイッチと、前記第２の
   ゲート回路の出力により閉じられ、その間、所与の鋸歯
   状波をサンプリングして第２の容量にホールドする第２
   のスイッチと、前記２分周回路の出力により前記第１の
   容量にホールドされた信号を取り出し第１のパルスとし
   て出力する第１のバッファ回路と、前記２分周回路の否
   定出力により前記第２の容量にホールドされた信号を取
   り出し第２のパルスとして出力する第２のバッファ回路
   と、から成り、前記第１のパルスと第２のパルスは、前
   記ビデオデータの２水平走査周期を繰り返し周期として
   出力されるパルスであって、しかも第１のパルスは１水
   平走査周期より長い間隔で正極性のパルスとして、第２
   のパルスは１水平走査周期より短い間隔で負極性のパル
   スとして、それぞれ出力する出力回路（４２）と、 を含んで成ることを特徴とする液晶表示装置。